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KR100690884B1 - 이미지 센서 및 그 제조 방법 - Google Patents

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KR100690884B1
KR100690884B1 KR1020050035747A KR20050035747A KR100690884B1 KR 100690884 B1 KR100690884 B1 KR 100690884B1 KR 1020050035747 A KR1020050035747 A KR 1020050035747A KR 20050035747 A KR20050035747 A KR 20050035747A KR 100690884 B1 KR100690884 B1 KR 100690884B1
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indium
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image sensor
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이덕형
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삼성전자주식회사
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Abstract

이미지 센서(image sensor)가 제공된다. 이미지 센서는 반도체 기판, 반도체 기판 내에 형성된 광전 변환부, 반도체 기판 내에 형성된 전하 검출부, 광전 변환부와 전하 검출부 사이의 반도체 기판 내에 형성되고 인듐(In)이 도핑된 불순물 영역과, 불순물 영역 상에 형성된 전송 게이트 전극을 포함하여, 광전 변환부에 축적된 전하를 전하 검출부로 전송하는 전하 전송부를 포함한다.
이미지 센서, 포토 다이오드, 불순물 영역, 암전류, 이미지 래그

Description

이미지 센서 및 그 제조 방법{Image sensor and fabricating method for the same}
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 화소의 회로도이다.
도 3는 본 발명의 실시예들에 따른 이미지 센서의 단위 화소의 개략적인 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 이미지 센서의 단위 화소의 단면도로, 도 3의 Ⅳ- Ⅳ′를 따라 절단한 단면도이다.
도 5는 도 4의 V-V'를 따라 도핑 프로파일(doping profile)을 도시한 도면이다.
도 6a 및 도 6b는 도 4의 V-V'를 따라 도시한 포텐셜도들이다.
도 7은 본 발명의 제2 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 10은 본 발명의 제5 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 12a 내지 도 12f는 본 발명의 제1 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다.
도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다.
도 14a 내지 도 14b는 본 발명의 제3 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다.
도 15는 본 발명의 제4 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 이미지 센서 10 : 화소 배열부
20 : 타이밍 제너레이터 30 : 로우 디코더
40 : 로우 드라이버 50 : 상관 이중 샘플러
60 : 아날로그 디지털 컨버터 70 : 래치부
80 : 컬럼 디코더 100 : 단위 화소
101a: 하부 기판 영역 101b : 상부 기판 영역
103 : 게더링층 107 : 깊은 웰
108 : 분리웰 109 : 소자 분리 영역
110 : 광전 변환부 112 : 포토 다이오드
114 : 피닝층 120 : 전하 검출부
130 : 전하 전송부 132 : 불순물 영역
134 : 게이트 절연막 136 : 게이트 전극
138 : 스페이서 140 : 리셋부
150 : 증폭부 160 : 선택부
본 발명은 이미지 센서 및 제조 방법에 관한 것으로, 이미지 재현 특성이 개선된 이미지 센서 및 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서의 단위 화소는 광전 변환부에서 입사광을 광전 변환하여 생성된 전하를 전하 검출부로 전송하는 전하 전송부를 포함한다. 여기서, 전하 전송부는 전하 전송을 원할히 하기 위해 게이트 전극 하부에 P형 및/또는 N형 불순물을 이온 주입하여 포텐셜 베리어(potential barrier)를 조절한다.
특히, P형 불순물 영역은 전하 전송부가 턴오프 상태에서, 센싱되는 이미지와 무관하게 발생되는 암전류를 방지한다. 그러나, P형 불순물 영역은 포텐셜 베리어를 높여 전하 전송부가 턴온 상태에서 광전 변환부에서 전하 검출부로의 전하 전달을 방해하는 역할을 할 수 있다. 이와 같이, 광전 변환부에서 축적된 전하가 전하 검출부로 충분히 전달되지 못하면, 재생되는 이미지에 잔상이 나타나는 이미지 래그(image lag) 현상이 발생될 수 있다. 또한, 결과적으로 광전 변환부와 전하 검출부가 전하를 분배하였기 때문에 광전자 하나당 발생하는 전하의 양에 해당하는 변환 이득(gain)이 줄어든다. 뿐만 아니라, 광전 변환부에 남겨진 전하는 광전 변환부의 전하 축적 용량을 감소시킨다.
본 발명이 이루고자 하는 기술적 과제는, 이미지 재현 특성이 개선된 이미지 센서를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이미지 재현 특성이 개선된 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 이미지 센 서는 반도체 기판, 반도체 기판 내에 형성된 광전 변환부, 반도체 기판 내에 형성된 전하 검출부, 광전 변환부와 전하 검출부 사이의 반도체 기판 내에 형성되고 인듐(In)이 도핑된 불순물 영역과, 불순물 영역 상에 형성된 전송 게이트 전극을 포함하여, 광전 변환부에 축적된 전하를 전하 검출부로 전송하는 전하 전송부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 따른 이미지 센서는 반도체 기판, 반도체 기판 내에 형성되고, 입사광에 대응하여 전하를 축적하는 N형의 포토 다이오드와, 포토 다이오드 상에 붕소와 인듐이 도핑된 P형의 피닝층을 포함하는 광전 변환부, 반도체 기판 내에 형성되고, N형 도펀트와 인듐이 도핑된 N형의 전하 검출부, 광전 변환부와 전하 검출부 사이의 반도체 기판 내에 형성되고 인듐(In)이 도핑된 불순물 영역과, 불순물 영역 상에 형성된 전송 게이트 전극을 포함하여, 광전 변환부에 축적된 전하를 전하 검출부로 전송하는 전하 전송부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 이미지 센서의 제조 방법은 반도체 기판 내에 인듐이 도핑된 불순물 영역을 형성하는 단계, 불순물 영역 상에 전송 게이트 전극을 형성하여 전하 전송부를 완성하는 단계, 전송 게이트 전극 양측의 반도체 기판 내에 각각 광전 변환부 및 전하 검출부를 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 나아가, n형 또는 p형은 예시적인 것이며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
본 발명의 실시예들에 따른 이미지 센서는 도 1 내지 도 11을 참조함으로써 잘 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 이미지 센서(1)는 화소 배열부(10), 타이밍 제너레이터(timing generator; 20), 로우 디코더(row decoder; 30), 로우 드라이버(row driver; 40), 상관 이중 샘플러(Correlated Double Sampler, CDS; 50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC; 60), 래치부(latch; 70), 컬럼 디코더(column decoder; 80) 등을 포함한다.
화소 배열부(10)은 2차원적으로 배열된 다수의 단위 화소를 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 화소 배열부(10)는 로우 드라이버(40)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 제너레이터(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 화소 배열부(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 화소 배열부(10)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이 하, ‘잡음 레벨(noise level)’)과 형성된 전기적 신호에 의한 전압 레벨(이하, ‘신호 레벨’)을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 화소의 회로도이다. 도 3는 본 발명의 실시예들에 따른 이미지 센서의 단위 화소의 개략적인 평면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예들에 따른 이미지 센서의 단위 화소(100)는 광전 변환부(110), 전하 검출부(120), 전하 전송부(130), 리셋부(140), 증폭부(150), 선택부(160)를 포함한다. 본 발명의 제1 실시예에서는 단위 화소(100)가 도 2에서와 같이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 5개의 트랜지스터 구조로 이루어질 수 있다.
광전 변환부(110)는 입사광을 흡수하여, 광량에 대응하는 전하를 축적하는 역할을 한다. 광전 변환부(110)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
전하 검출부(120)는 플로팅 확산 영역(FD; Floating Diffusion region)이 주로 사용되며, 광전 변환부(110)에서 축적된 전하를 전송받는다. 전하 검출부(120)는 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 전하 검출부(120)는 증폭부(150)의 게이트에 전기적으로 연결되어 있어, 증폭부(150)를 제어한다.
전하 전송부(130)는 광전 변환부(110)에서 전하 검출부(120)로 전하를 전송한다. 전하 전송부(130)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TG)에 의해 제어된다.
리셋부(140)는 전하 검출부(120)를 주기적으로 리셋시킨다. 리셋부(140)의 소스는 전하 검출부(120)에 연결되고, 드레인은 Vdd에 연결된다. 또한, 리셋 신호(RST)에 응답하여 구동된다.
증폭부(150)는 단위 화소(100) 외부에 위치하는 정전류원(도면 미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출부(120)의 전압에 응답하여 변하는 전압이 수직 신호 라인(162)으로 출력된다. 소스는 선택부(160)의 드레인에 연결되고, 드레인은 Vdd에 연결된다.
선택부(160)는 행 단위로 읽어낼 단위 화소(100)를 선택하는 역할을 한다. 선택 신호(ROW)에 응답하여 구동되고, 소스는 수직 신호 라인(162)에 연결된다.
또한, 전하 전송부(130), 리셋부(140), 선택부(160)의 구동 신호 라인(131, 141, 161)은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 4는 본 발명의 제1 실시예에 따른 이미지 센서의 단위 화소의 단면도로, 도 3의 Ⅳ- Ⅳ′를 따라 절단한 단면도이다.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 이미지 센서는 반도체 기판(101), 깊은 웰(deep well; 107), 분리웰(isolation well; 108), 소자 분리 영역(109), 광전 변환부(110), 전하 검출부(120), 전하 전송부(130)을 포함한다. 본 발명의 제1 실시예에서는 광전 변환부(110)로 핀드 포토다이오드(Pinned Photo Diode; PPD)를 사용하여 설명한다.
반도체 기판(101)은 제1 도전형(예를 들어, N형)이고, 반도체 기판(101) 내의 소정 깊이에 형성되는 제2 도전형(예를 들어, P형)의 깊은 웰(107)에 의해 하부 및 상부 기판 영역(101a, 101b)으로 정의된다. 여기서, 반도체 기판(101)은 N형을 예로 들어 설명하였으나, 이에 제한되지 않는다.
깊은 웰(107)은 하부 기판 영역(101a)의 깊은 곳에서 생성된 전하들이 광전 변환부(110)로 흘러 들어오지 않도록 포텐셜 베리어(potential barrier)를 형성하고, 전하와 홀의 재결합(recombination) 현상을 증가시키는 역할을 한다. 따라서, 전하들의 랜덤 드리프트(random drift)에 의한 화소간 크로스토크를 줄일 수 있다.
깊은 웰(107)은 예를 들어, 반도체 기판(101)의 표면으로부터 3 내지 12㎛ 깊이에서 최고 농도를 가지며 1 내지 5㎛의 층 두께를 형성하도록 형성될 수 있다. 여기서, 3 내지 12㎛는 실리콘 내에서 적외선 또는 근적외선의 흡수 파장의 길이(absorption length of red or near infrared region light)와 실질적으로 동일하다. 여기서, 깊은 웰(107)의 깊이는 반도체 기판(101)의 표면으로부터 얕을수록 확 산 방지 효과가 크므로 크로스토크가 작아지나, 광전 변환부(110)의 영역 또한 얕아지므로 깊은 곳에서 광전 변환 비율이 상대적으로 큰 장파장(예를 들어, 레드 파장)을 갖는 입사광에 대한 감도가 낮아질 수 있다. 따라서, 입사광의 파장 영역에 따라 깊은 웰(107)의 형성 위치는 조절될 수 있다.
소자 분리 영역(109)은 상부 기판 영역(101b) 내에 형성되어 활성 영역을 정의한다. 소자 분리 영역(109)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
또한, 소자 분리 영역(109)의 하부에는 제2 도전형(예를 들어, P형)의 분리웰(108)이 형성될 수 있다. 분리웰(108)은 다수의 포토 다이오드(112)를 서로 분리하는 역할을 한다. 포토 다이오드(112)간 수평 방향의 크로스토크를 줄이기 위해, 분리웰(108)은 포토 다이오드(112)의 형성 깊이보다 더 깊게 형성될 수 있고, 도 4에서와 같이 깊은 웰(107)과 연결되도록 형성될 수 있다.
광전 변환부(110)는 반도체 기판(101) 내에 형성되어 N형의 포토 다이오드(112), P+형의 피닝층(pinning layer; 114), 포토 다이오드(112) 하부의 상부 기판 영역(101b)을 포함한다.
포토 다이오드(112)는 입사광에 대응하여 생성된 전하가 축적되고, 피닝층(114)은 상부 기판 영역(101b)에서 열적으로 생성된 EHP(Electron-Hole Pair)를 줄임으로써 암전류를 방지하는 역할을 한다. 자세히 설명하면, 이미지 센서에서 암전류(dark current)의 원인으로는 포토 다이오드의 표면 손상을 들 수 있다. 표면 손 상은 주로 댕글링 실리콘 결합(dangling silicon bonds)의 형성에 의할 수도 있고, 게이트(gate), 스페이서(spacer) 등의 제조 과정 중에 에칭 스트레스(etching stress)와 관련된 결점에 의해 이루어 질 수도 있다. 따라서, 포토 다이오드(112)를 상부 기판 영역(101b) 내부에 깊게 형성하고 피닝층(114)을 형성함으로써, 상부 기판 영역(101b)의 표면에서 열적으로 생성된(thermally generated) EHP 중에서, 양전하는 P+형의 피닝층(114)을 통해서 접지된 기판으로 확산되고, 음전하는 피닝층(114)을 확산하는 과정에서 양전하와 재결합하여 소멸시킬 수 있다.
또한, 포토 다이오드(112)는 깊은 웰(107)로부터 소정 거리 이격되어 형성되므로, 포토 다이오드(112) 하부의 상부 기판 영역(101b)을 광전 변환하는 영역으로 사용할 수 있다. 따라서, 실리콘에서의 침투 깊이(penetration depth)가 큰 장파장(예를 들어, 레드 파장)에 대한 색감도가 향상될 수 있다.
또한, 포토 다이오드(112)의 최대 불순물 농도는 1×1015 내지 1×1018 원자/cm3일 수 있고, 피닝층(114)의 불순물 농도는 1×1017 내지 1×1020 원자/cm3 일 수 있다. 다만, 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다. 한편, 제조 공정상 불순물 영역(132)으로 인듐을 도핑하여 먼저 형성하고, 이후에 광전 변환부(112)를 붕소를 도핑하여 형성할 경우, 광전 변환부(112)에는 붕소와 인듐이 동시에 검출될 수 있다. 예를 들어, 광전 변환부(112)가 핀드 포토 다이오드 형태일 경우에는 피닝층(114)에 붕소와 인듐이 동시에 검출될 수 있고, 포토 다이오드(112)만을 사용하는 경우에는 포토 다이오드 (112)에 붕소와 인듐이 동시에 검출될 수 있다.
특히, 본 발명의 제1 실시예에 따른 포토 다이오드(112)는 게이트 전극(136)과 일부 오버랩되도록 형성된다. 포토 다이오드(112)에 축적된 전하는 전하 전송부(130) 즉, 게이트 전극(136) 하부에 형성될 채널 영역을 통해서 전하 검출부(120)로 전송된다. 여기서, 포토 다이오드(112)는 게이트 전극(136) 하부에 형성될 채널 영역에 비해서 깊은 곳까지 형성되므로, 게이트 전극(136)이 턴온되면 포토 다이오드(112)에 축적된 전하는 우선 일정한 거리를 수직 상승(화살표 a 참조)하여 채널 영역으로 도달하여야 한다. 이와 같이 포토 다이오드(112)가 게이트 전극(136)과 일부 오버랩되면, 전하의 이동 거리가 줄어들어 짧은 시간 내에 전하가 전하 검출부(120)로 전달될 수 있다.
전하 검출부(120)는 반도체 기판(101) 내에 형성되어, 광전 변환부(110)에서 축적된 전하를 전하 전송부(130)를 통해서 전송받는다. 제조 공정상 불순물 영역(132)으로 인듐을 도핑하여 먼저 형성하고, 이후에 전하 검출부(120)를 형성할 경우, 전하 검출부(120)에는 인(P)과 같은 N형 도펀트와 인듐이 동시에 검출될 수 있다.전하 전송부(130)는 인듐(In)이 도핑된 불순물 영역(132), 게이트 절연막(134), 게이트 전극(136), 스페이서(138)를 포함한다.
불순물 영역(132)은 전하 전송부(130)가 턴오프 상태에서 센싱되는 이미지와 무관하게 발생되는 암전류를 방지하는 역할을 한다. 본 발명의 제1 실시예에서 불순물 영역(132)은 인듐을 도핑하여 형성한다. 여기서, 불순물 영역(132)은 인듐과 더블어 붕소(B) 및/또는 불화 붕소(BF2)가 더 도핑될 수 있다.
불순물 영역(132)은 상부 기판 영역(101b)의 표면에 가깝게 형성하여 암전류를 방지하며, 예를 들어 2000Å 이내의 깊이에서 형성할 수 있다. 또한, 불순물 영역(132)의 불순물 농도는 높을수록 암전류를 방지할 수 있으나 너무 높을 경우 포텐셜 베리어(potential barrier)로써 작용될 수 있으므로, 1× 1016 내지 1× 1019 원자/cm3 조절할 수 있다. 인듐은 종래에 불순물 영역(132) 형성시 도핑하였던 붕소에 비해 확산 계수(diffusion coefficient)가 작다. 표 1에서 C는 섭씨 온도, T는 절대 온도, D_B는 붕소의 확산 계수, D_In은 인듐의 확산 계수, D_B/D_In은 붕소와 인듐의 확산 계수의 비를 나타낸다. 표 1을 참조하면, 붕소의 확산 계수(D_B)가 인듐의 확산 계수(D_In)에 비해 약 3배 이상 큼을 알 수 있다. 따라서, 불순물 영역(132) 형성 후 진행되는 다수의 열공정에서, 인듐이 도핑된 불순물 영역(132)은 붕소가 도핑된 불순물 영역보다 확산이 덜 진행된다. 예를 들어, 게이트 절연막(134)으로 주로 사용되는 실리콘 산화막(SiO2)의 형성 온도는 800 내지 900℃이다. 여기서, 붕소의 확산 계수(D_B)가 인듐의 확산 계수(D_In)에 비해 4.7 내지 5.3 배 큼을 확인할 수 있다. 따라서, 힉스 법칙(Fick's Law)에 따르면, 실리콘 내에서 붕소는 인듐에 비해 약 4.7 내지 5.3배 더 확산된다. 인듐이 도핑된 불순물 영역(132)에 대해서는 자세히 후술한다.
C(℃) T(K) D_B (cm2/s) D_In (cm2/s) D_B/D_In
700 973 4.267E-20 6.858E-21 6.2
750 1023 3.205E-19 5.589E-20 5.7
800 1073 1.995E-18 3.745E-19 5.3
850 1123 1.055E-17 2.119E-18 5.0
900 1173 4.840E-17 1.034E-17 4.7
950 1223 1.961E-16 4.433E-17 4.4
1000 1273 7.117E-16 1.695E-16 4.2
1050 1323 2.343E-15 5.857E-16 4.0
1100 1373 7.074E-15 1.849E-15 3.8
1150 1423 1.976E-14 5.384E-15 3.7
1200 1473 5.148E-14 1.458E-14 3.5
1250 1523 1.259E-13 3.698E-14 3.4
게이트 절연막(134)은 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막(134)은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 게이트 절연막(134)은 두께는 5 내지 100Å으로 형성할 수 있다.
게이트 전극(136)은 도전성 폴리실리콘막, W, Pt, 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합막으로 이루어질 수 있다. 또는, 게이트 전극(136)은 도전성 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성하거나, 도전성 폴리실리콘막과 금속막을 차례대로 적층하여 형성할 수도 있으나, 이에 제한되지 않는다.
스페이서(138)는 게이트 전극(136) 양 측벽에 형성되며, 질화막(SiN)으로 형성될 수 있다.
이하, 도 4 내지 도 6b를 참조하여, 인듐이 도핑된 불순물 영역(132)에 대해 더 자세히 설명한다.
도 5는 도 4의 V-V'를 따라 도핑 프로파일을 도시한 도면이다. 도 6a 및 도 6b는 도 4의 V-V'를 따라 도시한 포텐셜도들이다. 도 6a 및 도 6b는 각각 전하 전송부의 전송 게이트 전극이 턴오프시, 턴온시 V-V'를 따라 도시한 포텐셜도이다. 여기서, 왼쪽 방향이 포텐셜의 증가 방향이다. 또한, 실선(b1)은 본 발명의 제1 실시예에 따른 포텐셜도이고, 점선(b2)은 종래에 붕소를 도핑하여 불순물 영역을 형성한 경우의 포텐셜도를 나타낸다.
도 4 및 도 5를 참조하면, x축은 도핑 농도(ion/cm2)를 나타내고, y축은 깊이를 나타낸다. 인듐이 도핑된 불순물 영역(132)의 도핑 프로파일(b1)은 붕소(B)가 도핑된 불순물 영역의 도핑 프로파일(b2)에 비해 확산이 덜 이루어짐을 알 수 있다. 즉, 불순물 영역(132)은 종래에 비해 반도체 기판(101)의 표면에 밀착되어 형성되어 있음을 알 수 있다.
또한, 불순물 영역(132)의 도핑 프로파일(b1)이 광전 변환부(110)의 포토 다이오드(112)의 도핑 프로파일(c)과 겹치는 부분이 적어진다. 따라서, 종래의 포토 다이오드는 f2 이하부터 N형의 도전형을 갖게 되고, 본 발명의 제1 실시예에서의 포토 다이오드(112)는 f1 이하부터 N형의 도전형을 갖게 된다. 따라서, 포토 다이오드(112)는 종래에 비해 전하를 축적할 수 있는 용량이 증가하게 되고, 게이트 전극(136) 하부의 반도체 기판(101)의 표면에 가까이 형성됨을 알 수 있다.
도 4 및 도 6a를 참조하면, 게이트 전극(136)이 턴오프시에는, P형의 불순물 영역(132)이 포텐셜 베리어(potential barrier)를 형성하고 있으므로, N형의 포토 다이오드(112)에 입사광에 대응하는 전하들이 축적될 수 있다. 여기서, 인듐이 도핑된 불순물 영역(132)의 도핑 프로파일은 붕소가 도핑된 불순물 영역의 도핑 프로파일에 비해 확산이 덜 되므로, 인듐이 도핑된 불순물 영역(132)의 포텐셜 베리어 피크(potential barrier peak; d1)는 붕소가 도핑된 불순물 영역의 포텐셜 베리어 피크(d2)에 비해 반도체 기판(101)의 표면층에 밀착되게 된다.
도 4 및 도 6b를 참조하면, 게이트 전극(136)이 턴온되어 채널 영역이 형성되면, P형의 불순물 영역(132)의 포텐셜 베리어가 낮아지게 된다. 따라서, 포토 다이오드(112)에 축적된 전하들이 채널 영역 방향으로 수직 상승(화살표 a 참조)하게 된다.
한편, 종래의 붕소가 도핑된 불순물 영역의 경우에는 수직 상승되는 경로에 일정 크기의 포텐셜 베리어(e)가 형성된다. 따라서, 포토 다이오드에 축적된 전하가 전부 수직 상승되기 어렵다. 이러한 현상은 붕소가 도핑된 불순물 영역이 반도체 기판의 하부 방향으로 넓게 확산되어 있으므로, 붕소가 도핑된 불순물 영역의 일부, 특히 게이트 전극으로부터 멀리 떨어져 반도체 기판의 깊은 영역(p1)에 위치하는 불순물 영역은, 게이트 전극에 인가된 전압에 의해 포텐셜이 반전(inversion)되기 어렵기 때문이다.
반면, 인듐이 도핑된 불순물 영역(132)의 경우에는 반도체 기판(101)의 표면에 밀착되어 형성되어 있으므로, 게이트 전극(136)에 종래와 동일한 크기로 인가된 전압에 의해 포텐셜이 충분히 반전될 수 있다. 따라서, 포토 다이오드(112)에 축적된 전하가 전부 수직 상승되어 전하 검출부(120)로 전송될 수 있다.
따라서, 인듐이 도핑된 불순물 영역(132)은 전송 게이트 전극(136)가 턴오프시에는 암전류를 억제하고, 턴온시에는 전하 전송부(130)에서 전하 검출부(120)로 전하를 원할하게 전송할 수 있다. 광전 변환부에 남겨진 전하에 의한 잔상 효과를 줄일 수 있다. 변환 이득 및 광전 변환부의 전하 축적 용량을 향상시킬 수 있다.
도 7은 본 발명의 제2 실시예에 따른 이미지 센서의 단위 화소의 단면도이다. 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 이미지 센서의 단위 화소(100_1)는 광전 변환부(110) 상에 융기되어(raised) 형성된 P형의 제1 에피층(116)을 더 포함한다. 제1 에피층(116)은 광전 변환부(110)의 피닝층(114)과 같이, 상부 기판 영역(101b)에서 열적으로 생성된 EHP를 줄임으로써 암전류를 방지하는 역할을 한다. 또한, 제1 에피층(116)은 두께가 두꺼울수록 암전류를 방지하는 능력이 향상되는 한편, 포토 다이오드(112)에 도달하는 입사광의 양은 줄어들기 때문에, 300 내지 1500Å의 두께로 조절하는 것이 바람직하다.
또한, 제1 에피층(116)의 불순물 농도는 피닝층(114)의 불순물 농도와 실질적으로 동일할 수 있고, 예를 들어 1×1017 내지 1×1020 원자/cm3일 수 있다. 이는 제1 에피층(116)이 피닝층(114)과 실질적으로 동일한 역할을 하므로, 열적으로 생성된 EHP의 양전하가 피닝층(114)과 제1 에피층(116)에 균등하게 포획될 수 있도록 하기 위함이다.
이와 같은 경우, 포토 다이오드(112) 형성시 주입 에너지를 낮추어서, 포토 다이오드(112)가 전송 게이트 전극(136)에 최대한 가까이 형성시킬 수 있다. 왜냐 하면, N형 도펀트의 주입 에너지를 낮출 경우 피닝층(114)의 P형 도펀트의 농도가 낮아져 피닝층(114)의 암전류 방지 기능이 떨어질 수 있으나, 피닝층(114) 상에 형성된 제1 에피층(116)이 암전류 방지 기능을 보완할 수 있기 때문이다.
본 발명의 제2 실시예에서는 피닝층(114) 상에 제1 에피층(116)이 형성되어 있는 것을 예로 들었으나, 이에 제한되지 않는다. 즉, 포토 다이오드, 포토 트랜지스터, 포토 게이트 상에도 제1 에피층(116)을 형성함으로서 동일한 효과를 얻을 수 있다.
도 8은 본 발명의 제3 실시예에 따른 이미지 센서의 단위 화소의 단면도이다. 도 7와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 이미지 센서의 단위 화소(100_2)는 광전 변환부(110) 상에 P형의 제1 에피층(116)이 형성되고, 전하 검출부(120) 상에도 N형의 제2 에피층(126)이 형성된다.
여기서, 제2 에피층(126)은 전하 검출부(120)와 같이, 광전 변환부(110)에서 전송된 전하를 저장하는 역할을 한다. 제2 에피층(126)은 300 내지 1500Å의 두께로 형성될 수 있다. 또한, 제2 에피층(126)의 불순물 농도는 전하 검출부(120)의 농도와 실질적으로 동일할 수 있고, 예를 들어 1×1017 내지 1×1020 원자/cm3 일 수 있다. 이는 제2 에피층(126)이 전하 검출부(120)와 실질적으로 동일한 역할을 하므로, 전송된 전하가 전하 검출부(120)와 제2 에피층(126)에 균등하게 저장될 수 있도록 하기 위함이다.
전송 게이트 전극(136) 상에 제3 에피층(139)이 더 형성될 수 있다.
도 9는 본 발명의 제4 실시예에 따른 이미지 센서의 단위 화소의 단면도이다. 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 이미지 센서(100_3)는 전하 전송부(130)가 리세스형 트랜지스터일 수 있다. 즉, 반도체 기판(101) 내에 형성된 리세스 영역(133)에 인듐이 도핑된 불순물 영역(132)이 형성되고, 불순물 영역(132) 상에 전송 게이트 전극(136)가 형성된다.
해상도가 높아짐에 따라 좁은 영역에서 다수의 단위 화소를 형성하게 된다. 따라서, 단위 화소에서 사용되는 MOS 트랜지스터의 크기도 점차 작아지게 된다. 이러한 경우, 채널의 길이가 점차 감소하여 소스/드레인 영역의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들고 문턱 전압(threshold voltage)가 감소하는 단채널 효과(short channel effect)가 발생된다. 또한, 짧은 채널의 MOS 트랜지스터에 고전압이 인가되면 핫 캐리어(hot carrier)가 게이트 절연막으로 침투할 수 있다. 이러한 문제점을 극복하기 위해, 본 발명의 제3 실시예에서는 리세스 영역(133) 상에 전송 게이트 전극(136)를 형성한 리세스형 트랜지스터를 사용한다. 뿐만 아니라, 리세스형 트랜지스터는 포토 다이오드(112)와 게이트 전극(136) 하부에 형성될 채널 영역이 가깝기 때문에, 전하 전송 효율이 향상될 수 있다.
도면에는 표시하지 않았으나, 광전 변환부(110)의 피닝층(114) 상에 P형의 제1 에피층이 더 형성될 수 있고, 전하 검출부(120) 상에 N형의 제2 에피층이 더 형성될 수 있다. 제1 및 제2 에피층의 기능 및 구조는 도 7 및 도 8에서 설명한 바와 같다.
도 10은 본 발명의 제5 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 이미지 센서의 단위 화소(100_4)는 P형 반도체 기판(102)상에 P형 에피층(104)을 성장시킨 에피택셜 반도체 기판에 형성될 수 있다. 따라서, 제1 실시예와 달리 단위 화소들을 서로 격리하여 화소간 크로스토크를 줄이기 위한 별도의 분리웰(도 4의 108 참조)이 불필요하다.
또한, P형 반도체 기판(102) 내에 형성된 게더링층(103)을 더 포함할 수 있다. 여기서, 게더링층(103)은 에피택셜 반도체 기판 내에 존재할 수 있는 메탈 불순물을 게더링하는 역할을 한다. 에피택셜 반도체 기판은 디바이스 제조 과정에서 철, 구리, 니켈과 같은 중금속에 오염될 수 있다. 이러한 메탈 불순물은 에피택셜 반도체 기판을 이용하여 이미지 센서를 제조할 때, 이미지 센서에 암전류(dark-current), 백점 결함(white defects) 등을 나타나게 하는 주된 원인이 된다. 따라서, 반도체 기판(102) 내의 소정 영역에 별도의 게더링층(103)을 구비하여 메탈 불순물을 포획한다.
게더링층(103)은 IV족 원소가 도핑된 불순물 영역이 될 수 있다. 즉, 탄소(C), 게르마늄(Ge)또는 이들의 조합을 도핑할 수 있으나, 특히 탄소를 주로 사용한다. 게더링층(103)은 일반적으로 두꺼울수록 게더링 능력이 향상되므로 50 nm 이상의 두께로 형성하고, 바람직하게는 100 nm 내지 1 ㎛ 정도의 두께로 형성할 수 있다. 또한, 게더링층(103)의 피크 도핑 농도(peak doping concentration)가 높을수록 메탈 불순물을 게더링하는 능력은 향상되나, 이에 따른 결점(defects)이 증가하므로, 피크 도핑 농도는 1018 내지 1021원자/cm3 범위 내에서 조절하는 것이 바람직하다.
도 11은 본 발명의 제6 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 11을 참조하면, 본 발명의 제6 실시예에 따른 이미지 센서의 단위 화소(100_5)는 N형 반도체 기판(101a)상에 N형 에피층(105)을 성장시킨 에피택셜 반도체 기판 내에 형성된 별도의 P형 웰(106)에 형성시킬 수 있다. 또한, 메탈 불순물을 게더링하기 위한 게더링층(103)이 반도체 기판(101a) 내에 형성될 수 있다.
이하 도 12a 내지 도 12f을 참조하여, 본 발명의 제1 실시예에 따른 이미지 센서의 제조 방법을 설명한다. 도 12a 내지 도 12f는 본 발명의 제1 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다.
도 12a를 참조하면, 우선 반도체 기판(101)의 소정 영역에 불순물을 이온 주입하여, 깊은 웰(107)을 형성한다. 예를 들어, 깊은 웰(107)은 반도체 기판(101)과 다른 P형의 붕소 이온을 2MeV 이상의 주입 에너지, 1×1011 내지 1×1016 이온/cm2의 주입량(dose)으로 주입하여 형성할 수 있다. 여기서, 깊은 웰(107)의 형성 깊이는 반도체 기판(101)의 표면으로부터 3 내지 12㎛ 이고, 농도는 1×1015 내지 1×1020 원자/cm3일 수 있다.
이후, 깊은 웰(107)이 형성된 반도체 기판(101)의 상부 기판 영역(101b)에 소자 분리 영역(109)을 형성하여 단위 화소와 주변 회로들이 형성될 활성 영역(도면 미도시)을 정의한다.
이어서, 소자 분리 영역(109) 하부에 불순물을 이온 주입하여 화소간 크로스토크를 줄이기 위한 P형의 분리웰(108)을 형성한다. 여기서, 분리웰(108)은 불순물의 농도가 1×1016 내지 1×1018 원자/cm3 이고, 생성 깊이는 포토 다이오드의 생성 깊이보다 더 깊게 형성될 수 있고, 도 12a에서와 같이 깊은 웰(107)과 연결되도록 형성될 수 있다.
도 12b를 참조하면, 반도체 기판(101) 내에 인듐이 도핑된 불순물 영역(132)을 형성한다. 본 발명의 제1 실시예에서는 인듐을 50 내지 100KeV의 주입 에너지, 1×1011 내지 1×1013 이온/cm2 주입량으로 이온 주입하여 형성한다. 여기서, 불순물 영역(132)의 형성 깊이는 반도체 기판(101)의 표면으로부터 2000Å 이내의 깊이에 형성되고, 불순물 농도는 1×1016 내지 1×1019 원자/cm3 이다.
또한, 불순물 영역(132)은 인듐과 더블어 붕소(B) 및/또는 불화 붕소(BF2)가 더 도핑될 수 있다. 도 12c를 참조하면, 불순물 영역(132) 상에 우선 절연막, 전송 게이트 전극용 도전막을 순차적으로 적층한다.
예를 들어, 절연막으로써 실리콘 산화막(SiO2)을 사용하면, 실리콘 산화막은 800 내지 900℃ 온도에서 O2 가스를 이용한 건식 산화, 800 내지 900℃ 온도에서 수증기 분위기를 사용하는 습식 산화, O2 가스와 HCl 가스의 혼합 가스를 사용하는 HCl 산화, O2 가스와 C2H3Cl3 가스의 혼합 가스를 사용하는 산화, O2 가스와 C2H2Cl2 가스의 혼합 가스를 사용하는 산화 등으로 형성할 수 있다.
이와 같이, 실리콘 산화막(SiO2) 형성 공정은 상당히 높은 온도에서 이루어지기 때문에, 인듐이 도핑된 불순물 영역(132)이 확산될 수 있다. 다만, 인듐은 확산 계수가 붕소에 비해서 작기 때문에, 인듐이 도핑된 불순물 영역(132)은 종래의 붕소가 도핑된 불순물 영역에 비해 확산이 덜 진행된다. 따라서, 이후에 형성될 포토 다이오드(112)가 전송 게이트 전극(136) 하부의 채널 영역에 가까이 형성될 수 있다.
또한, 게이트 전극용 도전막은 도전성 폴리실리콘막을 CVD 방법을 사용하여 형성한다.
그 후, 게이트 전극용 도전막과 절연막을 패터닝하여, 전송 게이트 전극(136), 게이트 절연막(134)을 형성한다.
도 12d를 참조하면, N형 도펀트를 주위에 형성될 전하 검출부보다 깊게 높은 에너지로 0 내지 15°의 틸트를 주어 경사지게 이온 주입하여, 포토 다이오드(112)를 형성한다. 따라서, 포토 다이오드(112)는 게이트 전극(136)과 일부 오버랩되도록 형성된다. 또한, 포토 다이오드(112)는 깊은 웰(107)로부터 소정 거리 이격되어 형성되어 형성된다. 여기서, 포토 다이오드(112)의 최대 농도는 1×1015 내지 1×1018 원자/cm3일 수 있으나, 이에 제한되지 않는다.
도 12e를 참조하여, P형 도펀트를 낮은 에너지, 높은 도즈량으로 이온 주입하여 피닝층(114)을 형성한다. 피닝층(114)은 소자 분리 영역(109) 방향으로 0° 이상의 틸트를 주어 경사지게 이온 주입할 수 있다. 피닝층(114)의 불순물 농도는 1×1017 내지 1×1020 원자/cm3 일 수 있다. 그런데, 피닝층(114) 형성시 붕소를 이온 주입할 경우, 이미 불순물 영역(132)을 형성하기 위해 반도체 기판(101b)의 전면에 인듐이 도핑되어 있으므로, 피닝층(114)에는 붕소와 인듐이 모두 도핑될 수 있다.
도면에는 표시하지 않았으나, 광전 변환부로 핀드 포토 다이오드가 아닌 포토 다이오드를 사용할 경우에는, 포토 다이오드에서 N형 도펀트와 인듐이 동시에 도핑될 수 있다. 다만, N형 도펀트의 불순물 농도를 인듐의 불순물 농도보다 높게 하여, 포토 다이오드는 N형이 유지된다.
도 12f를 참조하면,　반도체 기판(101)에 스페이서용 절연막, 예컨대 질화막(SiN)을 CVD 방식으로 증착한 후, 에치 백(etch back)하여 스페이서(138)를 형성한다.
그 후, 광전 변환부(110) 상에 형성되고, 게이트 전극(136) 및 전하 검출부(120)가 형성될 영역을 오픈하는 제1 포토 레지스트막 패턴(191)을 마스크로, N형 도펀트를 이온 주입하여 전하 검출부(120)를 형성한다. 여기서, 전하 검출부(120)는 1×1017 내지 1×1020 원자/cm3일 수 있으나, 이에 제한되지 않는다. 그런데, N형 도펀트를 이온 주입할 경우, 이미 불순물 영역(132)을 형성하기 위해 인듐이 도핑되어 있으므로, 전하 검출부(120)에는 N형 도펀트와 인듐이 모두 도핑되게 된다.
이하 도 13a 내지 도 13c을 참조하여, 본 발명의 제2 실시예에 따른 이미지 센서의 제조 방법을 설명한다. 도 13a 내지 도 13c는 본 발명의 제2 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다. 본 발명의 제2 실시예는 제1 실시예와 도 12a 내지 도 12e까지의 제조 공정이 동일하므로, 이후의 공정만을 설명한다.
도 13a를 참조하면, 우선 반도체 기판(101) 상에 컨포말하게(conformally) 스페이서용 절연막, 예컨데 질화막을 CVD 방식으로 증착한다. 그 후, 스페이서용 절연막 상에 광전 변환부(110) 상부를 오픈(open)하는 제2 포토 레지스트막 패턴(192)을 형성한다. 여기서, 제2 포토 레지스트막 패턴(192)은 도 13a에 도시된 바와 같이 광전 변환부(110) 방향의 게이트 전극(136)의 일측과 정렬되도록 형성할 수 있으나, 광전 변환부(110) 방향 또는 게이트 전극(136) 방향으로 마진(margin)을 갖도록 형성해도 무방하다.
이어서, 제2 포토 레지스트막 패턴(192)을 마스크로 하여 건식 식각 하여 광전 변환부(110) 방향의 스페이서(138a)를 먼저 형성한다.
도 13b를 참조하면, 광전 변환부(110) 상에 융기되어 형성된 P형의 제1 에피층(116)을 형성한다. 특히, 제1 에피층(116)은 선택적 에피택셜 성장시켜 형성할 수 있다.
선택적 에피택셜 성장(Selective Epitaxial Growth; SEG)은 활성 영역에만 성장되며, 소자 분리 영역(109)에서는 성장되지 않는다. 선택적 에피택셜 성장은 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD) 또는 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition)을 이용하여 수행할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 제2 실시예에서, 제1 에피층(116)은 P형 도펀트가 인-시츄(in-situ)로 도핑된 경우를 예를 들어 설명한다. 실리콘 소스 가스와 도펀트 소스 가스를 동시에 공급하여 성장시킨다. 여기서, 실리콘 소스 가스는 Si2H6, SiH4, SiH2Cl1, SiHCl3, SiCl4 및 이들의 조합을 사용할 수 있고, P형 도펀트 소스 가스로는 B2H6를 사용할 수 있다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2 가스를 더 첨가할 수 있다. HCl을 첨가하게 되면 산화막 또는 질화막으로 이루어진 소자 분리 영역에서는 에피층이 성장되지 않고 Si이 드러난 영역에서만 에피층이 형성되는 선택적 에피택시 성장이 가능하다. 예를 들어, 실리콘 소스 가스로 SiH4, 도펀트 소스 가스로 B2H6 를 사용할 경우에는 각각 50 내지 200sccm, 0 내지 100sccm을 공급할 수 있다. HCl은 0 내지 100sccm으로 공급할 수 있다.
또한, 제1 에피층(116)을 성장시키는 공정 온도는 700 내지 900℃가 될 수 있고, 공정 압력은 10 내지 40Torr가 될 수 있다.
제1 에피층(116)은 두께가 두꺼울수록 암전류를 방지하는 능력이 향상되는 한편, 포토 다이오드(112)에 도달하는 입사광의 양은 줄어들기 때문에 500 내지 1500Å 두께로 조절하는 것이 바람직하다. 또한, 제1 에피층(116)은 피닝층(114)과 실질적으로 동일한 역할을 하므로 열적으로 생성된 EHP의 양전하가 피닝층(114)과 제1 에피층(116)에 균등하게 포획될 수 있도록, 제1 에피층(116)의 불순물 농도는 1×1017 내지 1×1020 원자/cm3일 수 있다.
도 13c를 참조하면, 제2 포토 레지스트막 패턴(192)을 제거하고, 제3 포토 레지스트막 패턴(193)를 형성한다. 제3 포토 레지스트막 패턴(193)은 게이트 전극(136) 및 전하 검출부(120)가 형성될 영역을 오픈한다. 여기서 제3 포토 레지스트막 패턴(193)은 도 13c에 도시된 바와 같이 광전 변환부(110) 방향의 게이트 전극(136)의 일측과 정렬되도록 형성할 수 있으나, 광전 변환부(110) 방향 또는 게이트 전극(136) 방향으로 마진(margin)을 갖도록 형성해도 무방하다.
이어서, 제3 포토 레지스트막 패턴(193)을 마스크로 하여 건식 식각하여 전하 검출부(120) 방향의 스페이서(138b)를 형성한다.
또한, 제3 포토 레지스트막 패턴(193)을 마스크로 하여 N형 불순물을 이온 주입하여 전하 검출부(120)를 형성한다. 여기서, 전하 검출부(120)는 1×1016 내지 1×1020 원자/cm3일 수 있으나, 이에 제한되지 않는다. 그런데, N형 도펀트를 이온 주입할 경우, 이미 불순물 영역(132)을 형성하기 위해 인듐이 반도체 기판(101b) 전면에 도핑되어 있으므로, 전하 검출부(120)에는 N형 도펀트와 인듐이 모두 검출될 수 있다.
이하 도 14a 내지 도 14b을 참조하여, 본 발명의 제3 실시예에 따른 이미지 센서의 제조 방법을 설명한다. 도 14a 내지 도 14b는 본 발명의 제3 실시예에 따른 이미지 센서의 제조방법을 설명하기 위한 각 제조 공정 중간 단계별 단면도들이다. 본 발명의 제2 실시예는 제1 실시예와 도 12a 내지 도 12e까지의 제조 공정이 동일하므로, 이후의 공정만을 설명한다.
도 14a를 참조하면, 우선 반도체 기판(101) 상에 컨포말하게 스페이서용 절연막, 예컨데 질화막을 CVD 방식으로 증착한다. 그 후, 에치백(etchback) 공정을 진행하여 게이트 전극 양측에 스페이서(138)를 형성한다.
그 후, 선택적 에피택셜 성장 방법을 이용하여 광전 변환부(110) 상에 융기되어 형성된 제1 에피층(116) 및 전하 검출부(120)가 형성될 영역 상에 융기되어 형성된 제2 에피층(126)을 형성한다. 여기서, 전송 게이트 전극(136) 상에 제3 에피층(139)도 형성될 수 있다. 선택적 에피택셜 성장 방법의 공정 온도, 공정 압력, 각 에피층의 두께는 본 발명의 제2 실시예와 동일하다. 다만, 게이트 전극(136) 상부에 블로킹(blocking) 절연막이 형성되어 있는 경우에는, 게이트 전극(136) 상에 제3 에피층(139)이 형성되지 않을 수 있다.
도 14b를 참조하면, 게이트 전극(136) 및 전하 검출부(120)가 형성될 영역을 오픈하는 제4 포토 레지스트막 패턴(194)을 형성한다.
제4 포토 레지스트막 패턴(194)을 마스크로 하여 N형 불순물을 이온 주입하여 전하 검출부(120)를 형성한다. 그런데, 제2 에피층(126)은 공정상의 편리성을 위해 도 14a에서와 같이 P형으로 성장되나, 이온 주입을 통해서 N형 불순물이 더 높은 농도로 도핑되므로 N형의 제2 에피층(126)이 완성된다.
도면에서는 표시하지 않았으나, 제1 및 제2 에피층을 불순물을 도핑시키지 않고(undoped) 성장시킨 후, 제1 에피층은 P형 불순물을 이온 주입하고, 제2 에피층은 전하 검출부 형성시 동시에 N형 불순물이 이온 주입되도록 할 수도 있다.
이하 도 15을 참조하여, 본 발명의 제4 실시예에 따른 이미지 센서의 제조 방법을 설명한다. 도 15는 본 발명의 제4 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 제4 실시예는, 제1 실시예의 제조 공정 중 도 12a와 도 12b 사이에 도 15와 같은 제조 공정이 추가된다.
도 15를 참조하면, 우선 반도체 기판(101) 내에 전송 게이트(도 9의 136 참조)가 형성될 리세스 영역(133)을 형성한다. 리세스형 트랜지스터를 사용하면, 이후에 형성될 포토 다이오드(도 9의 112 참조)와 게이트 전극(도 9의 136 참조) 하부에 형성될 채널 영역이 가깝기 때문에, 전하 전송 효율이 향상될 수 있다.
이상 본 발명의 제1 실시예 내지 제3 실시예에 따른 이미지 센서의 제조 방법만을 설명하였으나, 당업자라면 제1 실시예의 제조 방법으로부터 제4 및 제5 실시예에 따른 제조 방법을 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략한다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 이미지 센서에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 전하 전송부는 게이트 전극 하부에 형성된 인듐이 도핑된 불순물 영역을 구비하여, 턴오프시 암전류가 방지되고 턴온시에는 축적된 전하가 전하 검출부로 원할하게 전송될 수 있도록 한다.
둘째, 광전 변환부에 남겨진 전하에 의한 잔상 효과를 줄일 수 있다.
셋째, 변환 이득 및 광전 변환부의 전하 축적 용량을 향상시킬 수 있다.

Claims (44)

  1. 반도체 기판;
    상기 반도체 기판 내에 형성된 광전 변환부;
    상기 반도체 기판 내에 형성된 전하 검출부; 및
    상기 광전 변환부와 상기 전하 검출부 사이의 상기 반도체 기판 내에 형성되고 인듐(In)이 도핑된 불순물 영역과, 상기 불순물 영역 상에 형성된 전송 게이트 전극을 포함하여, 상기 광전 변환부에 축적된 전하를 상기 전하 검출부로 전송하는 전하 전송부를 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    상기 불순물 영역의 불순물 농도는 1×1016 내지 1×1019 원자/cm3인 이미지 센서.
  3. 제 1항에 있어서,
    상기 불순물 영역은 상기 반도체 기판의 표면으로부터 2000Å 이내의 깊이에 형성되는 이미지 센서.
  4. 제 1항에 있어서,
    상기 불순물 영역은 붕소(B) 또는 불화 붕소(BF2)가 더 도핑된 이미지 센서.
  5. 제 1항에 있어서,
    상기 광전 변환부는 입사광에 대응하여 전하를 축적하고, 상기 전송 게이트 전극과 일부 오버랩되도록 형성된 N형의 포토 다이오드를 포함하는 이미지 센서.
  6. 제 5항에 있어서,
    상기 포토 다이오드는 N형 도펀트 및 상기 인듐이 도핑된 이미지 센서.
  7. 제 5항에 있어서,
    상기 광전 변환부는 상기 포토 다이오드 상에 형성되어 암전류를 방지하는 P형의 피닝층을 더 포함하는 이미지 센서.
  8. 제 7항에 있어서,
    상기 피닝층은 붕소 및 상기 인듐이 도핑된 이미지 센서.
  9. 제 5항 또는 제 7항에 있어서,
    상기 광전 변환부 상에 형성되어 암전류를 방지하는 P형의 제1 에피층을 더 포함하는 이미지 센서.
  10. 제 9항에 있어서,
    상기 제1 에피층은 300 내지 1500Å 두께로 형성된 이미지 센서.
  11. 제 9항에 있어서,
    상기 전하 검출부 상에 형성되어, 상기 광전 변화부에서 전송된 전하를 저장하는 N형의 제2 에피층을 더 포함하는 이미지 센서.
  12. 제 1항에 있어서,
    상기 불순물 영역은 상기 반도체 기판의 리세스 영역에 형성되는 이미지 센서.
  13. 제 12항에 있어서,
    상기 광전 변환부는 입사광에 대응하여 전하를 축적하고, 상기 전송 게이트 전극과 일부 오버랩되도록 형성된 N형의 포토 다이오드를 포함하는 이미지 센서.
  14. 제 13항에 있어서,
    상기 포토 다이오드는 N형 도펀트 및 상기 인듐이 도핑된 이미지 센서.
  15. 제 13항에 있어서,
    상기 광전 변환부는 상기 포토 다이오드 상에 형성되어 암전류를 방지하는 P형의 피닝층을 더 포함하는 이미지 센서.
  16. 제 15항에 있어서,
    상기 피닝층은 붕소 및 상기 인듐이 도핑된 이미지 센서.
  17. 제 13항 또는 제 15항에 있어서,
    상기 광전 변환부 상에 형성되어 암전류를 방지하는 P형의 제1 에피층을 더 포함하는 이미지 센서.
  18. 제 17항에 있어서,
    상기 제1 에피층은 300 내지 1500Å 두께로 형성된 이미지 센서.
  19. 제 17항에 있어서,
    상기 전하 검출부 상에 형성되어, 상기 광전 변화부에서 전송된 전하를 저장하는 N형의 제2 에피층을 더 포함하는 이미지 센서.
  20. 제 1항에 있어서,
    상기 전하 검출부는 N형 도펀트 및 상기 인듐이 도핑된 이미지 센서.
  21. 반도체 기판;
    상기 반도체 기판 내에 형성되고, 입사광에 대응하여 전하를 축적하는 N형의 포토 다이오드와, 상기 포토 다이오드 상에 붕소와 인듐이 도핑된 P형의 피닝층을 포함하는 광전 변환부;
    상기 반도체 기판 내에 형성되고, N형 도펀트와 상기 인듐이 도핑된 N형의 전하 검출부; 및
    상기 광전 변환부와 상기 전하 검출부 사이의 상기 반도체 기판 내에 형성되고 상기 인듐(In)이 도핑된 불순물 영역과, 상기 불순물 영역 상에 형성된 전송 게이트 전극을 포함하여, 상기 광전 변환부에 축적된 전하를 상기 전하 검출부로 전송하는 전하 전송부를 포함하는 이미지 센서.
  22. 반도체 기판 내에 인듐이 도핑된 불순물 영역을 형성하는 단계;
    상기 불순물 영역 상에 전송 게이트 전극을 형성하여 전하 전송부를 완성하는 단계; 및
    상기 전송 게이트 전극 양측의 반도체 기판 내에 각각 광전 변환부 및 전하 검출부를 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  23. 제 22항에 있어서,
    상기 불순물 영역을 형성하는 단계는 상기 불순물 영역의 불순물 농도가 1× 1016 내지 1×1019 원자/cm3이 되도록 형성하는 이미지 센서의 제조 방법.
  24. 제 21항에 있어서,
    상기 불순물 영역은 붕소(B) 또는 불화 붕소(BF2)가 더 도핑된 이미지 센서.
  25. 제 22항에 있어서,
    상기 광전 변환부를 형성하는 단계는 입사광에 대응하여 전하를 축적하고, 상기 전송 게이트 전극과 일부 오버랩되는 N형의 포토 다이오드를 형성하는 이미지 센서의 제조 방법.
  26. 제 25항에 있어서,
    상기 포토 다이오드는 N형 도펀트 및 상기 인듐이 도핑된 이미지 센서의 제조 방법.
  27. 제 25항에 있어서,
    상기 광전 변환부를 형성하는 단계는 상기 포토 다이오드 상에 암전류를 방지하는 P형의 피닝층을 더 형성하는 이미지 센서의 제조 방법.
  28. 제 27항에 있어서,
    상기 피닝층은 붕소 및 상기 인듐이 도핑된 이미지 센서의 제조 방법.
  29. 제 25항 또는 제 27항에 있어서,
    상기 광전 변환부 상에 암전류를 방지하는 P형의 제1 에피층을 형성하는 단계를 더 포함하는 이미지 센서의 제조 방법.
  30. 제 29항에 있어서, 상기 제1 에피층은 300 내지 1500Å 두께로 형성되는 이미지 센서의 제조 방법.
  31. 제 29항에 있어서,
    상기 전하 검출부 상에, 상기 광전 변화부에서 전송된 전하를 저장하는 N형의 제2 에피층을 형성하는 단계를 더 포함하는 이미지 센서의 제조 방법.
  32. 제 22항에 있어서,
    상기 불순물 영역은 상기 반도체 기판의 리세스 영역에 형성되는 이미지 센서의 제조 방법.
  33. 제 32항에 있어서,
    상기 광전 변환부를 형성하는 단계는 입사광에 대응하여 전하를 축적하고, 상기 전송 게이트 전극과 일부 오버랩되는 N형의 포토 다이오드를 형성하는 이미지 센서의 제조 방법.
  34. 제 33항에 있어서,
    상기 포토 다이오드는 N형 도펀트 및 상기 인듐이 도핑된 이미지 센서의 제조 방법.
  35. 제 33항에 있어서,
    상기 광전 변환부를 형성하는 단계는 상기 포토 다이오드 상에 암전류를 방지하는 P형의 피닝층을 더 형성하는 이미지 센서의 제조 방법.
  36. 제 35항에 있어서,
    상기 피닝층은 붕소 및 상기 인듐이 도핑된 이미지 센서의 제조 방법.
  37. 제 33항 또는 제 35항에 있어서,
    상기 광전 변환부 상에 암전류를 방지하는 P형의 제1 에피층을 더 형성하는 이미지 센서의 제조 방법.
  38. 제 37항에 있어서,
    상기 제1 에피층은 300 내지 1500Å 두께로 형성되는 이미지 센서의 제조 방 법.
  39. 제 37항에 있어서,
    상기 전하 검출부 상에, 상기 광전 변화부에서 전송된 전하를 저장하는 N형의 제2 에피층을 형성하는 단계를 더 포함하는 이미지 센서의 제조 방법.
  40. 제 22항에 있어서,
    상기 전하 검출부는 N형 도펀트 및 상기 인듐이 도핑된 이미지 센서의 제조 방법.
  41. 각 단위 화소에 형성된 증폭부;
    상기 단위 화소 내에 형성된 광전 변환부;
    상기 단위 화소 내에 형성된 전하 검출부; 및
    상기 광전 변환부에 축적된 전하를 상기 전하 검출부로 이송하는 전송 게이트 전극 하부에 인듐 불순물 영역을 포함하는 이미지 센서.
  42. 제 41항에 있어서,
    상기 인듐 불순물 영역의 불순물 농도는 1×1016 내지 1×1019 원자/cm3인 이미지 센서.
  43. 제 41항에 있어서,
    상기 인듐 불순물 영역은 상기 반도체 기판의 표면으로부터 2000Å 이내의 깊이에 형성되는 이미지 센서.
  44. 제 41항에 있어서,
    상기 인듐 불순물 영역은 붕소(B) 및/또는 불화 붕소(BF2)가 더 도핑된 이미지 센서.
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