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KR100508086B1 - 씨모스 이미지 센서 및 그 제조방법 - Google Patents

씨모스 이미지 센서 및 그 제조방법 Download PDF

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KR100508086B1
KR100508086B1 KR10-2002-0054907A KR20020054907A KR100508086B1 KR 100508086 B1 KR100508086 B1 KR 100508086B1 KR 20020054907 A KR20020054907 A KR 20020054907A KR 100508086 B1 KR100508086 B1 KR 100508086B1
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KR
South Korea
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diffusion layer
gate
photodiode
forming
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박영훈
정상일
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삼성전자주식회사
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Abstract

씨모스 이미지 센서 및 그 제조방법을 제공한다. 이 이미지 센서는 다이오드 영역 상에 포토 다이오드를 보호하는 블로킹층이 측방으로 확장되어 트랜스퍼 게이트 및 부유확산층까지 덮는다. 따라서, 블로킹층은 부유확산층이 손상받는 것을 막아주어 부유확산층의 누설전류 및 암전류가 발생하는 것을 막을 수 있다. 이 이미지 센서의 제조방법은 다이오드 영역 내에 포토다이오드를 형성하고, 활성영역 상에 트랜스퍼 게이트, 리셋 게이트 및 선택게이트를 순차적으로 소정간격 이격시켜 형성한다. 트랜스퍼 게이트 및 리셋게이트 사이의 활성영역 내에 부유확산층을 형성한다. 선택 게이트에 대향하는 리셋게이트의 측벽 및 선택 게이트의 측벽 상에 측벽스페이서를 형성하고, 다이오드 영역의 상부를 덮고 활성영역까지 확장되어 트랜스퍼 게이트 및 부유확산층을 덮는 블로킹층을 형성한다. 따라서, 부유확산층은 측벽스페이서를 형성하는 동안 식각손상을 입지않고, 이후 디디디 구조 또는 엘디디 구조의 정션영역을 형성하는 동안 이온주입에 의한 손상을 받지 않는다.

Description

씨모스 이미지 센서 및 그 제조방법{CMOS IMAGE SENSOR AND METHOD OF FABRICATING THE SAME}
본 발명은 씨모스 이미지 센서 및 그 제조방법을 설명하기 위한 것으로써, 더 구체적으로 암전류를 감소시킨 씨모스 이미지 센서 및 그 제조방법을 설명하기 위한 것이다.
씨모스 이미지센서는 씨모스 제조 기술을 이용하여 광학적 영상을 전기적 신호로 변환시키는 소자로서, MOS 트랜시스터를 이용하여 순차적으로 신호를 출력하는 스위칭 방식을 채용하고 있다. 씨모스 이미지 센서는 CCD(Charge Coupled Device) 이미지센서에 비하여 구동 방식이 간편하고, CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모가 낮은 장점을 지니고 있다. CCD의 경우 공정이 CMOS에 비해서 상대적으로 어렵고, CMOS의 경우 random access가 가능하나 CCD는 불가능한 점등이 있다. 1990년대 후반 및 최근에는 CMOS 공정기술의 발달 및 신호처리 알고리즘(signal processing algorithm)의 개선으로 CMOS Image Sensor가 가지고 있던 단점들이 극복되고, 선택적으로 CCD 공정을 CMOS Image Sensor에 적용함으로써 제품의 질을 개선하고 있는 추세이다.
도 1은 전형적인 씨모스 이미지 센서를 설명하기 위한 등가회로도이다.
도 1을 참조하면, 전형적인 씨모스 이미지 센서는 포토다이오드, 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 선택 트랜지스터(Sx) 및 액세스 트랜지스터(Ax)를 포함한다. 포토다이오드에 상기 트랜스퍼 트랜지스터(Tx)와 상기 리셋 트랜지스터(Rx)가 직렬로 접속된다. 상기 리셋 트랜지스터(Rx)의 드레인에 인가전압(Vdd)이 접속된다. 상기 트랜스퍼 트랜지스터(Tx)의 드레인(리셋 트랜지스터의 소오스)는 부유확산층(floating diffusion; F/D)에 해당하고, 상기 부유확산층(F/D)은 상기 선택 트랜지스터(Sx)의 게이트에 접속된다. 상기 선택 트랜지스터(Sx) 및 상기 액세스 트랜지스터(Ax)는 직렬로 접속되고, 상기 선택 트랜지스터(Sx)의 드레인에 인가전압(Vdd)이 접속된다.
씨모스 이미지 센서의 동작방식은 다음과 같다.
먼저 상기 리셋 트랜지스터(Rx)가 턴-온되면 상기 부유확산층(F/D)의 전위가 인가전압(Vdd)이 된다. 외부에서 포토다이오드에 빛이 입사되면 전자-홀 쌍(EHP;electron-hole pair)이 생성되어 신호전하가 상기 트랜스퍼 트랜지스터(Tx)의 소오스에 축적된다. 상기 트랜스퍼 트랜지스터(Tx)가 턴-온되면 축적된 신호전하는 상기 부유확산층(F/D)으로 전달되어 상기 부유확산층(F/D)의 전위가 변화됨과 동시에 상기 선택 트랜지스터(Sx)의 게이트 전위가 변화된다. 이 때, 선택 신호(Row)에 의해 상기 액세스 트랜지스터(Ax)가 턴-온되면 데이타가 출력단(Out)으로 출력된다. 상기 리셋트랜지스터(Rx)가 턴-온되면 상기 부유확산층(F/D)의 전위가 인가전압(Vdd)이 되고, 이러한 과정을 반복하여 영상신호를 출력한다.
도 2는 전형적인 씨모스 이미지 센서를 나타낸 평면도이다.
도 2를 참조하면, 씨모스 이미지 센서는 기판에 형성되어 다이오드 영역(40) 및 활성영역(42)을 한정하는 소자분리 패턴(56)을 포함한다. 통상적으로 상기 다이오드 영역(40)은 광효율을 높이기 위하여 넓게 형성되고, 상기 활성영역(42)은 상기 다이오드 영역(40)의 일측에서 연장되어 형성된다. 상기 활성영역(42) 상에 트랜스퍼 게이트(64, 24), 리셋 게이트(66, 26) 및 선택 게이트(68, 28)가 순차적으로 소정간격 이격되어 형성된다. 도시하지는 않았지만, 상기 활성영역(42)에 상기 선택 게이트(68, 28)과 소정간격 이격되어 액세스 게이트가 형성된다. 상기 트랜스퍼 게이트(Tx)는 상기 다이오드 영역(40)에 인접하여 상기 활성영역(42)에 형성된다. 상기 트랜스퍼 게이트(64, 24) 및 상기 리셋 게이트(66, 26) 사이의 활성영역(42) 내에 부유확산층(70, 38)이 형성된다. 도시하지는 않았지만, 상기 부유확산층(70, 38) 및 상기 선택 게이트(68, 28)는 배선에 의해 전기적으로 접속된다.
도 3 및 도 4는 도 2의 A-A에 따라 취해진 종래의 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 반도체 기판 내에 깊은 P웰(12)을 형성한다. 상기 깊은 P웰(12)은 도시된 것과 같이, P형 에피택시얼층(10a)이 형성된 실리콘 기판(10)의 P형 에피택시얼층(10a)과 실리콘 기판(10) 사이에 형성될 수 있다. 상기 P형 에피택시얼층(10a) 내에 불순물을 주입하여 P웰(14)을 형성한다. 상기 P웰은(14)은 후속공정에서 정의되는 다이오드 영역(도 2의 40) 주변에 형성된다. 상기 반도체 기판 상에 소자분리 패턴(도 2의 16)을 형성하여 활성영역(도 2의 42) 및 다이오드 영역(도 2의 40)을 한정한다. 상기 다이오드 영역(도 2의 40)에 인접한 활성영역(도 2의 42) 내에 N형 채널확산층(22)을 형성하고, 상기 활성영역(도2의 42) 상에 순차적으로 소정간격 이격된 트랜스퍼 게이트(24), 리셋 게이트(26) 및 선택 게이트(28)를 형성한다. 상기 트랜스퍼 게이트(24)는 상기 N형 채널확산층(22) 상에 형성된다. 이어서, 상기 다이오드 영역(도 2의 40) 내에 불순물을 주입하여 N형 포토다이오드(18)를 형성하고, 상기 N형 포토다이오드(18) 상부에 P형 다이오드 영역(20)을 형성한다. 상기 N형 포토다이오드(18) 및 상기 P형 포토다이오드(20)는 상기 게이트들을 형성하기 전에 형성할 수도 있다.
계속해서, 상기 활성영역(도 2의 42) 내에 불순물을 주입하여 상기 트랜스퍼 게이트(24), 상기 리셋 게이트(26) 및 상기 선택 게이트(28)의 측벽들에 정렬된 저농도 확산층(30, 32)을 형성한다.
도 4를 참조하면, 상기 저농도 확산층(30, 32)이 형성된 기판의 전면에 절연막을 형성하고, 상기 다이오드 영역(도 2의 40)을 덮고, 상기 활성영역(도 2의 42)을 노출시키는 포토레지스트를 형성한다. 이어서, 상기 포토레지스트를 식각마스크로 사용하여 상기 절연막을 이방성 식각하여 상기 다이오드 영역(도 2의 40)을 덮는 블로킹층(34a) 및 상기 트랜스퍼 게이트(24), 상기 리셋 게이트(26) 및 상기 선택 게이트(28)의 측벽들에 측벽스페이서(34b)를 형성한다. 계속해서, 상기 포토레지스트를 제거한다. 종래의 씨모스 이미지 센서에서, 상기 블로킹층(34a)은 상기 다이오드 영역(도 2의 40)을 덮고, 횡으로 확장되어 상기 트랜스퍼 게이트(24)의 상부면의 일부 및 일 측벽을 콘포말하게 덮는다. 상기 블로킹층(34a), 상기 게이트들(24, 26, 28) 및 상기 측벽스페이서들(34b)을 식각마스크로 사용하여 상기 반도체 기판 내에 불순물을 주입하여 상기 저농도 확산층(30, 32) 내에 상기 측벽스페이서들(34b)의 외벽에 정렬된 고농도 확산층(36)을 형성한다. 그 결과, 도시된 것과 같이 상기 활성영역(도 2의 42) 내에 디디디 구조의 확산층들이 형성된다. 이와달리, 상기 활성영역(도 2의 42)에 엘디디 구조의 확산층을 형성할 수도 있다. 상기 트랜스퍼 게이트(24) 및 상기 리셋 게이트(26) 사이의 상기 활성영역 내의 저농도 확산층(30) 및 고농도 확산층(36)은 씨모스 이미지 센서의 부유확산층(38)을 형성한다.
상술한 것과 같이 종래 기술에 따르면, 상기 다이오드 영역(도 2의 40)의 상부를 덮고, 상기 절연막을 이방성식각함으로써 상기 P형 포토다이오드(20)의 표면이 손상받는 것을 막음으로써, P형 포토다이오드(20)의 표면에서 발생되는 암전류를 현저히 줄일 수 있다. 그러나, 상기 측벽 스페이서들(34b)을 형성하는 동안, 상기 부유확산층(38)이 형성되는 활성영역의 표면이 식각손상을 받을 수 있고, 상기 고농도 확산층(36)을 형성하는 동안 이온의 높은 에너지에 의해 활성영역의 격자 손상이 발생할 수 있다. 이로 인하여, 상기 부유확산층(38)에 누설전류의 경로가 형성되어 이미지 센서의 동작시 상기 부유확산층(38)의 전위를 충분히 높일 수 없고, 결과적으로 이미지 센서의 암전류가 증가하고, 출력신호의 레벨을 떨어뜨리거나, 신호가 출력되지 않는 문제를 유발한다. 또한, 엘디디 구조의 확산층을 형성할 경우, 상기 고농도 확산층(36)과 상기 P웰(14) 사이의 높은 전계에 의해 부유확산층(38)의 누설전류가 발생할 확률이 더욱 높아진다.
본 발명이 이루고자 하는 기술적 과제는 부유확산층의 누설전류를 감소시킬 수 있는 구조를 가지는 씨모스 이미지 센서 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유확산층의 암전류를 감소시킬 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 기술적 과제는 부유확산층의 누설전류 및 암전류를 감소시킴으로써 우수한 품질의 신호를 출력할 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 있다.
상기 기술적과제들을 달성하기 위하여 본 발명은 씨모스 이미지 센서를 제공한다. 이 이미지 센서는, 반도체 기판에 형성되어 다이오드 영역 및 활성영역을 한정하는 소자분리 패턴을 포함한다. 상기 포토다이오드 영역 내에 포토 다이오드가 형성되고, 상기 포토 다이오드에 인접하여 상기 활성영역 상에 트랜스퍼 게이트가 형성된다. 상기 트랜스퍼 게이트와 소정간격 이격되어 상기 활성영역 상에 리셋 게이트 및 선택 게이트가 서로 이격되어 순차적으로 형성된다. 상기 트랜스퍼 게이트 및 상기 리셋 게이트 사이의 활성영역에 부유확산층이 형성된다. 상기 다이오드 영역 상에 상기 포토 다이오드를 보호하는 블로킹층이 형성된다. 본 발명에서, 상기 블로킹층은 상기 활성영역까지 확장되어 상기 트랜스퍼 게이트 및 상기 부유확산층 상에 덮여진다. 그 결과, 상기 블로킹층은 상기 부유확산층이 손상받는 것을 막아주어 상기 부유확산층으로부터 누설되는 전하의 양을 현저히 줄일 수 있고, 상기 부유확산층에서 암전류가 발생하는 것을 막을 수 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 씨모스 이미지 센서의 제조방법을 제공한다. 이 방법은, 반도체 기판에 다이오드 영역 및 활성영역을 한정하는 소자분리패턴을 형성하고, 상기 다이오드 영역 내에 포토다이오드를 형성하는 것을 포함한다. 상기 활성영역 상에 트랜스퍼 게이트, 리셋 게이트 및 선택게이트를 순차적으로 소정간격 이격시켜 형성한다. 이 때, 상기 트랜스퍼 게이트는 상기 다이오드 영역에 인접한 활성영역 상에 형성한다. 상기 트랜스퍼 게이트 및 상기 리셋게이트 사이의 활성영역 내에 부유확산층을 형성한다. 이와 동시에, 상기 리셋 게이트 및 상기 선택 게이트의 사이의 활성영역 내와 상기 선택게이트에 인접한 활성영역 내에 저농도 확산층을 형성한다. 상기 선택 게이트에 대향하는 상기 리셋게이트의 측벽 및 상기 선택 게이트의 측벽 상에 측벽스페이서를 형성한다. 이 때, 상기 다이오드 영역의 상부를 덮고 상기 활성영역까지 확장되어 상기 트랜스퍼 게이트 및 상기 부유확산층을 덮는 블로킹층이 형성된다. 마지막으로, 상기 활성영역 내에 불순물을 주입하여 상기 저농도 확산층 내에 상기 측벽스페이서들의 외벽에 정렬된 고농도 확산층을 형성한다. 본 발명에서, 상기 부유확산층은 상기 측벽스페이서를 형성하는 동안 식각손상을 입지않고, 상기 고농도 확산층을 형성하는 이온주입에 의한 손상을 받지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 도 2의 A-A에 따라 취해진 본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서를 나타낸 평면도이다.
도 5를 참조하면, 본 발명의 씨모스 이미지 센서는 종래기술과 마찬가지로, 반도체 기판에 형성된 다이오드 영역(도 2의 40) 및 활성영역(도 2의 42)을 한정하는 소자분리 패턴(56)과, 상기 반도체 기판 내에 형성된 깊은 P형 웰(52)과, 상기 다이오드 영역(도 2의 40)의 주변의 반도체 기판 내에 형성된 P형 웰(54)을 포함한다. 상기 활성영역(도 2의 42) 상에 트랜스퍼 게이트(64), 리셋 게이트(66) 및 선택 게이트(68)가 소정간격 이격되어 순차적으로 배치된다. 상기 트랜스퍼 게이트(64) 하부의 반도체 기판 내에 N형 채널영역(62)이 형성되고, 상기 트랜스퍼 게이트(64) 및 상기 리셋 게이트(66) 사이의 활성영역 내에 부유확산층(70)이 형성된다. 본 발명의 씨모스 이미지 센서는 상기 다이오드 영역(도 2의 40), 상기 트랜스퍼 게이트(64) 및 상기 부유확산층(70) 상에 콘포말하게 덮인 블로킹층(74a)을 포함한다. 상기 블로킹층(74a)은 측방으로 확장되어 상기 리셋 게이트(66)의 일측벽 및 상부의 일부 상에 더 덮일 수 있다. 상기 리셋 게이트(66)의 다른 측벽과, 상기 선택 게이트(68)의 양측벽에 각각 측벽스페이서(74b)가 형성된다. 서로 대향하는 상기 리셋 게이트(66)의 일측벽 및 상기 선택 게이트(68)의 일측벽 사이의 활성영역과, 상기 선택 게이트(68)의 다른 측벽에 인접한 활성영역 내에 저농도 확산층(72)이 형성된다. 상기 저농도 확산층(72)은 상기 리셋 게이트(66) 및 상기 선택 게이트(68)의 측벽들에 정렬되어 형성된다. 상기 각 저농도 확산층(72) 내에 상기 측벽 스페이서들(74a)의 외측벽에 정렬된 고농도 확산층(76)이 형성된다. 상기 저농도 확산층(72) 및 상기 고농도 확산층(76)의 쌍은 트랜지스터의 정션영역에 해당하고, 상기 정션영역은 디디디(DDD)구조 또는 엘디디(LDD)구조로 형성될 수 있다. 도시된 것과 같이, 본 발명의 씨모스 이미지 센서의 부유확산층(70)은 단일 구조를 가지고, 그 상부는 블로킹층(74a)으로 덮여있다. 따라서, 제조공정이 실시되는 동안 식각 및 이온주입에 의한 손상을 막을 수 있기 때문에 누설전류를 일으키는 결함을 줄일 수 있고, 부유확산층(70)에서 발생하는 암전류 또한 현저히 줄일 수 있다.
이에 더하여, 상기 블로킹층(74a)의 상부 및 상기 각 측벽스페이서(74b)의 상부에 각각 보호층(78)이 더 형성될 수 있고, 상기 보호층(78)의 외측벽에 정렬되어 상기 고농도 확산층(76) 내에 샐리사이드층(80)이 더 형성될 수 있다.
도6 내지 도 8은 본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 반도체 기판 내에 불순물을 주입하여 깊은 P웰(52)을 형성한다. 통상적으로, 상기 반도체 기판은 실리콘 기판(50) 상에 P형 에피택시얼층(50a)을 적층하여 형성할 수 있고, 상기 깊은 P웰(52)은 상기 P형 에피택시얼층(50a) 내에 불순물을 주입함으로써 상기 실리콘 기판(50)과 상기 P형 에피택시얼층(50a) 경계영역(boundary region)에 형성될 수 있다. 상기 깊은 P웰(52)은 상기 P형 에피택시얼층(50a)보다 높은 농도로 도우핑된다.
상기 반도체 기판에 소자분리 패턴(56)을 형성하여 다이오드 영역(도 2의 40) 및 활성영역(도 2의 42)을 한정한다. 상기 다이오드 영역(도 2의 40) 주변의 상기 P형 에피택시얼층(50a) 내에 P웰(54)을 형성하고, 상기 다이오드 영역(도 2의 40)에 인접하여 상기 활성영역(도 2의 42) 내에 N형 채널확산층(62)을 형성한다. 상기 P웰(54)은 상기 P형 에피택시얼층(50a)보다 높은 농도로 도우핑된다. 이어서, 상기 다이오드 영역(도 2의 40) 내에 N형 포토다이오드(58)를 형성하고, 상기 N형 포토다이오드(58)의 상부에 P형 포토다이오드(60)를 형성한다. 상기 N형 포토다이오드(58)는 N형 채널확산층(62)에 접속되고, 상기 P형 포토다이오드(60)는 상기 P웰(54)에 접속되는 것이 바람직하다.
도 7을 참조하면, 상기 활성영역(도 2의 42) 상에 소정간격 이격되어 순차적으로 배치된 트랜스퍼 게이트(64), 리셋 게이트(66) 및 선택 게이트(68)를 형성한다. 상술한 것과 달리, 상기 P웰(54)은 상기 상기 소자분리 패턴(56)을 형성하기 전에 형성할 수도 있고, 상기 N형 채널확산층(62), N형 포토다이오드(58), P형 포토다이오드(60) 및 상기 게이트들(64, 66, 68)의 형성순서가 달라질 수도 있다. 즉, 상기 N형 포토다이오드(58) 및 상기 P형 포토다이오드(60)는 상기 게이트들을 형성한 후 형성할 수도 있다. 이상의 단계까지는 본 발명의 특징이 포함되지 않고, 종래기술과 동일하게 실시할 수 있다.
계속해서, 상기 트랜스퍼 게이트(64), 상기 리셋 게이트(66) 및 상기 선택 게이트(68)들 사이의 활성영역 내에 불순물을 주입하여 상기 트랜스퍼 게이트(64) 및 상기 리셋 게이트(66) 사이의 활성영역 내에 N형 부유확산층(70)을 형성하고, 상기 선택 게이트(68) 양측의 활성영역 내에 N형 저농도 확산층(72)을 형성한다. 상기 부유확산층(70) 및 상기 저농도 확산층(72)이 형성된 반도체 기판의 전면에 절연막(74)을 형성하고, 상기 절연막(74) 상에 상기 P형 포토다이오드(60), 상기 트랜스퍼 게이트(64) 및 상기 부유확산층(70)의 상부를 덮는 포토레지스트 패턴(75)을 형성한다. 상기 포토레지스트 패턴(75)은 측방으로 확장되어 상기 리셋 게이트(66)의 상부의 일부를 더 덮을 수 있다.
도 8을 참조하면,상기 포토레지스트 패턴(75)을 식각마스크로 사용하여 상기 절연막(74)을 식각하여 상기 P형 포토다이오드(60), 상기 트랜스퍼 게이트(64) 및 상기 부유확산층(70) 상에 덮여진 블로킹층(74a)을 형성하고, 서로 대향하는 상기 리셋 게이트(66)의 일측벽과 상기 선택 게이트(68)의 일측벽 및 상기 선택 게이트(68)의 다른 측벽에 각각 측벽 스페이서(74b)를 형성한다. 계속해서, 상기 활성영역 내에 불순물을 주입하여 상기 저농도 확산층(72) 내에 N형 고농도 확산층(76)을 형성한다. 상기 N형 고농도 확산층(76)은 상기 측벽 스페이서(74b)들의 외측벽에 정렬되어 형성된다. 상기 고농도 확산층(76) 및 상기 저농도 확산층(72)은 도시된 것과 같이 디디디 구조로 형성될 수도 있고, 엘디디 구조로 형성될 수도 있다. 또한, 종래기술과 달리 본 발명에서, 상기 부유확산층(70)은 상기 측벽스페이서(74b)를 형성하는 동안 식각손상을 입지 않고, 상기 고농도 확산층(76)을 형성하는 동안 이온주입에 의한 손상을 입지 않는다. 따라서, 누설전류 및 암전류를 유발할 수 있는 결함을 줄일 수 있다.
계속해서, 통상적인 기술을 사용하여 상기 활성영역에 실리사이드층을 형성하기 위하여 상기 블로킹층(74a)의 상부 및 상기 측벽스페이서(74b) 상에 각각 덮여진 보호층(도 5의 78)을 형성하고, 상기 활성영역 내에 상기 보호층(78)의 외벽에 정렬된 실리사이드층(도 5의 80)을 형성할 수 있다.
상술한 것과 같이 본 발명에 따르면, 다이오드 영역 상에 덮여지는 블로킹층을 측방으로 확장시켜 부유확산층까지 덮음으로써 부유확산층의 누설전류 및 암전류를 감소시킬 수 있고, 씨모스 이미지 센서의 출력 신호의 품질을 높일 수 있다.
도 1은 전형적인 씨모스 이미지 센서를 나타낸 등가회로도이다.
도 2는 전형적인 씨모스 이미지 센서를 나타낸 평면도이다.
도 3 및 도 4는 종래의 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도들이다.
도 5는 본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서를 나타낸 평면도이다.
도6 내지 도 8은 본 발명의 바람직한 실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정단면도들이다.

Claims (15)

  1. 반도체 기판에 형성되어 다이오드 영역 및 활성영역을 한정하는 소자분리 패턴;
    상기 포토다이오드 영역 내에 형성된 포토 다이오드;
    상기 포토 다이오드에 인접하여 상기 활성영역 상에 형성된 트랜스퍼 게이트;
    상기 트랜스퍼 게이트와 소정간격 이격되어 상기 활성영역 상에 서로 이격되어 순차적으로 형성된 리셋 게이트 및 선택 게이트;
    상기 트랜스퍼 게이트 및 상기 리셋 게이트 사이의 활성영역에 형성된 부유확산층;
    상기 리셋 게이트 및 상기 선택 게이트 사이의 활성영역과, 상기 선택 게이트에 인접하는 활성영역 내에 형성된 저농도 확산층;
    상기 선택 게이트에 대향하는 상기 리셋 게이트의 측벽과 상기 선택 게이트의 측벽에 형성된 측벽스페이서;
    상기 다이오드 영역 상에 형성되어 상기 포토 다이오드를 보호하는 블로킹층;및
    상기 측벽스페이서에 정렬되어 상기 저농도 확산층 내에 형성된 고농도 확산층을 포함하되,
    상기 블로킹층은 상기 포토다이오드, 상기 트랜스퍼 게이트, 상기 부유확산층의 상부 및 상기 리셋 게이트 상부의 소정영역에 덮여진 것을 특징으로 하는 씨모스 이미지 센서.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 블로킹층 및 상기 측벽 스페이서들 상에 각각 형성된 보호층;
    상기 보호층에 정렬되어 상기 고농도 확산층 내에 형성된 샐리사이드층(salicide layer)를 더 포함하는 씨모스 이미지 센서.
  5. 제4 항에 있어서,
    상기 포토다이오드는,
    상기 다이오드 영역 내에 형성된 N형 포토다이오드;
    상기 N형 포토다이오드 상의 상기 다이오드 영역 표면에 형성된 P형 포토다이오드를 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  6. 제5 항에 있어서,
    상기 트랜스퍼 게이트 하부의 상기 활성영역 내에 형성된 N형 채널확산층을 더 포함하되, 상기 채널확산층 및 상기 N형 포토다이오드는 서로 접속된 것을 특징으로 하는 씨모스 이미지 센서.
  7. 제5 항에 있어서,
    상기 다이오드 영역 주변의 상기 반도체 기판에 형성된 P웰을 더 포함하되,
    상기 P형 포토다이오드는 상기 P웰에 접속된 것을 특징으로 하는 씨모스 이미지 센서.
  8. 제5 항에 있어서,
    상기 N형 포토다이오드 하부의 반도체 기판 내에 형성된 깊은 P웰을 더 포함하는 것을 특징으로 하는 씨모스 이미지 센서.
  9. 반도체 기판에 다이오드 영역 및 활성영역을 한정하는 소자분리패턴을 형성하는 단계;
    상기 다이오드 영역 내에 포토다이오드를 형성하는 단계;
    상기 활성영역 상에 트랜스퍼 게이트, 리셋 게이트 및 선택게이트를 순차적으로 소정간격 이격시켜 형성하되, 상기 트랜스퍼 게이트는 상기 다이오드 영역에 인접한 활성영역 상에 형성하는 단계;
    상기 트랜스퍼 게이트 및 상기 리셋게이트 사이의 활성영역 내에 부유확산층을 형성하고, 상기 선택 게이트 양측의 활성영역 내에 저농도 확산층을 형성하는 단계;
    상기 선택 게이트에 대향하는 상기 리셋게이트의 측벽 및 상기 선택 게이트의 측벽 상에 측벽스페이서를 형성함과 동시에, 상기 포토다이오드 영역, 상기 트랜스퍼 게이트, 상기 부유확산층의 상부 및 상기 리셋게이트 상부의 소정영역을 덮는 블로킹층을 형성하는 단계; 및
    상기 활성영역 내에 불순물을 주입하여 상기 저농도 확산층 내에 상기 측벽스페이서들의 외벽에 정렬된 고농도 확산층을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조방법.
  10. 제9 항에 있어서,
    상기 포토다이오드는 상기 트랜스퍼 게이트, 상기 리셋 게이트 및 상기 선택 게이트를 형성한 후 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  11. 제9 항에 있어서,
    상기 포토다이오드를 형성하는 단계는,
    상기 다이오드 영역 내에 불순물을 주입하여 상기 다이오드 영역의 소정깊이에 N형 포토다이오드를 형성하는 단계;
    상기 다이오드 영역 내에 불순물을 주입하여 상기 N형 포토다이오드 상의 상기 다이오드 영역의 표면에 P형 포토다이오드를 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조방법.
  12. 제11 항에 있어서,
    상기 포토다이오드를 형성하는 단계 이전에,
    상기 반도체 반도체 기판 내에 깊은 P웰을 형성하는 단계; 및
    상기 다이오드 영역 주변의 상기 반도체 기판 내에 P웰을 형성하는 단계를 더 포함하고,
    상기 트랜스퍼 게이트를 형성하기 전에 상기 트랜스퍼 게이트 하부의 상기 활성영역 내에 N형 채널확산층을 형성하는 단계를 더 포함하되,
    상기 N형 포토다이오드는 상기 깊은 P웰 상부의 반도체 기판 내에 형성되어 상기 N형 채널확산층에 접속되도록 형성하고, 상기 P형 포토다이오드는 상기 다이오드 영역 주변의 상기 P웰에 접속되도록 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  13. 제9 항에 있어서,
    측벽스페이서 및 상기 블로킹층을 형성하는 단계는,
    상기 저농도 확산층 및 상기 부유확산층이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계;
    상기 다이오드 영역, 상기 트랜스퍼 게이트 및 상기 부유확산층의 상부를 덮는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 절연막을 이방성 식각하는 단계;및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 씨모스 이미지 센서의 제조방법.
  14. 제9 항에 있어서,
    상기 저농도확산층, 상기 부유확산층 및 상기 고농도 확산층은 상기 활성영역 내에 불순물을 주입하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  15. 제9 항 내지 제14항 중 어느 한 항에 있어서,
    상기 고농도 확산층을 형성한 후,
    상기 블로킹층 상에 마스크절연층을 형성하고, 상기 측벽스페이서 상에 마스크스페이서를 형성하는 단계;및
    상기 반도체 기판에 실리사이드화공정을 적용하여 상기 고농도 확산층 내에 상기 마스크스페이서의 외벽에 정렬된 실리사이드층을 형성하는 단계를 더 포함하는 씨모스 이미지 센서의 제조방법.
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