JP2007335751A - 固体撮像装置 - Google Patents

Abstract

【課題】増幅型ＭＯＳイメージセンサにおいて、感光画素領域（撮像領域）に強度の光が入射した場合に光電変換部で発生したキャリア（ブルーミング信号）がＯＢ画素領域の光電変換部に侵入することを回避し、暗時レベルを安定化させる。
【解決手段】一導電型の半導体基板４２上に光電変換部４４と信号走査回路を含む単位画素を配置してなる感光画素領域３１と、感光画素領域の一部に形成され、暗時レベル設定用のオプティカルブラック画素を配置してなるＯＢ画素領域３２と、感光画素領域の各単位画素から信号を読み出す信号線４７と、ＯＢ画素領域で半導体基板に形成され、半導体基板と同一導電型であってその不純物濃度より高い不純物濃度を有するバリア層５２とを具備する。
【選択図】 図１

Description

本発明は、固体撮像装置に係り、特に同一基板上に多種の回路を持つＭＯＳ（絶縁ゲート型）イメージセンサに関するもので、例えば増幅型ＭＯＳイメージセンサに使用されるものである。

従来の増幅型ＭＯＳイメージセンサは、感光画素領域（撮像領域）、特にその周辺部に強度の光が入射された場合に、単位画素の光電変換部から溢れたキャリア（電子）が遮光画素領域（オプティカルブラック領域、以下ＯＢ領域と称する）の光電変換部に流れ込み、暗時レベル（黒基準レベル）を変動させ、ブルーミングが発生するという問題がある。具体的には、暗時レベルが変動すると、ＭＯＳイメージセンサの出力信号を再生した画面上に横帯画像が発生する。

この問題を回避するため、ＣＣＤ（Charge Coupled Device：電荷結像素子）イメージセンサではＮ基板を使用し、縦型オーバードレイン構造を形成し、光電変換部から溢れた電子を基板側に捨てている。しかし、ＭＯＳイメージセンサは、撮像素子、走査回路、レジスタ回路、タイミング回路、Ａ／Ｄコンバータ、コマンド回路、Ｄ／Ａコンバータ、ＤＳＰ（デジタルシグナルプロセッサ）などの多種の回路を同一基板上に形成し、システムを縮小化すると共に安価の製品を提供できるというメリットを活かすため、他の回路に適した基板を使用することが必要である。したがって、ＭＯＳイメージセンサでは、ＣＣＤイメージセンサと同様のＮ基板を使用して縦型オーバードレイン構造を形成することができず、暗時レベルの変動が問題となっている。

なお、特許文献１には、黒基準レベルの変動を防ぐために、ＯＢ領域の全部に高濃度のＮウェルを形成する点が開示されている。
特開２００４−３９７９４号公報

本発明は前記した従来の問題点を解決すべくなされたもので、感光画素領域（撮像領域）に強度の光が入射した場合に光電変換部で発生したキャリア（ブルーミング信号）がＯＢ画素領域の光電変換部に侵入することを回避でき、暗時レベルが安定し、信号クランプを確実に行うことができる固体撮像装置を提供することを目的とする。

本発明の固体撮像装置は、一導電型の半導体基板上に光電変換部と信号走査回路を含む単位画素セルを配置してなる画素領域と、前記画素領域の一部に形成され、暗時レベル設定用のオプティカルブラック画素を配置してなるオプティカルブラック画素領域と、前記画素領域の各単位画素から信号を読み出す信号線と、前記オプティカルブラック画素領域で前記半導体基板に選択的に形成され、前記半導体基板と同一導電型であって前記半導体基板の不純物濃度より高い不純物濃度を有するバリア層とを具備する。

本発明の固体撮像装置によれば、感光画素領域（撮像領域）に強度の光が入射した場合に光電変換部で発生したキャリア（ブルーミング信号）がＯＢ画素領域の光電変換部に侵入することを回避でき、暗時レベルが安定し、入力信号を確実にクランプすることができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

まず、図８および図９を参照して増幅型ＭＯＳイメージセンサの一般的な構成を簡単に説明しておく。図８は増幅型ＭＯＳイメージセンサの一例を概略的に示す回路図であり、図９は図８の増幅型ＭＯＳイメージセンサの平面図である。

図８において、１０は画素領域であり、２０は周辺回路領域である。画素領域１０の感光画素領域（撮像領域）３１には、複数の単位画素（単位セル）１１が二次元状に配列されている。なお、図８では、表示の簡単化のために例えば３行×３列分の単位セル１１−１−１〜１１−３−３が示されている。撮像領域３１には、単位セルの他に水平アドレス線２３−１、２３−２、２３−３、リセット線２４−１、２４−２、２４−３、垂直信号線２６−１、２６−２、２６−３が設けられている。

周辺回路領域２０には、画素領域１０を走査する垂直シフトレジスタ（VERTICAL SHIFT REGISTER）２１、水平シフトレジスタ（HORIZONTAL SHIFT REGISTER）２２、垂直信号線２６−１、２６−２、２６−３、負荷トランジスタ２８−１、２８−２、２８−３、水平選択トランジスタ２５−１、２５−２、２５−３、水平信号線２７が設けられている。

各単位セル１１−１−１〜１１−３−３は、フォトダイオード１２−１−１、１２−１−２、１２−１−３と、フォトダイオードの出力信号（光電変換信号）を読み出す読み出しトランジスタ１３−１−１、１３−１−２、１３−１−３と、読み出しトランジスタの出力信号を増幅する増幅トランジスタ１４−１−１、１４−１−２、１４−１−３と、増幅トランジスタの出力信号を読み出す垂直ラインを選択する垂直選択トランジスタ１５−１−１、１５−１−２、１５−１−３と、フォトダイオードの出力信号電荷をリセットするリセットトランジスタ１６−１−１、１６−１−２、１６−1−３からなる。

水平アドレス線２３−１、２３−２、２３−３は、周辺回路領域２０の垂直シフトレジスタ２１から水平方向に配線され、垂直選択トランジスタ１５−１−１、１５−１−２、１５−１−３のゲートに接続され、信号を読み出すラインを指定する。

リセット線２４−１、２４−２、２４−３は、リセットトランジスタのゲートに接続されている。

垂直信号線２６−１、２６−２、２６−３は、増幅トランジスタ１４−１−１、１４−１−２、１４−１−３のソースに接続され、それぞれの一端には周辺回路領域２０の負荷トランジスタ２８−１、２８−２、２８−３が設けられており、他の一端は周辺回路領域２０の水平選択トランジスタ２５−１、２５−２、２５−３を介して水平信号線２７に結線されている。水平選択トランジスタ２５−１、２５−２、２５−３は、水平シフトレジスタ２２から供給される選択パルスにより選択される。

図９の平面図において、画素領域１０には、感光画素領域（撮像領域）３１及び遮光画素（オプティカルブラック画素：ＯＢ画素）領域３２が形成されている。ＯＢ画素領域３２は有効黒基準画素領域（有効ＯＢ画素領域）３２ａを含み、有効ＯＢ画素領域３２ａで生成された信号は、暗時のレベル（黒基準レベル）を決め、入力信号を適切にクランプするために使用される。ＯＢ画素領域３２には、図示しないが、複数のＯＢ画素が二次元状に配列されている。各ＯＢ画素は単位画素と同様の構成を有する。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る増幅型ＭＯＳイメージセンサの一部であり、例えば図９中の感光画素領域（撮像領域）３１とＯＢ画素領域３２の一部を取り出した断面構造を示している。

図１に示す増幅型ＭＯＳイメージセンサにおいて、４１はＰ型不純物濃度が比較的高いＰ^＋型シリコン基板、４２はＰ^＋型シリコン基板４１よりもＰ型不純物濃度が低いＰ型シリコン基板である。Ｐ^＋型シリコン基板４１とＰ型シリコン基板４２からなるＰｏｎＰ^＋型シリコン基板は、基板内部で光電変換された信号キャリアを低濃度のＰ型シリコン基板４２側に集める特徴を持つ。Ｐ型シリコン基板４２の表層部には、複数の単位画素領域およびＯＢ画素領域をそれぞれ素子分離する素子分離領域４３が形成されている。さらに、Ｐ型シリコン基板４２の各画素領域には、フォトダイオードの光電変換部（Ｎ領域）４４、及び拡散領域４５が形成されている。

さらに、Ｐ型シリコン基板４２上には、各トランジスタのゲート絶縁膜、ゲート電極４６、垂直信号線４７、ドレイン線４８、絶縁層４９、遮光膜５０などが形成され、絶縁層４９の最上層上にマイクロレンズ５１が形成されている。この場合、遮光膜５０は、ＯＢ画素領域（図９中の符号３２、３２ａ）の全面を覆うとともに、感光画素領域（図９中の撮像領域３１）の単位画素に光が入射するように一部が開口されている。

さらに、第１の実施形態では、ＯＢ画素領域３２の下部のＰ型シリコン基板４２中に、Ｐ型シリコン基板４２と同一導電型であってＰ型シリコン基板４２の不純物濃度よりも高い不純物濃度（例えばＰ^＋型シリコン基板４１の不純物濃度と同等以上）を有するＰ^＋型バリア層５２が形成されている。このＰ^＋型バリア層５２は、例えば1500ｋＶの加速電圧でＰ型不純物をイオン注入することによって形成できる。なお、図１ではＰ^＋型バリア層５２と素子分離領域４３との間が離れて形成されているが、両者が接するようにＰ^＋型バリア層５２と素子分離領域４３とが形成されていてもよい。

図１の増幅型ＭＯＳイメージセンサは、ＯＢ画素領域３２の下部にＰ型シリコン基板４２より高濃度のＰ^＋型バリア層５２を局在させた構造を有する。このような構造によれば、Ｐ^＋型バリア層５２は、感光画素領域に強い光が入射されて、光電変換された電子がＯＢ画素領域の光電変換部へ侵入することを防ぐことができる。したがって、ＯＢ画素領域で暗時レベルの信号のみを安定して生成することができ、偽信号が暗時レベルに飛び込むことによって横筋などが発生するという不良を低減させることができる。また、Ｐ^＋型バリア層５２をＯＢ画素領域３２の下部に局在させているので、Ｐ^＋型バリア層５２がＯＢ画素領域３２のＰ型シリコン基板４２の表面に影響せず、ＯＢ画素領域の全域に感光画素領域３１と同様の特性を有する画素構造を採用することができる。

＜第２実施形態＞
図２は、本発明の第２実施形態に係る増幅型ＭＯＳイメージセンサの一部を示す断面図である。ＯＢ画素領域３２は、有効ＯＢ画素領域３２ａ以外に、基準信号を得るためのダミーＯＢ画素領域３２ｂを含む。図２に示す増幅型ＭＯＳイメージセンサは、図１のイメージセンサと同様に、ＯＢ画素領域３２の下部のＰ型シリコン基板４２中に、Ｐ型シリコン基板４２と同一導電型であってＰ型シリコン基板４２の不純物濃度よりも高い不純物濃度を有するＰ^＋型バリア層５２が形成されている。この場合、ＯＢ画素領域３２のうちで有効ＯＢ画素領域３２ａ以外のダミーＯＢ画素３２ｂの下部に、Ｐ型シリコン基板４２と同一導電型であってＰ型シリコン基板４２の不純物濃度よりも高い不純物濃度を有するＰ^＋型バリア層５２が形成されている。換言すれば、Ｐ型シリコン基板４２中には、ＯＢ画素領域内の有効ＯＢ画素領域３２ａを平面的に囲む周辺部にＰ^＋型バリア層５２が形成されており、このＰ^＋型バリア層５２の領域内にダミーＯＢ画素が形成されている。

このような構造のＰ^＋型バリア層５２は、有効ＯＢ画素領域３２ａの下部では例えばイオン注入によって実現することができ、ダミーＯＢ画素３２ｂの下部では、熱拡散または複数回のイオン注入によって実現することができる。

なお、説明の都合上、図２中では有効ＯＢ画素領域３２ａには１つの画素のみが形成されている場合を示しているが、実際は複数の画素が形成されている。また、Ｐ^＋型バリア層５２の形成領域は、ＯＢ画素領域において画素の二次元配列が始まる端部の列に存在していてもよく、あるいは、ＯＢ画素領域において画素の二次元配列が始まる端部から数列内側に存在していてもよい。また、Ｐ^＋型バリア層５２は、その効果が有効であれば、その形成領域に形成される画素列は１列でも複数列であってもよい。

図２の増幅型ＭＯＳイメージセンサは、ＯＢ画素領域を平面的に囲むようにＰ^＋型バリア層５２を形成した構造を有するので、図１の固体撮像装置と同様の効果が得られる。即ち、感光画素領域３１に強い光が入射されて、光電変換された電子がＯＢ画素領域の光電変換部へ侵入することを防ぐことができる。したがって、ＯＢ画素領域で暗時レベルの信号のみを安定して生成でき、偽信号が暗時レベルに飛び込むことによって横筋などが発生するという不良を低減させることができる。

＜第３実施形態＞
図３は、本発明の第３実施形態に係る増幅型ＭＯＳイメージセンサの一部を示す断面図である。図３に示すイメージセンサは、図２のイメージセンサと比べて、ＯＢ画素領域を平面的に囲むようにＰ^＋型バリア層５２が形成されている点は同様であるが、Ｐ^＋型バリア層５２の領域内にダミーＯＢ画素が形成されていない点が異なる。

図３の増幅型ＭＯＳイメージセンサによれば、図２の増幅型ＭＯＳイメージセンサと同様の効果が得られるほか、Ｐ^＋型バリア層５２のサイズをダミーＯＢ画素のサイズに左右されることなく短く設定できるので、チップ縮小などとは異なる要因でＰ^＋型バリア層５２のサイズを設定することができる。

＜第４の実施形態＞
図４は、本発明の第４実施形態に係る増幅型ＭＯＳイメージセンサの一部を示す断面図である。図４に示すイメージセンサは、図２のイメージセンサと比べて、ＯＢ画素領域内で有効ＯＢ画素領域３２ａの下部にはＰ^＋型バリア層５２が形成されており、Ｐ^＋型バリア層５２の周辺でダミーＯＢ画素３２ｂの下部にはＮ型ドレイン５３が形成されている点が異なる。

なお、図４中では、Ｐ^＋型バリア層５２の形成領域には１画素のみが形成されている場合を示しているが、実際は複数の画素が形成されている。また、図４中では、ダミーＯＢ領域３２ｂを有効ＯＢ領域３２ａの両端に形成する場合を示しているが、これに限定されるものではなく、ダミーＯＢ領域３２ｂを有効ＯＢ領域３２ａのいずれか一端側のみに形成してもよい。

図４の増幅型ＭＯＳイメージセンサによれば、Ｐ^＋型バリア層５２の周辺にＮ型ドレイン５３が形成されているので、図２の増幅型ＭＯＳイメージセンサとほぼ同様の効果が得られる。即ち、感光画素領域３１に強い光が入射されて、光電変換された電子は、ＯＢ画素領域に侵入することなく、Ｎ型ドレイン５３により一部のブルーミング信号（キャリア）が捨てられ、さらに、ＯＢ画素領域の光電変換部へ侵入することをＰ^＋型バリア層５２によって防ぐことができる。したがって、ＯＢ画素領域で暗時レベルの信号のみを安定して生成でき、偽信号が暗時レベルに飛び込むことによって横筋などが発生するという不良を低減させることができる。

＜第５実施形態＞
図５は、本発明の第５実施形態に係る増幅型ＭＯＳイメージセンサの一部を示す断面図である。図５に示すイメージセンサは、図１のイメージセンサと比べて、Ｐ^＋型バリア層５２はＯＢ画素領域３２ａの下部には形成されてはおらず、かつＯＢ画素領域の端部において下部のＰ^＋型シリコン基板４１に連なるように形成されている。このような構造でも、図１の増幅型ＭＯＳイメージセンサとほぼ同様の効果が得られる。

＜第１実施形態の変形例＞
Ｐ^＋型バリア層５２は、図６に示すように、ＯＢ画素領域３２の端部において下部のＰ^＋型シリコン基板４１に連なるように形成された構造でもよい。このような構造は、Ｐ型シリコン基板４２の厚さが薄い場合には、例えば1500ｋＶの加速電圧でＰ型不純物のイオン注入によって実現することができる。このような構造でも、図１の増幅型ＭＯＳイメージセンサとほぼ同様の効果が得られる。

＜第２実施形態の変形例＞
Ｐ^＋型バリア層５２は、図７に示すように、ＯＢ画素領域の端部において下部のＰ^＋型シリコン基板４１に連なるように形成された構造でもよい。このような構造は、Ｐ型シリコン基板４２の厚さが薄い場合には、例えばイオン注入によって実現することができる。このような構造でも、図２の増幅型ＭＯＳイメージセンサとほぼ同様の効果が得られる。

本発明の第１実施形態の増幅型ＭＯＳイメージセンサの断面図。 本発明の第２実施形態の増幅型ＭＯＳイメージセンサの断面図。 本発明の第３実施形態の増幅型ＭＯＳイメージセンサの断面図。 本発明の第４実施形態の増幅型ＭＯＳイメージセンサの断面図。 本発明の第５実施形態の増幅型ＭＯＳイメージセンサの断面図。 本発明の第１実施形態の変形例の断面図。 本発明の第２実施形態の変形例の断面図。 増幅型ＭＯＳイメージセンサの回路図。 図８の増幅型ＭＯＳイメージセンサの平面図。

符号の説明

４１…Ｐ^＋型シリコン基板、４２…Ｐ型シリコン基板、４３…素子分離領域、４４…フォトダイオードの光電変換部、４５…拡散領域、４６…ゲート電極、４７…垂直信号線、４８…ドレイン線、４９…絶縁層、５０…遮光膜、５１…マイクロレンズ、５２…Ｐ^＋型バリア層、５３…Ｎ型ドレイン。

Claims (5)

1. 一導電型の半導体基板上に光電変換部と信号走査回路を含む単位画素を配置してなる画素領域と、
   前記画素領域の一部に形成され、暗時レベル設定用のオプティカルブラック画素を配置してなるオプティカルブラック画素領域と、
   前記画素領域の各単位画素から信号を読み出す信号線と、
   前記オプティカルブラック画素領域で前記半導体基板に形成され、前記半導体基板と同一導電型であって前記半導体基板の不純物濃度より高い不純物濃度を有するバリア層と
   を具備することを特徴とする固体撮像装置。
2. 前記バリア層は、前記オプティカルブラック画素領域の下部に形成されていることを特徴とする請求項１記載の固体撮像装置。
3. 前記バリア層は、さらに前記オプティカルブラック画素領域内の有効オプティカルブラック画素領域を平面的に囲む周辺部にも形成されていることを特徴とする請求項２記載の固体撮像装置。
4. 前記オプティカルブラック画素領域の周辺部に形成されているバリア層の領域内に、前記オプティカルブラック画素領域の一部のオプティカルブラック画素が存在することを特徴とする請求項３記載の固体撮像装置。
5. 前記バリア層の周辺部に、前記半導体基板とは逆導電型のドレイン領域が形成されていることを特徴とする請求項１記載の固体撮像装置。

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