JP2010117996A - 定電流回路および半導体装置、電子機器 - Google Patents

Abstract

【課題】定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流に調整できる定電流回路(カレントミラー)回路を提供する。
【解決手段】このカレントミラー回路は、第１の電圧印加部分１２０の第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２からＰＭＯＳトランジスタ１０１(電流源トランジスタ)のゲートに、ＰＭＯＳトランジスタ１０１のソースに印加する電源電圧(第２の電圧)ＶＣＣよりも低い電圧Ｖneg(第１の電圧)を印加し、第３の電圧印加部分１３０で上記ＰＭＯＳトランジスタ１０１のドレインにグランド(ＧＮＤ)電位を印加してＰＭＯＳトランジスタ１０１の閾値を調整できる。
【選択図】図１

Description

この発明は、定電流回路、半導体装置および電子機器に関し、より詳しくは、出力電流量が可変な定電流(カレントミラー)回路およびそれを備えた半導体装置、電子機器に関する。

近年、液晶パネルなどでは、ガラス基板上にもトランジスタを形成し、半導体回路が搭載されてきている。将来は、プラスチックス基板など、低温プロセスで処理できるフレキシブルな基板上にも、トランジスタ等を含む回路が形成されると考えられる。

このようなガラス基板上やプラスチックス基板上等に形成されたトランジスタは、ガラスやプラスチックスの温度耐性が低いことに起因して、シリコン基板上に形成されたトランジスタと比べて、低いアニール温度のプロセスで形成されることとなる。このため、ガラス基板やプラスチックス基板上に形成されたトランジスタでは、電流のばらつきが大きくなり、製品の歩留まりを下げるという問題が生じる。例えば、液晶パネルや有機ＥＬパネル等のソースドライバの電流ばらつきがあると、画像の輝度ムラが発生するなど製品の品質や歩留まりを下げてしまっていた。すなわち、上記電流ばらつきは、通常、０.５％以下が望まれている。

従来、このようなトランジスタ特性のばらつきに対する代表的な解決手法としては、例えば、トランジスタのゲート長Ｌやゲート幅Ｗを大きくして、トランジスタ形状のばらつきによる電流ドライブ能力のばらつきを抑える方式が提案されている(特許文献１(特開２００５−１２１８４３号公報)参照)。

しかしながら、上記従来の方式では、個々のトランジスタのサイズを大きくする必要があるので、回路の面積を増大させるという問題があり、また、トランジスタの閾値Ｖｔｈのばらつきや電流増幅率βのばらつきについては解決できないという問題があった。
特開２００５−１２１８４３号公報

そこで、この発明の課題は、定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流に調整できる定電流回路(カレントミラー)回路を提供することにある。

上記課題を解決するため、この発明の定電流回路は、定電流源を構成する電流源トランジスタと、
上記電流源トランジスタのゲートに、上記電流源トランジスタの入力端子または出力端子に印加する電圧よりも低い電圧を印加することで、上記電流源トランジスタのゲート絶縁膜にホールを注入して、上記電流源トランジスタの閾値を調整する電圧印加部とを備えることを特徴としている。

この発明の定電流回路によれば、上記電圧印加部でもって上記電流源トランジスタのゲート絶縁膜にホールを注入することで、上記電流源トランジスタの閾値を調整できるので、上記電流源トランジスタに流す電流量を適切な値に設定できる。よって、定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流が得られる。

また、一実施形態の定電流回路では、上記電圧印加部は、
上記電流源トランジスタのゲートに第１の電圧を印加する第１の電圧印加部分と、
上記電流源トランジスタの入力端子または出力端子の一方に上記第１の電圧よりも高い第２の電圧を印加する第２の電圧印加部分とを備える。

この実施形態の定電流回路によれば、上記第１の電圧印加部分で上記電流源トランジスタのゲートに第１の電圧を印加すると共に、第２の電圧印加部分で電流源トランジスタの入力端子または出力端子の一方に上記第１の電圧よりも高い第２の電圧を印加する。これにより、上記電流源トランジスタのゲート絶縁膜にホールを注入して上記電流源トランジスタの閾値を調整でき、電流量を適切な所望の値に設定できる。

また、一実施形態の定電流回路では、上記電圧印加部は、
上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧とは異なる第３の電圧を印加する第３の電圧印加部分を有する。

この実施形態の定電流回路によれば、上記第２,第３の電圧印加部分による第２,第３の電圧を上記電流源トランジスタの入力端子‐出力端子に印加することで、上記電流源トランジスタの入出力端子間(チャネル領域)に電流を流す。よって、このチャネル領域で発生したチャネルホットホールを相対的に低い電圧のゲート側へ引き寄せることにより、上記電流源トランジスタのゲート酸化膜にホールを注入し、閾値を変化させることができる。

また、一実施形態の定電流回路では、上記電圧印加部は、
上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧と同じ電圧を印加する第３の電圧印加部分を有する。

この実施形態の定電流回路によれば、上記第２,第３の電圧印加部分で上記電流源トランジスタの２つの入出力端子に同じ電圧(第２の電圧)を印加すると共に第１の電圧印加部分で上記電流源トランジスタのゲートに上記電圧よりも低い電圧を印加する。これにより、上記電流源トランジスタにＦＮ(ファウラー・ノルドハイム)トンネル電流を誘起して、上記電流源トランジスタのゲート酸化膜にホールを注入し、閾値を変化させることができる。

また、一実施形態の定電流回路では、上記第１の電圧印加部は、
上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に上記第１の電圧が入力され、かつ、ゲートに第４の電圧が入力される第１の電圧印加トランジスタと、
上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に基準電圧が入力され、かつ、ゲートに上記第４の電圧が入力される第２の電圧印加トランジスタとを有する。

この実施形態の定電流回路によれば、閾値調整時には、上記第１の電圧印加トランジスタから上記電流源トランジスタのゲートに、上記電流源トランジスタの入出力端子に印加する第２の電圧よりも低い第１の電圧を印加して閾値調整できる。また、定電流源としての通常動作時には、上記第２の電圧印加トランジスタから上記電流源トランジスタのゲートに基準電圧を供給できる。すなわち、第１,第２の２個の電圧印加トランジスタでもって、閾値調整時の第１の電圧と定電流動作時の基準電圧を電流源トランジスタに供給できる。

また、一実施形態の定電流回路では、上記第３の電圧印加部分は、
入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方に上記第３の電圧が印加される第３の電圧印加トランジスタと、
入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方が上記定電流源の出力をなす第４の電圧印加トランジスタとを有する。

この実施形態の定電流回路によれば、上記第３,第４の２個の電圧印加トランジスタでもって、上記定電流トランジスタの入出力端子の一方(定電流源としての出力側)に、閾値調整を行う際に必要な電圧を印加できる。

また、一実施形態の半導体装置では、上記定電流回路を備えた。

この実施形態の半導体装置によれば、電流源トランジスタの電流ばらつきが大きくても、上記電流源トランジスタの閾値を調整して、所望の出力電流を得ることができる。

また、一実施形態の電子機器では、半導体装置を備えた。

この実施形態の電子機器によれば、上記電流源トランジスタのばらつきが大きくなるプロセスを採用した場合においても、高い品質と歩留まりを実現でき、低コスト化、高機能化、高信頼性化を達成できる。

この発明の定電流回路によれば、電圧印加部でもって電流源トランジスタのゲート絶縁膜にホールを注入することで、上記電流源トランジスタの閾値を調整できるので、上記電流源トランジスタに流す電流量を適切な値に設定できる。よって、定電流源を構成するトランジスタに電流ばらつきがあっても、所望の出力電流が得られる。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１は、この発明の定電流回路の第１実施形態を示す図である。この第１実施形態の定電流回路は、定電流源１００とカレントコピー部１１０を備える。

上記カレントコピー部１１０は、ＮＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１１とを有し、このＮＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１１との電流駆動力比αｎにより、定電流源１００から入力される定電流Ｉrefpのαｎ倍の出力電流Ｉoutnを出力する。

また、上記定電流源１００は、ソースが、第２の電圧印加部分をなす電源ＶＣＣに接続された電流源トランジスタをなすＰＭＯＳトランジスタ１０１と、このＰＭＯＳトランジスタ１０１のゲートに接続された第１の電圧印加部分１２０と、上記ＰＭＯＳトランジスタ１０１のドレインに接続された第３の電圧印加部分１３０とを有する。

上記第１の電圧印加部分１２０は、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２と第２の電圧印加トランジスタであるＰＭＯＳトランジスタ１０３とを有する。上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２は、第１の電圧Ｖnegを発生する第１の電源Ｖnegにソースが接続され、上記ＰＭＯＳトランジスタ１０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。このグランドの電位ＧＮＤが第４の電圧に相当する。なお、ここでは、説明の便宜上、電源とこの電源が発生する電圧とを同じ符号を用いて説明している。

第１の電圧印加部分１２０と第２の電圧印加部分である電源ＶＣＣと第３の電圧印加部分１３０とが、上記電流源トランジスタであるＰＭＯＳトランジスタ１０１のゲート絶縁膜にホールを注入して、上記ＰＭＯＳトランジスタ(電流源トランジスタ)１０１の閾値を調整する電圧印加部を構成している。

また、上記第２の電圧印加トランジスタであるＰＭＯＳトランジスタ１０３は、基準電圧Ｖbiasを発生する基準電源Ｖbiasにソースが接続され、上記ＰＭＯＳトランジスタ１０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。上記基準電圧Ｖbiasは、通常は正電圧である。

また、上記第３の電圧印加部分１３０は、第３の電圧印加トランジスタであるＮＭＯＳトランジスタ１０４と、第４の電圧印加トランジスタであるＰＭＯＳトランジスタ１０５を有する。このＮＭＯＳトランジスタ１０４は、ドレインが上記ＰＭＯＳトランジスタ１０１のドレインに接続され、ソースがグランド(ＧＮＤ)に接続され、ゲートが電圧Ｖprog‐onを発生する電源Ｖprog‐onに接続されている。また、上記第４の電圧印加トランジスタであるＰＭＯＳトランジスタ１０５は、電圧Ｖcutを発生する電源Ｖcutにゲートが接続され、ソースが上記ＰＭＯＳトランジスタ１０１のドレインに接続され、ドレインが上記カレントコピー部１１０に接続されている。

ここで、図７を参照して、この第１実施形態の比較例である通常のカレントミラー回路を説明する。このカレントミラー回路は、定電流源７００とカレントコピー部７１０とを備える。上記定電流源７００は、ゲートに基準電圧Ｖbiasが入力され、ソースが電源ＶＣＣに接続されたＰＭＯＳトランジスタ７０１からなる。上記基準電圧Ｖbiasは、図示しない基準電圧発生回路で生成される一定の電圧である。この基準電圧Ｖbiasは、複数のカレントミラー回路で共通に用いられる。このため、各カレントミラー回路の個別のばらつきを調整することができない。したがって、上記ＰＭＯＳトランジスタ７０１、および、カレントコピー部７１０を構成するＮＭＯＳトランジスタ７１１,７１２がばらつくと、出力電流Ｉoutnもばらついてしまう。

これに対して、この第１実施形態では、上記電圧印加部でもって、定電流源１００のＰＭＯＳトランジスタ１０１の閾値Ｖｔｈｐを調整することによって、出力電流Ｉoutnを調整することを可能にしている。このＰＭＯＳトランジスタ１０１の閾値Ｖｔｈｐを調整することで、同じ基準電圧Ｖbiasがゲートに入力されていても、ＰＭＯＳトランジスタ１０１に流れる電流Ｉrefpを調整できる。この電流Ｉrefpを調整することにより、たとえカレントコピー部１１０のトランジスタに電流ばらつきがあっても、出力電流Ｉoutnを所望の値に調整できる。この閾値調整を実現するために、この実施形態では、ＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)１０２とＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)１０３とからなる第１の電圧印加部分１２０、および、ＮＭＯＳトランジスタ(第３の電圧印加トランジスタ)１０４とＰＭＯＳトランジスタ(第４の電圧印加トランジスタ)１０５とからなる第３の電圧印加部分１３０とを有している。

次に、この実施形態の動作を説明する。

先ず、この実施形態のカレントミラー回路としての通常動作時は、第１の電圧Ｖnegと電圧Ｖprog‐on、およびＶcutをグランド(ＧＮＤ)電位にして、基準電圧Ｖbiasに所定の電圧(通常は正電圧)が印加される。なお、これらの電圧Ｖneg,Ｖprog‐on,Ｖcut,Ｖbiasは、電圧制御部１４０から印加される。

この結果、ＮＭＯＳトランジスタ１０２のゲートとソースは共にグランド(ＧＮＤ)電位になるから、このＮＭＯＳトランジスタ１０２はオフ状態となる。また、ＰＭＯＳトランジスタ１０３のゲートは、グランド(ＧＮＤ)電位になるから、このＰＭＯＳトランジスタ１０３はオン状態となり、ソースに入力された基準電圧Ｖbiasがそのままドレイン側に出力され、ＰＭＯＳトランジスタ１０１のゲートに基準電圧Ｖbiasが印加される。これにより、ＰＭＯＳトランジスタ１０１に流れる電流Ｉrefpが決まり、定電流源１００から定電流Ｉrefpが入力されたカレントコピー部１１０では、この定電流Ｉrefpのαｎ倍の出力電流Ｉoutnを出力する。

次に、図５に示すタイミングチャートを参照して、電流源トランジスタであるＰＭＯＳトランジスタ１０１の閾値を調整する動作を説明する。

この閾値調整動作では、基準電圧Ｖbiasは、グランド(ＧＮＤ)電位に固定しておき、最初に、時刻ｔ１で、電圧Ｖcutを電源電圧ＶＣＣにして、ＰＭＯＳトランジスタ１０５をオフにすることで、定電流源１００をカレントコピー部１１０から切り離す。

次に、時刻ｔ２で、第１の電圧である電圧Ｖnegを負電圧にする。すると、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２のゲートはグランド(ＧＮＤ)電位なので、このＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)１０２はオン状態となり、このＮＭＯＳトランジスタ１０２のドレインに負電圧が出力され、ＰＭＯＳトランジスタ１０１のゲートに負電圧が印加される。一方、第２の電圧印加トランジスタであるＰＭＯＳトランジスタ１０３は、ゲートとソースがグランド(ＧＮＤ)電位であるので、ドレインに負電圧が入力されてもオフ状態である。

続いて、時刻ｔ３で、電圧Ｖprog‐onを電源電圧ＶＣＣにする。すると、第３の電圧印加トランジスタであるＮＭＯＳトランジスタ１０４はオン状態となり、ＰＭＯＳトランジスタ１０１のドレインはＮＭＯＳトランジスタ１０４を経由してグランド(ＧＮＤ)に接続される。これにより、ＰＭＯＳトランジスタ１０１のドレインはグランド電位となり、ソースに電源電圧ＶＣＣが印加されゲートに負電圧が印加されているＰＭＯＳトランジスタ１０１に電流が流れる。

この結果、ＰＭＯＳトランジスタ１０１のチャネルでは、ホットホールが発生し、これがゲート酸化膜に注入されて、閾値Ｖthpが下がる。ここで、ＰＭＯＳトランジスタの閾値Ｖthpは負であるから、上記閾値Ｖthpの絶対値は大きくなる。

続いて、時刻ｔ４で電圧Ｖprog‐onをグランド(ＧＮＤ)電位に戻し、時刻ｔ５で第１の電圧Ｖnegをグランド(ＧＮＤ)電位に戻し、時刻ｔ６で、電圧Ｖcutをグランド(ＧＮＤ)電位に戻す。これにより、閾値調整を終了する。

次に、先述したカレントミラー回路としての通常動作をさせて、定電流源１００から定電流Ｉrefpが入力されたカレントコピー部１１０では、この定電流Ｉrefpのαｎ倍の出力電流Ｉoutnを出力する。そして、この出力電流Ｉoutnが、適切な所望の電流になるまで、前述の閾値調整を繰り返す。

このように、この実施形態の定電流回路によれば、上記電圧印加部の第１,第３の電圧印加部分１２０,１３０でもって、上記ＰＭＯＳトランジスタ(電流源トランジスタ)１０１のゲート絶縁膜にホールを注入することで、上記ＰＭＯＳトランジスタ１０１の閾値を調整でき、上記ＰＭＯＳトランジスタ１０１に流す電流量を適切な所望の値に設定できる。よって、定電流源１００を構成するトランジスタ１０１に電流ばらつきがあっても、所望の出力電流が得られる。

すなわち、この実施形態によれば、上記第１の電圧印加部分１２０で上記ＰＭＯＳトランジスタ１０１のゲートに第１の電圧としての負電圧のＶnegを印加すると共に、第２の電圧印加部分である電源ＶＣＣで上記ＰＭＯＳトランジスタ１０１のソースに上記第１の電圧Ｖnegよりも高い第２の電圧としての電源電圧ＶＣＣを印加する。また、第３の電圧印加部分１３０で上記ＰＭＯＳトランジスタ１０１のドレインに第３の電圧としてのグランド(ＧＮＤ)電位を印加する。

これにより、上記ＰＭＯＳトランジスタ１０１のチャネル領域で発生したチャネルホットホールを相対的に低い電圧のゲート側へ引き寄せることにより、上記ＰＭＯＳトランジスタ１０１のゲート酸化膜にホールを注入し、閾値を変化させることができる。

また、この実施形態によれば、閾値調整時には、上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ１０２から上記ＰＭＯＳトランジスタ１０１(電流源トランジスタ)のゲートに、上記ＰＭＯＳトランジスタ１０１のソースに印加する電源電圧(第２の電圧)ＶＣＣよりも低い電圧Ｖneg(第１の電圧)を印加して閾値調整できる。また、定電流源１００としての通常動作時には、上記ＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)１０３から上記ＰＭＯＳトランジスタ１０１のゲートに基準電圧Ｖbiasを供給できる。すなわち、第１,第２の２個の電圧印加トランジスタ１０２,１０３でもって、閾値調整時の負の電圧Ｖnegと定電流動作時の基準電圧Ｖbias(通常は正電圧)をＰＭＯＳトランジスタ１０１のゲートに供給できる。

(第２の実施の形態)
次に、図２に、この発明の定電流回路の第２実施形態を示す。この第２実施形態の定電流回路は、定電流源２００とカレントコピー部２１０を備える。

上記カレントコピー部２１０は、ＰＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１１とを有し、このＰＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１１との電流駆動力比αｐにより、定電流源２００から入力される定電流Ｉrefnのαｐ倍の出力電流Ｉoutpを出力する。

上記定電流源２００は、電流源トランジスタであるＮＭＯＳトランジスタ２０１と、このＮＭＯＳトランジスタ２０１のゲートに接続された第１の電圧印加部分２２０と、上記ＮＭＯＳトランジスタ２０１のドレインに接続された第２の電圧印加部分２３０とを有する。

上記第１の電圧印加部分２２０は、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２と第２の電圧印加トランジスタであるＰＭＯＳトランジスタ２０３とを有する。上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２は、第１の電圧Ｖnegを発生する第１の電源Ｖnegにソースが接続され、上記ＮＭＯＳトランジスタ２０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。このグランドの電位ＧＮＤが第４の電圧に相当する。なお、ここでは、説明の便宜上、電源とこの電源が発生する電圧とを同じ符号を用いて説明している。

また、上記ＮＭＯＳトランジスタ２０１のソースは、グランド(ＧＮＤ)に接続され、このグランド(ＧＮＤ)が第３の電圧印加部分を構成している。この第３の電圧印加部分と第１の電圧印加部分２２０と第２の電圧印加部分２３０とが電圧印加部を構成している。

また、上記第２の電圧印加トランジスタであるＰＭＯＳトランジスタ２０３は、基準電圧Ｖbiasを発生する基準電源Ｖbiasにソースが接続され、上記ＮＭＯＳトランジスタ２０１のゲートにドレインが接続され、ゲートがグランド(ＧＮＤ)に接続されている。上記基準電圧Ｖbiasは、通常は正電圧である。

上記第２の電圧印加部分２３０は、ＮＭＯＳトランジスタ２０４と、ＮＭＯＳトランジスタ２０５を有する。このＮＭＯＳトランジスタ２０５は、ソースが上記ＮＭＯＳトランジスタ２０１のドレインに接続され、ドレインがカレントコピー部２１０に接続され、電圧Ｖcut＃を発生する電源Ｖcut＃にゲートが接続されている。また、上記ＮＭＯＳトランジスタ２０４は、ゲートが電圧Ｖprog‐onを発生する電源Ｖprog‐onに接続され、ソースがグランド(ＧＮＤ)に接続され、ドレインが上記ＮＭＯＳトランジスタ２０５のソースに接続されている。

ここで、図８を参照して、この第２実施形態の比較例である通常のカレントミラー回路を説明する。このカレントミラー回路は、定電流源８００とカレントコピー部８１０とを備える。上記定電流源８００は、ゲートに基準電圧Ｖｂiasが入力され、ドレインがグランド(ＧＮＤ)に接続されたＮＭＯＳトランジスタ８０１からなる。上記基準電圧Ｖbiasは、図示しない基準電圧発生回路で生成される一定の電圧である。この基準電圧Ｖbiasは、複数のカレントミラー回路で共通に用いられる。このため、各カレントミラー回路の個別のばらつきを調整することができない。したがって、上記ＮＭＯＳトランジスタ８０１、および、カレントコピー部８１０を構成するＰＭＯＳトランジスタ８１１,８１２がばらつくと、出力電流Ｉoutpもばらついてしまう。

これに対して、この第２実施形態では、上記電圧印加部でもって、定電流源２００のＮＭＯＳトランジスタ２０１の閾値Ｖｔｈｎを調整することによって、出力電流Ｉoutpを調整することを可能にしている。このＮＭＯＳトランジスタ２０１の閾値Ｖｔｈｎを調整することで、同じ基準電圧Ｖbiasがゲートに入力されていても、ＮＭＯＳトランジスタ２０１に流れる電流Ｉrefnを調整できる。この電流Ｉrefnを調整することにより、たとえカレントコピー部２１０のトランジスタに電流ばらつきがあっても、出力電流Ｉoutpを所望の値に調整できる。この閾値調整を実現するために、この実施形態では、ＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)２０２とＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)２０３とからなる第１の電圧印加部分２２０、および、ＮＭＯＳトランジスタ(第３の電圧印加トランジスタ)２０４とＮＭＯＳトランジスタ(第４の電圧印加トランジスタ)２０５とからなる第２の電圧印加部分２３０とを有している。

次に、この第２実施形態の動作を説明する。先ず、この実施形態のカレントミラー回路としての通常動作時は、第１の電圧Ｖnegと電圧Ｖprog‐onとをグランド(ＧＮＤ)電位にすると共に、電圧Ｖcut＃を電源電圧ＶＣＣにして、基準電圧Ｖbiasに所定の電圧(通常は正電圧)が印加される。なお、これらの電圧Ｖneg,Ｖprog‐on,Ｖcut＃,Ｖbiasは、電圧制御部２４０から印加される。

この結果、ＮＭＯＳトランジスタ２０２のゲートとソースは共にグランド(ＧＮＤ)電位になるから、このＮＭＯＳトランジスタ２０２はオフ状態となる。また、ＰＭＯＳトランジスタ２０３のゲートは、グランド(ＧＮＤ)電位になるから、このＰＭＯＳトランジスタ２０３はオン状態となり、ソースに入力された基準電圧Ｖbiasがそのままドレイン側に出力され、ＮＭＯＳトランジスタ２０１のゲートに基準電圧Ｖbiasが印加される。これにより、ＮＭＯＳトランジスタ２０１に流れる電流Ｉrefnが決まり、定電流源２００から定電流Ｉrefnが入力されたカレントコピー部２１０では、この定電流Ｉrefnのαｐ倍の出力電流Ｉoutpを出力する。

次に、図５のタイミングチャートを参照して、電流源トランジスタであるＮＭＯＳトランジスタ２０１の閾値を調整する動作を説明する。

この閾値調整動作では、基準電圧Ｖbiasは、グランド(ＧＮＤ)電位に固定しておき、最初に、時刻ｔ１で、電圧Ｖcut＃をグランド(ＧＮＤ)電位にして、ＰＭＯＳトランジスタ２０５をオフにすることで、定電流源２００をカレントコピー部２１０から切り離す。

次に、時刻ｔ２で、第１の電圧である電圧Ｖnegを負電圧にする。すると、第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２のゲートはグランド(ＧＮＤ)電位なので、このＮＭＯＳトランジスタ(第１の電圧印加トランジスタ)２０２はオン状態となり、このＮＭＯＳトランジスタ２０２のドレインに負電圧が出力され、ＮＭＯＳトランジスタ２０１のゲートに負電圧が印加される。一方、第２の電圧印加トランジスタであるＰＭＯＳトランジスタ２０３は、ゲートとソースがグランド(ＧＮＤ)電位であるので、ドレインに負電圧が入力されてもオフ状態である。

続いて、時刻ｔ３で、電圧Ｖprog‐onを電源電圧ＶＣＣにする。すると、第３の電圧印加トランジスタであるＮＭＯＳトランジスタ２０４はオン状態となり、ＮＭＯＳトランジスタ２０１のドレインはＮＭＯＳトランジスタ２０４を経由してグランド(ＧＮＤ)に接続される。これにより、ＮＭＯＳトランジスタ２０１のドレインとソースは共にグランド電位となる。この結果、ゲートに負電圧が印加されているＮＭＯＳトランジスタ２０１のゲート下方の基板では、ホットホールが発生し、このホットホールがゲート酸化膜に注入されて、閾値Ｖｔｈｎが下がる。ここで、ＮＭＯＳトランジスタ２０１の閾値Ｖｔｈｎは正であるから、絶対値は小さくなる。

続いて、時刻ｔ４で電圧Ｖprog‐onをグランド(ＧＮＤ)電位に戻し、時刻ｔ５で第１の電圧Ｖnegをグランド(ＧＮＤ)電位に戻し、時刻ｔ６で、電圧Ｖcut＃を電源電圧ＶＣＣに戻す。これにより、閾値調整を終了する。

次に、先述したカレントミラー回路としての通常動作をさせて、定電流源２００から定電流Ｉrefnが入力されたカレントコピー部２１０では、この定電流Ｉrefnのαｐ倍の出力電流Ｉoutpを出力する。そして、この出力電流Ｉoutpが、適切な所望の電流になるまで、前述の閾値調整を繰り返す。

このように、この実施形態の定電流回路によれば、上記電圧印加部の第１,第２の電圧印加部分２２０,２３０でもって、上記ＮＭＯＳトランジスタ(電流源トランジスタ)２０１のゲート絶縁膜にホールを注入することで、上記ＮＭＯＳトランジスタ２０１の閾値を調整でき、上記ＮＭＯＳトランジスタ２０１に流す電流量を適切な所望の値に設定できる。よって、定電流源２００を構成するトランジスタ２０１に電流ばらつきがあっても、所望の出力電流が得られる。

すなわち、この実施形態によれば、上記第１の電圧印加部分２２０で上記ＮＭＯＳトランジスタ２０１のゲートに第１の電圧としての負電圧のＶnegを印加すると共に、第２の電圧印加部分２３０で上記ＮＭＯＳトランジスタ２０１のドレインにソースと同じグランド(ＧＮＤ)電位を印加する。これにより、ＮＭＯＳトランジスタ２０１のゲート下方の基板では、ホットホールが発生し、このホットホールがゲート酸化膜に注入されて、ＮＭＯＳトランジスタ２０１の閾値を調整できる。

より詳しくは、この実施形態によれば、閾値調整時には、上記第１の電圧印加トランジスタであるＮＭＯＳトランジスタ２０２から上記ＮＭＯＳトランジスタ２０１(電流源トランジスタ)のゲートに、上記ＮＭＯＳトランジスタ２０１のドレイン,ソースに印加されるグランド(ＧＮＤ)電位よりも低い電圧Ｖneg(第１の電圧)を印加して閾値調整できる。また、定電流源２００としての通常動作時には、上記ＰＭＯＳトランジスタ(第２の電圧印加トランジスタ)２０３から上記ＮＭＯＳトランジスタ２０１のゲートに基準電圧Ｖbiasを供給できる。すなわち、第１,第２の２個の電圧印加トランジスタ２０２,２０３でもって、閾値調整時の負の電圧Ｖnegと定電流動作時の基準電圧Ｖbias(通常は正電圧)をＮＭＯＳトランジスタ２０１のゲートに供給できる。

なお、先述の第１実施形態の説明では、カレントコピー部１１０を図１に示す回路構成としたが、カレントコピー部としてはカレントコピーの働きをする回路であれば、これに限定されるものではない。例えば、図３に示すように、ＮＭＯＳトランジスタ３１１,３１２とＮＭＯＳトランジスタ３１３,３１４とで構成されたカレントコピー部３１０としてもよい。図３の定電流源３００は、上記定電流源１００に相当している。また、上記カレントコピー部としては、図４に示すように、ＮＭＯＳトランジスタ４１１,４１２と演算増幅器４１３,ＮＭＯＳトランジスタ４１４で構成された回路のカレントコピー部４１０でも構わない。図４の定電流源４００は、上記定電流源１００に相当している。また、上述の第２実施形態のカレントコピー部２１０についてもカレントコピーの働きをする回路であれば、図２に示した回路構成に限定されるものではない。

(第３の実施の形態)
次に、図６のブロック図を参照して、この発明の第３実施形態の電子機器としての液晶パネル６００を説明する。この液晶パネル６００は、この発明の出力電流量が可変なカレントミラー回路である先述の第１または第２実施形態を有するバッファ回路６０８を備えている。

図６に示すように、この液晶パネル６００は、液晶表示部６０１と、この液晶表示部６０１を駆動するゲートドライバ６０２と、ソースドライバ６０４と、タイミング発生回路６０３とで構成される。上記ソースドライバ６０４は、液晶表示部６００のソース線毎に、シフトレジスタ６０５、ラッチ回路６０６、Ｄ／Ａコンバータ６０７、バッファ回路６０８が接続された構成となっている。

この液晶パネル６００では、外部から入力されたデジタル映像信号６０９は、ラッチ回路６０６に送られる。このデジタル映像信号６０９はシリアル信号なので、タイミング発生回路６０３から出力されるクロックで動作するシフトレジスタ６０５によって、順次ラッチ回路６０６に取り込まれる。ラッチ回路６０６の出力はＤ／Ａコンバータ６０７でアナログ映像信号に変換され、バッファ回路６０８で増幅されて、液晶表示部６０１のソース線に送られる。

ここで、この実施形態のバッファ回路６０８は、出力電流量が可変なカレントミラー回路を有することで、このカレントミラー回路を構成するトランジスタに電流ばらつきがあっても、前述の如く、適切な所望の出力電流(増幅したアナログ映像信号)に調整することが可能である。したがって、各ソース線の映像信号の輝度のばらつきを低減することが可能となり、品質と歩留まりの向上が図れる。

なお、上記電子機器としては、液晶パネルに限られず、デジタルカメラや携帯電話、携帯端末、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。

この発明の定電流回路の第１実施形態であるカレントミラー回路を示す図である。 この発明の定電流回路の第２実施形態であるカレントミラー回路を示す図である。 上記第１実施形態が有するカレントコピー部の変形例を示す図である。 上記第１実施形態が有するカレントコピー部のもう１つの変形例を示す図である。 上記第１、第２の実施形態のカレントミラー回路の動作を説明するタイミングチャートである。 この発明の第３実施形態の電子機器としての液晶パネルを示すブロック図である。 この発明の第１実施形態に対応する従来のカレントミラー回路を示す図である。 この発明の第２実施形態に対応する従来のカレントミラー回路を示す図である。

符号の説明

１００、２００、３００、４００、７００、８００ 定電流源
１０１、１０３、１０５、２０３、２１１、２１２、７０１、８１１、８１２ ＰＭＯＳトランジスタ
１０２、１０４、１１１、１１２、２０１、２０２、２０４、２０５、３１１〜３１４、４１１、４１２、４１４、７１１、７１２、８０１ ＮＭＯＳトランジスタ
１１０、２１０、３１０、４１０、７１０、８１０ カレントコピー部
１２０、２２０ 第１の電圧印加部分
１３０、２３０ 第２の電圧印加部分
１３０ 第３の電圧印加部分
４１３ オペアンプ
６００ 液晶パネル
６０１ 液晶表示部
６０２ ゲートドライバ
６０３ タイミング発生回路
６０４ ソースドライバ
６０５ シフトレジスタ
６０６ ラッチ回路
６０７ Ｄ／Ａコンバータ
６０８ バッファ回路
６０９ デジタル映像信号

Claims (8)

1. 定電流源を構成する電流源トランジスタと、
   上記電流源トランジスタのゲートに、上記電流源トランジスタの入力端子または出力端子に印加する電圧よりも低い電圧を印加することで、上記電流源トランジスタのゲート絶縁膜にホールを注入して、上記電流源トランジスタの閾値を調整する電圧印加部とを備えることを特徴とする定電流回路。
2. 請求項１に記載の定電流回路において、
   上記電圧印加部は、
   上記電流源トランジスタのゲートに第１の電圧を印加する第１の電圧印加部分と、
   上記電流源トランジスタの入力端子または出力端子の一方に上記第１の電圧よりも高い第２の電圧を印加する第２の電圧印加部分とを備えることを特徴とする定電流回路。
3. 請求項２に記載の定電流回路において、
   上記電圧印加部は、
   上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧とは異なる第３の電圧を印加する第３の電圧印加部分を有することを特徴とする定電流回路。
4. 請求項２に記載の定電流回路において、
   上記電圧印加部は、
   上記電流源トランジスタの入力端子または出力端子の他方に上記第１の電圧よりも高いと共に上記第２の電圧と同じ電圧を印加する第３の電圧印加部分を有することを特徴とする定電流回路。
5. 請求項２から４のいずれか１つに記載の定電流回路において、
   上記第１の電圧印加部分は、
   上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に上記第１の電圧が入力され、かつ、ゲートに第４の電圧が入力される第１の電圧印加トランジスタと、
   上記電流源トランジスタのゲートに入力端子または出力端子の一方が接続されると共に上記入力端子または出力端子の他方に基準電圧が入力され、かつ、ゲートに上記第４の電圧が入力される第２の電圧印加トランジスタとを有することを特徴とする定電流回路。
6. 請求項３に記載の定電流回路において、
   上記第３の電圧印加部分は、
   入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方に上記第３の電圧が印加される第３の電圧印加トランジスタと、
   入力端子または出力端子の一方が上記電流源トランジスタの入力端子または出力端子の他方に接続されていると共に入力端子または出力端子の他方が上記定電流源の出力をなす第４の電圧印加トランジスタとを有することを特徴とする定電流回路。
7. 請求項１から６のいずれか１つに記載の定電流回路を備えた半導体装置。
8. 請求項７に記載の半導体装置を備えた電子機器。

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