JP4050628B2 - 電圧レベルシフタ及び表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧レベルシフタ及び表示装置に関する。
【０００２】
【従来の技術】
有機ＥＬ（エレクトロルミネッセンス）表示装置や液晶表示装置などの表示装置では、表示素子と画素回路とを備えた画素を基板上にマトリクス状に配置し、それら画素を電圧レベルシフタ、バッファ、シフトレジスタなどで構成された駆動回路で駆動することにより表示を行う。このような表示装置では、駆動回路を先の基板上に形成することがある。
【０００３】
例えば、以下の特許文献１には、アクティブマトリクス型液晶表示装置のインターフェイス回路に使用される電圧レベルシフタおいて、電圧レベルシフタを構成している全てのトランジスタ（ＭＯＳＦＥＴ）を同一の導電型とすることが記載されている。
【０００４】
しかしながら、本発明者らは、特許文献１に記載された電圧レベルシフタは信号を効率的に増幅する観点で必ずしも十分ではないことを見出している。
【０００５】
【特許文献１】
特開２００１−２４５０２号公報
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、同一導電型のトランジスタによって構成され且つ信号を効率的に増幅可能な電圧レベルシフタ及びそれを用いた表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の側面によると、第１電源端子に対して直列に順次接続された第１及び第２トランジスタと、第１入力信号が供給される第１入力端子と前記第２トランジスタの制御端子との間に接続され且つ制御端子が第２電源端子に接続された第３トランジスタと、前記第２トランジスタの前記第１トランジスタに接続された第１端子と前記第２トランジスタの前記制御端子との間に接続された第１キャパシタと、前記第１電源端子に対して直列に順次接続された第４及び第５トランジスタと、前記第１入力信号に対して相補的な第２入力信号が供給される第２入力端子と前記第５トランジスタの制御端子との間に接続され且つ制御端子が前記第２電源端子に接続された第６トランジスタと、前記第５トランジスタの前記第４トランジスタに接続された第２端子と前記第５トランジスタの前記制御端子との間に接続された第２キャパシタとを具備し、前記第１乃至第６トランジスタは導電型が互いに等しく、前記第１端子は前記第４トランジスタの制御端子に接続され、前記第２端子は前記第１トランジスタの制御端子に接続されたことを特徴とする電圧レベルシフタが提供される。
【０００８】
本発明の第２の側面によると、基板と、前記基板上に設けられ且つ第１の側面に係る電圧レベルシフタを備えた駆動回路と、前記基板上でマトリクス状に配列するとともに前記駆動回路によって駆動される複数の画素とを具備したことを特徴とする表示装置が提供される。
【０００９】
第１及び第２の側面において、第１及び第２トランジスタは第１電源端子と第２電源端子との間で直列に接続されていてもよい。また、第４及び第５トランジスタは第１電源端子と第２電源端子との間で直列に接続されていてもよい。
【００１０】
或いは、第１及び第２トランジスタは第１電源端子と第１入力端子との間で直列に接続されていてもよい。また、第４及び第５トランジスタは第１電源端子と第２入力端子との間で直列に接続されていてもよい。
【００１１】
上記の電圧レベルシフタは、第１端子と第１トランジスタの第２トランジスタ側の端子との間に接続されるとともに制御端子が第２入力端子に接続された第７トランジスタと、第２端子と第４トランジスタの第５トランジスタ側の端子との間に接続されるとともに制御端子が第１入力端子に接続された第８トランジスタとをさらに具備していてもよい。この場合、第７及び第８トランジスタの導電型は第１乃至第６トランジスタの導電型に等しくてもよい。
【００１２】
また、上記の電圧レベルシフタは、第１及び第２端子の少なくとも一方を出力端子としていてもよい。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同様または類似する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１４】
図１は、本発明の第１の実施形態に係る表示装置を概略的に示すブロック図である。なお、図１では、一例として、表示装置１を有機ＥＬ表示装置として描いている。
【００１５】
図１に示す表示装置１はガラス等の絶縁性基板２を備えており、基板２の一主面上では画素３がマトリクス状に配列している。これら画素３は、基板２の上記主面に表示領域４を規定している。この表示領域４の外側の領域，すなわち周辺領域，には、駆動回路として、走査信号線ドライバ５ａと映像信号線ドライバ５ｂとが配置されている。
【００１６】
それぞれの画素３は、この例では、選択用スイッチＳｗ、駆動用トランジスタＴｒ、キャパシタＣ、及び表示素子である有機ＥＬ素子３１を備えている。この各画素３に配置された選択用スイッチＳｗは、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有している（アクティブマトリクス型）。選択用スイッチＳｗ及び駆動用トランジスタＴｒは、例えば、ｐチャネル型薄膜トランジスタである。選択用スイッチＳｗは駆動用トランジスタＴｒのゲートと映像信号線７との間に接続されており、選択用スイッチＳｗのゲートは走査信号線６に接続されている。また、駆動用トランジスタＴｒ及び有機ＥＬ素子３１は、電源配線８とＧＮＤとの間で直列に接続されており、キャパシタＣは駆動用トランジスタＴｒのソース（電源配線８側）とゲートとの間に接続されている。なお、選択用スイッチＳｗ、駆動用トランジスタＴｒ、及びキャパシタＣは、画素回路を構成している。
【００１７】
走査信号線ドライバ５ａは、垂直シフトレジスタ５０ａと、レベルシフタ（電圧レベルシフタ）５１ａと、図示しないバッファ回路とを備えている。垂直シフトレジスタ５０ａは複数のフリップフロップで構成され、各段のフリップフロップの出力端に走査信号線６が接続される。走査信号線ドライバ５ａは、外部から入力された垂直クロック信号（ＣＫＶ）と垂直走査パルス（ＳＴＶ）とを、レベルシフタ５１ａやバッファ回路で電圧増幅した後、垂直シフトレジスタ５０ａに出力する。垂直シフトレジスタ５０ａでは、垂直クロック信号に同期して垂直走査パルスを１段づつ次段にシフトしながら、対応する走査信号線６にそれぞれ走査信号として出力する。
【００１８】
映像信号線ドライバ５ｂは、水平シフトレジスタ５０ｂと、映像信号バス５２と、アナログスイッチ５３と、レベルシフタ（電圧レベルシフタ）５１ｂとを備えている。映像信号線ドライバ５ｂは、外部から入力された水平クロック信号（ＣＫＨ）や水平走査パルス（ＳＴＨ）をレベルシフタ５１ｂで電圧増幅した後、水平シフトレジスタ５０ｂへと出力する。水平シフトレジスタ５０ｂでは、水平クロック信号（ＣＫＨ）に同期して水平走査パルス（ＳＴＨ）を１段づつ次段にシフトしながら、対応するアナログスイッチ５３にそれぞれ出力する。シフトレジスタ５０ｂの各出力端から出力された水平走査パルスによってアナログスイッチ５３がオンすると、映像信号バス５２と映像信号線７とが導通するため、映像信号バス５２に供給された映像信号（ＤＡＴＡ）が対応する映像信号線７にサンプリングされる。
【００１９】
図２は、本発明の第１の実施形態に係る電圧レベルシフタを示す回路図である。なお、図２には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１に示す表示装置１では、ドライバ５ａ，５ｂの少なくとも一方で図２に示す回路構成を採用する。
【００２０】
電圧レベルシフタ５１は、導電型が同一のトランジスタ，ここではｐチャネル型薄膜トランジスタＴｒ１〜Ｔｒ６，とキャパシタＣ１，Ｃ２とを備えている。この電圧レベルシフタ５１は、入力端子ＩＮ１及び入力端子ＩＮ２から供給される相補的な入力信号を電圧増幅してノードＮ３，Ｎ４から出力可能に構成されている。
【００２１】
すなわち、トランジスタＴｒ１，Ｔｒ２は、電源電圧を供給する電源端子ＶＤＤと接地電圧を供給する電源端子ＧＮＤとの間で直列に接続されている。トランジスタＴｒ３は、入力信号が供給される入力端子ＩＮ１とトランジスタＴｒ２のゲートとの間に接続されており、トランジスタＴｒ３のゲートは接地電圧を供給する電源端子ＧＮＤに接続されている。キャパシタＣ１は、トランジスタＴｒ２のソースとゲートとの間に接続されている。
【００２２】
また、トランジスタＴｒ４，Ｔｒ５は、電源電圧を供給する電源端子ＶＤＤと接地電圧を供給する電源端子ＧＮＤとの間で直列に接続されている。トランジスタＴｒ６は、先の入力信号に対して相補的な入力信号が供給される入力端子ＩＮ２とトランジスタＴｒ５のゲートとの間に接続されており、トランジスタＴｒ６のゲートは接地電圧を供給する電源端子ＧＮＤに接続されている。キャパシタＣ２は、トランジスタＴｒ５のソースとゲートとの間に接続されている。
【００２３】
さらに、トランジスタＴｒ１のゲートはトランジスタＴｒ５のソースに接続されており、トランジスタＴｒ４のゲートはトランジスタＴｒ２のソースに接続されている。
【００２４】
バッファ回路５４は、導電型が同一のトランジスタ，ここではｐチャネル型薄膜トランジスタＴｒ９〜Ｔｒ１１，とキャパシタＣ３とを備えている。このバッファ回路５４は、ノードＮ３，Ｎ４から相補的な信号を供給され、さらに電圧増幅された出力信号を出力端子ＯＵＴから出力するように構成されている。
【００２５】
すなわち、トランジスタＴｒ９，Ｔｒ１０は、電源電圧を供給する電源端子ＶＤＤと接地電圧を供給する電源端子ＧＮＤとの間で直列に接続されている。トランジスタＴｒ１１は、ノードＮ３とトランジスタＴｒ１０のゲートとの間に接続されており、トランジスタＴｒ１１のゲートは接地電圧を供給する電源端子ＧＮＤに接続されている。また、トランジスタＴｒ９のゲートはノードＮ４に接続されており、キャパシタＣ３はトランジスタＴｒ１０のソースとゲートとの間に接続されている。
【００２６】
次に、この電圧レベルシフタ５１の動作について説明する。
入力端子ＩＮ１，ＩＮ２に供給する入力信号は、例えば、水平クロック信号または垂直クロック信号である。この様に所定周期で所定のＨｉｇｈレベルとＬｏｗレベルの信号を繰り返す入力信号が入力端子ＩＮ１，ＩＮ２へそれぞれ相補的に入力される状態を考える。
【００２７】
あるタイミングで、トランジスタＴｒ１，Ｔｒ５が非導通状態、トランジスタＴｒ２，Ｔｒ４が導通状態である状態から、入力端子ＩＮ１にＬｏｗレベル、入力端子ＩＮ２にＨｉｇｈレベルの入力信号を供給すると、トランジスタＴｒ３は非導通状態、トランジスタＴｒ６は導通状態にある。また、この状態では、ノードＮ３は接地電圧にほぼ等しい大きさの信号を出力し、ノードＮ４は電源電圧にほぼ等しい大きさの信号を出力する。
【００２８】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００２９】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３のゲート−ソース間電圧Ｖgs（＝ゲート電位−ソース電位）は低くなり、ノードＮ１の電位は上昇する。ノードＮ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが高くなり、トランジスタＴｒ２は導通状態から非導通状態へと近づく。
【００３０】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと近づく。トランジスタＴｒ６が完全に非導通状態となるまでの間、トランジスタＴｒ６のソース−ドレイン間には電流が流れ得るため、ノードＮ２の電位は下降する。その結果、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ５は非導通状態から導通状態へと近づく。
【００３１】
トランジスタＴｒ５が導通状態に近づくと、ノードＮ４の電位は下降する。これにより、トランジスタＴｒ１のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ１は非導通状態から導通状態へと近づく。
【００３２】
上記の通り、トランジスタＴｒ２は非導通状態に近づいているので、トランジスタＴｒ１が導通状態に近づくと、ノードＮ３の電位は上昇する。これにより、トランジスタＴｒ４のゲート−ソース間電圧Ｖgsは上昇し、トランジスタＴｒ４は導通状態から非導通状態へと近づく。
【００３３】
トランジスタＴｒ４が非導通状態へと近づくとノードＮ４の電位はさらに下降し、トランジスタＴｒ１の非導通状態から導通状態への変化が促進される。トランジスタＴｒ１の非導通状態から導通状態への変化が進むとノードＮ３の電位はさらに上昇し、トランジスタＴｒ４の導通状態から非導通状態への変化が促進される。このようにして、最終的には、トランジスタＴｒ１はほぼ完全に導通状態となり、トランジスタＴｒ４はほぼ完全に非導通状態となる。
【００３４】
ところで、端子ＩＮ１及び端子ＩＮ２への入力信号の切り替えに伴ってトランジスタＴｒ４が導通状態から非導通状態へと変化すると、トランジスタＴｒ５のソース電位が低下する。そのため、キャパシタＣ２及びトランジスタＴｒ６を設けない場合、ノードＮ４から出力する出力信号電圧を十分に低い値とすることができないか、或いは、端子ＩＮ２に入力するＬｏｗレベルの入力信号をより低い電圧にする必要がある。
【００３５】
例えば、端子ＩＮ２に入力するＬｏｗレベルの入力信号電圧ＶinLがトランジスタＴｒ５の閾値電圧Ｖth（Ｖthは負の値）よりも高い場合、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは閾値電圧Ｖthと等しくなるまで変化し、その値で一定となる。この場合、ノードＮ４から出力する出力信号の大きさは、Ｌｏｗレベルの入力信号ＶinLと閾値電圧Ｖthとの差ＶinL−Ｖth（＞０）となる。すなわち、ノードＮ４から出力する出力信号を接地端子ＧＮＤから供給する接地電圧と等しくすることができない。ノードＮ４から出力する出力信号を接地端子ＧＮＤから供給する接地電圧と等しくするためには、Ｌｏｗレベルの入力信号をより低い電圧にしなければならない。
【００３６】
これに対し、キャパシタＣ２及びトランジスタＴｒ６を設けた図２の構造では、端子ＩＮ２に入力する信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ５のゲート電位はＬｏｗレベルの信号電位とほぼ等しくなるのに加え、トランジスタＴｒ６は導通状態から非導通状態へと近づく。そのため、キャパシタＣ２による容量カップリングの効果で、端子ＩＮ２から切り離されたノードＮ２はトランジスタＴｒ５のソース電位の低下に伴い、更に電位を下げることが可能となり、トランジスタＴｒ５のゲート電位も低下する。すなわち、トランジスタＴｒ５のソース電位が低下しても、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは十分に低い値に維持される。したがって、Ｌｏｗレベルの入力信号をより低い電圧にすることなく、ノードＮ４から出力する出力信号を接地端子ＧＮＤから供給する接地電圧とほぼ等しくすることができる。
【００３７】
また、ノードＮ３から出力する出力信号は、電源端子ＶＤＤから供給する電源電圧と等しくすることができる。すなわち、トランジスタＴｒ３は、端子ＩＮ１及び端子ＩＮ２への入力信号の切り替えに伴って、非導通状態から導通状態へと変化する。そのため、トランジスタＴｒ２のゲートはＨｉｇｈレベルの信号と同電位となり、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは十分に高くなる。したがって、トランジスタＴｒ２は最終的には非導通状態となる。このようにして、ノードＮ３からは、最終的には、電源電圧にほぼ等しい大きさの出力信号が出力される。
【００３８】
以上から明らかなように、図２の回路構成を採用すると、信号を効率的に増幅可能となる。なお、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替える場合は、上記と全く逆の動作により、ノードＮ３から接地電圧に等しい大きさの出力信号を出力し且つノードＮ４から電源電圧に等しい大きさの出力信号を出力することができる。
【００３９】
ノードＮ３，Ｎ４から出力された相補的な出力信号は、次いで、バッファ回路５４に供給される。バッファ回路４では、それら信号からシフトレジスタに供給すべき出力信号を以下のように生成する。
【００４０】
ノードＮ３が電源電圧に等しい大きさの出力信号を出力し且つノードＮ４が接地電圧に等しい大きさの出力信号を出力する場合、トランジスタＴｒ９，Ｔｒ１１のゲート−ソース間電圧Ｖgsは十分に低くなり、トランジスタＴｒ９，Ｔｒ１１は導通状態となる。その結果、トランジスタＴｒ１０のゲート−ソース間電圧Ｖgsは閾値電圧Ｖthよりも高くなり、トランジスタＴｒ１０は非導通状態となる。したがって、出力端子ＯＵＴから出力される出力信号の大きさは、電源端子ＶＤＤが供給する電源電圧と等しくなる。
【００４１】
ノードＮ３が接地電圧に等しい大きさの出力信号を出力し且つノードＮ４が電源電圧に等しい大きさの出力信号を出力する場合、トランジスタＴｒ９のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ９は非導通状態へと近づく。また、トランジスタＴｒ１１のゲート−ソース間電圧Ｖgsが高くなるとともに、トランジスタＴｒ１０のゲート電位は下降する。この過程で、トランジスタＴｒ１０のソース電位は低下するが、それに伴い、トランジスタＴｒ１０のゲート電位も低下する。すなわち、トランジスタＴｒ１０のソース電位が低下しても、トランジスタＴｒ１０のゲート−ソース間電圧Ｖgsは十分に低い値に維持される。したがって、トランジスタＴｒ１０はほぼ完全な導通状態となり、出力端子ＯＵＴから出力される出力信号の大きさは、接地端子ＧＮＤから供給する接地電圧と等しくなる。
【００４２】
図３は、図２の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ３），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ３，端子ＯＵＴの電圧を示している。なお、図３に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとした場合に得られたものである。図３に示すように、図２の回路によると、信号を効率的に増幅可能である。
【００４３】
また、上記ノードＮ１，Ｎ２はそれぞれＴｒ２、Ｔｒ５を導通状態へ移行させる際において入力端子から切り離され、出力端子であるＮ３，Ｎ４との容量カップリングにて動作するため、出力端子であるＮ３，Ｎ４の変化と、Ｔｒ２，Ｔｒ５のゲート端子であるＮ１，Ｎ２は、お互いに変化を加速する関係になる。そのため、単一の導電型のＴＦＴで電圧レベルシフタを構成した場合であっても、従来と比べ高速動作を行うことができる。そして、この電圧レベルシフタを画素回路と同時にガラス基板上に一体形成することが可能となり、表示タイミングの良好な表示装置を達成することが可能となる。
【００４４】
また、信号のＨｉｇｈ／Ｌｏｗが切り替わる瞬間以外には、電源−ＧＮＤ間に電流を流さないため、駆動回路からの発熱を抑制することができ、ＥＬ素子の熱劣化を防止することが可能となる。また、本発明は有機ＥＬ表示装置への適用に限定されず、アクティブマトリクス型表示装置全般に適用することができ、例えば液晶表示装置へ適用した場合には、液晶層への影響を防止することができる。
【００４５】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る電圧レベルシフタを示す回路図である。なお、図４には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図４に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００４６】
図４に示す回路は、トランジスタＴｒ２のドレインが第２電源端子ＧＮＤではなく入力端子ＩＮ１に接続されるとともに、トランジスタＴｒ５のドレインが第２電源端子ＧＮＤではなく入力端子ＩＮ２に接続されていること以外は図２に示す回路と同様である。
【００４７】
図４に示す構造を採用すると、以下に説明するように、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００４８】
まず、あるタイミングでトランジスタＴｒ１，Ｔｒ５が非導通状態、トランジスタＴｒ２，Ｔｒ４が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６は導通状態にある。また、この状態では、ノードＮ３はＬｏｗレベルの入力信号にほぼ等しい大きさの信号を出力し、ノードＮ４は電源端子ＶＤＤから供給される電源電圧にほぼ等しい大きさの信号を出力する。
【００４９】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００５０】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３のゲート−ソース間電圧Ｖgsは低くなり、ノードＮ１の電位は上昇する。ノードＮ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが高くなり、トランジスタＴｒ２は導通状態から非導通状態へと近づく。ここで、図４の回路ではトランジスタＴｒ２のドレインは入力端子ＩＮ１に接続されているので、トランジスタＴｒ２は導通状態から非導通状態へと変化する過程において、トランジスタＴｒ２のソース−ドレイン間電圧（＝ソース電位−ドレイン電位）は図２の回路に比べてより低くなる。したがって、図４に示す回路によると、図２の回路に比べ、トランジスタＴｒ２の導通状態から非導通状態への変化がより速やかに進行する。
【００５１】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと近づく。トランジスタＴｒ６が完全に非導通状態となるまでの間、トランジスタＴｒ６のソース−ドレイン間には電流が流れ得るため、ノードＮ２の電位は下降する。その結果、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ５は非導通状態から導通状態へと近づく。ここで、図４の回路ではトランジスタＴｒ５のドレインは入力端子ＩＮ２に接続されているので、入力端子ＩＮ２におけるＬｏｗレベルの入力信号が電源端子ＧＮＤから供給される接地電位よりも小さければ、トランジスタＴｒ５が非導通状態から導通状態へと変化する過程において、トランジスタＴｒ５のソース−ドレイン間電圧（＝ソース電位−ドレイン電位）は図２の回路に比べてより高くなる。したがって、図４に示す回路によると、図２の回路に比べ、トランジスタＴｒ５の非導通状態から導通状態への変化をより速やかに進行させることができる。
【００５２】
このように、図４に示す回路によると、図２に示す回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うトランジスタＴｒ２，Ｔｒ５の非導通状態と導通状態との間の変化がより速やかに進行し得る。そのため、トランジスタＴｒ１，Ｔｒ４の非導通状態と導通状態との間の変化もより速やかに進行し得る。したがって、本実施形態によると、第１の実施形態で説明した効果が得られるのに加え、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００５３】
図５は、図４の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ３），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ３，端子ＯＵＴの電圧を示している。なお、図５に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとした場合に得られたものである。
【００５４】
図５に示すように、図４の回路によると、信号を効率的に増幅可能である。また、図５及び図３から明らかなように、図４に示す回路によると、図２に示す回路に比べ、電圧Ｖ（ＩＮ）に対する電圧Ｖ（ＯＵＴ）のタイムラグを抑制することができる。
【００５５】
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る電圧レベルシフタを示す回路図である。なお、図６には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図６に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００５６】
図６に示す回路は、トランジスタＴｒ１０のドレインがトランジスタＴｒ１１のソースとノードＮ３との間に接続されていること以外は図４に示す回路と同様である。このような構造を採用すると、第１及び第２の実施形態で説明した効果が得られるのに加え、バッファ回路５４をより速やかに動作させることができる。
【００５７】
図７は、図６の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ３），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ３，端子ＯＵＴの電圧を示している。なお、図７に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとした場合に得られたものである。
【００５８】
図７に示すように、図６の回路によると、信号を効率的に増幅可能である。また、図７及び図５から明らかなように、図７に示す回路によると、図４に示す回路に比べ、電圧Ｖ（ＩＮ）に対する電圧Ｖ（ＯＵＴ）のタイムラグを抑制することができる。
【００５９】
次に、本発明の第４の実施形態について説明する。
図８は、本発明の第４の実施形態に係る電圧レベルシフタを示す回路図である。なお、図８には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図８に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００６０】
図８に示す回路は、電圧レベルシフタ５１-1に、図２に示す電圧レベルシフタ５１と同様の構成を採用している。電圧レベルシフタ５１-2は、トランジスタＴｒ３’，Ｔｒ６’のゲート及びトランジスタＴｒ２’，Ｔｒ５’のソースが電源端子ＶＳＳに接続されていること以外は電圧レベルシフタ５１-1と同様である。また、図８のバッファ回路５４は、トランジスタＴｒ１０がトランジスタＴｒ９と電源端子ＶＳＳとの間に接続されるとともに、トランジスタＴｒ１１のゲートが電源端子ＶＳＳに接続されていること以外は図２のバッファ回路５４と同様である。
【００６１】
図８の回路において、電圧レベルシフタ５１-1のノードＮ３，Ｎ４は、トランジスタＴｒ３’，Ｔｒ６’を介してトランジスタＴｒ２’，Ｔｒ５’のゲートに接続されており、電圧レベルシフタ５１-2の入力端子としての役割を果たしている。また、図８の回路において、ノードＮ３’，Ｎ４’は電圧レベルシフタ５１-2のバッファ回路５４への出力端子としての役割を果たしている。このような構造を採用すると、以下に説明するように、信号をより効率的に増幅することができる。
【００６２】
まず、或るタイミングでトランジスタＴｒ１，Ｔｒ５，Ｔｒ１’，Ｔｒ５’が非導通状態にあり且つトランジスタＴｒ２，Ｔｒ４，Ｔｒ２’，Ｔｒ４’が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ１’，Ｔｒ３’，Ｔｒ５’は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ２’，Ｔｒ４’，Ｔｒ６’は導通状態にある。
【００６３】
この状態では、ノードＮ３は接地電圧にほぼ等しい大きさの信号を出力し、ノードＮ４は電源電圧にほぼ等しい大きさの信号を出力する。また、ノードＮ３’は電源端子ＶＳＳが供給する電源電圧にほぼ等しい大きさの信号を出力し、ノードＮ４’は電源端子ＶＤＤが供給する電源電圧にほぼ等しい大きさの信号を出力する。
【００６４】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００６５】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、ノードＮ３は電源端子ＶＤＤが供給する電源電圧とほぼ等しい大きさの信号を出力する。他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、ノードＮ４は接地電圧にほぼ等しい大きさの信号を出力する。したがって、ノードＮ３’は電源端子ＶＤＤが供給する電源電圧にほぼ等しい大きさの信号を出力し、ノードＮ４’は電源端子ＶＳＳが供給する電源電圧にほぼ等しい大きさの信号を出力する。
【００６６】
このように、図８の回路において、電圧レベルシフタ５１-1は、Ｈｉｇｈレベルの入力信号をより高い値に変換するとともにＬｏｗレベルの入力信号を変換することなく電圧レベルシフタ５１-2へと出力する。すなわち、電圧レベルシフタ５１-2には、より増幅された入力信号が供給される。したがって、図２に示す回路に比べ、より増幅された出力信号をバッファ回路５４に対して供給することができ、より大きな増幅効果を得ることができる。
【００６７】
また、図８の回路では、電圧レベルシフタ５１-1の出力端子としてノードＮ３，Ｎ４を利用しているため、電圧レベルシフタ５１-1が出力する信号は閾値の影響を受け難い。したがって、図８の回路では、安定な動作が可能である。
【００６８】
次に、本発明の第５の実施形態について説明する。
図９は、本発明の第５の実施形態に係る電圧レベルシフタを示す回路図である。なお、図９には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図９に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００６９】
図９に示す回路は、電圧レベルシフタ５１-1に、図２に示す電圧レベルシフタ５１と同様の構成を採用している。電圧レベルシフタ５１-2は、トランジスタＴｒ３’，Ｔｒ６’のゲート及びトランジスタＴｒ２’，Ｔｒ５’のソースが電源端子ＶＳＳに接続されていること以外は電圧レベルシフタ５１-1と同様である。また、図９のバッファ回路５４は、トランジスタＴｒ１０がトランジスタＴｒ９と電源端子ＶＳＳとの間に接続されるとともに、トランジスタＴｒ１１のゲートが電源端子ＶＳＳに接続されていること以外は図２のバッファ回路５４と同様である。
【００７０】
図９の回路において、電圧レベルシフタ５１-1のノードＮ１，Ｎ２は、トランジスタＴｒ３’，Ｔｒ６’を介してトランジスタＴｒ２’，Ｔｒ５’のゲートに接続されており、電圧レベルシフタ５１-2の入力端子としての役割を果たしている。また、図９の回路において、ノードＮ３’，Ｎ４’は電圧レベルシフタ５１-2のバッファ回路５４への出力端子としての役割を果たしている。このような構造を採用すると、以下に説明するように、信号をより効率的に増幅することができる。
【００７１】
まず、或るタイミングでトランジスタＴｒ１，Ｔｒ５，Ｔｒ１’，Ｔｒ５’が非導通状態にあり且つトランジスタＴｒ２，Ｔｒ４，Ｔｒ２’，Ｔｒ４’が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ１’，Ｔｒ３’，Ｔｒ５’は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ２’，Ｔｒ４’，Ｔｒ６’は導通状態にある。
【００７２】
この状態では、ノードＮ１はＨｉｇｈレベルの入力信号と電源端子ＶＤＤから供給される電源電圧との差にほぼ等しい大きさの信号（負の値）を出力し、ノードＮ２はＨｉｇｈレベルの入力信号と等しい大きさの信号を出力する。また、ノードＮ３’は電源端子ＶＳＳが供給する電源電圧にほぼ等しい大きさの信号を出力し、ノードＮ４’は電源端子ＶＤＤが供給する電源電圧にほぼ等しい大きさの信号を出力する。
【００７３】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００７４】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３は導通状態となるため、ノードＮ１はＨｉｇｈレベルの入力信号と等しい大きさの信号を出力する。
【００７５】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと変化する。また、この際、ノードＮ４の電位も、電源端子ＧＮＤが供給する接地電圧から電源端子ＶＤＤが供給する電源電圧にほぼ等しい値へと変化する。第１の実施形態で説明した通り、この変化の際、ノードＮ４の電位が低下するのに伴い、トランジスタＴｒ５のゲート電位も低下する。そのため、ノードＮ２は、Ｈｉｇｈレベルの入力信号と電源端子ＶＤＤから供給される電源電圧との差にほぼ等しい大きさの信号（負の値）を出力する。
【００７６】
このように、図９の回路において、電圧レベルシフタ５１-1は、Ｌｏｗレベルの入力信号をより低い値に変換するとともにＨｉｇｈレベルの入力信号を変換することなく電圧レベルシフタ５１-2へと出力する。すなわち、電圧レベルシフタ５１-2には、より増幅された入力信号が供給される。そのため、電圧レベルシフタ５１-2では、電源端子ＶＳＳの電位を接地電位よりも低くすることができる。したがって、図２に示す回路に比べ、より増幅された出力信号をバッファ回路５４に対して供給することができ、より大きな増幅効果を得ることができる。
【００７７】
図１０は、図９の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ１’），Ｖ（Ｎ３’），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ１’，Ｎ３’，端子ＯＵＴの電圧を示している。なお、図１０に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとし、電源端子ＶＳＳに供給する電源電圧を−５Ｖとした場合に得られたものである。
【００７８】
図１０に示すように、図９の回路によると、信号を効率的に増幅可能である。また、図１０及び図３から明らかなように、図９に示す回路によると、図２に示す回路に比べ、より大きな増幅効果を得ることができる。
【００７９】
次に、本発明の第６の実施形態について説明する。
図１１は、本発明の第６の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１１には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１１に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００８０】
図１１に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間にトランジスタＴｒ７を介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間にトランジスタＴｒ８を介在させたこと以外は図２に示す回路と同様である。
【００８１】
これに対し、図１１に示す構造を採用すると、以下に説明するように、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００８２】
まず、あるタイミングでトランジスタＴｒ１，Ｔｒ５が非導通状態、トランジスタＴｒ２，Ｔｒ４が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８は導通状態にある。また、この状態では、ノードＮ３は電源端子ＧＮＤから供給される接地電圧にほぼ等しい大きさの信号を出力し、ノードＮ４は電源端子ＶＤＤから供給される電源電圧にほぼ等しい大きさの信号を出力する。
【００８３】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００８４】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３のゲート−ソース間電圧Ｖgsは低くなり、ノードＮ１の電位は上昇する。ノードＮ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが高くなり、トランジスタＴｒ２は導通状態から非導通状態へと近づく。
【００８５】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと近づく。トランジスタＴｒ６が完全に非導通状態となるまでの間、トランジスタＴｒ６のソース−ドレイン間には電流が流れ得るため、ノードＮ２の電位は下降する。その結果、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ５は非導通状態から導通状態へと近づく。ここで、図１１の回路ではトランジスタＴｒ８のゲートは入力端子ＩＮ１に接続されているので、入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えるのに伴い、ノードＮ４と電源端子ＶＤＤとの間は速やかに非導通状態となる。したがって、図１１に示す回路によると、図２の回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うノードＮ４における電位の変化をより速やかに生じさせることができる。
【００８６】
また、ノードＮ４における電位の変化が速やかに生じると、トランジスタＴｒ１の非導通状態から導通状態への変化も速やかに生じる。加えて、トランジスタＴｒ７の非導通状態から導通状態への変化は極めて速やかに生じる。したがって、図１１に示す回路によると、図２の回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うノードＮ３における電位の変化をより速やかに生じさせることができる。
【００８７】
このように、図１１に示す回路によると、図２に示す回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うノードＮ３，Ｎ４における電位の変化がより速やかに進行し得る。したがって、本実施形態によると、第１の実施形態で説明した効果が得られるのに加え、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００８８】
次に、本発明の第７の実施形態について説明する。
図１２は、本発明の第７の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１２には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１２に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００８９】
図１２に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間にトランジスタＴｒ７を介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間にトランジスタＴｒ８を介在させたこと以外は図４に示す回路と同様である。すなわち、図１２に示す回路は、図４に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９０】
この回路によると、第２及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせることができる。
【００９１】
次に、本発明の第８の実施形態について説明する。
図１３は、本発明の第８の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１３には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１３に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００９２】
図１３に示す回路は、トランジスタＴｒ１ドレインとノードＮ３との間にトランジスタＴｒ７を介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間にトランジスタＴｒ８を介在させたこと以外は図６に示す回路と同様である。すなわち、図１３に示す回路は、図６に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９３】
この回路によると、第３及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせることができる。
【００９４】
次に、本発明の第９の実施形態について説明する。
図１４は、本発明の第９の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１４には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図１４に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００９５】
図１４に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間及びトランジスタＴｒ１’のドレインとノードＮ３’との間にトランジスタＴｒ７，Ｔｒ７’をそれぞれ介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間及びトランジスタＴｒ４’のドレインとノードＮ４’との間にトランジスタＴｒ８，Ｔｒ８’をそれぞれ介在させたこと以外は図９に示す回路と同様である。すなわち、図１４に示す回路は、図９に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９６】
この回路によると、第５及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせること、及び、より大きな増幅効果を得ることができる。
【００９７】
次に、本発明の第１０の実施形態について説明する。
図１５は、本発明の第１０の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１５には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図１５に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００９８】
図１５に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間及びトランジスタＴｒ１’のドレインとノードＮ３’との間にトランジスタＴｒ７，Ｔｒ７’をそれぞれ介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間及びトランジスタＴｒ４’のドレインとノードＮ４’との間にトランジスタＴｒ８，Ｔｒ８’をそれぞれ介在させたこと以外は図８に示す回路と同様である。すなわち、図１５に示す回路は、図８に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９９】
この回路によると、第４及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせること、及び、より大きな増幅効果を得ることができ、より安定な動作が可能である。
【０１００】
以上説明したように、第１乃至第１０の実施形態によれば、電圧レベルシフタをｐチャネルトランジスタで構成した場合でも十分なオン電流をとることが可能となる。
【０１０１】
上記の第１乃至第１０の実施形態は、表示装置１が有機ＥＬ表示装置である場合を例に説明したが、表示装置１は液晶表示装置などの他の表示装置であってもよい。また、第１乃至第１０の実施形態では、各トランジスタをｐチャネルトランジスタとしたが、それらトランジスタはｎチャネルトランジスタであってもよい。すなわち、各トランジスタが同一の導電型のトランジスタで構成されていればよい。さらに、第１乃至第１０の実施形態では、シフトレジスタに供給すべき信号を生成するために電圧レベルシフタの一対の出力端子から出力される信号の双方を利用したが、それら出力端子の一方から出力される信号のみを利用してもよい。
【０１０２】
【発明の効果】
以上説明したように、本発明によると、同一導電型のトランジスタによって構成され且つ信号を効率的に増幅可能な電圧レベルシフタ及びそれを用いた表示装置が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置を概略的に示すブロック図。
【図２】本発明の第１の実施形態に係る電圧レベルシフタを示す回路図。
【図３】図２の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図４】本発明の第２の実施形態に係る電圧レベルシフタを示す回路図。
【図５】図４の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図６】本発明の第３の実施形態に係る電圧レベルシフタを示す回路図。
【図７】図６の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図８】本発明の第４の実施形態に係る電圧レベルシフタを示す回路図。
【図９】本発明の第５の実施形態に係る電圧レベルシフタを示す回路図。
【図１０】図９の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図１１】本発明の第６の実施形態に係る電圧レベルシフタを示す回路図。
【図１２】本発明の第７の実施形態に係る電圧レベルシフタを示す回路図。
【図１３】本発明の第８の実施形態に係る電圧レベルシフタを示す回路図。
【図１４】本発明の第９の実施形態に係る電圧レベルシフタを示す回路図。
【図１５】本発明の第１０の実施形態に係る電圧レベルシフタを示す回路図。
【符号の説明】
１…表示装置； ２…基板； ３…画素； ４…表示領域； ５ａ…走査信号線ドライバ； ５ｂ…映像信号線ドライバ； ６…走査信号線； ７…映像信号線； ８…電源配線； ３１…表示素子； ５０ａ…垂直シフトレジスタ； ５０ｂ…水平シフトレジスタ； ５１，５１ａ，５１ｂ，５１-1，５１-2…電圧レベルシフタ； ５２…映像信号バス； ５３…アナログスイッチ； ５４…バッファ回路； Ｓｗ…選択用スイッチ； Ｔｒ，Ｔｒ１〜Ｔｒ１１，Ｔｒ１’〜Ｔｒ８’…トランジスタ； Ｃ，Ｃ１〜Ｃ３，Ｃ１’，Ｃ２’…キャパシタ Ｎ１〜Ｎ４，Ｎ１’〜Ｎ４’…ノード； ＩＮ１，ＩＮ２…入力端子； ＯＵＴ…出力端子； ＶＤＤ…電源端子； ＧＮＤ…電源端子； ＶＳＳ…電源端子
【発明の属する技術分野】
本発明は、電圧レベルシフタ及び表示装置に関する。
【０００２】
【従来の技術】
有機ＥＬ（エレクトロルミネッセンス）表示装置や液晶表示装置などの表示装置では、表示素子と画素回路とを備えた画素を基板上にマトリクス状に配置し、それら画素を電圧レベルシフタ、バッファ、シフトレジスタなどで構成された駆動回路で駆動することにより表示を行う。このような表示装置では、駆動回路を先の基板上に形成することがある。
【０００３】
例えば、以下の特許文献１には、アクティブマトリクス型液晶表示装置のインターフェイス回路に使用される電圧レベルシフタおいて、電圧レベルシフタを構成している全てのトランジスタ（ＭＯＳＦＥＴ）を同一の導電型とすることが記載されている。
【０００４】
しかしながら、本発明者らは、特許文献１に記載された電圧レベルシフタは信号を効率的に増幅する観点で必ずしも十分ではないことを見出している。
【０００５】
【特許文献１】
特開２００１−２４５０２号公報
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、同一導電型のトランジスタによって構成され且つ信号を効率的に増幅可能な電圧レベルシフタ及びそれを用いた表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の側面によると、第１電源端子に対して直列に順次接続された第１及び第２トランジスタと、第１入力信号が供給される第１入力端子と前記第２トランジスタの制御端子との間に接続され且つ制御端子が第２電源端子に接続された第３トランジスタと、前記第２トランジスタの前記第１トランジスタに接続された第１端子と前記第２トランジスタの前記制御端子との間に接続された第１キャパシタと、前記第１電源端子に対して直列に順次接続された第４及び第５トランジスタと、前記第１入力信号に対して相補的な第２入力信号が供給される第２入力端子と前記第５トランジスタの制御端子との間に接続され且つ制御端子が前記第２電源端子に接続された第６トランジスタと、前記第５トランジスタの前記第４トランジスタに接続された第２端子と前記第５トランジスタの前記制御端子との間に接続された第２キャパシタとを具備し、前記第１乃至第６トランジスタは導電型が互いに等しく、前記第１端子は前記第４トランジスタの制御端子に接続され、前記第２端子は前記第１トランジスタの制御端子に接続されたことを特徴とする電圧レベルシフタが提供される。
【０００８】
本発明の第２の側面によると、基板と、前記基板上に設けられ且つ第１の側面に係る電圧レベルシフタを備えた駆動回路と、前記基板上でマトリクス状に配列するとともに前記駆動回路によって駆動される複数の画素とを具備したことを特徴とする表示装置が提供される。
【０００９】
第１及び第２の側面において、第１及び第２トランジスタは第１電源端子と第２電源端子との間で直列に接続されていてもよい。また、第４及び第５トランジスタは第１電源端子と第２電源端子との間で直列に接続されていてもよい。
【００１０】
或いは、第１及び第２トランジスタは第１電源端子と第１入力端子との間で直列に接続されていてもよい。また、第４及び第５トランジスタは第１電源端子と第２入力端子との間で直列に接続されていてもよい。
【００１１】
上記の電圧レベルシフタは、第１端子と第１トランジスタの第２トランジスタ側の端子との間に接続されるとともに制御端子が第２入力端子に接続された第７トランジスタと、第２端子と第４トランジスタの第５トランジスタ側の端子との間に接続されるとともに制御端子が第１入力端子に接続された第８トランジスタとをさらに具備していてもよい。この場合、第７及び第８トランジスタの導電型は第１乃至第６トランジスタの導電型に等しくてもよい。
【００１２】
また、上記の電圧レベルシフタは、第１及び第２端子の少なくとも一方を出力端子としていてもよい。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同様または類似する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１４】
図１は、本発明の第１の実施形態に係る表示装置を概略的に示すブロック図である。なお、図１では、一例として、表示装置１を有機ＥＬ表示装置として描いている。
【００１５】
図１に示す表示装置１はガラス等の絶縁性基板２を備えており、基板２の一主面上では画素３がマトリクス状に配列している。これら画素３は、基板２の上記主面に表示領域４を規定している。この表示領域４の外側の領域，すなわち周辺領域，には、駆動回路として、走査信号線ドライバ５ａと映像信号線ドライバ５ｂとが配置されている。
【００１６】
それぞれの画素３は、この例では、選択用スイッチＳｗ、駆動用トランジスタＴｒ、キャパシタＣ、及び表示素子である有機ＥＬ素子３１を備えている。この各画素３に配置された選択用スイッチＳｗは、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有している（アクティブマトリクス型）。選択用スイッチＳｗ及び駆動用トランジスタＴｒは、例えば、ｐチャネル型薄膜トランジスタである。選択用スイッチＳｗは駆動用トランジスタＴｒのゲートと映像信号線７との間に接続されており、選択用スイッチＳｗのゲートは走査信号線６に接続されている。また、駆動用トランジスタＴｒ及び有機ＥＬ素子３１は、電源配線８とＧＮＤとの間で直列に接続されており、キャパシタＣは駆動用トランジスタＴｒのソース（電源配線８側）とゲートとの間に接続されている。なお、選択用スイッチＳｗ、駆動用トランジスタＴｒ、及びキャパシタＣは、画素回路を構成している。
【００１７】
走査信号線ドライバ５ａは、垂直シフトレジスタ５０ａと、レベルシフタ（電圧レベルシフタ）５１ａと、図示しないバッファ回路とを備えている。垂直シフトレジスタ５０ａは複数のフリップフロップで構成され、各段のフリップフロップの出力端に走査信号線６が接続される。走査信号線ドライバ５ａは、外部から入力された垂直クロック信号（ＣＫＶ）と垂直走査パルス（ＳＴＶ）とを、レベルシフタ５１ａやバッファ回路で電圧増幅した後、垂直シフトレジスタ５０ａに出力する。垂直シフトレジスタ５０ａでは、垂直クロック信号に同期して垂直走査パルスを１段づつ次段にシフトしながら、対応する走査信号線６にそれぞれ走査信号として出力する。
【００１８】
映像信号線ドライバ５ｂは、水平シフトレジスタ５０ｂと、映像信号バス５２と、アナログスイッチ５３と、レベルシフタ（電圧レベルシフタ）５１ｂとを備えている。映像信号線ドライバ５ｂは、外部から入力された水平クロック信号（ＣＫＨ）や水平走査パルス（ＳＴＨ）をレベルシフタ５１ｂで電圧増幅した後、水平シフトレジスタ５０ｂへと出力する。水平シフトレジスタ５０ｂでは、水平クロック信号（ＣＫＨ）に同期して水平走査パルス（ＳＴＨ）を１段づつ次段にシフトしながら、対応するアナログスイッチ５３にそれぞれ出力する。シフトレジスタ５０ｂの各出力端から出力された水平走査パルスによってアナログスイッチ５３がオンすると、映像信号バス５２と映像信号線７とが導通するため、映像信号バス５２に供給された映像信号（ＤＡＴＡ）が対応する映像信号線７にサンプリングされる。
【００１９】
図２は、本発明の第１の実施形態に係る電圧レベルシフタを示す回路図である。なお、図２には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１に示す表示装置１では、ドライバ５ａ，５ｂの少なくとも一方で図２に示す回路構成を採用する。
【００２０】
電圧レベルシフタ５１は、導電型が同一のトランジスタ，ここではｐチャネル型薄膜トランジスタＴｒ１〜Ｔｒ６，とキャパシタＣ１，Ｃ２とを備えている。この電圧レベルシフタ５１は、入力端子ＩＮ１及び入力端子ＩＮ２から供給される相補的な入力信号を電圧増幅してノードＮ３，Ｎ４から出力可能に構成されている。
【００２１】
すなわち、トランジスタＴｒ１，Ｔｒ２は、電源電圧を供給する電源端子ＶＤＤと接地電圧を供給する電源端子ＧＮＤとの間で直列に接続されている。トランジスタＴｒ３は、入力信号が供給される入力端子ＩＮ１とトランジスタＴｒ２のゲートとの間に接続されており、トランジスタＴｒ３のゲートは接地電圧を供給する電源端子ＧＮＤに接続されている。キャパシタＣ１は、トランジスタＴｒ２のソースとゲートとの間に接続されている。
【００２２】
また、トランジスタＴｒ４，Ｔｒ５は、電源電圧を供給する電源端子ＶＤＤと接地電圧を供給する電源端子ＧＮＤとの間で直列に接続されている。トランジスタＴｒ６は、先の入力信号に対して相補的な入力信号が供給される入力端子ＩＮ２とトランジスタＴｒ５のゲートとの間に接続されており、トランジスタＴｒ６のゲートは接地電圧を供給する電源端子ＧＮＤに接続されている。キャパシタＣ２は、トランジスタＴｒ５のソースとゲートとの間に接続されている。
【００２３】
さらに、トランジスタＴｒ１のゲートはトランジスタＴｒ５のソースに接続されており、トランジスタＴｒ４のゲートはトランジスタＴｒ２のソースに接続されている。
【００２４】
バッファ回路５４は、導電型が同一のトランジスタ，ここではｐチャネル型薄膜トランジスタＴｒ９〜Ｔｒ１１，とキャパシタＣ３とを備えている。このバッファ回路５４は、ノードＮ３，Ｎ４から相補的な信号を供給され、さらに電圧増幅された出力信号を出力端子ＯＵＴから出力するように構成されている。
【００２５】
すなわち、トランジスタＴｒ９，Ｔｒ１０は、電源電圧を供給する電源端子ＶＤＤと接地電圧を供給する電源端子ＧＮＤとの間で直列に接続されている。トランジスタＴｒ１１は、ノードＮ３とトランジスタＴｒ１０のゲートとの間に接続されており、トランジスタＴｒ１１のゲートは接地電圧を供給する電源端子ＧＮＤに接続されている。また、トランジスタＴｒ９のゲートはノードＮ４に接続されており、キャパシタＣ３はトランジスタＴｒ１０のソースとゲートとの間に接続されている。
【００２６】
次に、この電圧レベルシフタ５１の動作について説明する。
入力端子ＩＮ１，ＩＮ２に供給する入力信号は、例えば、水平クロック信号または垂直クロック信号である。この様に所定周期で所定のＨｉｇｈレベルとＬｏｗレベルの信号を繰り返す入力信号が入力端子ＩＮ１，ＩＮ２へそれぞれ相補的に入力される状態を考える。
【００２７】
あるタイミングで、トランジスタＴｒ１，Ｔｒ５が非導通状態、トランジスタＴｒ２，Ｔｒ４が導通状態である状態から、入力端子ＩＮ１にＬｏｗレベル、入力端子ＩＮ２にＨｉｇｈレベルの入力信号を供給すると、トランジスタＴｒ３は非導通状態、トランジスタＴｒ６は導通状態にある。また、この状態では、ノードＮ３は接地電圧にほぼ等しい大きさの信号を出力し、ノードＮ４は電源電圧にほぼ等しい大きさの信号を出力する。
【００２８】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００２９】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３のゲート−ソース間電圧Ｖgs（＝ゲート電位−ソース電位）は低くなり、ノードＮ１の電位は上昇する。ノードＮ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが高くなり、トランジスタＴｒ２は導通状態から非導通状態へと近づく。
【００３０】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと近づく。トランジスタＴｒ６が完全に非導通状態となるまでの間、トランジスタＴｒ６のソース−ドレイン間には電流が流れ得るため、ノードＮ２の電位は下降する。その結果、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ５は非導通状態から導通状態へと近づく。
【００３１】
トランジスタＴｒ５が導通状態に近づくと、ノードＮ４の電位は下降する。これにより、トランジスタＴｒ１のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ１は非導通状態から導通状態へと近づく。
【００３２】
上記の通り、トランジスタＴｒ２は非導通状態に近づいているので、トランジスタＴｒ１が導通状態に近づくと、ノードＮ３の電位は上昇する。これにより、トランジスタＴｒ４のゲート−ソース間電圧Ｖgsは上昇し、トランジスタＴｒ４は導通状態から非導通状態へと近づく。
【００３３】
トランジスタＴｒ４が非導通状態へと近づくとノードＮ４の電位はさらに下降し、トランジスタＴｒ１の非導通状態から導通状態への変化が促進される。トランジスタＴｒ１の非導通状態から導通状態への変化が進むとノードＮ３の電位はさらに上昇し、トランジスタＴｒ４の導通状態から非導通状態への変化が促進される。このようにして、最終的には、トランジスタＴｒ１はほぼ完全に導通状態となり、トランジスタＴｒ４はほぼ完全に非導通状態となる。
【００３４】
ところで、端子ＩＮ１及び端子ＩＮ２への入力信号の切り替えに伴ってトランジスタＴｒ４が導通状態から非導通状態へと変化すると、トランジスタＴｒ５のソース電位が低下する。そのため、キャパシタＣ２及びトランジスタＴｒ６を設けない場合、ノードＮ４から出力する出力信号電圧を十分に低い値とすることができないか、或いは、端子ＩＮ２に入力するＬｏｗレベルの入力信号をより低い電圧にする必要がある。
【００３５】
例えば、端子ＩＮ２に入力するＬｏｗレベルの入力信号電圧ＶinLがトランジスタＴｒ５の閾値電圧Ｖth（Ｖthは負の値）よりも高い場合、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは閾値電圧Ｖthと等しくなるまで変化し、その値で一定となる。この場合、ノードＮ４から出力する出力信号の大きさは、Ｌｏｗレベルの入力信号ＶinLと閾値電圧Ｖthとの差ＶinL−Ｖth（＞０）となる。すなわち、ノードＮ４から出力する出力信号を接地端子ＧＮＤから供給する接地電圧と等しくすることができない。ノードＮ４から出力する出力信号を接地端子ＧＮＤから供給する接地電圧と等しくするためには、Ｌｏｗレベルの入力信号をより低い電圧にしなければならない。
【００３６】
これに対し、キャパシタＣ２及びトランジスタＴｒ６を設けた図２の構造では、端子ＩＮ２に入力する信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ５のゲート電位はＬｏｗレベルの信号電位とほぼ等しくなるのに加え、トランジスタＴｒ６は導通状態から非導通状態へと近づく。そのため、キャパシタＣ２による容量カップリングの効果で、端子ＩＮ２から切り離されたノードＮ２はトランジスタＴｒ５のソース電位の低下に伴い、更に電位を下げることが可能となり、トランジスタＴｒ５のゲート電位も低下する。すなわち、トランジスタＴｒ５のソース電位が低下しても、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは十分に低い値に維持される。したがって、Ｌｏｗレベルの入力信号をより低い電圧にすることなく、ノードＮ４から出力する出力信号を接地端子ＧＮＤから供給する接地電圧とほぼ等しくすることができる。
【００３７】
また、ノードＮ３から出力する出力信号は、電源端子ＶＤＤから供給する電源電圧と等しくすることができる。すなわち、トランジスタＴｒ３は、端子ＩＮ１及び端子ＩＮ２への入力信号の切り替えに伴って、非導通状態から導通状態へと変化する。そのため、トランジスタＴｒ２のゲートはＨｉｇｈレベルの信号と同電位となり、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsは十分に高くなる。したがって、トランジスタＴｒ２は最終的には非導通状態となる。このようにして、ノードＮ３からは、最終的には、電源電圧にほぼ等しい大きさの出力信号が出力される。
【００３８】
以上から明らかなように、図２の回路構成を採用すると、信号を効率的に増幅可能となる。なお、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替える場合は、上記と全く逆の動作により、ノードＮ３から接地電圧に等しい大きさの出力信号を出力し且つノードＮ４から電源電圧に等しい大きさの出力信号を出力することができる。
【００３９】
ノードＮ３，Ｎ４から出力された相補的な出力信号は、次いで、バッファ回路５４に供給される。バッファ回路４では、それら信号からシフトレジスタに供給すべき出力信号を以下のように生成する。
【００４０】
ノードＮ３が電源電圧に等しい大きさの出力信号を出力し且つノードＮ４が接地電圧に等しい大きさの出力信号を出力する場合、トランジスタＴｒ９，Ｔｒ１１のゲート−ソース間電圧Ｖgsは十分に低くなり、トランジスタＴｒ９，Ｔｒ１１は導通状態となる。その結果、トランジスタＴｒ１０のゲート−ソース間電圧Ｖgsは閾値電圧Ｖthよりも高くなり、トランジスタＴｒ１０は非導通状態となる。したがって、出力端子ＯＵＴから出力される出力信号の大きさは、電源端子ＶＤＤが供給する電源電圧と等しくなる。
【００４１】
ノードＮ３が接地電圧に等しい大きさの出力信号を出力し且つノードＮ４が電源電圧に等しい大きさの出力信号を出力する場合、トランジスタＴｒ９のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ９は非導通状態へと近づく。また、トランジスタＴｒ１１のゲート−ソース間電圧Ｖgsが高くなるとともに、トランジスタＴｒ１０のゲート電位は下降する。この過程で、トランジスタＴｒ１０のソース電位は低下するが、それに伴い、トランジスタＴｒ１０のゲート電位も低下する。すなわち、トランジスタＴｒ１０のソース電位が低下しても、トランジスタＴｒ１０のゲート−ソース間電圧Ｖgsは十分に低い値に維持される。したがって、トランジスタＴｒ１０はほぼ完全な導通状態となり、出力端子ＯＵＴから出力される出力信号の大きさは、接地端子ＧＮＤから供給する接地電圧と等しくなる。
【００４２】
図３は、図２の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ３），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ３，端子ＯＵＴの電圧を示している。なお、図３に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとした場合に得られたものである。図３に示すように、図２の回路によると、信号を効率的に増幅可能である。
【００４３】
また、上記ノードＮ１，Ｎ２はそれぞれＴｒ２、Ｔｒ５を導通状態へ移行させる際において入力端子から切り離され、出力端子であるＮ３，Ｎ４との容量カップリングにて動作するため、出力端子であるＮ３，Ｎ４の変化と、Ｔｒ２，Ｔｒ５のゲート端子であるＮ１，Ｎ２は、お互いに変化を加速する関係になる。そのため、単一の導電型のＴＦＴで電圧レベルシフタを構成した場合であっても、従来と比べ高速動作を行うことができる。そして、この電圧レベルシフタを画素回路と同時にガラス基板上に一体形成することが可能となり、表示タイミングの良好な表示装置を達成することが可能となる。
【００４４】
また、信号のＨｉｇｈ／Ｌｏｗが切り替わる瞬間以外には、電源−ＧＮＤ間に電流を流さないため、駆動回路からの発熱を抑制することができ、ＥＬ素子の熱劣化を防止することが可能となる。また、本発明は有機ＥＬ表示装置への適用に限定されず、アクティブマトリクス型表示装置全般に適用することができ、例えば液晶表示装置へ適用した場合には、液晶層への影響を防止することができる。
【００４５】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る電圧レベルシフタを示す回路図である。なお、図４には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図４に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００４６】
図４に示す回路は、トランジスタＴｒ２のドレインが第２電源端子ＧＮＤではなく入力端子ＩＮ１に接続されるとともに、トランジスタＴｒ５のドレインが第２電源端子ＧＮＤではなく入力端子ＩＮ２に接続されていること以外は図２に示す回路と同様である。
【００４７】
図４に示す構造を採用すると、以下に説明するように、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００４８】
まず、あるタイミングでトランジスタＴｒ１，Ｔｒ５が非導通状態、トランジスタＴｒ２，Ｔｒ４が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６は導通状態にある。また、この状態では、ノードＮ３はＬｏｗレベルの入力信号にほぼ等しい大きさの信号を出力し、ノードＮ４は電源端子ＶＤＤから供給される電源電圧にほぼ等しい大きさの信号を出力する。
【００４９】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００５０】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３のゲート−ソース間電圧Ｖgsは低くなり、ノードＮ１の電位は上昇する。ノードＮ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが高くなり、トランジスタＴｒ２は導通状態から非導通状態へと近づく。ここで、図４の回路ではトランジスタＴｒ２のドレインは入力端子ＩＮ１に接続されているので、トランジスタＴｒ２は導通状態から非導通状態へと変化する過程において、トランジスタＴｒ２のソース−ドレイン間電圧（＝ソース電位−ドレイン電位）は図２の回路に比べてより低くなる。したがって、図４に示す回路によると、図２の回路に比べ、トランジスタＴｒ２の導通状態から非導通状態への変化がより速やかに進行する。
【００５１】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと近づく。トランジスタＴｒ６が完全に非導通状態となるまでの間、トランジスタＴｒ６のソース−ドレイン間には電流が流れ得るため、ノードＮ２の電位は下降する。その結果、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ５は非導通状態から導通状態へと近づく。ここで、図４の回路ではトランジスタＴｒ５のドレインは入力端子ＩＮ２に接続されているので、入力端子ＩＮ２におけるＬｏｗレベルの入力信号が電源端子ＧＮＤから供給される接地電位よりも小さければ、トランジスタＴｒ５が非導通状態から導通状態へと変化する過程において、トランジスタＴｒ５のソース−ドレイン間電圧（＝ソース電位−ドレイン電位）は図２の回路に比べてより高くなる。したがって、図４に示す回路によると、図２の回路に比べ、トランジスタＴｒ５の非導通状態から導通状態への変化をより速やかに進行させることができる。
【００５２】
このように、図４に示す回路によると、図２に示す回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うトランジスタＴｒ２，Ｔｒ５の非導通状態と導通状態との間の変化がより速やかに進行し得る。そのため、トランジスタＴｒ１，Ｔｒ４の非導通状態と導通状態との間の変化もより速やかに進行し得る。したがって、本実施形態によると、第１の実施形態で説明した効果が得られるのに加え、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００５３】
図５は、図４の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ３），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ３，端子ＯＵＴの電圧を示している。なお、図５に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとした場合に得られたものである。
【００５４】
図５に示すように、図４の回路によると、信号を効率的に増幅可能である。また、図５及び図３から明らかなように、図４に示す回路によると、図２に示す回路に比べ、電圧Ｖ（ＩＮ）に対する電圧Ｖ（ＯＵＴ）のタイムラグを抑制することができる。
【００５５】
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る電圧レベルシフタを示す回路図である。なお、図６には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図６に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００５６】
図６に示す回路は、トランジスタＴｒ１０のドレインがトランジスタＴｒ１１のソースとノードＮ３との間に接続されていること以外は図４に示す回路と同様である。このような構造を採用すると、第１及び第２の実施形態で説明した効果が得られるのに加え、バッファ回路５４をより速やかに動作させることができる。
【００５７】
図７は、図６の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ３），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ３，端子ＯＵＴの電圧を示している。なお、図７に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとした場合に得られたものである。
【００５８】
図７に示すように、図６の回路によると、信号を効率的に増幅可能である。また、図７及び図５から明らかなように、図７に示す回路によると、図４に示す回路に比べ、電圧Ｖ（ＩＮ）に対する電圧Ｖ（ＯＵＴ）のタイムラグを抑制することができる。
【００５９】
次に、本発明の第４の実施形態について説明する。
図８は、本発明の第４の実施形態に係る電圧レベルシフタを示す回路図である。なお、図８には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図８に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００６０】
図８に示す回路は、電圧レベルシフタ５１-1に、図２に示す電圧レベルシフタ５１と同様の構成を採用している。電圧レベルシフタ５１-2は、トランジスタＴｒ３’，Ｔｒ６’のゲート及びトランジスタＴｒ２’，Ｔｒ５’のソースが電源端子ＶＳＳに接続されていること以外は電圧レベルシフタ５１-1と同様である。また、図８のバッファ回路５４は、トランジスタＴｒ１０がトランジスタＴｒ９と電源端子ＶＳＳとの間に接続されるとともに、トランジスタＴｒ１１のゲートが電源端子ＶＳＳに接続されていること以外は図２のバッファ回路５４と同様である。
【００６１】
図８の回路において、電圧レベルシフタ５１-1のノードＮ３，Ｎ４は、トランジスタＴｒ３’，Ｔｒ６’を介してトランジスタＴｒ２’，Ｔｒ５’のゲートに接続されており、電圧レベルシフタ５１-2の入力端子としての役割を果たしている。また、図８の回路において、ノードＮ３’，Ｎ４’は電圧レベルシフタ５１-2のバッファ回路５４への出力端子としての役割を果たしている。このような構造を採用すると、以下に説明するように、信号をより効率的に増幅することができる。
【００６２】
まず、或るタイミングでトランジスタＴｒ１，Ｔｒ５，Ｔｒ１’，Ｔｒ５’が非導通状態にあり且つトランジスタＴｒ２，Ｔｒ４，Ｔｒ２’，Ｔｒ４’が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ１’，Ｔｒ３’，Ｔｒ５’は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ２’，Ｔｒ４’，Ｔｒ６’は導通状態にある。
【００６３】
この状態では、ノードＮ３は接地電圧にほぼ等しい大きさの信号を出力し、ノードＮ４は電源電圧にほぼ等しい大きさの信号を出力する。また、ノードＮ３’は電源端子ＶＳＳが供給する電源電圧にほぼ等しい大きさの信号を出力し、ノードＮ４’は電源端子ＶＤＤが供給する電源電圧にほぼ等しい大きさの信号を出力する。
【００６４】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００６５】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、ノードＮ３は電源端子ＶＤＤが供給する電源電圧とほぼ等しい大きさの信号を出力する。他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、ノードＮ４は接地電圧にほぼ等しい大きさの信号を出力する。したがって、ノードＮ３’は電源端子ＶＤＤが供給する電源電圧にほぼ等しい大きさの信号を出力し、ノードＮ４’は電源端子ＶＳＳが供給する電源電圧にほぼ等しい大きさの信号を出力する。
【００６６】
このように、図８の回路において、電圧レベルシフタ５１-1は、Ｈｉｇｈレベルの入力信号をより高い値に変換するとともにＬｏｗレベルの入力信号を変換することなく電圧レベルシフタ５１-2へと出力する。すなわち、電圧レベルシフタ５１-2には、より増幅された入力信号が供給される。したがって、図２に示す回路に比べ、より増幅された出力信号をバッファ回路５４に対して供給することができ、より大きな増幅効果を得ることができる。
【００６７】
また、図８の回路では、電圧レベルシフタ５１-1の出力端子としてノードＮ３，Ｎ４を利用しているため、電圧レベルシフタ５１-1が出力する信号は閾値の影響を受け難い。したがって、図８の回路では、安定な動作が可能である。
【００６８】
次に、本発明の第５の実施形態について説明する。
図９は、本発明の第５の実施形態に係る電圧レベルシフタを示す回路図である。なお、図９には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図９に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００６９】
図９に示す回路は、電圧レベルシフタ５１-1に、図２に示す電圧レベルシフタ５１と同様の構成を採用している。電圧レベルシフタ５１-2は、トランジスタＴｒ３’，Ｔｒ６’のゲート及びトランジスタＴｒ２’，Ｔｒ５’のソースが電源端子ＶＳＳに接続されていること以外は電圧レベルシフタ５１-1と同様である。また、図９のバッファ回路５４は、トランジスタＴｒ１０がトランジスタＴｒ９と電源端子ＶＳＳとの間に接続されるとともに、トランジスタＴｒ１１のゲートが電源端子ＶＳＳに接続されていること以外は図２のバッファ回路５４と同様である。
【００７０】
図９の回路において、電圧レベルシフタ５１-1のノードＮ１，Ｎ２は、トランジスタＴｒ３’，Ｔｒ６’を介してトランジスタＴｒ２’，Ｔｒ５’のゲートに接続されており、電圧レベルシフタ５１-2の入力端子としての役割を果たしている。また、図９の回路において、ノードＮ３’，Ｎ４’は電圧レベルシフタ５１-2のバッファ回路５４への出力端子としての役割を果たしている。このような構造を採用すると、以下に説明するように、信号をより効率的に増幅することができる。
【００７１】
まず、或るタイミングでトランジスタＴｒ１，Ｔｒ５，Ｔｒ１’，Ｔｒ５’が非導通状態にあり且つトランジスタＴｒ２，Ｔｒ４，Ｔｒ２’，Ｔｒ４’が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ１’，Ｔｒ３’，Ｔｒ５’は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ２’，Ｔｒ４’，Ｔｒ６’は導通状態にある。
【００７２】
この状態では、ノードＮ１はＨｉｇｈレベルの入力信号と電源端子ＶＤＤから供給される電源電圧との差にほぼ等しい大きさの信号（負の値）を出力し、ノードＮ２はＨｉｇｈレベルの入力信号と等しい大きさの信号を出力する。また、ノードＮ３’は電源端子ＶＳＳが供給する電源電圧にほぼ等しい大きさの信号を出力し、ノードＮ４’は電源端子ＶＤＤが供給する電源電圧にほぼ等しい大きさの信号を出力する。
【００７３】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００７４】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３は導通状態となるため、ノードＮ１はＨｉｇｈレベルの入力信号と等しい大きさの信号を出力する。
【００７５】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと変化する。また、この際、ノードＮ４の電位も、電源端子ＧＮＤが供給する接地電圧から電源端子ＶＤＤが供給する電源電圧にほぼ等しい値へと変化する。第１の実施形態で説明した通り、この変化の際、ノードＮ４の電位が低下するのに伴い、トランジスタＴｒ５のゲート電位も低下する。そのため、ノードＮ２は、Ｈｉｇｈレベルの入力信号と電源端子ＶＤＤから供給される電源電圧との差にほぼ等しい大きさの信号（負の値）を出力する。
【００７６】
このように、図９の回路において、電圧レベルシフタ５１-1は、Ｌｏｗレベルの入力信号をより低い値に変換するとともにＨｉｇｈレベルの入力信号を変換することなく電圧レベルシフタ５１-2へと出力する。すなわち、電圧レベルシフタ５１-2には、より増幅された入力信号が供給される。そのため、電圧レベルシフタ５１-2では、電源端子ＶＳＳの電位を接地電位よりも低くすることができる。したがって、図２に示す回路に比べ、より増幅された出力信号をバッファ回路５４に対して供給することができ、より大きな増幅効果を得ることができる。
【００７７】
図１０は、図９の回路により実施可能なレベルシフティングの一例を示すグラフである。図中、横軸は時間を示し、縦軸は電圧を示している。また、図中、参照符号Ｖ（ＩＮ），Ｖ（Ｎ１），Ｖ（Ｎ１’），Ｖ（Ｎ３’），Ｖ（ＯＵＴ）は、それぞれ、端子ＩＮ１，ノードＮ１，Ｎ１’，Ｎ３’，端子ＯＵＴの電圧を示している。なお、図１０に示すデータは、端子ＩＮ１及び端子ＩＮ２に供給するＬｏｗレベル及びＨｉｇｈレベルの入力信号をそれぞれ０Ｖ及び３Ｖとするとともに、電源端子ＶＤＤに供給する電源電圧を１０Ｖとし、電源端子ＶＳＳに供給する電源電圧を−５Ｖとした場合に得られたものである。
【００７８】
図１０に示すように、図９の回路によると、信号を効率的に増幅可能である。また、図１０及び図３から明らかなように、図９に示す回路によると、図２に示す回路に比べ、より大きな増幅効果を得ることができる。
【００７９】
次に、本発明の第６の実施形態について説明する。
図１１は、本発明の第６の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１１には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１１に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００８０】
図１１に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間にトランジスタＴｒ７を介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間にトランジスタＴｒ８を介在させたこと以外は図２に示す回路と同様である。
【００８１】
これに対し、図１１に示す構造を採用すると、以下に説明するように、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００８２】
まず、あるタイミングでトランジスタＴｒ１，Ｔｒ５が非導通状態、トランジスタＴｒ２，Ｔｒ４が導通状態である時に、Ｌｏｗレベルの入力信号を入力端子ＩＮ１に、Ｈｉｇｈレベルの入力信号を入力端子ＩＮ２に供給する状態を考える。この状態では、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ７は非導通状態にあり、トランジスタＴｒ２，Ｔｒ４，Ｔｒ６，Ｔｒ８は導通状態にある。また、この状態では、ノードＮ３は電源端子ＧＮＤから供給される接地電圧にほぼ等しい大きさの信号を出力し、ノードＮ４は電源端子ＶＤＤから供給される電源電圧にほぼ等しい大きさの信号を出力する。
【００８３】
次に、この状態から、入力端子ＩＮ１に供給する入力信号をＨｉｇｈレベルに切り替えるとともに、入力端子ＩＮ２に供給する入力信号をＬｏｗレベルに切り替える場合を考える。
【００８４】
入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えると、トランジスタＴｒ３のゲート−ソース間電圧Ｖgsは低くなり、ノードＮ１の電位は上昇する。ノードＮ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間電圧Ｖgsが高くなり、トランジスタＴｒ２は導通状態から非導通状態へと近づく。
【００８５】
他方、入力端子ＩＮ２に供給する入力信号をＨｉｇｈレベルからＬｏｗレベルに切り替えると、トランジスタＴｒ６のゲート−ソース間電圧Ｖgsは高くなり、トランジスタＴｒ６は導通状態から非導通状態へと近づく。トランジスタＴｒ６が完全に非導通状態となるまでの間、トランジスタＴｒ６のソース−ドレイン間には電流が流れ得るため、ノードＮ２の電位は下降する。その結果、トランジスタＴｒ５のゲート−ソース間電圧Ｖgsは下降し、トランジスタＴｒ５は非導通状態から導通状態へと近づく。ここで、図１１の回路ではトランジスタＴｒ８のゲートは入力端子ＩＮ１に接続されているので、入力端子ＩＮ１に供給する入力信号をＬｏｗレベルからＨｉｇｈレベルに切り替えるのに伴い、ノードＮ４と電源端子ＶＤＤとの間は速やかに非導通状態となる。したがって、図１１に示す回路によると、図２の回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うノードＮ４における電位の変化をより速やかに生じさせることができる。
【００８６】
また、ノードＮ４における電位の変化が速やかに生じると、トランジスタＴｒ１の非導通状態から導通状態への変化も速やかに生じる。加えて、トランジスタＴｒ７の非導通状態から導通状態への変化は極めて速やかに生じる。したがって、図１１に示す回路によると、図２の回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うノードＮ３における電位の変化をより速やかに生じさせることができる。
【００８７】
このように、図１１に示す回路によると、図２に示す回路に比べ、入力端子ＩＮ１，ＩＮ２における信号レベルの切り替えに伴うノードＮ３，Ｎ４における電位の変化がより速やかに進行し得る。したがって、本実施形態によると、第１の実施形態で説明した効果が得られるのに加え、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をより速やかに生じさせることができる。
【００８８】
次に、本発明の第７の実施形態について説明する。
図１２は、本発明の第７の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１２には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１２に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００８９】
図１２に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間にトランジスタＴｒ７を介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間にトランジスタＴｒ８を介在させたこと以外は図４に示す回路と同様である。すなわち、図１２に示す回路は、図４に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９０】
この回路によると、第２及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせることができる。
【００９１】
次に、本発明の第８の実施形態について説明する。
図１３は、本発明の第８の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１３には、電圧レベルシフタ５１とバッファ回路５４とが描かれている。また、図１３に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００９２】
図１３に示す回路は、トランジスタＴｒ１ドレインとノードＮ３との間にトランジスタＴｒ７を介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間にトランジスタＴｒ８を介在させたこと以外は図６に示す回路と同様である。すなわち、図１３に示す回路は、図６に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９３】
この回路によると、第３及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせることができる。
【００９４】
次に、本発明の第９の実施形態について説明する。
図１４は、本発明の第９の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１４には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図１４に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００９５】
図１４に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間及びトランジスタＴｒ１’のドレインとノードＮ３’との間にトランジスタＴｒ７，Ｔｒ７’をそれぞれ介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間及びトランジスタＴｒ４’のドレインとノードＮ４’との間にトランジスタＴｒ８，Ｔｒ８’をそれぞれ介在させたこと以外は図９に示す回路と同様である。すなわち、図１４に示す回路は、図９に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９６】
この回路によると、第５及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせること、及び、より大きな増幅効果を得ることができる。
【００９７】
次に、本発明の第１０の実施形態について説明する。
図１５は、本発明の第１０の実施形態に係る電圧レベルシフタを示す回路図である。なお、図１５には、電圧レベルシフタ５１-1，５１-2とバッファ回路５４とが描かれている。また、図１５に示す回路構成は、図１に示す表示装置１のドライバ５ａ，５ｂの少なくとも一方で採用可能である。
【００９８】
図１５に示す回路は、トランジスタＴｒ１のドレインとノードＮ３との間及びトランジスタＴｒ１’のドレインとノードＮ３’との間にトランジスタＴｒ７，Ｔｒ７’をそれぞれ介在させるとともに、トランジスタＴｒ４のドレインとノードＮ４との間及びトランジスタＴｒ４’のドレインとノードＮ４’との間にトランジスタＴｒ８，Ｔｒ８’をそれぞれ介在させたこと以外は図８に示す回路と同様である。すなわち、図１５に示す回路は、図８に示す回路に図１１に示す回路構成の一部を採用したものに相当している。
【００９９】
この回路によると、第４及び第６の実施形態で説明した効果の双方を得ることができる。すなわち、本実施形態によると、入力端子ＩＮ１，ＩＮ２における信号レベルの反転に伴う出力端子ＯＵＴにおける信号レベルの反転をさらに速やかに生じさせること、及び、より大きな増幅効果を得ることができ、より安定な動作が可能である。
【０１００】
以上説明したように、第１乃至第１０の実施形態によれば、電圧レベルシフタをｐチャネルトランジスタで構成した場合でも十分なオン電流をとることが可能となる。
【０１０１】
上記の第１乃至第１０の実施形態は、表示装置１が有機ＥＬ表示装置である場合を例に説明したが、表示装置１は液晶表示装置などの他の表示装置であってもよい。また、第１乃至第１０の実施形態では、各トランジスタをｐチャネルトランジスタとしたが、それらトランジスタはｎチャネルトランジスタであってもよい。すなわち、各トランジスタが同一の導電型のトランジスタで構成されていればよい。さらに、第１乃至第１０の実施形態では、シフトレジスタに供給すべき信号を生成するために電圧レベルシフタの一対の出力端子から出力される信号の双方を利用したが、それら出力端子の一方から出力される信号のみを利用してもよい。
【０１０２】
【発明の効果】
以上説明したように、本発明によると、同一導電型のトランジスタによって構成され且つ信号を効率的に増幅可能な電圧レベルシフタ及びそれを用いた表示装置が提供される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置を概略的に示すブロック図。
【図２】本発明の第１の実施形態に係る電圧レベルシフタを示す回路図。
【図３】図２の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図４】本発明の第２の実施形態に係る電圧レベルシフタを示す回路図。
【図５】図４の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図６】本発明の第３の実施形態に係る電圧レベルシフタを示す回路図。
【図７】図６の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図８】本発明の第４の実施形態に係る電圧レベルシフタを示す回路図。
【図９】本発明の第５の実施形態に係る電圧レベルシフタを示す回路図。
【図１０】図９の回路により実施可能なレベルシフティングの一例を示すグラフ。
【図１１】本発明の第６の実施形態に係る電圧レベルシフタを示す回路図。
【図１２】本発明の第７の実施形態に係る電圧レベルシフタを示す回路図。
【図１３】本発明の第８の実施形態に係る電圧レベルシフタを示す回路図。
【図１４】本発明の第９の実施形態に係る電圧レベルシフタを示す回路図。
【図１５】本発明の第１０の実施形態に係る電圧レベルシフタを示す回路図。
【符号の説明】
１…表示装置； ２…基板； ３…画素； ４…表示領域； ５ａ…走査信号線ドライバ； ５ｂ…映像信号線ドライバ； ６…走査信号線； ７…映像信号線； ８…電源配線； ３１…表示素子； ５０ａ…垂直シフトレジスタ； ５０ｂ…水平シフトレジスタ； ５１，５１ａ，５１ｂ，５１-1，５１-2…電圧レベルシフタ； ５２…映像信号バス； ５３…アナログスイッチ； ５４…バッファ回路； Ｓｗ…選択用スイッチ； Ｔｒ，Ｔｒ１〜Ｔｒ１１，Ｔｒ１’〜Ｔｒ８’…トランジスタ； Ｃ，Ｃ１〜Ｃ３，Ｃ１’，Ｃ２’…キャパシタ Ｎ１〜Ｎ４，Ｎ１’〜Ｎ４’…ノード； ＩＮ１，ＩＮ２…入力端子； ＯＵＴ…出力端子； ＶＤＤ…電源端子； ＧＮＤ…電源端子； ＶＳＳ…電源端子
Claims (6)
- 第１電源端子に対して直列に順次接続された第１及び第２トランジスタと、第１入力信号が供給される第１入力端子と前記第２トランジスタの制御端子との間に接続され且つ制御端子が第２電源端子に接続された第３トランジスタと、前記第２トランジスタの前記第１トランジスタに接続された第１端子と前記第２トランジスタの前記制御端子との間に接続された第１キャパシタと、前記第１電源端子に対して直列に順次接続された第４及び第５トランジスタと、前記第１入力信号に対して相補的な第２入力信号が供給される第２入力端子と前記第５トランジスタの制御端子との間に接続され且つ制御端子が前記第２電源端子に接続された第６トランジスタと、前記第５トランジスタの前記第４トランジスタに接続された第２端子と前記第５トランジスタの前記制御端子との間に接続された第２キャパシタとを具備し、前記第１乃至第６トランジスタは導電型が互いに等しく、前記第１端子は前記第４トランジスタの制御端子に接続され、前記第２端子は前記第１トランジスタの制御端子に接続されたことを特徴とする電圧レベルシフタ。
- 前記第１及び第２トランジスタは前記第１電源端子と前記第２電源端子との間で直列に接続され、前記第４及び第５トランジスタは前記第１電源端子と前記第２電源端子との間で直列に接続されたことを特徴とする請求項１に記載の電圧レベルシフタ。
- 前記第１及び第２トランジスタは前記第１電源端子と前記第１入力端子との間で直列に接続され、前記第４及び第５トランジスタは前記第１電源端子と前記第２入力端子との間で直列に接続されたことを特徴とする請求項１に記載の電圧レベルシフタ。
- 前記第１端子と前記第１トランジスタの前記第２トランジスタ側の端子との間に接続されるとともに制御端子が前記第２入力端子に接続された第７トランジスタと、前記第２端子と前記第４トランジスタの前記第５トランジスタ側の端子との間に接続されるとともに制御端子が前記第１入力端子に接続された第８トランジスタとをさらに具備し、前記第７及び第８トランジスタの導電型は前記第１乃至第６トランジスタの導電型に等しいことを特徴とする請求項１乃至請求項３の何れか１項に記載の電圧レベルシフタ。
- 前記第１及び第２端子の少なくとも一方を出力端子としたことを特徴とする請求項１乃至請求項４の何れか１項に記載の電圧レベルシフタ。
- 基板と、
前記基板上に設けられ且つ請求項１乃至請求項５の何れか１項に記載の電圧レベルシフタを備えた駆動回路と、
前記基板上でマトリクス状に配列するとともに前記駆動回路によって駆動される複数の画素とを具備したことを特徴とする表示装置。
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