[go: up one dir, main page]

KR101230313B1 - 레벨 시프터 및 그의 구동 방법 - Google Patents

레벨 시프터 및 그의 구동 방법 Download PDF

Info

Publication number
KR101230313B1
KR101230313B1 KR1020060062865A KR20060062865A KR101230313B1 KR 101230313 B1 KR101230313 B1 KR 101230313B1 KR 1020060062865 A KR1020060062865 A KR 1020060062865A KR 20060062865 A KR20060062865 A KR 20060062865A KR 101230313 B1 KR101230313 B1 KR 101230313B1
Authority
KR
South Korea
Prior art keywords
voltage
input signal
signal
output
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020060062865A
Other languages
English (en)
Other versions
KR20080004181A (ko
Inventor
한민구
남우진
이재훈
박기찬
Original Assignee
재단법인서울대학교산학협력재단
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인서울대학교산학협력재단, 삼성디스플레이 주식회사 filed Critical 재단법인서울대학교산학협력재단
Priority to KR1020060062865A priority Critical patent/KR101230313B1/ko
Priority to US11/771,138 priority patent/US7586358B2/en
Publication of KR20080004181A publication Critical patent/KR20080004181A/ko
Application granted granted Critical
Publication of KR101230313B1 publication Critical patent/KR101230313B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 레벨 시프터에 대한 것으로서, 이 장치는 주기 신호인 제1 입력 신호 및 그 반전인 제2 입력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 높은 전압을 가지는 제1 출력 신호 및 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 낮은 전압을 가지는 제2 출력 신호를 생성하는 레벨 변환부, 그리고 상기 제1 출력 신호 및 상기 제2 출력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 진폭보다 큰 진폭을 가지는 제3 출력 신호를 생성하는 증폭부를 포함한다. 따라서 입력 신호에 대하여 같은 위상을 가지면서도 그 진폭이 입력 신호보다 큰 출력 신호를 얻을 수 있다.
레벨 시프터, 액정 표시 장치, 트랜지스터

Description

레벨 시프터 및 그의 구동 방법{LEVEL SHIFTER and DRIVING MATHOD thereof}
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 유기 발광 표시 장치에서 한 화소의 등가 회로도이다.
도 4는 본 발명의 한 실시예에 따른 신호 제어부의 레벨 시프터의 회로도이다.
도 5는 도 4의 레벨 시프터의 동작을 나타내는 신호 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 신호 제어부의 레벨 시프터의 회로도이다.
도 7은 도 6의 레벨 시프터의 동작을 시뮬레이션한 파형도이다.
본 발명은 레벨 시프터에 관한 것이다.
표시 장치 등 전기 장치에는 입력 전압의 레벨을 구동에 필요한 레벨로 바꾸 어주는 레벨 시프터(level shifter) 등이 구비될 수 있다. 특히, 화소에 인가하는 전기 신호를 생성하는 구동부가 기판 위에 집적되어 있는 다결정 박막 트랜지스터 평판 표시 장치의 경우, 구동부를 이루는 박막 트랜지스터의 문턱 전압이 높고 전계 효과 이동도가 낮은 등의 이유 때문에 구동부의 안정적인 고속 구동을 위해서는 입력 전압보다 높은 전압을 인가할 필요가 있다.
평판 표시 장치에는 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), 유기 발광 표시 장치(organic light emitting display), 플라스마 표시 장치(plasma display panel, PDP) 등이 있다. 일반적으로 능동형 평판 표시 장치에서는 복수의 화소가 행렬 형태로 배열되며, 주어진 영상 정보에 따라 각 화소의 휘도를 제어함으로써 영상을 표시한다.
평판 표시 장치의 구동부는 신호 제어부로부터 제어 신호 및 전원 전압을 공급받아 화소에 인가할 주사 신호 또는 데이터 신호를 생성하며, 이러한 제어 신호 및 전원 전압의 레벨은 레벨 시프터를 사용하여 입력 전압의 레벨을 다양하게 변환함으로써 얻어진다.
그러나 레벨 시프터는 입력 전압을 상승시키거나 하강시키는 하나의 동작만을 하므로 입력 전압을 양방향으로 시프트 시키기 위해서는 상보적인 레벨 시프터 회로가 추가적으로 필요하다.
본 발명이 이루고자 하는 기술적 과제는 입력 신호에 대하여 넓은 진폭을 가지는 레벨 시프터를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치는 주기 신호인 제1 입력 신호 및 그 반전인 제2 입력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 높은 전압을 가지는 제1 출력 신호 및 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 낮은 전압을 가지는 제2 출력 신호를 생성하는 레벨 변환부, 그리고 상기 제1 출력 신호 및 상기 제2 출력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 진폭보다 큰 진폭을 가지는 제3 출력 신호를 생성하는 증폭부를 포함한다.
상기 제1 및 제2 출력 신호의 진폭은 상기 제1 및 제2 입력 신호의 진폭과 동일할 수 있다.
상기 제1 출력 신호의 저전압 레벨은 상기 제1 입력 신호의 저전압 레벨보다 높은 제1 전압이고, 상기 제2 출력 신호의 고전압 레벨은 상기 제1 입력 신호의 고전압 레벨보다 낮으며 상기 제1 전압보다 낮은 제2 전압일 수 있다.
상기 레벨 변환부는, 상기 제1 입력 신호 및 상기 제2 입력 신호에 기초하여 상기 제1 출력 신호를 생성하는 제1 변환부, 그리고 상기 제1 입력 신호 및 상기 제2 입력 신호에 기초하여 상기 제2 출력 신호를 생성하는 제2 변환부를 포함할 수 있다.
상기 제1 변환부는, 상기 제1 전압을 제1 출력단으로 전달하는 제1 트랜지스터, 상기 제2 입력 신호에 따라 상기 제1 트랜지스터를 턴 온 및 턴 오프시키는 제 1 축전기, 그리고 상기 제1 입력 신호에 따라 상기 제1 출력단의 전압을 상승시키는 제2 축전기를 포함하고, 상기 제2 변환부는 상기 제2 전압을 제2 출력단으로 전달하는 제2 트랜지스터, 상기 제2 입력 신호에 따라 상기 제2 트랜지스터를 턴 온 및 턴 오프시키는 제3 축전기, 그리고 상기 제1 입력 신호에 따라 상기 제2 출력단의 전압을 하강시키는 제4 축전기를 포함할 수 있다.
상기 제1 변환부는 상기 제1 출력단의 전압에 따라 상기 제1 전압을 제3 출력단으로 전달하는 제3 트랜지스터를 더 포함하고, 상기 제2 변환부는 상기 제2 출력단의 전압에 따라 상기 제2 전압을 제4 출력단으로 전달하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제2 축전기는 상기 제2 입력 신호에 따라 상기 제3 출력단의 전압을 상승시키고, 상기 제3 축전기는 상기 제2 입력 신호에 따라 상기 제4 출력단의 전압을 하강시킬 수 있다.
상기 증폭부는 상기 제1 출력 신호에 따라 제3 전압을 전달하는 제1 스위칭 트랜지스터, 그리고 상기 제2 출력 신호에 따라 제4 전압을 전달하는 제2 스위칭 트랜지스터를 포함하며, 상기 제1 및 제2 스위칭 트랜지스터는 교대로 턴 온 및 턴 오프될 수 있다.
상기 제1 및 제3 트랜지스터는 상기 제2 및 제4 트랜지스터와 서로 반대의 도전형의 트랜지스터일 수 있다.
상기 레벨 시프터는 상기 증폭부의 출력을 받는 버퍼를 더 포함할 수 있다.
상기 제1 전압이 상기 제3 전압보다 낮고, 상기 제2 전압이 상기 제4 전압보 다 높은 때, 상기 제1 및 제3 트랜지스터가 n형 트랜지스터일 수 있다.
상기 제1 전압과 상기 제3 전압이 같고, 상기 제2 전압과 상기 제4 전압과 같을 때, 상기 제1 및 제3 트랜지스터가 p형 트랜지스터일 수 있다.
본 발명의 다른 실시예에 따른 레벨 시프터는 직렬 연결되어 있으며, 제1 단자와 제2 단자를 가지는 제1 축전기 쌍, 직렬 연결되어 있으며, 제1 단자와 제2 단자를 가지는 제2 축전기 쌍, 상기 제2 축전기 쌍의 제1 단자와 연결되어 있는 제어 단자, 제1 전압과 연결되어 있는 제1 입출력 단자, 그리고 상기 제1 축전기 쌍의 제1 단자와 연결되어 있는 제2 입출력 단자를 가지는 제1 트랜지스터, 상기 제1 트랜지스터와 반대의 도전형이며, 상기 제2 축전기 쌍의 제2 단자와 연결되어 있는 제어 단자, 제2 전압과 연결되어 있는 제1 입출력 단자, 그리고 상기 제1 축전기 쌍의 제2 단자와 연결되어 있는 제2 입출력 단자를 가지는 제2 트랜지스터, 상기 제1 축전기 쌍의 제1 단자와 연결되어 있는 제어 단자, 제3 전압과 연결되어 있는 제1 입출력 단자, 그리고 제2 입출력 단자를 가지는 제3 트랜지스터, 그리고 상기 제1 축전기 쌍의 제2 단자와 연결되어 있는 제어 단자, 제4 전압과 연결되어 있는 제1 입출력 단자, 그리고 상기 제3 트랜지스터의 제2 입출력 단자와 연결되어 있는 제2 입출력 단자를 가지는 제4 트랜지스터를 포함하며, 상기 제1 축전기 쌍의 가운데 절점은 제1 입력 신호와 연결되어 있고, 상기 제2 축전기 쌍의 가운데 절점은 상기 제1 입력 신호의 반전인 제2 입력 신호와 연결되어 있다.
상기 제1 트랜지스터와 같은 도전형이며, 상기 제1 축전기 쌍의 상기 제1 단자와 연결되어 있는 제어 단자, 제1 전압과 연결되어 있는 제1 단자, 그리고 상기 제2 축전기 쌍의 상기 제2 단자와 연결되어 있는 제2 단자를 가지는 제5 트랜지스터, 그리고 상기 제2 트랜지스터와 같은 도전형이며, 상기 제1 축전기 쌍의 제2 단자와 연결되어 있는 제어 단자, 제2 전압과 연결되어 있는 제1 단자, 그리고 상기 제2 축전기 쌍의 제2 단자와 연결되어 있는 제2 단자를 가지는 제6 트랜지스터를 더 포함할 수 있다.
상기 제1 전압이 상기 제1 기준 전압보다 낮고, 상기 제2 전압이 상기 제2 기준 전압보다 높은 때, 상기 제1 및 제5 트랜지스터가 n타입 트랜지스터일 수 있다.
상기 제1 전압과 상기 제1 기준 전압이 같고, 상기 제2 전압과 상기 제2 기준 전압과 같을 때, 상기 제1 및 제5 트랜지스터가 p타입 트랜지스터일 수 있다.
본 발명에 따른 레벨 시프터의 구동 방법은 주기 신호인 제1 입력 신호 및 그 반전인 제2 입력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 높은 전압을 가지는 제1 출력 신호를 생성하는 단계, 상기 제1 입력 신호 및 상기 제2 입력 신호에 따라 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 낮은 전압을 가지는 제2 출력 신호를 생성하는 단계, 그리고 상기 제1 출력 신호 및 상기 제2 출력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 진폭보다 큰 진폭을 가지는 제3 출력 신호를 생성하는 단계를 포함한다.
상기 제1 및 제2 출력 신호의 진폭은 상기 제1 및 제2 입력 신호의 진폭과 동일할 수 있다.
상기 제1 출력 신호의 저전압 레벨은 상기 제1 입력 신호의 저전압 레벨보다 높은 제1 전압이고, 상기 제2 출력 신호의 고전압 레벨은 상기 제1 입력 신호의 고전압 레벨보다 낮으며 상기 제1 전압보다 낮은 제2 전압일 수 있다.
상기 제1 출력 신호 생성 단계는 상기 제2 입력 신호에 따라 상기 제1 전압을 제1 출력단으로 전달하는 단계, 그리고 상기 제1 입력 신호에 따라 상기 제1 출력단의 전압을 상승시키는 단계를 포함하고, 상기 제2 출력 신호 생성 단계는 상기 제2 입력 신호에 따라 상기 제2 전압을 제2 출력단으로 전달하는 단계, 그리고 상기 제1 입력 신호에 따라 상기 제2 출력단의 전압을 하강시키는 단계를 포함할 수 있다.
상기 제3 출력 신호 생성 단계는 상기 제1 출력 신호에 따라 제3 전압을 전달하는 단계, 그리고 상기 제2 출력 신호에 따라 제4 전압을 전달하는 단계를 포함하며, 상기 제3 전압 및 상기 제4 전압을 교대로 전달할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 1 및 도 2를 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(300), 이와 연결된 주사 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
표시판부(300)는 등가 회로로 볼 때 복수의 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 도 2에 도시한 액정 표시 장치의 경우 표시판부(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한다.
신호선(G1-Gn, D1-Dm)은 주사 신호를 전달하는 복수의 주사선(G1-Gn)과 데이터 신호를 전달하는 복수의 데이터선(D1-Dm)을 포함한다. 주사선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.
신호선(G1-Gn, D1-Dm)은 또한 전압을 전달하는 전압선(도시하지 않음)을 더 포함할 수 있다.
도 2 및 도 3을 참고하면, 각 화소(PX), 예를 들면 i번째(i=1, 2,…, n) 주사선(Gi)과 j번째(j=1, 2, …, m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi, Dj)에 연결된 스위칭 소자(Qs)와 이에 연결된 화소 회로를 포함한다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 주사선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 화소 회로와 연결되어 있다. 박막 트랜지스터는 다결정 규소나 비정질 규소를 포함할 수 있다.
도 2에 도시한 액정 표시 장치의 화소 회로는 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(storage capacitor)(Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.
액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.
액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시 판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 주사선과 중첩되어 이루어질 수 있다.
액정 표시 장치의 표시판부(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.
도 3에 도시한 유기 발광 표시 장치의 화소 회로는 유기 발광 다이오드(LD), 구동 트랜지스터(Qd) 및 축전기(Cst)를 포함한다.
구동 트랜지스터(Qd) 또한 삼단자 소자로서, 제어 단자, 입력 단자 및 출력 단자를 가진다. 제어 단자는 스위칭 트랜지스터(Qs)와 연결되어 있고, 입력 단자는 구동 전압(Vdd)과 연결되어 있으며, 출력 단자는 유기 발광 소자(LD)와 연결되어 있다. 이러한 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 축전기(Cst)는 스위칭 트랜지스터(Qs)를 통하여 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 전압을 충전하고 스위칭 트랜지스터(Qs)가 턴 오프된 뒤에도 이를 유지한다.
유기 발광 다이오드(LD)는 구동 트랜지스터(Qd)의 출력 단자와 연결되어 있는 애노드(anode) 및 공통 전압(Vcom)과 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(LD)는 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상 을 표시한다.
한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다.
도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비한 액정 표시 장치를 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 둘 수도 있다.
도 3에 도시한 유기 발광 표시 장치의 경우, 유기 발광 소자(LD)의 재료에 따라 기본색(primary color) 중 한 색상 또는 백색의 빛을 낸다.
다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다.
주사 구동부(400)는 표시판부(300)의 주사선(G1-Gn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 주사 신호를 주사선(G1-Gn)에 인가한다.
데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)과 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 전압으로서 데 이터선(D1-Dm)에 인가한다.
신호 제어부(600)는 주사 구동부(400) 및 데이터 구동부(500) 등을 제어한다. 신호 제어부(600)는 입력 신호의 전압 레벨을 변환하여 출력 신호를 생성하는 레벨 시프터(level shifter)(650)를 포함한다.
이러한 구동 장치(400, 500, 600, 800) 각각은 신호선(G1-Gn, D1-Dm) 및 박막 트랜지스터 스위칭 소자(Qs) 따위와 함께 표시판부(300)에 집적될 수도 있다. 이와는 달리 이들 구동 장치(400, 500, 600, 800)가 적어도 하나의 집적 회로 칩의 형태로 표시판부(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 표시판부(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 또한, 구동 장치(400, 500, 600, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.
그러면, 레벨 시프터(650)에 대하여 도 4 내지 도 6을 참고하여 상세히 설명한다.
도 4는 본 발명의 한 실시예에 따른 레벨 시프터의 회로도이다.
도 4를 참조하면, 본 실시예에 따른 레벨 시프터(650)는 신호 변환부(651), 증폭부(654) 및 버퍼(655)를 포함한다.
신호 변환부(651)는 제1 입력 신호(CLK) 및 제2 입력 신호(CLKB)를 받아 전 압 레벨을 전체적으로 양의 방향으로 상승 및 음의 방향으로 하강시키며, 대칭 구조를 가지는 제1 변환부(652) 및 제2 변환부(653)를 포함한다.
제1 변환부(652)는 하나의 트랜지스터(Q1, Q2) 및 하나의 축전기(C1, C2)를 각각 포함하는 한 쌍의 트랜지스터-축전기 조합을 포함하며, 제1 고전압(VDD1)에 기초하여 제1 입력 신호(CLK)를 상승시킨다.
트랜지스터(Q1/Q2)는 n형 트랜지스터로서, 제1 고전압(VDD1)에 연결되어 있는 입력 단자, 절점(n1/n2)에 연결되어 있는 출력 단자 및 절점(n2/n1)에 연결되어 있는 제어 단자를 가진다.
축전기(C1/C2)는 제1/제2 입력 신호(CLK/CLKB)와 절점(n1/n2) 사이에 연결되어 있다.
제1 입력 신호(CLK)와 제2 입력 신호(CLKB)는 위상이 반대일 수 있다.
제2 변환부(653)는 제1 저전압(VSS1)에 기초하여 제1 입력 신호(CLK)를 하강시키며 제1 변환부(652)와 연결되어 있다. 제2 변환부(653) 또한 하나의 트랜지스터(Q1, Q2) 및 하나의 축전기(C1, C2)를 각각 포함하는 한 쌍의 트랜지스터-축전기 조합을 포함한다.
트랜지스터(Q3/Q4)는 p형 트랜지스터로서, 제1 저전압(VSS1)에 연결되어 있는 입력 단자, 절점(n3/n4)에 연결되어 있는 출력 단자 및 절점(n4/n3)에 연결되어 있는 제어 단자를 가진다.
축전기(C3/C4)는 제1/2 입력 신호(CLK/CLKB)와 절점(n3/n4) 사이에 연결되어 있다.
증폭부(654)는 제2 고전압(VDD)과 제2 저전압(VSS) 사이에 직렬로 연결되어 있으며 반대 도전형인 2개의 트랜지스터(Q5, Q6)를 포함하며, 절점(n1, n3)의 전압을 받아 제1 입력 신호(CLK)보다 진폭이 큰 출력 신호를 생성한다.
트랜지스터(Q5)는 p형 트랜지스터로서, 제2 고전압(VDD2)과 연결되어 있는 입력 단자, 절점(n5)과 연결되어 있는 출력 단자, 그리고 절점(n1)과 연결되어 있는 제어 단자를 가진다.
트랜지스터(Q6)는 n형 트랜지스터로서, 제2 저전압(VSS2)과 연결되어 있는 입력 단자, 절점(n5)과 연결되어 있는 출력 단자, 그리고 절점(n3)과 연결되어 있는 제어 단자를 가진다.
절점(n5)의 전압이 증폭부(654)의 출력 신호가 된다.
버퍼(655)는 증폭부(654)와 연결되어 있으며 증폭부(654)의 출력을 안정하게 한다. 버퍼(655)는 도 4와 같이 2개의 트랜지스터를 포함하는 인버터 2개, 즉 트랜지스터(Q7, Q8)를 포함하는 하나의 인버터와 트랜지스터(Q9, Q10)를 포함하는 다른 하나의 인버터가 직렬 연결되어 있는 구조를 가진다. 버퍼(655)는 제2 고전압(VDD2)과 제2 저전압(VSS2)으로 바이어스 되어 있으며, 버퍼(655)의 출력단(n7)이 레벨 시프터(650)의 출력단(n7)이 된다.
그러면, 도 5를 참조하여 도 4의 레벨 시프터(650)의 동작에 대하여 살펴본다.
도 5는 도 4에 도시한 레벨 시프터의 신호 파형도의 한 예이다.
도 5를 참조하면, 제1 입력 신호(CLK)는 고전압(3V)과 저전압(0V)을 왕복하는 클록 신호이며, 제2 입력 신호(CLKB)는 제1 입력 신호(CLK)의 반전된 클록 신호이다. 또한 설명의 편의를 위하여 제1 고전압(VDD1)을 3V로, 제1 저전압(VSS1)을 0V로, 제2 고전압(VDD2)을 6V로, 제2 저전압(VSS2)을 -3V로 가정한다. 여기에서 제시한 전압 값들은 달라질 수 있다.
제1 구간(T1)에서 제1 입력 신호(CLK)가 3V에서 0V로 천이하고, 이에 따라 제2 입력 신호(CLKB)가 0V에서 3V로 천이하면, 제1 변환부(652)에서는 축전기(C2)가 절점(n2)의 전압(Vn2)을 제2 입력 신호(CLKB)의 전압 상승폭만큼 올린다. 그러면 트랜지스터(Q1)가 턴 온되어 절점(n1)에 제1 고전압(VDD1)을 전달하여 절점(n1)의 전압(Vn1)은 3V가 된다. 그리고 트랜지스터(Q2)는 게이트-소스 간 전압차가 없으므로 턴 오프되어 절점(n2)에는 축전기(C2)에 의해 상승된 전압이 설정된다.
한편, 제2 변환부(653)에서는 제1 입력 신호(CLK)가 3V에서 0V로 천이하므로 축전기(C3)는 제1 입력 신호(CLK)의 하강 폭만큼 절점(n3)의 전압(Vn3)을 끌어 내린다. 따라서 트랜지스터(Q4)가 턴 온되어 제1 저전압(VSS1)을 절점(n4)으로 전달한다. 따라서 절점(n4)의 전압(Vn4)은 0V가 된다. 이때, 트랜지스터(Q3)는 게이트-소스 간 전압차가 없으므로 턴 오프되어 절점(n3)에는 축전기(C3)에 의해 하강된 전압이 설정된다.
다음으로, 제2 구간(T2)에서 제1 입력 신호(CLK)가 0V에서 3V로 천이하고, 제2 입력 신호(CLKB)가 3V에서 0V로 천이하면, 제1 변환부(652) 및 제2 변환부(653)의 동작이 제1 구간(T1)과 반대가 된다.
따라서 제1 변환부(652)에서는, 트랜지스터(Q1)가 턴 오프되고 이에 따라 절 점(n1)의 전압(Vn1)은 축전기(C1)에 의해 제1 입력 신호(CLK)의 폭만큼 상승한 값, 즉 6V가 된다. 그러면 트랜지스터(Q2)가 턴 온되고 이에 따라 절점(n2)의 전압(Vn2)은 제1 고전압(VDD1)인 3V가 된다. 제2 변환부(653)에서는 트랜지스터(Q3)가 턴 온되므로 절점(n3)의 전압(Vn3)은 제1 저전압(VSS1)인 0V가 되고, 이에 따라 트랜지스터(Q4)가 턴 오프되므로 절점(n4)의 전압(Vn4)은 축전기(C4)에 의해 제2 입력 신호(CLKB)의 폭만큼 하강한 전압, 즉 -3V가 된다.
이와 같이 신호 변환부(651)는 절점(n1)에서 제1 입력 신호(CLK)와 같은 위상을 가지며 진폭이 동일하고 전압이 높은, 예를 들면 3V~6V를 왕복하는 신호 및 절점(n3)에서 제1 입력 신호(CLK)와 같은 위상을 가지며 진폭이 동일하고 전압이 낮은, 예를 들면 0V~-3V를 왕복하는 신호를 얻는다. 또한, 신호 변환부(651)의 절점(n2)에서 절점(n1)의 반전 신호를 얻을 수 있고 절점(n4)에서 절점(n3)의 반전 신호를 얻을 수 있다.
증폭부(654)는 2개의 트랜지스터(Q5, Q6)가 절점(n1) 및 절점(n3)의 전압(Vn1, Vn3)을 각각 공급받아 구간에 따라 선택적으로 턴 온된다.
제1 구간(T1)에서는 트랜지스터(Q5)의 제어 단자에 3V의 절점 전압(Vn1)이 인가되므로 트랜지스터(Q5)가 턴 온되고, 트랜지스터(Q6)의 소스-게이트 간 전압차가 없으므로 트랜지스터(Q6)가 턴 오프된다. 따라서 제1 구간(T1)에서는 트랜지스터(Q5)를 통하여 절점(n5)으로 제2 고전압(VDD2)이 전달된다.
제2 구간(T2)에서는 트랜지스터(Q5, Q6)가 제1 구간(T2)과 반대로 동작한다. 즉, 트랜지스터(Q5)의 소스-게이트 간 전압차가 없으므로 트랜지스터(Q5)는 턴 오 프되고, 트랜지스터(Q6)가 0V의 절점 전압(Vn3)을 받아 턴 온되어 절점(n5)으로 제2 저전압(VSS2)을 전달한다.
따라서 절점(n5)의 전압은 제1 구간(T1)에서는 6V, 제2 구간(T2)에서는 -3V가 된다. 이와 같이 증폭부(654)는 제2 입력 신호(CLKB)와 같은 위상을 가지며, 6V~-3V를 왕복하는 신호를 출력한다.
버퍼(655)의 동작을 보면, 제1 구간(T1)에서 증폭부(654)의 출력 전압이 6V이므로 트랜지스터(Q8)가 턴 온되어[트랜지스터(Q7)는 턴 오프] 제2 기준 전압(VSS2)인 -3V를 절점(n6)으로 전달하고, 이에 따라 트랜지스터(Q9)가 턴 온되어[트랜지스터(Q10)는 턴 오프] 출력단(n7)으로 제2 고전압(VDD2)인 6V를 출력한다.
제2 구간(T2)에서는 증폭부(654)의 출력 전압이 -3V이므로 트랜지스터(Q7)가 턴 온되어[트랜지스터(Q8)는 턴 오프] 제1 기준 전압(VDD2)을 절점으로 전달하고, 이에 따라 트랜지스터(Q10)가 턴 온되어[트랜지스터(Q9)는 턴 오프] 출력단(n7)으로 제2 저전압(VSS2)인 -3V를 출력한다.
따라서 레벨 시프터(650)의 출력 신호는 제2 입력 신호(CLKB)와 같은 위상을 가지며, 6V에서 -3V 사이를 왕복한다.
이러한 레벨 시프터(650)는 제1 입력 신호(CLK)와 같은 위상을 가지는 출력 신호를 얻기 위해서는 절점(n6)의 전압을 출력 신호로 할 수도 있으며(이때 후단의 인버터를 제거할 수도 있다.), 안정된 신호를 얻기 위해 후단의 인버터 뒤에 다른 인버터를 추가할 수도 있다.
한편, 제1 및 제2 입력 신호(CLK, CLKB)가 인가되기 전에는 절점(n1, n2)에 임의의 전압이 설정되어 있으므로 제1 및 제2 입력 신호(CLK, CLKB)가 인가되기 시작하면, 소정의 시간 동안 비정상 상태를 가진다. 즉, 제1 구간(T1)에서 제2 입력 신호(CLKB)가 3V로 천이하여 절점(n2)의 전압(Vn2)이 상승되더라도 그 상승 전압이 6V보다 낮을 수 있으며, 이에 따라 트랜지스터(Q1)가 절점(n1)으로 약한 전류를 흘린다. 따라서 절점(n1)은 제1 고전압(VDD1) 보다 낮은 전압이 설정된다. 다음으로 제2 구간(T2)이 시작되면, 축전기(C1)는 절점(n1)의 전압(Vn1)을 3V 상승시키고, 트랜지스터(Q2)가 약하게 턴 온되어 절점(n2)으로 약한 전류를 흘려 절점(n2)의 전압(Vn2)을 상승시킨다. 따라서 절점(n1/n2)의 전압은 시간이 지남에 따라 임의의 전압에서 상승을 반복하면서 3V~6V의 정상 상태를 갖고, 절점(n3/n4)의 전압은 시간이 지남에 따라 임의의 전압에서 하강을 반복하면서 0V~-3V의 정상 상태를 갖는다. 그러나 이러한 비정상 상태는 단시간 동안 이루어지므로 무시할 수 있다.
이와 같이 본 발명의 한 실시예에 따른 레벨 시프터(650)는 입력 신호(CLK, CLKB)에 대하여 그 전압 값뿐만 아니라 진폭을 증가시킨 출력 신호(Vn7)를 생성함으로써 별도의 상보적인 회로 없이 양 방향 및 음 방향으로 시프트 된 신호를 얻을 수 있다.
도 6 및 도 7을 참조하여 본 발명의 다른 실시예에 따른 레벨 시프터에 대하여 상세하게 설명한다.
도 6은 본 발명의 다른 실시예에 따른 레벨 시프터의 회로도이고, 도 7은 도 6의 레벨 시프터의 동작을 나타내는 시뮬레이션 파형도이다.
도 6을 참조하면, 다른 실시예에 따른 레벨 시프터는 도 3과 같이 신호 변환 부(656), 증폭부(657) 및 버퍼(658)를 포함한다.
도 6의 레벨 시프터(650)는 도 3과 그 회로 구조가 거의 동일하다. 즉, 신호 변환부(656), 증폭부(657) 및 버퍼(658)를 포함한다.
그러나 도 3에 도시한 레벨 시프터(650)와 비교할 때, 신호 변환부(656)에 있는 트랜지스터(P1-P4)의 도전형이 서로 반대이고 제1 입력 신호(CLK)와 입력 지점과 제2 입력 신호(CLKB)의 입력 지점 또한 서로 바뀌어 있다. 또한, 신호 변환부(656)에 인가되는 고전압(VDD1) 및 저전압(VSS1)이 증폭부(657) 및 버퍼(658)에 인가되는 고전압(VDD2) 및 저전압(VSS2)과 각각 동일하며 이를 각각 VDD3, VSS3로 나타내었다.
이와 같은 레벨 시프터(650)는 도 3의 레벨 시프터(650)와 대응하게 동작한다. 즉, 제1 입력 신호(CLKB)가 3V에서 0V로 천이하고, 제2 입력 신호(CLK)가 0V에서 3V로 천이할 때, 절점(n1)으로 3V를 출력하고, 절점(n3)으로 -3V를 출력한다. 또한 제1 입력 신호(CLKB)가 0V에서 3V로 천이하고, 제2 입력 신호(CLK)가 3V에서 0V로 천이할 때에는 절점(n1)으로 6V를 출력하고, 절점(n3)으로 0V를 출력한다.
따라서 도 7과 같이 증폭부(657)는 절점(n1, n3)의 전압에 따라 제2 입력 신호(CLK)와 같은 위상의 6V~-3V를 왕복하는 신호를 출력하며, 버퍼(658)는 증폭부(657)의 출력을 안정화하여 레벨 시프터(650)의 출력 신호로 출력한다.
따라서 레벨 시프터(650)에 복수개의 직류 전압을 인가하지 않고, 출력 신호의 왕복 전압 값만을 인가함으로써 입력 신호에 대하여 같은 위상을 가지면서도 그 진폭이 입력 신호보다 큰 출력 신호를 얻을 수 있다.
그러면 이러한 표시 장치의 동작에 대하여 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 표시판부(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 주사 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.
데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 아날로그 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 아날로그 데이터 전압의 전압 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 전압으로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
주사 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 주사선(G1-Gn)에 인가하여 이 주사선(G1-Gn)에 연결된 스위칭 소자(Qs)를 턴 온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 전압이 턴 온된 스위칭 소자(Qs)를 통하여 해당 화소(PX)에 인가된다.
도 2에 도시한 액정 표시 장치의 경우, 화소(PX)에 인가된 데이터 전압의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타나며, 이를 통해 화소(PX)는 영상 신호(DAT)의 계조가 나타내는 휘도를 표시한다.
도 3에 도시한 유기 발광 표시 장치의 경우, 화소(PX)의 구동 트랜지스터(Qd)는 턴 온된 스위칭 트랜지스터(Qs)를 통하여 해당 데이터 전압을 인가 받는 다. 각각의 구동 트랜지스터(Qd)는 인가된 데이터 전압에 상응하는 구동 전류(ILD)를 유기 발광 소자(LD)로 출력한다. 이에 따라 유기 발광 소자(LD)는 구동 전류(ILD)에 상응하는 크기의 빛을 발광한다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 주사선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 화소(PX)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다.
도 2에 도시한 액정 표시 장치의 경우, 한 프레임이 끝나고 다음 프레임이 시작되면 각 화소(PX)에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).
본 발명의 실시예에 따른 레벨 시프터(650)는 액정 표시 장치 및 유기 발광 표시 장치뿐 아니라 다른 평판 표시 장치나 전기 장치에도 용이하게 적용될 수 있다.
이와 같이, 본 발명에 의하면 입력 신호에 대하여 같은 위상을 가지면서도 그 진폭이 입력 신호보다 큰 출력 신호를 얻을 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (21)

  1. 주기 신호인 제1 입력 신호 및 그 반전인 제2 입력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 높은 전압을 가지는 제1 출력 신호 및 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 낮은 전압을 가지는 제2 출력 신호를 생성하는 레벨 변환부, 그리고
    상기 제1 출력 신호 및 상기 제2 출력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 진폭보다 큰 진폭을 가지는 제3 출력 신호를 생성하는 증폭부
    를 포함하고,
    상기 제1 및 제2 출력 신호의 진폭은 상기 제1 및 제2 입력 신호의 진폭과 동일하고,
    상기 제1 출력 신호의 저전압 레벨은 상기 제1 입력 신호의 저전압 레벨보다 높은 제1 전압이고,
    상기 제2 출력 신호의 고전압 레벨은 상기 제1 입력 신호의 고전압 레벨보다 낮으며 상기 제1 전압보다 낮은 제2 전압이고,
    상기 증폭부는 상기 제1 출력 신호에 따라 제3 전압을 전달하는 제1 스위칭 트랜지스터, 그리고 상기 제2 출력 신호에 따라 제4 전압을 전달하는 제2 스위칭 트랜지스터를 포함하며,
    상기 제1 및 제2 스위칭 트랜지스터는 교대로 턴 온 및 턴 오프되는
    레벨 시프터.
  2. 삭제
  3. 삭제
  4. 제1항에서,
    상기 레벨 변환부는,
    상기 제1 입력 신호 및 상기 제2 입력 신호에 기초하여 상기 제1 출력 신호를 생성하는 제1 변환부, 그리고
    상기 제1 입력 신호 및 상기 제2 입력 신호에 기초하여 상기 제2 출력 신호를 생성하는 제2 변환부
    를 포함하는
    레벨 시프터.
  5. 제4항에서,
    상기 제1 변환부는,
    상기 제1 전압을 제1 출력단으로 전달하는 제1 트랜지스터,
    상기 제2 입력 신호에 따라 상기 제1 트랜지스터를 턴 온 및 턴 오프시키는 제1 축전기, 그리고
    상기 제1 입력 신호에 따라 상기 제1 출력단의 전압을 상승시키는 제2 축전기
    를 포함하고,
    상기 제2 변환부는
    상기 제2 전압을 제2 출력단으로 전달하는 제2 트랜지스터,
    상기 제2 입력 신호에 따라 상기 제2 트랜지스터를 턴 온 및 턴 오프시키는 제3 축전기, 그리고
    상기 제1 입력 신호에 따라 상기 제2 출력단의 전압을 하강시키는 제4 축전기
    를 포함하는
    레벨 시프터.
  6. 제5항에서,
    상기 제1 변환부는 상기 제1 출력단의 전압에 따라 상기 제1 전압을 제3 출력단으로 전달하는 제3 트랜지스터를 더 포함하고,
    상기 제2 변환부는 상기 제2 출력단의 전압에 따라 상기 제2 전압을 제4 출력단으로 전달하는 제4 트랜지스터를 더 포함하는
    레벨 시프터.
  7. 제6항에서,
    상기 제2 축전기는 상기 제2 입력 신호에 따라 상기 제3 출력단의 전압을 상승시키고,
    상기 제3 축전기는 상기 제2 입력 신호에 따라 상기 제4 출력단의 전압을 하강시키는
    레벨 시프터.
  8. 삭제
  9. 제6항에서,
    상기 제1 및 제3 트랜지스터는 상기 제2 및 제4 트랜지스터와 서로 반대 도전형의 트랜지스터인 레벨 시프터.
  10. 제9항에서,
    상기 레벨 시프터는
    상기 증폭부의 출력을 받는 버퍼를 더 포함하는 레벨 시프터.
  11. 제10항에서,
    상기 제1 전압이 상기 제3 전압보다 낮고, 상기 제2 전압이 상기 제4 전압보다 높은 때, 상기 제1 및 제3 트랜지스터가 n형 트랜지스터인 레벨 시프터.
  12. 제10항에서,
    상기 제1 전압과 상기 제3 전압이 같고, 상기 제2 전압과 상기 제4 전압과 같을 때, 상기 제1 및 제3 트랜지스터가 p형 트랜지스터인 레벨 시프터.
  13. 직렬 연결되어 있으며, 제1 단자와 제2 단자를 가지는 제1 축전기 쌍,
    직렬 연결되어 있으며, 제1 단자와 제2 단자를 가지는 제2 축전기 쌍,
    상기 제2 축전기 쌍의 제1 단자와 연결되어 있는 제어 단자, 제1 전압과 연결되어 있는 제1 입출력 단자, 그리고 상기 제1 축전기 쌍의 제1 단자와 연결되어 있는 제2 입출력 단자를 가지는 제1 트랜지스터,
    상기 제1 트랜지스터와 반대의 도전형이며, 상기 제2 축전기 쌍의 제2 단자와 연결되어 있는 제어 단자, 제2 전압과 연결되어 있는 제1 입출력 단자, 그리고 상기 제1 축전기 쌍의 제2 단자와 연결되어 있는 제2 입출력 단자를 가지는 제2 트랜지스터,
    상기 제1 축전기 쌍의 제1 단자와 연결되어 있는 제어 단자, 제3 전압과 연결되어 있는 제1 입출력 단자, 그리고 제2 입출력 단자를 가지는 제3 트랜지스터, 그리고
    상기 제1 축전기 쌍의 제2 단자와 연결되어 있는 제어 단자, 제4 전압과 연 결되어 있는 제1 입출력 단자, 그리고 상기 제3 트랜지스터의 제2 입출력 단자와 연결되어 있는 제2 입출력 단자를 가지는 제4 트랜지스터
    를 포함하며,
    상기 제1 축전기 쌍의 가운데 절점은 제1 입력 신호와 연결되어 있고,
    상기 제2 축전기 쌍의 가운데 절점은 상기 제1 입력 신호의 반전인 제2 입력 신호와 연결되어 있는
    레벨 시프터.
  14. 제13항에서,
    상기 제1 트랜지스터와 같은 도전형이며, 상기 제1 축전기 쌍의 상기 제1 단자와 연결되어 있는 제어 단자, 제1 전압과 연결되어 있는 제1 단자, 그리고 상기 제2 축전기 쌍의 상기 제2 단자와 연결되어 있는 제2 단자를 가지는 제5 트랜지스터, 그리고
    상기 제2 트랜지스터와 같은 도전형이며, 상기 제1 축전기 쌍의 제2 단자와 연결되어 있는 제어 단자, 제2 전압과 연결되어 있는 제1 단자, 그리고 상기 제2 축전기 쌍의 제2 단자와 연결되어 있는 제2 단자를 가지는 제6 트랜지스터
    를 더 포함하는 레벨 시프터.
  15. 제14항에서,
    상기 제1 전압이 상기 제1 기준 전압보다 낮고, 상기 제2 전압이 상기 제2 기준 전압보다 높은 때, 상기 제1 및 제5 트랜지스터가 n타입 트랜지스터인 레벨 시프터.
  16. 제15항에서,
    상기 제1 전압과 상기 제1 기준 전압이 같고, 상기 제2 전압과 상기 제2 기준 전압과 같을 때, 상기 제1 및 제5 트랜지스터가 p타입 트랜지스터인 레벨 시프터.
  17. 주기 신호인 제1 입력 신호 및 그 반전인 제2 입력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 높은 전압을 가지는 제1 출력 신호를 생성하는 단계,
    상기 제1 입력 신호 및 상기 제2 입력 신호에 따라 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 전압보다 낮은 전압을 가지는 제2 출력 신호를 생성하는 단계, 그리고
    상기 제1 출력 신호 및 상기 제2 출력 신호를 받아 상기 제1 입력 신호와 위상이 동일하고 상기 제1 입력 신호의 진폭보다 큰 진폭을 가지는 제3 출력 신호를 생성하는 단계
    를 포함하는 레벨 시프터의 구동 방법.
  18. 제17항에서,
    상기 제1 및 제2 출력 신호의 진폭은 상기 제1 및 제2 입력 신호의 진폭과 동일한 레벨 시프터의 구동 방법.
  19. 제18항에서,
    상기 제1 출력 신호의 저전압 레벨은 상기 제1 입력 신호의 저전압 레벨보다 높은 제1 전압이고,
    상기 제2 출력 신호의 고전압 레벨은 상기 제1 입력 신호의 고전압 레벨보다 낮으며 상기 제1 전압보다 낮은 제2 전압인
    레벨 시프터의 구동 방법.
  20. 제19항에서,
    상기 제1 출력 신호 생성 단계는
    상기 제2 입력 신호에 따라 상기 제1 전압을 제1 출력단으로 전달하는 단계, 그리고
    상기 제1 입력 신호에 따라 상기 제1 출력단의 전압을 상승시키는 단계
    를 포함하고,
    상기 제2 출력 신호 생성 단계는
    상기 제2 입력 신호에 따라 상기 제2 전압을 제2 출력단으로 전달하는 단계, 그리고
    상기 제1 입력 신호에 따라 상기 제2 출력단의 전압을 하강시키는 단계
    를 포함하는
    레벨 시프터의 구동 방법.
  21. 제17항 내지 20항 중 어느 한 항에서,
    상기 제3 출력 신호 생성 단계는
    상기 제1 출력 신호에 따라 제3 전압을 전달하는 단계, 그리고
    상기 제2 출력 신호에 따라 제4 전압을 전달하는 단계
    를 포함하며,
    상기 제3 전압 및 상기 제4 전압을 교대로 전달하는 레벨 시프터의 구동 방법.
KR1020060062865A 2006-07-05 2006-07-05 레벨 시프터 및 그의 구동 방법 Active KR101230313B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060062865A KR101230313B1 (ko) 2006-07-05 2006-07-05 레벨 시프터 및 그의 구동 방법
US11/771,138 US7586358B2 (en) 2006-07-05 2007-06-29 Level shifter and driving method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060062865A KR101230313B1 (ko) 2006-07-05 2006-07-05 레벨 시프터 및 그의 구동 방법

Publications (2)

Publication Number Publication Date
KR20080004181A KR20080004181A (ko) 2008-01-09
KR101230313B1 true KR101230313B1 (ko) 2013-02-06

Family

ID=39215063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060062865A Active KR101230313B1 (ko) 2006-07-05 2006-07-05 레벨 시프터 및 그의 구동 방법

Country Status (2)

Country Link
US (1) US7586358B2 (ko)
KR (1) KR101230313B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2901931A1 (fr) * 2006-05-31 2007-12-07 St Microelectronics Sa Circuit decaleur de niveau
DE102008056130A1 (de) * 2008-11-06 2010-05-12 Micronas Gmbh Pegelschieber mit Kaskodenschaltung und dynamischer Toransteuerung
US20110063012A1 (en) * 2009-09-11 2011-03-17 Kok Lim Chan Circuit arrangement
US8299725B2 (en) * 2010-07-06 2012-10-30 Himax Technologies Limited Driver for driving light emitting device
US8446173B1 (en) 2010-11-03 2013-05-21 Pmc-Sierra, Inc. Scalable high-swing transmitter with rise and/or fall time mismatch compensation
US8975942B2 (en) * 2012-03-01 2015-03-10 Analog Devices, Inc. System for a clock shifter circuit
US9306553B2 (en) * 2013-03-06 2016-04-05 Qualcomm Incorporated Voltage level shifter with a low-latency voltage boost circuit
KR102117988B1 (ko) * 2013-10-08 2020-06-10 삼성디스플레이 주식회사 평판 표시장치 및 그의 구동방법
KR20180112460A (ko) * 2017-04-04 2018-10-12 에스케이하이닉스 주식회사 반도체 장치
US11121713B1 (en) * 2020-08-14 2021-09-14 Analog Devices, Inc. Boosted switch drivers for high-speed signal switching

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204843A (ja) * 1993-01-04 1994-07-22 Rohm Co Ltd レベルシフト回路
JPH11108975A (ja) 1997-10-02 1999-04-23 Sumitomo Metal Ind Ltd アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置
KR20050015062A (ko) * 2003-08-01 2005-02-21 삼성전자주식회사 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법
US6930666B2 (en) * 2000-11-22 2005-08-16 Hitachi, Ltd. Display device having an improved voltage level converter circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100273206B1 (ko) * 1997-01-11 2000-12-15 김영환 문턱전압 변화에 둔감한 레벨쉬프터
JP3017133B2 (ja) 1997-06-26 2000-03-06 日本電気アイシーマイコンシステム株式会社 レベルシフタ回路
KR100241346B1 (ko) 1997-10-10 2000-02-01 정선종 평판 디스플레이 구동용 저 소비전력 고전압 디지털 신호 출력회로
JP3697873B2 (ja) 1997-12-05 2005-09-21 セイコーエプソン株式会社 レベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置
JP4416901B2 (ja) 2000-03-14 2010-02-17 株式会社半導体エネルギー研究所 レベルシフタ
JP4362973B2 (ja) 2000-12-18 2009-11-11 ソニー株式会社 電圧レベル変換回路
JP2002353806A (ja) 2001-05-30 2002-12-06 Toshiba Corp レベルシフタ回路
JP3813538B2 (ja) 2001-11-28 2006-08-23 富士通株式会社 レベルシフタ
JP4050628B2 (ja) 2003-01-30 2008-02-20 東芝松下ディスプレイテクノロジー株式会社 電圧レベルシフタ及び表示装置
JP2004343396A (ja) 2003-05-15 2004-12-02 Matsushita Electric Ind Co Ltd レベルシフト回路
JP4393182B2 (ja) 2003-05-19 2010-01-06 三菱電機株式会社 電圧発生回路
TWI297563B (en) * 2005-01-21 2008-06-01 Au Optronics Corp Level shifter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204843A (ja) * 1993-01-04 1994-07-22 Rohm Co Ltd レベルシフト回路
JPH11108975A (ja) 1997-10-02 1999-04-23 Sumitomo Metal Ind Ltd アナログ・インバータ回路、並びに該回路を用いた容量／電圧変換回路及び容量変化検出型センサ装置
US6930666B2 (en) * 2000-11-22 2005-08-16 Hitachi, Ltd. Display device having an improved voltage level converter circuit
KR20050015062A (ko) * 2003-08-01 2005-02-21 삼성전자주식회사 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법

Also Published As

Publication number Publication date
KR20080004181A (ko) 2008-01-09
US20080122516A1 (en) 2008-05-29
US7586358B2 (en) 2009-09-08

Similar Documents

Publication Publication Date Title
KR101230313B1 (ko) 레벨 시프터 및 그의 구동 방법
EP3916711B1 (en) Pixel driving circuit and driving method thereof, and display panel
KR102527847B1 (ko) 표시 장치
KR101995714B1 (ko) 표시장치
CN114766048B (zh) 像素电路及驱动方法、显示面板、显示装置
US20090021507A1 (en) Driving device, display apparatus having the same and method of driving the display apparatus
US11615738B2 (en) Pixel driving circuit and driving method therefor, display panel, and display apparatus
KR102496782B1 (ko) 전압변환 회로 및 이를 구비한 유기발광 표시장치
JP4932365B2 (ja) 表示装置の駆動装置及びこれを含む表示装置
US11620939B2 (en) Pixel driving circuit and driving method therefor, display panel, and display apparatus
US11620935B2 (en) Pixel circuit and driving method thereof, display panel, and display device
JP2006048041A (ja) スレッショルド電圧の補償を備えた画素駆動回路
CN106782301A (zh) 一种阵列基板、显示面板及显示面板的驱动方法
TW202234373A (zh) 驅動閘極驅動電路的方法以及驅動使用其的顯示裝置的方法
CN101197566A (zh) 栅极导通电压发生器、栅极截止电压发生器和液晶显示器
KR102715269B1 (ko) 게이트 드라이버, 유기발광표시장치 및 그의 구동방법
KR20070103157A (ko) 디지털 아날로그 변환기 및 표시 장치의 구동 방법
KR100846966B1 (ko) 레벨 쉬프터 및 이를 이용한 평판 표시장치
US20070268230A1 (en) Level shifter and liquid crystal display using the same
US10586497B2 (en) Gate driver and image display device including the same
CN112017597B (zh) 像素电路以及显示装置
KR20070008872A (ko) 표시 장치의 구동 회로 및 이를 포함하는 표시 장치
JP2003036054A (ja) 表示装置
KR20140093547A (ko) 게이트 구동회로 및 이를 포함하는 액정표시장치
US9208724B2 (en) Display device and method of driving the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060705

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20110705

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20060705

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120716

Patent event code: PE09021S01D

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20120913

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20121120

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130131

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130131

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20151230

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20170102

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180102

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20190102

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20191223

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20191223

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210104

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20211228

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20221226

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20241230

Start annual number: 13

End annual number: 13