CN109617533B - 高反应速率的放大器电路以及相关的嵌位方法 - Google Patents

Abstract

本发明公开了一种放大器电路，包括一输入级，包括一正输入端以及一负输入端，用来根据所述正输入端接收的一第一输入电压以及所述负输入端接收的一第二输入电压，产生一差动信号对；一输出级，耦接于所述输入级，用来根据所述差动信号对，于一输出端产生一输出电压；一回授级，耦接于所述输出端以及所述负输入端之间；以及一嵌位单元，耦接于所述正输入端以及所述负输入端之间，用来于所述第一输入电压变动时调整所述第二输入电压，以限制所述第一输入电压以及所述第二输入电压之间的一电压差。

Description

高反应速率的放大器电路以及相关的嵌位方法

技术领域

本发明是指一种放大器电路以及相关的嵌位方法，尤其涉及一种高反应速率的放大器电路以及相关的嵌位方法。

背景技术

随着显示设备分辨率(例如全高清(Full High-Definition)或4K分辨率)的发展，显示屏中一像素单元的充电周期不断降低，而由于充电周期的降低，因此必须改善显示屏中驱动电路的基本单元(例如放大器、数字仿真转换器以及前端输入电路)的反应速率。

在习知技术中，要增加一基本单元的反应时间，最有效的方法为增加基本单元的操作电流，然而，增加操作电流无可避免地亦会造成驱动电路的功率消耗上升，因此，如何在不增加操作电流的情况下增加基本单元的反应速率实为本领域的重要课题。

发明内容

本发明提供一种高反应速率的放大器电路以及相关的嵌位方法，放大器可用来解决上述问题，但不限于此。

一方面，本发明提供一种放大器电路，包括一输入级，包括一正输入端以及一负输入端，用来根据所述正输入端接收的一第一输入电压以及所述负输入端接收的一第二输入电压，产生一差动信号对；一输出级，耦接于所述输入级，用来根据所述差动信号对，于一输出端产生一输出电压；一回授级，耦接于所述输出端以及所述负输入端之间；以及一嵌位单元，耦接于所述正输入端以及所述负输入端之间，用来于所述第一输入电压变动时调整所述第二输入电压，以限制所述第一输入电压以及所述第二输入电压之间的一电压差。

另一方面，本发明提供一种嵌制方法，用于一放大器电路，其中所述放大器电路包括一输入级，包括一正输入端以及一负输入端分别接收一第一输入电压以及一第二输入电压，一输出级，耦接于所述输入级，用来根据所述输入级产生的一差动信号对于一输出端产生一输出电压，以及一回授级，耦接于所述输出端以及所述负输入端之间，其中所述嵌制方法包括当所述第一输入电压增加至大于所述第二输入电压，且所述第一输入电压以及所述第二输入电压之间的一电压差的一绝对值超过一临界电压时，拉高所述第二输入电压，以使所述第一输入电压以及所述第二输入电压之间的所述电压差不超过所述临界电压；以及当所述第一输入电压降低至小于所述第二输入电压，且所述第一输入电压以及所述第二输入电压之间的所述电压差的所述绝对值超过所述临界电压时，拉低所述第二输入电压，以使所述第一输入电压以及所述第二输入电压之间的所述电压差不超过所述临界电压。

附图说明

图1为本发明实施例一放大器电路的示意图。

图2为本发明实施例另一放大器电路的示意图。

图3为本发明实施例另一放大器电路的示意图。

图4为本发明实施例另一放大器电路的示意图。

图5为本发明实施例另一放大器电路的示意图。

图6为本发明实施例一流程的示意图。

其中，附图标记说明如下：

具体实施方式

在以下说明中，本发明实施例揭露了一种高反应速率的放大器电路。每个放大器电路可于放大器电路中一输入级的一输入电压变动时，调整输入级的另一输入电压，以限制输入级的输入电压之间的一电压差且调整放大器电路的一输出电压，因而可以提升放大器电路的反应速率。本发明特别以至少一示例性实施例与图示进行说明与示意。本发明用来描述两组件之间的链接关系所使用的文字，例如「耦接」以及「连接」，不应用来限制两组件之间的连接关系为直接连结或间接连结。

请参考图1，其为本发明实施例中一放大器电路10的示意图。放大器电路10可应用于一电子产品中一显示器的一驱动电路(即一驱动集成电路，driver integratedcircuit，IC)，其中电子产品可为一液晶显示器(liquid crystal display，LCD)、一智能型手机或一平板计算机等。如图1所示，放大器电路10包括一输入级100、一输出级102、一回授级104以及一嵌位单元106。输入级100包括一正输入端INP以及一负输入端INN，用来提供一差动输入对，以根据由正输入端INP接收的一输入电压VP以及由负输入端INN接收的另一输入电压VN之间的一电压差VDIFF，产生一差动信号对DIP。输出级102可藉由差动信号对DIP于一输出端OUT产生一输出电压VOUT。回授级104耦接于输出端OUT以及负输入端INN之间，用以将输出电压VOUT回授至负输入端INN而形成一负回授结构。由于负回授结构的原因，输出电压VOUT会跟随于输入电压VP，也就是说，放大器电路10可为一电压跟随器(voltagefollower)或一单元增益缓冲器(unit gain buffer)。

为了改善放大器电路10的反应速率(即提升输出电压VOUT跟随正端输入电压VP的速度)，放大器电路10增加了嵌位单元106，以于正端输入电压VP变动时调整输入电压VN并限制电压差VDIFF。在此情况下，当正端输入电压VP变动时可调整输入电压VN，且调整后的输入电压VN会透过回授级改变输出电压VOUT。如图1所示，输入电压VP不仅透过包括输入级100以及输出级102的一第一信号路径(1)影响输出电压VOUT，更透过包括嵌位单元106以及回授级104的一第二信号路径(2)以影响输出电压VOUT。如此一来，于输入电压VP变动时，本发明可以有效地增加输出电压VOUT跟随输入电压VP的速率。

在一实施例中，当电压差VDIFF的一绝对值超过临界电压VTH时，嵌位单元106调整输入电压VN，且限制电压差VDIFF至与临界电压VTH相等。当输入电压VP增加至大于输入电压VN且电压差VDIFF的绝对值超过临界电压VTH时(即VP>(VN+VTH))，嵌位单元106拉高输入电压VN以使电压差VDIFF与临界电压VTH相等；当输入电压VP降低至小于输入电压VN且电压差VDIFF的绝对值超过临界电压VTH时(即(VP+VTH)<VN)，嵌位单元106拉低输入电压VN以使电压差VDIFF与临界电压VTH相等。

值得注意的是，由于嵌位单元106不会消耗大量功率，且当增加嵌位单元106后，输入级100、输出级102以及回授级104维持不变，因此，放大器电路10的操作电流以及功率消耗大致相同。本发明的放大器电路10藉由增加嵌位单元106，可在没有大幅度增加操作电流的情况下改善放大器电路10的反应速率。

在一实施例中，嵌位单元106可为复数个二极管，其中，每个二极管耦接于正输入端INP以及负输入端INN之间，复数个二极管中的其中一个二极管包括一阳极耦接于负输入端INN、一阴极耦接于正输入端INP。并且，复数个二极管的另一个二极管包括一阳极耦接于正输入端INP、一阴极耦接于负输入端INN。

请参考图2，其为本发明实施例一放大器电路20的示意图。放大器电路20为图1中放大器电路10的一示例性实施例，放大器电路20包括一输入级200、一输出级202、一回授级204以及一嵌位单元206。输入级200包括一N型金氧半场效晶体管(N-type metal-oxidesemiconductor field effect晶体管，N-MOSFET(NMOS))M1、一N型金氧半场效晶体管M2以及一电流源IS。N型金氧半场效晶体管M1、M2形成一差动输入对，并根据输入电压VP以及输入电压VN之间的电压差VDIFF，利用电流源IS产生一差动信号对DIP。输出级202以及回授级204与输出级102以及回授级104相似，因此为求简洁，于此不赘述输出级202以及回授级204。

在图2所示的实施例中，嵌位单元206包括二极管D1、D2。二极管D1包括一阳极直接连接于负输入端INN、一阴极直接连接于正输入端INP。二极管D2包括一阳极直接连接于正输入端INP、一阴极直接连接于负输入端INN。当输入电压VP增加至大于输入电压VN，且电压差VDIFF的绝对值超过二极管D2的一切入电压(cut-in voltage)VCI_D时，二极管D2会被导通且输入电压VN会被拉高。当输入电压VP降低至小于输入电压VN，且电压差VDIFF的绝对值超过二极管D1的切入电压VCI_D时，二极管D1会被导通且输入电压VN会被拉低。透过二极管D1、D2，电压差VDIFF会被限制在低于二极管D1、D2的切入电压VCI_D之下。换句话说，在此实施例中，临界电压VTH即为二极管D1、D2的切入电压VCI_D。透过二极管D1、D2，于输入电压VP变动时，放大器电路20可调整输入电压VN，且据此透过回授级204以调整输出电压VOUT，因而增加放大器电路20的反应速率。

值得注意的是，输入级100可根据不同的应用以及设计需求以不同的架构实现，而不限于图2所示的输入级200的架构。举例来说，输入级100可为由P型金氧半场效晶体管(P-type metal-oxide semiconductor field effect晶体管，P-MOSFET(PMOS))组成的一差动输入对。或者，输入级100的差动输入对可同时包括N型金氧半场效晶体管以及P型金氧半场效晶体管。

在一实施例中，嵌位单元106是由一个或多个二极管接法(diode-connected)的第一晶体管(即晶体管的栅极耦接于晶体管的漏极)串联耦接于正输入端INP以及一第一节点之间，且一个或多个二极管接法的第二晶体管串联耦接于负输入端INN以及第一节点之间。

请参考图3，其为本发明实施例中一放大器电路30的示意图。放大器电路30为图1中放大器电路10的一示例性实施例，放大器电路30包括一输入级300、一输出级302、一回授级304以及一嵌位单元306。输入级300、输出级302以及回授级304与输入级200、输出级202以及回授级204相似，因此为求简洁，于此不赘述输入级300、输出级302以及回授级304。

在图3中，嵌位单元306包括二极管接法的N型金氧半场效晶体管MD1、MD2，N型金氧半场效晶体管MD1的漏极耦接于正输入端INP，N型金氧半场效晶体管MD1的漏极耦接于N型金氧半场效晶体管MD2的漏极，且N型金氧半场效晶体管MD2的漏极耦接于负输入端INN。当输入电压VP增加至大于输入电压VN，且电压差VDIFF超过N型金氧半场效晶体管MD1的一导通电压(turn-on voltage)VT_N与N型金氧半场效晶体管MD2的一寄生二极管DMD2的切入电压VCI_MD的一总和(即VTH＝VT_N+VCI_MD)时，输入电压VN会被输入电压VP拉高且限制电压差VDIFF为VT_N+VCI_MD。当输入电压VP降低至小于输入电压VN，且电压差VDIFF超过N型金氧半场效晶体管MD2的导通电压VT_N与N型金氧半场效晶体管MD1的一寄生二极管DMD1的切入电压VCI_MD的总和时，输入电压VN会被输入电压VP拉低且限制电压差VDIFF在VT_N+VCI_MD之间。透过二极管接法的N型金氧半场效晶体管MD1、MD2以及寄生二极管DMD1、DMD2，于输入电压VP变动时，可调整输入电压VN且据此透过回授级304调整输出电压VOUT，因而增加放大器电路30的反应速率。

请参考图4，其为本发明实施例中一放大器电路40之示意图。放大器电路40为图1中放大器电路10的一示例性实施例，放大器电路40包括一输入级400、一输出级402、一回授级404以及一嵌位单元406。输入级400、输出级402以及回授级404与输入级200、输出级202以及回授级204相似，因此为求简洁，于此不赘述输入级400、输出级402以及回授级404。

相似于嵌位单元306，嵌位单元406包括复数个二极管接法的晶体管。如图4所示，嵌位单元406的N型金氧半场效晶体管MD3、MD4、MD5、MD6皆为二极管接法，N型金氧半场效晶体管MD3的漏极以及栅极耦接于正输入端INP；N型金氧半场效晶体管MD3的漏极耦接于N型金氧半场效晶体管MD4的源极；N型金氧半场效晶体管MD4的源极耦接于N型金氧半场效晶体管MD6的源极；N型金氧半场效晶体管MD6的漏极以及栅极耦接于N型金氧半场效晶体管MD5的源极；N型金氧半场效晶体管MD5的漏极以及源极耦接于负输入端INN。

相异于嵌位单元306，N型金氧半场效晶体管MD4、MD6的源极耦接于一节点NS，而节点NS耦接于N型金氧半场效晶体管M1、M2的源极以及输入级400的电流源IS。嵌位单元406的操作原理与嵌位单元306相似，因此为求简洁，于此不赘述嵌位单元406。

值得注意的是，当输入电压VP变动时，嵌位单元406可调整输入电压VN，且可在不将N型金氧半场效晶体管MD4、MD6的源极耦接至节点NS的情况下，将电压差VDIFF限制在临界电压VTH之下。同时，嵌位单元306可在N型金氧半场效晶体管MD1、MD2的源极耦接于节点NS且耦接于N型金氧半场效晶体管M1、M2的源极的情况下，达到原本的功能。换句话说，根据不同的应用以及设计概念，本发明可利用图4中的嵌位单元406将由N型金氧半场效晶体管MD4、MD6的源极至节点NS的传导路径断路，或利用图3中的嵌位单元306产生由N型金氧半场效晶体管MD1、MD2的源极到节点NS的传导路径。

在一实施例中，嵌位单元106可包括两组信号路径SP1、SP2，信号路径SP1耦接于提供一参考电压REF1的一电压源以及输入电压VN之间，信号路径SP1包括一控制节点CSP1耦接于正输入端INP，用来根据输入电压VP控制信号路径SP1的一等效电阻ER1。信号路径SP2耦接于提供一参考电压REF2的一电压源以及输入电压VN之间，且包括一控制节点CSP2耦接于正输入端INP，用来根据输入电压VP控制信号路径SP2的一等效电阻ER2。当输入电压VP升高时，降低等效电阻ER1以拉高输入电压VN，当输入电压VP降低时，降低等效电阻ER2以拉高输入电压VN。如此一来，可于输入电压VP变动时调整输入电压VN，据此调整输出电压VOUT，因此可增加放大器电路106的反应速率。

关于包括两组信号路径SP1、SP2的嵌位单元的实施例，请参考图5，其为本发明实施例中一放大器电路50的示意图。放大器电路50为图1中放大器电路10的一示例性实施例，放大器电路50包括一输入级500、一输出级502、一回授级504以及一嵌位单元506。输入级500、输出级502以及回授级504相似于输入级200、输出级202以及回授级204，因此为求简洁，于此不赘述输入级500、输出级502以及回授级504。

在图5所示的实施例中，嵌位单元506包括一N型金氧半场效晶体管MD7以及P型金氧半场效晶体管MD8。N型金氧半场效晶体管MD7的漏极、栅极以及源极分别耦接于提供一参考电压AVDD的一电压源、正输入端INP以及负输入端INN，且P型金氧半场效晶体管MD8的漏极、栅极以及源极分别耦接于提供一接地电压GND的接地节点、正输入端INP以及负输入端INN。值得注意的是，提供参考电压AVDD以及接地节点的电压源可为输出级502中的电压源以及接地节点。在一实施例中，放大器电路50的电压最大值为参考电压AVDD，且放大器电路50的电压最小值为接地电压GND。当输入电压VP增加至大于比输入电压VN一N型金氧半场效晶体管MD7的导通电压VT_N时(即VP>(VN+VT_N))，N型金氧半场效晶体管MD7即导通参考电压AVDD的电压源以及负输入端INN之间的信号路径以拉高输入电压VN。当输入电压VP降低至小于输入电压VN一P型金氧半场效晶体管MD7的临界电压VT_P时(即VN>(VP+VT_P))，P型金氧半场效晶体管MD8即导通接地节点以及负输入端INN之间的信号路径以拉低输入电压VN。在这样的情况下，电压差VDIFF会被导通电压VT_N、VT_P限制。透过N型金氧半场效晶体管MD7以及P型金氧半场效晶体管MD8，当输入电压VP变动时可调整输入电压VN，且据此透过回授级504调整输出电压VOUT，因而增加放大器电路50的反应速率。

上述关于输入电压VP变动时嵌位单元调整输入电压VN的运作方法可归纳为一流程60，如图6所示。流程60可用于一放大器电路，其中放大器电路包括一输入级用来提供一差动输入对，差动输入对包括分别接收一第一输入电压以及一第二输入电压的一正输入端以及一负输入端；一输出级耦接于输入级，用来于一输出端根据差动输入对产生的一差动信号对，以产生一输出电压；一回授级耦接于输出端以及负输入端之间。流程60包括以下步骤：

步骤600：开始。

步骤602：当第一输入电压增加至大于第二输入电压，且第一输入电压以及第二输入电压之间的一电压差的一绝对值超过一临界电压时，拉高第二输入电压，以使第一输入电压以及第二输入电压之间的电压差不超过临界电压。

步骤604：当第一输入电压降低至小于第二输入电压，且第一输入电压以及第二输入电压之间的电压差的绝对值超过临界电压时，拉低第二输入电压，以使第一输入电压以及第二输入电压之间的电压差不超过临界电压。

步骤606：结束。

流程60的细节请参考前述放大器电路10、20、30、40、50的相关段落(但不限于此)，故不于此赘述。

综上所述，本发明实施例中的嵌位单元可于放大器电路的正输入端的第一输入电压变动时调整负输入端的第二输入电压，以限制第二输入电压以及第一输入电压之间的电压差。在这样的情况下，可在没有大幅增加放大器电路的操作电流以及功率消耗下，有效地改善放大器电路的反应速率。

在本文所引用的所有参考文献，包括出版物、专利申请以及专利，通过引用的方式被结合于此，所结合的程度如同各个引用单独地且具体地表示为透过引用而结合，并且在本文中以其整体进行阐述。

除非本文中有特别指出或上下文明显矛盾，在描述本发明的上下文中对用语“一”、“所述”、“至少一”以及类似用语被认为涵盖了其单数形式以及复数形式。除非在本文中有特别指出或上下文明显矛盾，接在本发明的用语“至少一种”之前的一或多个项目中(举例来说“A和B的至少一种”)被认为包含了由A以及B中选择一项目(A或B)、或所列项目(A及B)或以两个以及两个以上的数量任意组合。除非本文中有特别指出，在本文中的用语“包括”、“具有”、“包含”为开放式用语(即“包括但不限于”)。除非本文中有特别指出，在本文中对数值范围的引用仅用于个别地指出属于该范围内的各个单独值的简记方法，且各个单独值在说明书中的结合，就如同其在本文中个别的引用。

本文描述的所有方法可以任意且合适的顺序实施，除非本文的说明或上下文明显矛盾。除非另外指出，本文中的任一以及全部的实施例中，或是本文中所使用的示例性文字中(例如“如”、“例如”、“举例来说”)，仅为更清楚地阐明本发明，并且不对本发明的范围施加限制。在说明书中没有任何文字应被解读为是在本发明的权利要求之外，实施本发明的必备要件。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种放大器电路，包括：

一输入级，包括一正输入端以及一负输入端，用来根据所述正输入端接收的一第一输入电压以及所述负输入端接收的一第二输入电压，产生一差动信号对；

一输出级，耦接于所述输入级，用来根据所述差动信号对，于一输出端产生一输出电压；

一回授级，耦接于所述输出端以及所述负输入端之间；以及

一嵌位单元，耦接于所述正输入端以及所述负输入端之间，用来于所述第一输入电压变动时调整所述第二输入电压，以限制所述第一输入电压以及所述第二输入电压之间的一电压差；

其中所述嵌位单元包括：

一第一信号路径，耦接于一第一参考电压以及所述负输入端之间，包括一第一控制节点耦接于所述正输入端，用来根据所述第一输入电压控制所述第一信号路径的一第一等效电阻；以及

一第二信号路径，耦接于一第二参考电压以及所述负输入端之间，包括一第一控制节点耦接于所述正输入端，用来根据所述第一输入电压控制所述第二信号路径的一第二等效电阻。

2.如权利要求1所述的放大器电路，其中所述嵌位单元调整所述第二输入电压以追随所述第一输入电压的变动，以使所述第一输入电压以及所述第二输入电压之间的所述电压差被限制至低于一临界电压。

3.如权利要求2所述的放大器电路，其中当所述第一输入电压以及所述第二输入电压之间的所述电压差的一绝对值超过所述临界电压时，所述嵌位单元调整所述第二输入电压。

4.如权利要求3所述的放大器电路，其中当所述第一输入电压以及所述第二输入电压之间的所述电压差的所述绝对值超过所述临界电压，且所述第一输入电压增加至大于所述第二输入电压时，所述嵌位单元增加所述第二输入电压。

5.如权利要求3所述的放大器电路，其中当所述第一输入电压以及所述第二输入电压之间的所述电压差的所述绝对值超过所述临界电压，且所述第一输入电压降低至小于所述第二输入电压时，所述嵌位单元降低所述第二输入电压。

6.如权利要求1所述的放大器电路，其中所述嵌位单元包括复数个二极管，每个二极管耦接于所述负输入端以及所述正输入端之间，其中所述复数个二极管的一第一二极管包括一阳极耦接于所述负输入端，以及一阴极耦接于所述正输入端，且所述复数个二极管的一第二二极管包括一阳极耦接于所述正输入端，以及一阴极耦接于所述负输入端。

7.如权利要求1所述的放大器电路，其中所述嵌位单元包括：

一第一二极管，包括一阳极直接连接于所述负输入端，以及一阴极直接连接于所述正输入端；以及

一第二二极管，包括一阳极直接连接于所述正输入端，以及一阴极直接连接于所述负输入端。

8.如权利要求1所述的放大器电路，其中所述嵌位单元包括：

一个或多个二极管接法的第一晶体管，串联耦接于所述正输入端以及一第一节点之间；以及

一个或多个二极管接法的第二晶体管，串联耦接所述负输入端以及所述第一节点之间。

9.如权利要求8所述的放大器电路，其中所述输入级包括一差动输入对耦接于所述输出级，且透过一第二节点耦接于一电流源，其中所述第一节点另耦接于所述第二节点。

10.如权利要求8所述的放大器电路，其中所述输入级包括一差动输入对耦接于所述输出级，且透过一第二节点耦接于一电流源，其中所述第一节点不耦接于所述第二节点。

11.如权利要求1所述的放大器电路，其中所述嵌位单元包括：

一第一晶体管，包括一栅极耦接于所述正输入端、一漏极耦接于所述正输入端以及一源极耦接于一第一节点；以及

一第二晶体管，包括一栅极耦接于所述负输入端、一漏极耦接于所述负输入端以及一源极耦接于所述第一节点。

12.如权利要求1所述的放大器电路，其中当所述第一输入电压升高时，所述第一等效电阻降低以拉高所述第二输入电压，以及当所述第一输入电压降低时，所述第二等效电阻降低以拉低所述第二输入电压。

13.如权利要求1所述的放大器电路，其中所述嵌位单元包括：

一第一晶体管，包括一栅极耦接于所述正输入端、一漏极耦接于一电压源以及一源极耦接于所述负输入端；以及

一第二晶体管，包括一栅极耦接于所述正输入端、一漏极耦接于地以及一源极耦接于所述负输入端。

14.一种嵌制方法，用于一放大器电路，其中所述放大器电路包括一输入级，包括一正输入端以及一负输入端分别接收一第一输入电压以及一第二输入电压，一输出级，耦接于所述输入级，用来根据所述输入级产生的一差动信号对于一输出端产生一输出电压，一回授级，耦接于所述输出端以及所述负输入端之间，以及一嵌位单元，耦接于所述正输入端以及所述负输入端之间，其中所述嵌制方法包括：

当所述第一输入电压增加至大于所述第二输入电压，且所述第一输入电压以及所述第二输入电压之间的一电压差的一绝对值超过一临界电压时，拉高所述第二输入电压，以使所述第一输入电压以及所述第二输入电压之间的所述电压差不超过所述临界电压；以及

当所述第一输入电压降低至小于所述第二输入电压，且所述第一输入电压以及所述第二输入电压之间的所述电压差的所述绝对值超过所述临界电压时，拉低所述第二输入电压，以使所述第一输入电压以及所述第二输入电压之间的所述电压差不超过所述临界电压；

其中所述嵌位单元包括：

一第一信号路径，耦接于一第一参考电压以及所述负输入端之间，包括一第一控制节点耦接于所述正输入端，用来根据所述第一输入电压控制所述第一信号路径的一第一等效电阻；以及

一第二信号路径，耦接于一第二参考电压以及所述负输入端之间，包括一第一控制节点耦接于所述正输入端，用来根据所述第一输入电压控制所述第二信号路径的一第二等效电阻。

15.一种放大器电路，包括：

一输入级，包括一正输入端以及一负输入端，用来根据所述正输入端接收的一第一输入电压以及所述负输入端接收的一第二输入电压，产生一差动信号对；

一输出级，耦接于所述输入级，用来根据所述差动信号对，于一输出端产生一输出电压；

一回授级，耦接于所述输出端以及所述负输入端之间；以及

一嵌位单元，耦接于所述正输入端以及所述负输入端之间，用来于所述第一输入电压变动时调整所述第二输入电压，以限制所述第一输入电压以及所述第二输入电压之间的一电压差；

其中所述嵌位单元包括：

一第一晶体管，包括一栅极耦接于所述正输入端、一漏极耦接于所述正输入端以及一源极耦接于一第一节点；

一第二晶体管，包括一栅极耦接于所述第一节点、一漏极耦接于所述第一节点以及一源极耦接于一第二节点；以及

一第三晶体管，包括一栅极耦接于所述负输入端、一漏极耦接于所述负输入端以及一源极耦接于一第三节点；以及

一第四晶体管，包括一栅极耦接于所述第三节点、一漏极耦接于所述第三节点以及一源极耦接于所述第二节点；

其中，所述第二节点耦接于所述输入级的一差动输入对的源极。

16.一种嵌制方法，用于一放大器电路，其中所述放大器电路包括一输入级，包括一正输入端以及一负输入端分别接收一第一输入电压以及一第二输入电压，一输出级，耦接于所述输入级，用来根据所述输入级产生的一差动信号对于一输出端产生一输出电压，一回授级，耦接于所述输出端以及所述负输入端之间，以及一嵌位单元，耦接于所述正输入端以及所述负输入端之间，其中所述嵌制方法包括：

当所述第一输入电压增加至大于所述第二输入电压，且所述第一输入电压以及所述第二输入电压之间的一电压差的一绝对值超过一临界电压时，拉高所述第二输入电压，以使所述第一输入电压以及所述第二输入电压之间的所述电压差不超过所述临界电压；以及

当所述第一输入电压降低至小于所述第二输入电压，且所述第一输入电压以及所述第二输入电压之间的所述电压差的所述绝对值超过所述临界电压时，拉低所述第二输入电压，以使所述第一输入电压以及所述第二输入电压之间的所述电压差不超过所述临界电压；

其中所述嵌位单元包括：

一第一晶体管，包括一栅极耦接于所述正输入端、一漏极耦接于所述正输入端以及一源极耦接于一第一节点；

一第二晶体管，包括一栅极耦接于所述第一节点、一漏极耦接于所述第一节点以及一源极耦接于一第二节点；以及

一第三晶体管，包括一栅极耦接于所述负输入端、一漏极耦接于所述负输入端以及一源极耦接于一第三节点；以及

一第四晶体管，包括一栅极耦接于所述第三节点、一漏极耦接于所述第三节点以及一源极耦接于所述第二节点；

其中，所述第二节点耦接于所述输入级的一差动输入对的源极。

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