JP4827422B2 - 半導体集積回路装置の設計方法と装置並びにプログラム - Google Patents

Description

本発明は、半導体集積回路装置の設計方法と設計装置並びにプログラムに関し、特にスタンダードセル方式の半導体集積回路装置の設計方法と装置並びにプログラムに関する。

スタンダードセル等のライブラリを用いた半導体のレイアウト設計において、例えばＭＯＳトランジスタのしきい値を制御するために基板又はウェルの電位を、電源電位とするか、電源電圧とは異なる電位に設定する技術が、従来より用いられている。この技術では、ウェル電位を供給するためのタップをセル内に配置するか、あるいはセル列の間にタップセルを適宜配置する等の手法が用いられている。特許文献１には、電源電位と異なる基板又はウェル電位を給電するための不純物拡散領域（隣接するセル同士で電気的に接続される）を有するセルを複数個直列に配置してレイアウトする際に、セル同士の間に、補強給電を行うための補強給電用セルを配置した構成が記載されている。補強給電用セルは、隣接するセルが有する不純物拡散領域を電気的に接続する不純物拡散領域と、不純物拡散領域の上層に形成された配線層に設けられ、不純物拡散領域と電気的に接続された給電用配線を備えている。ソース拡散領域は電源配線層の配線とコンタクトを介して接続されている。また、タップの配置に関して、例えば特許文献２には、ウェルにおけるタップ数の適正数を決定し、タップ数を削減することで高密度集積を可能とするレイアウト方法が開示されている。

特開２００３−３０９１７８号公報 特開２００４−３１９８５５号公報

図１２は、ウェル電位給電用タップを備えたセルの典型的な構成（ツイン・ウェル）の一例を示す図である。Ｎウェル（n-well）１０１には、Ｐ＋拡散領域（「Ｐ＋拡散層」ともいう）よりなるソース／ドレイン１０３が設けられ、Ｐウェル（p-well）１０２には、Ｎ＋拡散領域（「Ｎ＋拡散層」ともいう）よりなるソース／ドレイン１０４が設けられている。Ｎウェル１０１とＰウェル１０２には、それぞれＮ＋拡散領域、Ｐ＋拡散領域よりなるタップ１０６、１０７が設けられ、配線層の電源ＶＤＤ、ＧＮＤ配線１１０、１１１にコンタクト１１２、１１３を介してそれぞれ接続されており、Ｎウェル１０１、Ｐウェル１０２の電位は、電源ＶＤＤ、ＧＮＤ（グランド）にそれぞれ固定されている。また、電源ＶＤＤ、ＧＮＤ配線１１０、１１１と接続する配線１１８、１１９を介してソース／ドレイン１０３、１０４のソースに電源電位、ＧＮＤ電位が供給される。図１２において、１０５はポリシリコン等よりなるゲート電極であり、ソースとドレインの拡散領域の間の基板上にゲート酸化膜を介して配置されており、２本のゲート電極１０５のそれぞれは、Ｎウェル１０１内のＰチャネルＭＯＳトランジスタとＰウェル１０２内のＮチャネルＭＯＳトランジスタの共通ゲートをなしている。Ｎウェル１０１内のＰチャネルＭＯＳトランジスタのドレインとＰウェル１０２内のＮチャネルＭＯＳトランジスタのドレインを接続することで、ＣＭＯＳインバータとなる。

このようなセルに対して任意のウェル電位を給電可能とするには、タップの電位をＶＤＤやＧＮＤとは独立に供給できるセル等をあらたに設計することが必要とされる。また、セル内で、導電型の互いに異なる拡散領域（タップとソース）の一部同士を互いに接するように配置することで電気的に短絡させる接続（「バッティング接続」という）が用いられる場合がある。このバッティング接続では、タップ（ソース）だけが給電用のメタル配線に接続され、ソース（タップ）にはバッティング接続によりタップ（ソース）から電位が与えられる。このため、単純に、セル内のタップを削除し、別途任意のウェル電位を給電するレイアウトを設けるという手法であらたな設計負担の軽減を図ろうとした場合、バッティング接続を持つセルでは、当該タップの削除により、対応するソースが電気的にフローティングとなってしまい正しく機能しない。このように、いずれにしても、あらたにセルを設計する必要があり、設計、検証等に工数を要し、負担が増す。

本発明者は、セルライブラリ資源を有効利用し、ウェル電位が電源電位のセルから任意のウェル電位を給電するセルへの変換を可能とする、全く新規な設計方法と装置および半導体装置を独自に知見した。

本願で開示される発明は、概略以下の構成とされる。

本発明の１つのアスペクト（側面）に係る半導体集積回路の設計方法は、能動素子が形成されるウェルの電位を供給するタップと、前記ウェルと逆導電型のソース拡散領域と、前記タップと前記ソース拡散領域とを接続する短絡部とを基板表面に備えたセルを入力するステップと、前記セルの前記タップを、前記ソース拡散領域と同一導電型に変換するステップと、を有し、前記ウェル電位を給電するタップを別途設けることにより、前記セルのウェル電位を任意電位に設定自在としてなる。

本発明の他のアスペクト（側面）に係る半導体集積回路の自動設計装置は、能動素子が形成されるウェルの電位を供給するタップと、前記ウェルと逆導電型のソース拡散領域と、前記タップと前記ソース拡散領域とを接続する短絡部とを基板表面に備えたセル情報をライブラリから入力する手段と、前記セルの前記タップを、前記ソース拡散領域と同一導電型に変換して新たなセルを生成する手段と、を備え、前記ウェル電位を給電するタップを別途設け、前記ウェル電位として任意電位に設定自在としている。

本発明のさらに他のアスペクト（側面）に係るコンピュータ・プログラムは、半導体集積回路の自動設計装置を構成するコンピュータに、
能動素子が形成されるウェルの電位を供給するタップと、前記ウェルと逆導電型のソース拡散領域と、前記タップと前記ソース拡散領域とを接続する短絡部とを基板表面に備えたセル情報をライブラリから入力する処理と、
前記セルの前記タップを、前記ソース拡散領域と同一導電型に変換し、前記ウェル電位を給電するタップを別途設け、前記ウェル電位として任意電位に設定自在とした新たなセルを生成する処理と、を実行させるプログラムよりなる。

本発明によれば、ウェル電位として電源、ＧＮＤ電位を供給するタップを備えた既存のセルを変換することで、ウェル電位として任意の電位を供給するセルに置き換えることができ、セルライブラリ資源の有効利用を可能としている。

また、本発明によれば、ウェル電位として任意の電位を供給するセルへの変換を自動で行うことで、セル設計のための作業負担の増大を抑止することができる。

さらに、本発明によれば、電源電位給電用配線と、該配線にコンタクトで接続する拡散領域とを互いにオーバラップする（重なる）位置に配置したことにより、チップ面積の増大を抑止することができる。

本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明は、能動素子が形成されるウェルの電位を供給するタップを基板表面に備えたセルを入力し、セルの前記タップを、ソース拡散領域と同一導電型に変換して、これらをあらたなソース領域とし、前記セルのウェル電位を任意電位に設定自在としたものである。以下実施例に即して詳細に説明する。

図１（Ａ）は、ウェル電位を電源電位（ＧＮＤ電位）に固定としたセルの構成を示す図である。なお、特に制限されないが、図１には、半導体基板にＮウェルとＰウェルを備えたツインウェル構成のセルが示されている。本発明は、このようなツインウェルに限定されるものでないことは勿論であり、例えばＰ型基板（p-substrate）にＮウェルを備えたＣＭＯＳにも適用できることは勿論である。図１（Ａ）は、半導体自動設計装置のセルライブラリに格納されるセルの構成を示しており、半導体装置が階層構成で示されている。

図１（Ａ）において、Ｎウェル１０１と、Ｐウェル１０２内の表層に、それぞれ、Ｐ＋拡散領域（「Ｐ＋拡散層」ともいう）よりなるソース／ドレイン１０３、Ｎ＋拡散領域（「Ｎ＋拡散層」ともいう）よりなるソース／ドレイン１０４を備え、ソースとドレインの間の領域に、基板上に配設された不図示のゲート酸化膜を介してゲート電極１０５が配線されている。Ｎウェル電位を電源電位ＶＤＤとし、Ｐウェル電位をグランド電位ＧＮＤとするタップ１０６、１０７を基板表面に備え、Ｎウェル１０１内のタップ１０６（Ｎ＋拡散領域）とソース（Ｐ＋拡散領域）を電気的に短絡する短絡部（Ｎ＋拡散領域）１０８と、Ｐウェル１０２内のタップ１０７（Ｐ＋拡散領域）とソース（Ｎ＋拡散領域）を電気的に短絡する短絡部（Ｐ＋拡散領域）１０９を備えている。なお、図１（Ａ）に示した図柄のセルの情報が、半導体設計自動化装置のセルライブラリ（不図示；図１０のセルライブラリ格納手段）に登録される。ここで、Ｎウェル１０１のタップ１０６とソースを電気的に短絡する短絡部（Ｎ＋拡散領域）１０８は、タップ１０６の一部とみなすことができる。一方、短絡部１０８をＰ＋拡散領域とすると、短絡部１０８は、ソースの一部とみなすことができる。Ｐウェル１０２のタップ１０７とソースを電気的に短絡する短絡部（Ｐ＋拡散領域）１０９は、タップ１０７の一部とみなすことができる。一方、短絡部１０９をＮ＋拡散領域とすると、短絡部１０９は、ソースの一部とみなすことができる。このように、タップとソースが一部で接しており（Ｐ＋拡散領域とＮ＋拡散領域が一部で接するように形成されている）、例えば製造時のシリサイドプロセスによって互いに短絡される。また、本発明の主題とは、直接関係しないが、各層（属性）を抽出することで、各層におけるレイアウト情報を自動生成することができる。

本発明は、例えばセルライブラリに格納された図１（Ａ）のセルを変換して、任意のウェル電位を給電可能とするセルを作成するものである。

図１（Ｂ）は、図１（Ａ）に示したセルを変換して任意のウェル電位を給電可能としたセルの構成を示す図である。

図１（Ｂ）を参照すると、図１（Ａ）のＮウェル１０１内のタップ１０６の不純物拡散領域（Ｎ＋拡散領域）を、図１（Ａ）とは逆導電型のＰ＋拡散領域として、ソース領域１０３Ａとし、図１（Ａ）のＰウェル内のタップ１０７の不純物拡散領域（Ｐ＋拡散領域）を逆導電型のＮ＋拡散領域としてソース領域１０４Ａとしている。そして、短絡部１０８Ａ、１０９Ｂも、それぞれ、ソース領域１０３Ａ、１０４Ａと同一導電型としている。Ｎウェル１０１に任意のウェル電位を給電するタップ１０６（Ｎ＋拡散領域とコンタクト）、Ｐウェル１０２に任意のウェル電位を給電するタップ１０７（Ｐ＋拡散領域とコンタクト）は、それぞれソース領域１０３Ａ、１０４Ａと相対してその外側（図１の上側と下側）に備えている。タップ１０６、１０７には、それぞれ、任意の電位を給電する配線１１４、１１５からコンタクト１１６、１１７を介して任意の電位（ウェル電位）が供給される。

図２は、図１（Ａ）のＸ１−Ｘ２線に沿った断面を模式的に示す図である。図２を参照すると、半導体基板１００にＮウェル１０１とＰウェル１０２を備えたツイン・ウェル構成とされ、Ｎウェル１０１内においてタップ１０６（Ｎ＋拡散領域）とソース１０３（Ｐ＋拡散領域）とは、短絡部１０８（Ｎ＋拡散領域）で接続され、Ｐウェル１０２内のタップ１０７（Ｐ＋拡散領域）とソース１０４（Ｎ＋拡散領域）とは短絡部１０９（Ｐ＋拡散領域）で接続されている。

図３は、図１（Ｂ）のＹ１−Ｙ２線に沿った断面を模式的に示す図である。図３を参照すると、半導体基板１００にＮウェル１０１とＰウェル１０２を備えたツイン・ウェル構成とされ、Ｎウェル１０１内のソース１０３Ａ（Ｐ＋拡散領域）には、電源配線１１０からコンタクト１１２を介して電源電位ＶＤＤが供給され、ソース１０３Ａ（Ｐ＋拡散領域）は短絡部１０８Ａ（Ｐ＋拡散領域）を介してＭＯＳトランジスタのソース１０３（Ｐ＋拡散領域）と接続されている。Ｐウェル１０２内のソース１０４Ａ（Ｎ＋拡散領域）には、ＧＮＤ配線１１１からコンタクト１１３を介してＧＮＤ電位が供給され、ソース１０４Ａ（Ｎ＋拡散領域）は短絡部１０９Ａ（Ｎ＋拡散領域）を介してＭＯＳトランジスタのソース１０４（Ｎ＋拡散領域）と接続されている。Ｎウェル１０１内においてソース１０３Ａの外側にタップ１０６（Ｎ＋拡散領域）が配設され、任意電位が配線１１４、コンタクト１１６を介して供給される。またＰウェル１０２内においてソース１０４Ａの外側にタップ１０７（Ｎ＋拡散領域）が配設され、任意電位が配線１１５、コンタクト１１７を介して供給される。図１（Ｂ）、図３に示した構成のセルは、図１（Ａ）、図２に示したセルを、後述するように、自動変換することで得られる。すなわち、任意電位をウェルに供給するセルの設計工程、ＴＡＴを特段に短縮し、セルライブラリの有効利用を図ることができる。

なお、本実施例において、図１（Ａ）のセルと、図１（Ｂ）のセル（タップをソース拡散領域に変換した後のセル）を混在させて配置するようにしてもよい。この場合、好ましくは、ある領域では、タップをソース拡散領域に変換した後のセル（図１（Ｂ）参照）によってマクロを構成し、別の領域では、タップ変換前のセル（図１（Ａ）参照）によってマクロを構成するという手法が用いられる。

図４は、本発明の別の実施例のレイアウト構成を示す図であり、複数のセルが１列に配置されている中の２つのセル（セル１、セル２）を表している。図４のセル１は、図１（Ｂ）のセルであり、セル２は、ウェルに任意電位を給電するためのタップセルである。すなわち、１つのセル列内に少なくとも１つのタップセルが配置されている。より詳しくは、図４のセル１において、Ｎウェル１０１内のソース／ドレイン１０３のソース拡散領域とソース拡散領域１０３Ａを接続する短絡部１０８Ａは、Ｐ＋拡散領域よりなり、Ｐウェル１０２内のソース／ドレイン１０４のソース拡散領域とソース拡散領域１０４Ａを接続する短絡部１０９ＡはＮ＋拡散領域で形成されている。タップセル２は、Ｎウェル１０１、Ｐウェル１０２に任意の電位を与えるタップ１０６、１０７を備えている。このように、セル列のセル間にタップセルを配置してもよい。セル２において、タップ１０６はＮ＋拡散領域とコンタクト１１６よりなり、配線１１４より任意の電位が給電される。タップ１０７はＰ＋拡散領域とコンタクト１１７よりなり配線１１５より任意の電位が給電される。すなわち、Ｎウェル１０１、Ｐウェル１０２には、タップ１０６、１０７には、配線１１４、１１５から任意の電位が供給される。

また、図４に示す構成では、Ｎウェル１０１のソース１０３Ａと、Ｐウェル１０２のソース１０４Ａは、セル列（セル１、セル２、…）に対して共通に連続して設けられ、電源配線１１０、ＧＮＤ配線１１１にコンタクト１１２、１１３を介して接続されており、セル１では、短絡部１０８Ａ、１０９Ａを介してソース／ドレイン１０３と１０４のそれぞれのソースに、ＶＤＤ、ＧＮＤ電位を供給する。電源配線１１０、ＧＮＤ配線１１１は、それぞれ、ソース１０３Ａ、１０４Ａと重なった位置に配置される。なお、図１（Ａ）のセル（ウェル電位、ＶＤＤ、ＧＮＤ電位）を含む回路ブロックと、図１（Ｂ）のセル（ウェル電位は任意）を含む回路ブロックとを同一列に備えた構成としてもよい。

図５は、本発明のさらに別の実施例の構成を示す図である。図５（Ａ）は、ウェル電位を電源電位に固定としたセルの構成を示す図であり、Ｎウェル１０１に電源電位ＶＤＤを与えるタップ１０６は、Ｎ＋拡散領域とコンタクトからなるセルＡ（図５（Ｃ）参照）を単位として該セルＡが複数個一列に配列されている。Ｐウェル１０２にＧＮＤ電位を与えるタップ１０７は、Ｐ＋拡散領域とコンタクトからなるセルＢ（図５（Ｄ）参照）を単位としてセルＢが複数個一列に配列されている。

図５（Ｂ）に示したセルは、図５（Ａ）に示したセルを、本発明に従って、任意のウェル電位を与える構成に変換したものである。図５（Ｂ）に示すように、Ｐ＋拡散領域とコンタクトからなるセルＢ（図５（Ｄ）参照）を、Ｎウェル１０１のソース１０３Ａとして用いている。Ｎ＋拡散領域とコンタクトからなるセルＡ（図５（Ｃ）参照）を、Ｐウェル１０２のソース１０４Ａとして用いている。

さらに、Ｎ＋拡散領域とコンタクトからなるセルＡ（図５（Ｃ））をＮウェルのタップセル１０６として利用している。そして、Ｐ＋拡散領域とコンタクトからなるセルＢ（図５（Ｄ））をＰウェルのタップセル１０７として利用している。なお、図５（Ａ）に示す例では、例えばタップ１０６、１０７をそれぞれ構成するセルＡ、Ｂは、タップ領域すべてに配置されている（図５では、９個）が、空きがあってもよいことは勿論である。

図６は、本発明の一実施例のレイアウトデータを説明するための図である。セルライブラリのレイアウトデータは、層の属性を持った図形情報で構成される。属性として、本実施例では、層情報を有する。１層から６層は、Ｐウェル、Ｎウェル、Ｐ＋拡散層、Ｎ＋拡散層、ポリシリコン、コンタクトよりなり、１１層は、メタル１（第１メタル配線層）である。図１（Ａ）のセルから図１（Ｂ）のセルへの変換を行う場合、図１（Ａ）のタップ１０６の属性についてＮ＋拡散層からＰ＋拡散層への変換が行われる。この場合、図６に示すように、図１（Ａ）のタップの属性をなす４層（Ｎ＋拡散層）を３層（Ｐ＋拡散層）に入れ換えることで図１（Ｂ）のセルのソース１０３Ａへの変換が行われる。

本実施例において、レイアウトデータは、図７に示すように、階層構造をとり得る。例えばセルＣ（ウェルに電源電位ＶＤＤを与えるタップセル）が、Ｎ＋拡散領域とコンタクトで構成されるセルＡを１列に複数配列してＮウェルのタップ１０６を構成し、Ｐ＋拡散領域とコンタクトで構成されるセルＢを１列に複数配列してＰウェルのタップ１０７を構成している。

図７のセルに対して、Ｎ＋拡散領域とコンタクトで構成されるセルＡを、Ｐ＋拡散領域とコンタクトで構成されるセルＥ（図８（Ｂ）参照）で置換し、Ｐ＋拡散領域とコンタクトで構成されるセルＢを、Ｎ＋拡散領域とコンタクトで構成されるセルＤ（図８（Ａ）参照）で置換すると、図９に示すようなセルのレイアウトデータが得られる。すなわち、ウェル電位を与えるタップをソースに置き換えたセルが得られる。

次に、本発明の一実施例のセル変更の方法及びシステムについて説明する。図１０は、本発明の一実施例の装置の構成を示す図である。セルライブラリ格納手段１０には、例えば図７等に示したレイアウトデータ（属性として層情報を有し、階層構造をとる）を有するセルが格納されている。

置換用セル格納手段１１には、置換用セル（例えば図８（Ａ）、図８（Ｂ）参照）が格納されている。

タップ−ソース変更手段１２は、セルライブラリ格納手段１０に格納されているセル情報を読み出して、ウェル電位を与えるタップを含むセルを検索し、該セルを、不純物拡散領域の導電型が、タップと逆の置換用セル（図８（Ａ）、図８（Ｂ）参照）で置き換える。

その際、タップ−ソース変更手段１２は、セル情報に対して、ウェルと同じ導電型の不純物拡散領域に、電源供給用のメタル配線やコンタクトが接続されている部分があるか否か検索し、ウェルと同じ導電型の不純物拡散領域に、電源供給用のメタル配線やコンタクトが接続されている部分が存在する場合、当該部分をタップと判断する。図７に示した例の場合に即して説明すると、Ｎウェル１０１と同じ導電型（Ｎ＋拡散層）であり、電源供給用のメタルとコンタクトが接続されているセルＡが接続されている部分１０６が、タップとして検索される。ＰウェルについてもセルＢの配列がタップ１０７として検索される。

タップ−ソース変更手段１２は、図７のセルＡをＰ＋拡散領域とコンタクトで構成されるセルＥ（図８（Ｂ）参照）で置換し、Ｐ＋拡散領域とコンタクトで構成されるセルＢをＮ＋拡散領域とコンタクトで構成されるセルＤ（図８（Ａ）参照）で置換する。また、図７の短絡部１０８、１０９も、ソース／ドレインと逆導電型の場合、ドープする不純物を逆導電型として、図９の短絡部１０８Ａ、１０９Ａを得る。

またソース電位とは独立にウェル電位を給電するため新たにタップを追加するようにしてもよい。

置き換えられたセルは、拡張セルライブラリ格納手段１３に格納される。レイアウト手段１４（レイアウトツール）は、ウェルに任意電位を供給するセルを配置する場合には、拡張セルライブラリ格納手段１３に格納されたセルのレイアウトデータ（例えば図１（Ｂ）参照）を用いてレイアウトを実行する。ウェルに固定電位を供給するセルを配置する場合には、セルライブラリ格納手段１０に格納されたセルのレイアウトデータ（例えば図１（Ａ）参照）を用いてレイアウトを実行する。

なお、図１０に示したシステムは、半導体設計自動化装置を構成するコンピュータ・システム（入出力装置、ストレージ等を備えたＥＷＳ（エンジニアリングワークステーション）、あるいはパソコン）等に実装され、コンピュータ・ソフトウエアの制御により実現することができる。

図１１は、本発明の別の実施例の構成を示す図である。図１１（Ａ）を参照すると、ソース１０３Ａ、１０４Ａ（例えば図１（Ｂ）、図４等参照）と、ソース電位を供給する電源配線１１０、１１１（ＶＤＤ又はＧＮＤ、またはＶＤＤとＧＮＤの両方）とが、隣接セル間で連続的に配置され、基板表面を上からみて、互いに重なって配置されている。

図１１（Ｂ）は、図１１（Ａ）のＹ方向の断面を示す図である。図１１（Ｂ）に示すように、Ｎウェル１０１のソース１０３ＡとＶＤＤ配線１１０、Ｐウェル１０２のソース１０４ＡとＧＮＤ配線１１１とが重なって配置されている。かかる構成により、チップ面積の増大を抑止している。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

（Ａ）、（Ｂ）は、本発明の一実施例を説明するための図である。 図１（Ａ）のＸ１−Ｘ２線の断面を模式的に示す図である。 図１（Ｂ）のＹ１−Ｙ２線の断面を模式的に示す図である。 本発明の一実施例のセル列を模式的に示す図である。 （Ａ）、（Ｂ）は、本発明の別の実施例を説明するための図である。 （Ａ）、（Ｂ）、（Ｃ）は、本発明の一実施例のレイアウトデータを説明するための図である。 本発明の一実施例のレイアウトデータの階層構造を説明するための図である。 （Ａ）、（Ｂ）は本発明の一実施例の置換セルを模式的に示す図である。 本発明の一実施例の置換後のセルのレイアウトデータを示す図である。 本発明の一実施例の半導体自動設計装置の構成及び処理手順を示す図である。 本発明の別の実施例の構成を示す図である。 従来のタップを有するセルの構成を示す図である。

符号の説明

１０ セルライブラリ格納手段
１１ 置換用セル格納手段
１２ タップ−ソース変更手段
１３ 拡張セルライブラリ格納手段
１４ レイアウト手段（レイアウトツール）
１００ 半導体基板
１０１ Ｎウェル
１０２ Ｐウェル
１０３ ソース／ドレイン（Ｐ＋拡散領域）
１０３Ａ ソース（Ｐ＋拡散領域）
１０４ ソース／ドレイン（Ｎ＋拡散領域）
１０４Ａ ソース（Ｎ＋拡散領域）
１０５ ゲート電極
１０６ タップ
１０７ タップ
１０８ 短絡部
１０８Ａ 短絡部（ソース）
１０９ 短絡部
１０９Ａ 短絡部（ソース）
１１０ ＶＤＤ配線
１１１ ＧＮＤ配線
１１２、１１３、１１６、１１７ コンタクト
１１４、１１５ ウェル電位（任意電位）の給電用配線
１１８、１１９ 配線

Claims (10)

1. コンピュータによる半導体集積回路の設計方法であって、
   能動素子が形成されるウェルの電位を供給するタップと、前記ウェルと逆導電型のソース拡散領域と、前記タップと前記ソース拡散領域とを接続する短絡部と、を備えたセルの情報を格納したセルライブラリ格納手段より、セルの情報を入力するステップと、
   前記セルについて前記タップを、前記ソース拡散領域と同一導電型に変換するステップと、
   変換して得られたセルを、前記ウェル電位を給電するタップを別途設けることにより、セルのウェル電位を任意電位に設定自在とした拡張セルとして拡張セルライブラリ格納手段に格納するステップと、
   を含む、ことを特徴とする半導体集積回路の設計方法。
2. 前記セルの前記タップを前記ソース拡散領域と同一導電型に変換するにあたり、前記セルの前記タップの属性情報を、前記ソース拡散領域の属性情報に置き換える、ことを特徴とする請求項１記載の半導体集積回路の設計方法。
3. 前記セルの前記短絡部が前記タップと同一導電型の拡散領域である場合、前記短絡部を前記ソース拡散領域と同一導電型に変換する、ことを特徴とする請求項１記載の半導体集積回路の設計方法。
4. 能動素子が形成されるウェルの電位を供給するタップと、前記ウェルと逆導電型のソース拡散領域と、前記タップと前記ソース拡散領域とを接続する短絡部と、を備えたセルの情報を記憶するセルライブラリ格納手段と、
   前記セルのウェル電位を任意電位に設定自在とした拡張セルの情報を格納する拡張セルライブラリ格納手段と、
   前記セルライブラリ格納手段から、セルの情報を入力し、前記セルについて前記タップを、前記ソース拡散領域と同一導電型に変換し、変換して得られたセルを、前記ウェル電位を給電するタップを別途設けることにより、セルのウェル電位を任意電位に設定自在とした前記拡張セルとして、前記拡張セルライブラリ格納手段に格納する変更手段と、
   を備えている、ことを特徴とする半導体集積回路の自動設計装置。
5. 前記変更手段は、前記セルの前記タップを前記ソース拡散領域と同一導電型に変換するにあたり、前記セルの前記タップの属性情報を、前記ソース拡散領域の属性情報に置き換える、ことを特徴とする請求項４記載の半導体集積回路の自動設計装置。
6. 所定の導電型の不純物拡散領域とコンタクトからなる置換セルを格納した置換セル格納手段を備え、
   前記変更手段は、前記置換セル格納手段の置換セルを用いて、前記タップを、前記ソース拡散領域に置き換える、ことを特徴とする請求項４記載の半導体集積回路の自動設計装置。
7. 基板上層の配線層に配設される配線であって、前記タップの導電型を、前記ソース拡散領域と同一の導電型とした領域に電源電位を供給する配線を、基板上方からみて、前記タップの導電型を、前記ソース拡散領域と同一の導電型とした領域と重なって配置し、
   前記タップの導電型を、前記ソース拡散領域と同一の導電型とした領域に電源電位を供給する配線と前記タップの導電型を、前記ソース拡散領域と同一の導電型とした領域とを、互いに隣接する複数のセルに亘って延在して配置した、ことを特徴とする請求項４記載の半導体集積回路の自動設計装置。
8. 前記変更手段は、前記セルの前記短絡部が前記タップと同一導電型の拡散領域である場合、前記短絡部を前記ソース拡散領域と同一導電型に変換する、ことを特徴とする請求項４記載の半導体集積回路の自動設計装置。
9. 能動素子が形成されるウェルの電位を供給するタップと、前記ウェルと逆導電型のソース拡散領域と、前記タップと前記ソース拡散領域とを接続する短絡部と、を備えたセルの情報を記憶するセルの情報を記憶するセルライブラリ格納手段と、
   前記セルのウェル電位を任意電位に設定自在とした拡張セルの情報を格納した拡張セルライブラリ格納手段と、
   を備え、半導体集積回路の自動設計装置を構成するコンピュータに、
   前記セルライブラリ格納手段から、セルのレイアウト情報を入力し、前記セルについて前記タップの導電型を、前記ソース拡散領域と同一導電型に変換し、変換して得られたセルを、前記ウェル電位を給電するタップを別途設けることにより、セルのウェル電位を任意電位に設定自在とした前記拡張セルとして前記拡張セルライブラリ格納手段に格納する処理と、
   を実行させるプログラム。
10. 請求項９記載のプログラムにおいて、
    前記セルの前記タップを、前記ソース拡散領域と同一導電型に変換するにあたり、前記セルの前記タップの属性情報を、前記ソース拡散領域の属性情報に置き換える処理を前記コンピュータに実行させるプログラム。

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