JP2976585B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に固体撮像素子の水平転送部や垂直転送部等
の電荷転送部におけるゲート電極下のゲート絶縁膜の形
成方法に関する。
に関し、特に固体撮像素子の水平転送部や垂直転送部等
の電荷転送部におけるゲート電極下のゲート絶縁膜の形
成方法に関する。
【０００２】
【従来の技術】ＣＣＤ固体撮像素子の水平転送部や垂直
転送部でのゲート構造の作成プロセスにおいて、ゲート
酸化膜を熱酸化により形成した後、減圧ＣＶＤ法により
耐圧向上等のためにシリコン窒化膜(Si3N4) を堆積させ
ている。そして、このシリコン窒化膜の上に、直にポリ
シリコン電極を堆積させると、ＭＯＳキャパシタのＣ‐
Ｖ特性であるＢ‐Ｔバイアスによるフラットバンド電圧
ＶFBの変動が悪化してしまうため、シリコン窒化膜を熱
酸化させることによってゲート電極下に薄い酸化膜を形
成させている。また、この酸化膜の形成によるフラット
バンド電圧ＶFBの安定化以外の目的としては、ゲート電
極をパターニングするときのエッチングによる下地選択
比の向上も挙げられる。
転送部でのゲート構造の作成プロセスにおいて、ゲート
酸化膜を熱酸化により形成した後、減圧ＣＶＤ法により
耐圧向上等のためにシリコン窒化膜(Si3N4) を堆積させ
ている。そして、このシリコン窒化膜の上に、直にポリ
シリコン電極を堆積させると、ＭＯＳキャパシタのＣ‐
Ｖ特性であるＢ‐Ｔバイアスによるフラットバンド電圧
ＶFBの変動が悪化してしまうため、シリコン窒化膜を熱
酸化させることによってゲート電極下に薄い酸化膜を形
成させている。また、この酸化膜の形成によるフラット
バンド電圧ＶFBの安定化以外の目的としては、ゲート電
極をパターニングするときのエッチングによる下地選択
比の向上も挙げられる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記Ｍ
ＯＮＯＳ(Metal Oxide Nitrid Oxide Semiconductor)構
造のゲート絶縁膜では、ゲート電極下の薄い酸化膜を、
シリコン窒化膜を熱酸化させることで形成していたの
で、以下に示す如き問題点があった。すなわち、シリ
コン窒化膜の熱酸化は、温度が高く、時間が長くかかる
ので、固体撮像素子の微細化に伴い不純物の再拡散を防
ぐためには、低温化の方向のため、悪影響を及ぼすこと
になる。シリコン窒化膜を熱酸化させると、ＭＯＳキ
ャパシタのＣ‐Ｖ特性の直線性が悪化（非直線化）して
しまう。ゲート電極のエッチング時、シリコン窒化膜
上のシリコン酸化膜(SiO2)が殆ど無くなってしまい、１
層目電極のＭＯＳと２層目電極のＭＯＳで絶縁膜に膜厚
差が生じて容量、ポテンシャル差が発生することにな
る。ゲート電極が従来の２層構造から３層構造へと多
層化した場合、２層目電極のエッチング時にシリコン酸
化膜が無くなり、その下のシリコン窒化膜まで削ってし
まい、かなり大きな容量、ポテンシャル差になる。ゲ
ート電極をポリシリコン電極からタングステンシリコン
電極にとって代えた場合、下地選択比が悪化すること
と、タングステンシリコン電極をシリコン窒化膜で包み
込むプロセスを使用したとき、つけ直しのシリコン窒化
膜をその度に熱酸化しなければならなく、熱処理工程が
かなり多くなってしまう。
ＯＮＯＳ(Metal Oxide Nitrid Oxide Semiconductor)構
造のゲート絶縁膜では、ゲート電極下の薄い酸化膜を、
シリコン窒化膜を熱酸化させることで形成していたの
で、以下に示す如き問題点があった。すなわち、シリ
コン窒化膜の熱酸化は、温度が高く、時間が長くかかる
ので、固体撮像素子の微細化に伴い不純物の再拡散を防
ぐためには、低温化の方向のため、悪影響を及ぼすこと
になる。シリコン窒化膜を熱酸化させると、ＭＯＳキ
ャパシタのＣ‐Ｖ特性の直線性が悪化（非直線化）して
しまう。ゲート電極のエッチング時、シリコン窒化膜
上のシリコン酸化膜(SiO2)が殆ど無くなってしまい、１
層目電極のＭＯＳと２層目電極のＭＯＳで絶縁膜に膜厚
差が生じて容量、ポテンシャル差が発生することにな
る。ゲート電極が従来の２層構造から３層構造へと多
層化した場合、２層目電極のエッチング時にシリコン酸
化膜が無くなり、その下のシリコン窒化膜まで削ってし
まい、かなり大きな容量、ポテンシャル差になる。ゲ
ート電極をポリシリコン電極からタングステンシリコン
電極にとって代えた場合、下地選択比が悪化すること
と、タングステンシリコン電極をシリコン窒化膜で包み
込むプロセスを使用したとき、つけ直しのシリコン窒化
膜をその度に熱酸化しなければならなく、熱処理工程が
かなり多くなってしまう。
【０００４】そこで、本発明は、素子の微細化に対応で
きるとともに、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線
化を回避でき、しかもゲート電極のエッチングによる下
地選択比の悪化、バラツキの影響を排除でき、さらには
多層電極プロセスにおいて１層目ＭＯＳ構造と同等の容
量、ポテンシャルを２層目以降のＭＯＳ構造にも実現可
能な半導体装置の製造方法を提供することを目的とす
る。
きるとともに、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線
化を回避でき、しかもゲート電極のエッチングによる下
地選択比の悪化、バラツキの影響を排除でき、さらには
多層電極プロセスにおいて１層目ＭＯＳ構造と同等の容
量、ポテンシャルを２層目以降のＭＯＳ構造にも実現可
能な半導体装置の製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に第１の酸化膜を介してシ
リコン窒化膜を形成し、このシリコン窒化膜上に減圧Ｃ
ＶＤ法によって第２の酸化膜を形成し、この第２の酸化
膜上にゲート電極をドライエッチングによりパターニン
グ後、ゲート電極の領域外の第２の酸化膜をウェットエ
ッチングにより除去し、しかる後ゲート電極上及びシリ
コン窒化膜上に第３の酸化膜を形成することを特徴とす
る。
に、本発明は、半導体基板上に第１の酸化膜を介してシ
リコン窒化膜を形成し、このシリコン窒化膜上に減圧Ｃ
ＶＤ法によって第２の酸化膜を形成し、この第２の酸化
膜上にゲート電極をドライエッチングによりパターニン
グ後、ゲート電極の領域外の第２の酸化膜をウェットエ
ッチングにより除去し、しかる後ゲート電極上及びシリ
コン窒化膜上に第３の酸化膜を形成することを特徴とす
る。
【０００６】本発明はさらに、ゲート電極の材料として
メタル又はメタルシリサイドを材料に用い、第２の酸化
膜上にゲート電極をパターニング後、ゲート電極の領域
外の第２の酸化膜及びシリコン窒化膜を除去し、しかる
後ゲート電極上及び第１の酸化膜上に第２のシリコン窒
化膜及び第３の酸化膜を順に形成することを特徴とす
る。
メタル又はメタルシリサイドを材料に用い、第２の酸化
膜上にゲート電極をパターニング後、ゲート電極の領域
外の第２の酸化膜及びシリコン窒化膜を除去し、しかる
後ゲート電極上及び第１の酸化膜上に第２のシリコン窒
化膜及び第３の酸化膜を順に形成することを特徴とす
る。
【０００７】
【作用】ゲート絶縁膜を形成するに際し、先ず、半導体
基板上に第１の酸化膜を介して形成されたシリコン窒化
膜の上に、減圧ＣＶＤ法によって第２の酸化膜を形成す
る。この減圧ＣＶＤ法によれば、熱処理工程を削減でき
ることから、素子の微細化に対応でき、かつＭＯＳキャ
パシタのＣ‐Ｖ特性の非直線化を回避できる。しかも、
ゲート電極のパターニングが終了した時点でドライエッ
チングを止め、ウェットエッチングによって第２の酸化
膜を取り除くようにすることにより、下地との選択比が
装置の差や、再現性、ウエハ面内あるいは面間バラツキ
によって生 じる残膜の厚みのばらつきを小さくできるた
め、再現性よく、所望の厚さのゲート絶縁膜を形成でき
る。
基板上に第１の酸化膜を介して形成されたシリコン窒化
膜の上に、減圧ＣＶＤ法によって第２の酸化膜を形成す
る。この減圧ＣＶＤ法によれば、熱処理工程を削減でき
ることから、素子の微細化に対応でき、かつＭＯＳキャ
パシタのＣ‐Ｖ特性の非直線化を回避できる。しかも、
ゲート電極のパターニングが終了した時点でドライエッ
チングを止め、ウェットエッチングによって第２の酸化
膜を取り除くようにすることにより、下地との選択比が
装置の差や、再現性、ウエハ面内あるいは面間バラツキ
によって生 じる残膜の厚みのばらつきを小さくできるた
め、再現性よく、所望の厚さのゲート絶縁膜を形成でき
る。
【０００８】また、メタル又はメタルシリサイドを材料
に用いたゲート電極のパターニング後、第２の酸化膜の
つけ直しを行うことにより、ゲート電極のパターニング
の際のエッチングによる下地選択比の悪化、バラツキを
排除できるとともに、多層電極プロセスにおいても１層
目ＭＯＳ構造と同等の容量、ポテンシャルを２層目以降
のＭＯＳ構造にも実現でき、特にシリコン窒化膜をもつ
け直すことにより、メタル又はメタルシリサイドを材料
に用いた各電極間に酸化膜、シリコン窒化膜および酸化
膜の３層構造のゲート絶縁膜が介在することになるた
め、電極間の耐圧をより向上できる。
に用いたゲート電極のパターニング後、第２の酸化膜の
つけ直しを行うことにより、ゲート電極のパターニング
の際のエッチングによる下地選択比の悪化、バラツキを
排除できるとともに、多層電極プロセスにおいても１層
目ＭＯＳ構造と同等の容量、ポテンシャルを２層目以降
のＭＯＳ構造にも実現でき、特にシリコン窒化膜をもつ
け直すことにより、メタル又はメタルシリサイドを材料
に用いた各電極間に酸化膜、シリコン窒化膜および酸化
膜の３層構造のゲート絶縁膜が介在することになるた
め、電極間の耐圧をより向上できる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明によるゲート絶縁膜の形成方
法の一実施例を示す工程図である。本発明によるゲート
絶縁膜の形成方法においては、先ず、図１（Ａ）に示す
ように、シリコン基板１上に熱酸化によって形成された
シリコン酸化膜(SiO2)２を介して減圧ＣＶＤ法によりシ
リコン窒化膜(Si3N4) ３を堆積させる。続いて、図１
（Ｂ）に示すように、シリコン窒化膜３を熱酸化させ
ず、減圧ＣＶＤ法によって１００〜２００Å程度の薄膜
としてシリコン酸化膜(SiO2)４をシリコン窒化膜３上に
堆積させる。
に説明する。図１は本発明によるゲート絶縁膜の形成方
法の一実施例を示す工程図である。本発明によるゲート
絶縁膜の形成方法においては、先ず、図１（Ａ）に示す
ように、シリコン基板１上に熱酸化によって形成された
シリコン酸化膜(SiO2)２を介して減圧ＣＶＤ法によりシ
リコン窒化膜(Si3N4) ３を堆積させる。続いて、図１
（Ｂ）に示すように、シリコン窒化膜３を熱酸化させ
ず、減圧ＣＶＤ法によって１００〜２００Å程度の薄膜
としてシリコン酸化膜(SiO2)４をシリコン窒化膜３上に
堆積させる。
【００１０】次に、図１（Ｃ）に示すように、減圧ＣＶ
Ｄ法によってシリコン酸化膜４上にポリシリコン層５を
堆積し、このポリシリコン層５を反応性イオン・エッチ
ング（ＲＩＥ）等のプラズマドライエッチング法によっ
てパターニングすることにより、図１（Ｄ）に示すよう
に、ゲート電極６を形成する。ゲート電極６をエッチン
グした際、下地との選択比が装置の差や、再現性、ウエ
ハ面内或いは面間バラツキにより、残膜の膜厚に大きく
差を生じる。そのため、図１（Ｅ）に示すように、ゲー
ト電極６の領域外のシリコン窒化膜３上のシリコン酸化
膜４を全てフッ酸の薄い液（ウェットエッチング）によ
って除去する。
Ｄ法によってシリコン酸化膜４上にポリシリコン層５を
堆積し、このポリシリコン層５を反応性イオン・エッチ
ング（ＲＩＥ）等のプラズマドライエッチング法によっ
てパターニングすることにより、図１（Ｄ）に示すよう
に、ゲート電極６を形成する。ゲート電極６をエッチン
グした際、下地との選択比が装置の差や、再現性、ウエ
ハ面内或いは面間バラツキにより、残膜の膜厚に大きく
差を生じる。そのため、図１（Ｅ）に示すように、ゲー
ト電極６の領域外のシリコン窒化膜３上のシリコン酸化
膜４を全てフッ酸の薄い液（ウェットエッチング）によ
って除去する。
【００１１】次いで、図１（Ｆ）に示すように、ゲート
電極６上とシリコン窒化膜３上に減圧ＣＶＤ法によって
１００〜２００Å程度の薄膜としてシリコン酸化膜７を
堆積させる。このシリコン酸化膜７は、ゲート電極６の
下のシリコン酸化膜４と同一厚みで同製法によって形成
されることになる。この後は、従来のプロセスと同様に
ポリシリコンのゲート電極６の熱酸化を行い、しかる後
次工程へ進む。
電極６上とシリコン窒化膜３上に減圧ＣＶＤ法によって
１００〜２００Å程度の薄膜としてシリコン酸化膜７を
堆積させる。このシリコン酸化膜７は、ゲート電極６の
下のシリコン酸化膜４と同一厚みで同製法によって形成
されることになる。この後は、従来のプロセスと同様に
ポリシリコンのゲート電極６の熱酸化を行い、しかる後
次工程へ進む。
【００１２】上述したように、ＣＣＤ固体撮像素子の水
平転送部や垂直転送部等でのＭＯＮＯＳ構造のゲート絶
縁膜の形成において、シリコン窒化膜３上のシリコン酸
化膜４の形成を、従来の熱酸化法ではなく減圧ＣＶＤ法
によって行うことにより、熱処理工程を削減できること
から、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線性を回避
できるとともに、素子の微細化に対応できることにな
る。
平転送部や垂直転送部等でのＭＯＮＯＳ構造のゲート絶
縁膜の形成において、シリコン窒化膜３上のシリコン酸
化膜４の形成を、従来の熱酸化法ではなく減圧ＣＶＤ法
によって行うことにより、熱処理工程を削減できること
から、ＭＯＳキャパシタのＣ‐Ｖ特性の非直線性を回避
できるとともに、素子の微細化に対応できることにな
る。
【００１３】また、シリコン酸化膜７のつけ直しプロセ
スを追加したことにより、ゲート電極６のエッチングに
よる下地選択比の悪化、バラツキの影響を排除できると
ともに、多層電極プロセスにおいても、１層目ＭＯＳ構
造と同等の容量、ポテンシャルが２層目以降のＭＯＳ構
造にも実現できることになる。例えば２層電極構造の場
合には、図２に示すように、１層目のゲート電極６を覆
うシリコン酸化膜７上にポリシリコンによる２層目のゲ
ート電極８をパターニングすることにより、シリコン酸
化膜４とシリコン酸化膜７との膜厚が同一であることか
ら、１層目のゲート電極６のＭＯＳキャパシタと２層目
のゲート電極８のＭＯＳキャパシタで絶縁膜の膜厚差が
ないため、１層目ＭＯＳ構造と２層電極構造で同等の容
量、ポテンシャルを実現できるのである。
スを追加したことにより、ゲート電極６のエッチングに
よる下地選択比の悪化、バラツキの影響を排除できると
ともに、多層電極プロセスにおいても、１層目ＭＯＳ構
造と同等の容量、ポテンシャルが２層目以降のＭＯＳ構
造にも実現できることになる。例えば２層電極構造の場
合には、図２に示すように、１層目のゲート電極６を覆
うシリコン酸化膜７上にポリシリコンによる２層目のゲ
ート電極８をパターニングすることにより、シリコン酸
化膜４とシリコン酸化膜７との膜厚が同一であることか
ら、１層目のゲート電極６のＭＯＳキャパシタと２層目
のゲート電極８のＭＯＳキャパシタで絶縁膜の膜厚差が
ないため、１層目ＭＯＳ構造と２層電極構造で同等の容
量、ポテンシャルを実現できるのである。
【００１４】なお、上記実施例においては、ゲート電極
６，８として、ポリシリコン電極を用いた場合について
説明したが、ポリシリコン電極に限らず、メタル又はメ
タルシリサイド電極を用いた場合にも同様に適用可能で
ある。 また、シリコン窒化膜３上に減圧ＣＶＤ法によっ
て堆積されるシリコン酸化膜 ４は、ソースガスや成長温
度の制約をつけないものとする。
６，８として、ポリシリコン電極を用いた場合について
説明したが、ポリシリコン電極に限らず、メタル又はメ
タルシリサイド電極を用いた場合にも同様に適用可能で
ある。 また、シリコン窒化膜３上に減圧ＣＶＤ法によっ
て堆積されるシリコン酸化膜 ４は、ソースガスや成長温
度の制約をつけないものとする。
【００１５】図３は、本発明によるゲート絶縁膜の形成
方法の他の実施例を示す工程図である。本実施例におい
て、シリコン基板１上にシリコン酸化膜２を介して減圧
ＣＶＤ法によってシリコン窒化膜３を堆積させ、このシ
リコン窒化膜３上に減圧ＣＶＤ法によってシリコン酸化
膜４を堆積させ、このシリコン酸化膜４上にメタル又は
メタルシリサイドを材料に用いたゲート電極６をパター
ニングするまでの工程は、図１の（Ａ）〜（Ｄ）までの
各工程と同じである。
方法の他の実施例を示す工程図である。本実施例におい
て、シリコン基板１上にシリコン酸化膜２を介して減圧
ＣＶＤ法によってシリコン窒化膜３を堆積させ、このシ
リコン窒化膜３上に減圧ＣＶＤ法によってシリコン酸化
膜４を堆積させ、このシリコン酸化膜４上にメタル又は
メタルシリサイドを材料に用いたゲート電極６をパター
ニングするまでの工程は、図１の（Ａ）〜（Ｄ）までの
各工程と同じである。
【００１６】メタル又はメタルシリサイドを材料に用い
たゲート電極６のパターニング後、図３（Ａ）に示すよ
うに、ゲート電極６を酸化させてシリコン酸化膜９を形
成し、続いて図３（Ｂ）に示すように、このシリコン酸
化膜９をマスクとしてＲＩＥ等のプラズマドライエッチ
ング法などによってシリコン酸化膜４のみならず、シリ
コン窒化膜３をも取り除く。しかる後、図３（Ｃ）に示
すように、シリコン窒化膜１０及びシリコン酸化膜１１
を減圧ＣＶＤ法によってシリコン窒化膜３及びシリコン
酸化膜４と同一の膜厚で順に堆積することにより、シリ
コン窒化膜１０及びシリコン酸化膜１１のつけ直しを行
う。
たゲート電極６のパターニング後、図３（Ａ）に示すよ
うに、ゲート電極６を酸化させてシリコン酸化膜９を形
成し、続いて図３（Ｂ）に示すように、このシリコン酸
化膜９をマスクとしてＲＩＥ等のプラズマドライエッチ
ング法などによってシリコン酸化膜４のみならず、シリ
コン窒化膜３をも取り除く。しかる後、図３（Ｃ）に示
すように、シリコン窒化膜１０及びシリコン酸化膜１１
を減圧ＣＶＤ法によってシリコン窒化膜３及びシリコン
酸化膜４と同一の膜厚で順に堆積することにより、シリ
コン窒化膜１０及びシリコン酸化膜１１のつけ直しを行
う。
【００１７】上記ゲート構造を用いた例えば２層電極構
造を図４に示す。同図から明らかなように、ゲート電極
６のパターニング後、シリコン窒化膜１０及びシリコン
酸化膜１１をつけ直しすることにより、１層目のゲート
電極６と２層目のゲート電極８の間に、シリコン酸化膜
９、シリコン窒化膜１０およびシリコン酸化膜１１の３
層構造のゲート絶縁膜が介在することになるため、両ゲ
ート電極６，８間の耐圧をより向上できることになる。
造を図４に示す。同図から明らかなように、ゲート電極
６のパターニング後、シリコン窒化膜１０及びシリコン
酸化膜１１をつけ直しすることにより、１層目のゲート
電極６と２層目のゲート電極８の間に、シリコン酸化膜
９、シリコン窒化膜１０およびシリコン酸化膜１１の３
層構造のゲート絶縁膜が介在することになるため、両ゲ
ート電極６，８間の耐圧をより向上できることになる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ゲート絶縁膜を形成するに際し、半導体基板上に第１の
酸化膜を介して形成されたシリコン窒化膜の上に、減圧
ＣＶＤ法によって第２の酸化膜を形成することにより、
熱処理工程を削減できるため、素子の微細化に対応で
き、しかもＭＯＳキャパシタのＣ‐Ｖ特性の非直線化を
回避でき、さらにはゲート電極のパターニングが終了し
た時点でドライエッチングを止め、ウェットエッチング
によって第２の酸化膜を取り除くようにすることによ
り、下地との選択比が装置の差や、再現性、ウエハ面内
あるいは面間バラツキによって生じる残膜の厚みのばら
つきを小さくできるため、再現性よく、所望の厚さのゲ
ート絶縁膜を形成できる効果がある。
ゲート絶縁膜を形成するに際し、半導体基板上に第１の
酸化膜を介して形成されたシリコン窒化膜の上に、減圧
ＣＶＤ法によって第２の酸化膜を形成することにより、
熱処理工程を削減できるため、素子の微細化に対応で
き、しかもＭＯＳキャパシタのＣ‐Ｖ特性の非直線化を
回避でき、さらにはゲート電極のパターニングが終了し
た時点でドライエッチングを止め、ウェットエッチング
によって第２の酸化膜を取り除くようにすることによ
り、下地との選択比が装置の差や、再現性、ウエハ面内
あるいは面間バラツキによって生じる残膜の厚みのばら
つきを小さくできるため、再現性よく、所望の厚さのゲ
ート絶縁膜を形成できる効果がある。
【００１９】また、ゲート電極のパターニング後、第２
の酸化膜のつけ直しを行うことにより、ゲート電極のパ
ターニングの際のエッチングによる下地選択比の悪化、
バラツキを排除できるとともに、多層電極プロセスにお
いても１層目ＭＯＳ構造と同等の容量、ポテンシャルを
２層目以降のＭＯＳ構造にも実現でき、特に第２の酸化
膜とともにシリコン窒化膜をもつけ直すことにより、メ
タル又はメタルシリサイドを材料に用いた各ゲート電極
間にシリコン窒化膜を含む３層構造のゲート絶縁膜が介
在することになるため、各層のゲート電極間の耐圧をよ
り向上できることになる。
の酸化膜のつけ直しを行うことにより、ゲート電極のパ
ターニングの際のエッチングによる下地選択比の悪化、
バラツキを排除できるとともに、多層電極プロセスにお
いても１層目ＭＯＳ構造と同等の容量、ポテンシャルを
２層目以降のＭＯＳ構造にも実現でき、特に第２の酸化
膜とともにシリコン窒化膜をもつけ直すことにより、メ
タル又はメタルシリサイドを材料に用いた各ゲート電極
間にシリコン窒化膜を含む３層構造のゲート絶縁膜が介
在することになるため、各層のゲート電極間の耐圧をよ
り向上できることになる。
【図１】本発明によるゲート絶縁膜の形成方法の一実施
例を示す工程図である。
例を示す工程図である。
【図２】本発明によるゲート構造の一例を示す断面図で
ある。
ある。
【図３】本発明によるゲート絶縁膜の形成方法の他の実
施例を示す工程図である。
施例を示す工程図である。
【図４】本発明によるゲート構造の他の例を示す断面図
である。
である。
１…シリコン基板、２，４，７，９，１１…シリコン酸
化膜、３，１０…シリコン窒化膜、６，８…ゲート電極
化膜、３，１０…シリコン窒化膜、６，８…ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/14 - 27/148 H01L 29/762 - 29/768
Claims (2)
- 【請求項１】 半導体基板上に第１の酸化膜を介してシ
リコン窒化膜を形成し、 前記シリコン窒化膜上に減圧ＣＶＤ法によって第２の酸
化膜を形成し、 前記第２の酸化膜上にゲート電極をドライエッチングに
よりパターニング後、前記ゲート電極の領域外の前記第
２の酸化膜をウェットエッチングにより除去し、 しかる後、前記ゲート電極上及び前記シリコン窒化膜上
に第３の酸化膜を形成してゲート絶縁膜とすることを特
徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１の酸化膜を介して第
１のシリコン窒化膜を形成し、 前記第１のシリコン窒化膜上に減圧ＣＶＤ法によって第
２の酸化膜を形成し、前記第２の酸化膜上にメタル又は
メタルシリサイドを材料に用いたゲート電極をパターニ
ング後、前記ゲート電極の領域外の前記第２の酸化膜及
び前記第１のシリコン窒化膜を除去し、 しかる後、前記ゲート電極上及び前記第１の酸化膜上に
第２のシリコン窒化膜及び第３の酸化膜を順に形成する
ことを特徴とする半導体装置の製造方法。
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