JP3098474B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3098474B2 JP3098474B2 JP09299789A JP29978997A JP3098474B2 JP 3098474 B2 JP3098474 B2 JP 3098474B2 JP 09299789 A JP09299789 A JP 09299789A JP 29978997 A JP29978997 A JP 29978997A JP 3098474 B2 JP3098474 B2 JP 3098474B2
- Authority
- JP
- Japan
- Prior art keywords
- hydrogen barrier
- film
- barrier film
- semiconductor device
- hydrogen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 238000000034 method Methods 0.000 title description 18
- 239000001257 hydrogen Substances 0.000 claims description 118
- 229910052739 hydrogen Inorganic materials 0.000 claims description 118
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 114
- 230000004888 barrier function Effects 0.000 claims description 94
- 239000003990 capacitor Substances 0.000 claims description 28
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 35
- 239000011229 interlayer Substances 0.000 description 19
- 238000000137 annealing Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- -1 TaN is used Chemical class 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、主として強誘電体
材料又は高誘電率材料を容量絶縁膜に用いた容量素子を
含む半導体装置の製造方法に関する。
材料又は高誘電率材料を容量絶縁膜に用いた容量素子を
含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置としては、例えばＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 やＳｒＢｉ2 Ｔａ2 Ｏ9 等のヒステ
リシス特性を有する強誘電体材料を容量絶縁膜に用いた
容量素子部を有する不揮発性メモリや、（Ｓｒ，Ｂａ）
ＴｉＯ3 等の高誘電率材料を容量絶縁膜とすることで容
量素子部の蓄積電荷量を高めたダイナミックランダムア
クセスメモリ等が開発されている。
（Ｚｒ，Ｔｉ）Ｏ3 やＳｒＢｉ2 Ｔａ2 Ｏ9 等のヒステ
リシス特性を有する強誘電体材料を容量絶縁膜に用いた
容量素子部を有する不揮発性メモリや、（Ｓｒ，Ｂａ）
ＴｉＯ3 等の高誘電率材料を容量絶縁膜とすることで容
量素子部の蓄積電荷量を高めたダイナミックランダムア
クセスメモリ等が開発されている。
【０００３】こうした半導体装置に用いられるＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 や（Ｓｒ，Ｂａ）ＴｉＯ3 等の誘電体
は、酸化物であるため、還元性雰囲気に曝されると絶縁
特性や強誘電体特性が劣化してしまうことが知られてい
る。特に水素に曝されると特性が大きく劣化し、甚だし
い場合には電極の剥離等が引き起こされる。
ｒ，Ｔｉ）Ｏ3 や（Ｓｒ，Ｂａ）ＴｉＯ3 等の誘電体
は、酸化物であるため、還元性雰囲気に曝されると絶縁
特性や強誘電体特性が劣化してしまうことが知られてい
る。特に水素に曝されると特性が大きく劣化し、甚だし
い場合には電極の剥離等が引き起こされる。
【０００４】ところが水素を含んだ雰囲気は、ＬＳＩ等
の半導体装置の製造プロセスで一般的に生じており、回
避されないものとなっている。例えば層間絶縁膜に用い
られるＳｉＯ2 膜は通常ＣＶＤ法により形成されるが、
その反応はＳｉＨ4 ＋Ｏ2 →ＳｉＯ2 ＋２Ｈ2 で表わさ
れ、これは水素が反応生成物として生成されることを示
している。又、水素の微細化に伴い、アスペクト比の大
きなコンタクト・ホールの埋め込みにはＷのＣＶＤが広
く用いられているが、Ｗの成膜には２ＷＦ6 ＋３ＳｉＨ
4 →２Ｗ＋３ＳｉＨ4 ＋６Ｈ2 で表わされる反応が用い
られ、これは非常に強い還元性雰囲気で行われることを
示している。更に、Ａｌ配線形成後にＭＯＳトランジス
タの特性確保のため、水素を含んだ雰囲気でアニールが
行われる。
の半導体装置の製造プロセスで一般的に生じており、回
避されないものとなっている。例えば層間絶縁膜に用い
られるＳｉＯ2 膜は通常ＣＶＤ法により形成されるが、
その反応はＳｉＨ4 ＋Ｏ2 →ＳｉＯ2 ＋２Ｈ2 で表わさ
れ、これは水素が反応生成物として生成されることを示
している。又、水素の微細化に伴い、アスペクト比の大
きなコンタクト・ホールの埋め込みにはＷのＣＶＤが広
く用いられているが、Ｗの成膜には２ＷＦ6 ＋３ＳｉＨ
4 →２Ｗ＋３ＳｉＨ4 ＋６Ｈ2 で表わされる反応が用い
られ、これは非常に強い還元性雰囲気で行われることを
示している。更に、Ａｌ配線形成後にＭＯＳトランジス
タの特性確保のため、水素を含んだ雰囲気でアニールが
行われる。
【０００５】このような水素による誘電体容量の劣化を
防ぐための手段は、幾つかの半導体装置において周知技
術として導入されている。例えば図１２に示す特開平４
−１０２３６７号公報に開示された半導体装置の場合、
ＴｉＮ膜又はＴｉＯＮ膜を水素バリア膜１７として容量
部の層間絶縁膜１６上に設けた構造としている。因み
に、図１２の構造（従来の一例に係る半導体装置とす
る）では、シリコン基板１上に素子分離酸化膜２，層間
絶縁膜６，下部電極８，容量絶縁膜９，上部電極１０，
層間絶縁膜１３，配線層１４，層間絶縁膜１６，及び水
素バリア膜１７がこの順で形成され、シリコン基板１の
不純物拡散領域３間のゲート酸化膜４上にゲート電極５
が形成されている。
防ぐための手段は、幾つかの半導体装置において周知技
術として導入されている。例えば図１２に示す特開平４
−１０２３６７号公報に開示された半導体装置の場合、
ＴｉＮ膜又はＴｉＯＮ膜を水素バリア膜１７として容量
部の層間絶縁膜１６上に設けた構造としている。因み
に、図１２の構造（従来の一例に係る半導体装置とす
る）では、シリコン基板１上に素子分離酸化膜２，層間
絶縁膜６，下部電極８，容量絶縁膜９，上部電極１０，
層間絶縁膜１３，配線層１４，層間絶縁膜１６，及び水
素バリア膜１７がこの順で形成され、シリコン基板１の
不純物拡散領域３間のゲート酸化膜４上にゲート電極５
が形成されている。
【０００６】又、特開平７−１１１３１８号公報に開示
された誘電体メモリの場合、図１３に示す構造（従来の
他例に係る半導体装置とする）のものではＡｌＮやＴｉ
3 Ｎ4 を水素バリア膜１１として容量の上部電極１０上
に設けており、図１４に示す構造（従来の別例に係る半
導体装置とする）のものではＳｉ3 Ｎ4 を水素バリア膜
１２として素子全面に設けている。因みに、図１３の構
造では、シリコン基板１上に素子分離酸化膜２，層間絶
縁膜６，下部電極８，容量絶縁膜９，上部電極１０，水
素バリア膜１１，層間絶縁膜１３，及び配線層１４がこ
の順で形成され、シリコン基板１の不純物拡散領域３間
のゲート酸化膜４上にゲート電極５が形成されている。
又、図１４の構造では、シリコン基板１上に素子分離酸
化膜２，層間絶縁膜６，下部電極８，容量絶縁膜９，上
部電極１０，水素バリア膜１１，水素バリア膜１２，層
間絶縁膜１３，及び配線層１４がこの順で形成され、こ
のうちの下部電極８，容量絶縁膜９，上部電極１０，及
び水素バリア膜１１を覆って水素バリア膜１２が設けら
れると共に、シリコン基板１の不純物拡散領域３間のゲ
ート酸化膜４上にゲート電極５が形成されている。
された誘電体メモリの場合、図１３に示す構造（従来の
他例に係る半導体装置とする）のものではＡｌＮやＴｉ
3 Ｎ4 を水素バリア膜１１として容量の上部電極１０上
に設けており、図１４に示す構造（従来の別例に係る半
導体装置とする）のものではＳｉ3 Ｎ4 を水素バリア膜
１２として素子全面に設けている。因みに、図１３の構
造では、シリコン基板１上に素子分離酸化膜２，層間絶
縁膜６，下部電極８，容量絶縁膜９，上部電極１０，水
素バリア膜１１，層間絶縁膜１３，及び配線層１４がこ
の順で形成され、シリコン基板１の不純物拡散領域３間
のゲート酸化膜４上にゲート電極５が形成されている。
又、図１４の構造では、シリコン基板１上に素子分離酸
化膜２，層間絶縁膜６，下部電極８，容量絶縁膜９，上
部電極１０，水素バリア膜１１，水素バリア膜１２，層
間絶縁膜１３，及び配線層１４がこの順で形成され、こ
のうちの下部電極８，容量絶縁膜９，上部電極１０，及
び水素バリア膜１１を覆って水素バリア膜１２が設けら
れると共に、シリコン基板１の不純物拡散領域３間のゲ
ート酸化膜４上にゲート電極５が形成されている。
【０００７】
【発明が解決しようとする課題】上述した従来の一例に
係る半導体装置のように、容量部の層間絶縁膜上に水素
バリア膜を設けた構造の場合、横方向からの水素の進入
を遮蔽するために容量部よりも少なくとも数ミクロン以
上の余裕を持った面積で覆う必要があるが、例えば日経
マイクロデバイス１９９５年３月号３１頁に示されてい
るように、メモリの高集積化に伴ってセル面積は減少
し、２５６メガ・ビット以上の高集積メモリのセル面積
は１μｍ2 以下であるため、こうした場合に容量部上の
水素バリア膜の面積もセル面積以下にしなければなら
ず、横方向からの水素の進入に対して十分な効果が得ら
れないという問題がある他、配線層の上部に水素バリア
膜を形成するため、例えば配線にＷのＣＶＤを用いた場
合には、水素による容量部の劣化に対して全く効果が無
くなってしまうという問題がある。
係る半導体装置のように、容量部の層間絶縁膜上に水素
バリア膜を設けた構造の場合、横方向からの水素の進入
を遮蔽するために容量部よりも少なくとも数ミクロン以
上の余裕を持った面積で覆う必要があるが、例えば日経
マイクロデバイス１９９５年３月号３１頁に示されてい
るように、メモリの高集積化に伴ってセル面積は減少
し、２５６メガ・ビット以上の高集積メモリのセル面積
は１μｍ2 以下であるため、こうした場合に容量部上の
水素バリア膜の面積もセル面積以下にしなければなら
ず、横方向からの水素の進入に対して十分な効果が得ら
れないという問題がある他、配線層の上部に水素バリア
膜を形成するため、例えば配線にＷのＣＶＤを用いた場
合には、水素による容量部の劣化に対して全く効果が無
くなってしまうという問題がある。
【０００８】又、従来の他例に係る半導体装置の構造で
は側部からの水素の進入に対して何ら効果が無く、別例
に係る半導体装置の構造では素子全面にＳｉ3 Ｎ4 膜を
設けているためにＡｌ配線の形成後に水素アニールによ
って（ＭＯＳトランジスタの）特性確保が妨げられると
いう問題がある。因みに、Ｓｉ3 Ｎ4 膜による水素アニ
ール効果の妨害は、例えば１９８３年プロシーヂングス
オブ ザ シンポジウム オン シリコン ナイトラ
イド シン インシュレーチング フィルムズ９４〜１
１０頁（ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＳＹ
ＭＰＯＳＩＵＭＮ ＯＮ ＳＩＬＩＣＯＮ ＮＩＴＲＩ
ＤＥ ＴＨＩＮ ＩＮＳＵＬＡＴＩＮＧ ＦＩＬＭＳ）
にも述べられているように、広く知られた現象である。
は側部からの水素の進入に対して何ら効果が無く、別例
に係る半導体装置の構造では素子全面にＳｉ3 Ｎ4 膜を
設けているためにＡｌ配線の形成後に水素アニールによ
って（ＭＯＳトランジスタの）特性確保が妨げられると
いう問題がある。因みに、Ｓｉ3 Ｎ4 膜による水素アニ
ール効果の妨害は、例えば１９８３年プロシーヂングス
オブ ザ シンポジウム オン シリコン ナイトラ
イド シン インシュレーチング フィルムズ９４〜１
１０頁（ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ＳＹ
ＭＰＯＳＩＵＭＮ ＯＮ ＳＩＬＩＣＯＮ ＮＩＴＲＩ
ＤＥ ＴＨＩＮ ＩＮＳＵＬＡＴＩＮＧ ＦＩＬＭＳ）
にも述べられているように、広く知られた現象である。
【０００９】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、水素アニールによ
って特性確保を妨げず、且つ還元性雰囲気による強誘電
体及び高誘電率材料の劣化を防止し得る高集積な半導体
装置を歩留まり良く製造し得る半導体装置の製造方法を
提供することにある。
なされたもので、その技術的課題は、水素アニールによ
って特性確保を妨げず、且つ還元性雰囲気による強誘電
体及び高誘電率材料の劣化を防止し得る高集積な半導体
装置を歩留まり良く製造し得る半導体装置の製造方法を
提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、第１の
水素バリア膜上に下部電極，容量絶縁膜，上部電極，及
び第２の水素バリア膜を形成してパターニングする工程
と、パターニングしたものの全面に非導電性の第３の水
素バリア膜を形成して容量部以外に形成された該第３の
水素バリア膜を除去する工程と、上部電極上の第３の水
素バリア膜を除去してコンタクト部を形成する工程とを
含む半導体装置の製造方法が得られる。
水素バリア膜上に下部電極，容量絶縁膜，上部電極，及
び第２の水素バリア膜を形成してパターニングする工程
と、パターニングしたものの全面に非導電性の第３の水
素バリア膜を形成して容量部以外に形成された該第３の
水素バリア膜を除去する工程と、上部電極上の第３の水
素バリア膜を除去してコンタクト部を形成する工程とを
含む半導体装置の製造方法が得られる。
【００１１】一方、本発明によれば、第１の水素バリア
膜上に下部電極，容量絶縁膜，及び上部電極を形成して
パターニングする工程と、パターニングしたものの全面
に非導電性の第３の水素バリア膜を形成して容量部以外
に形成された該第３の水素バリア膜を除去する工程と、
上部電極上の第３の水素バリア膜を除去してコンタクト
部を形成した後に導電性の第２の水素バリア膜を該コン
タクト部を覆うように形成する工程とを含む半導体装置
の製造方法が得られる。
膜上に下部電極，容量絶縁膜，及び上部電極を形成して
パターニングする工程と、パターニングしたものの全面
に非導電性の第３の水素バリア膜を形成して容量部以外
に形成された該第３の水素バリア膜を除去する工程と、
上部電極上の第３の水素バリア膜を除去してコンタクト
部を形成した後に導電性の第２の水素バリア膜を該コン
タクト部を覆うように形成する工程とを含む半導体装置
の製造方法が得られる。
【００１２】
【発明の実施の形態】以下に幾つかの実施例を挙げ、本
発明の半導体装置の製造方法について、図面を参照して
詳細に説明する。
発明の半導体装置の製造方法について、図面を参照して
詳細に説明する。
【００１３】［実施例１］ 図１は、本発明の実施例１に係る半導体装置の製造方法
で製造される半導体装置の基本構成を示した側面断面図
である。この半導体装置の構造では、シリコン基板１上
に素子分離酸化膜２，層間絶縁膜６，水素バリア膜７，
下部電極８，容量絶縁膜９，上部電極１０，水素バリア
膜１１，水素バリア膜１２，層間絶縁膜１３，及び配線
層１４がこの順で形成され、下部電極８，容量絶縁膜
（誘電体膜）９，及び上部電極１０から成る容量部が水
素バリア膜７，１１，１２により完全に覆われると共
に、シリコン基板１の不純物拡散領域３間のゲート酸化
膜４上にゲート電極５が形成されている。ここでは、容
量部のみが水素バリア膜７，１１，１２により完全に覆
われているため、容量部の作製後に還元性雰囲気の製造
プロセスにおいても容量部の特性は劣化せず、しかもト
ランジスタ上部は水素バリア膜が取り除かれているた
め、水素アニールによりＭＯＳ特性確保が妨げられず、
トランジスタのＶｔばらつき等の問題を生じない。
で製造される半導体装置の基本構成を示した側面断面図
である。この半導体装置の構造では、シリコン基板１上
に素子分離酸化膜２，層間絶縁膜６，水素バリア膜７，
下部電極８，容量絶縁膜９，上部電極１０，水素バリア
膜１１，水素バリア膜１２，層間絶縁膜１３，及び配線
層１４がこの順で形成され、下部電極８，容量絶縁膜
（誘電体膜）９，及び上部電極１０から成る容量部が水
素バリア膜７，１１，１２により完全に覆われると共
に、シリコン基板１の不純物拡散領域３間のゲート酸化
膜４上にゲート電極５が形成されている。ここでは、容
量部のみが水素バリア膜７，１１，１２により完全に覆
われているため、容量部の作製後に還元性雰囲気の製造
プロセスにおいても容量部の特性は劣化せず、しかもト
ランジスタ上部は水素バリア膜が取り除かれているた
め、水素アニールによりＭＯＳ特性確保が妨げられず、
トランジスタのＶｔばらつき等の問題を生じない。
【００１４】図２（ａ）〜（ｈ）は、この半導体装置の
製造方法を製造工程別に示した側面断面図である。
製造方法を製造工程別に示した側面断面図である。
【００１５】先ず図２（ａ）に示すように、通常のＣＭ
ＯＳプロセスによりシリコン基板１の不純物拡散領域３
間（素子分離酸化膜２から隔てられている）のゲート酸
化膜４上にゲート電極５を形成することによりトランジ
スタ部を作製した後、ＢＰＳＧ層による第１の層間絶縁
膜６を形成し、この層間絶縁膜６上に膜厚１００オング
ストローム以上〜２０００オングストローム以下（例え
ば５００オングストローム）の第１の水素バリア膜７を
成膜する。水素バリア膜７としては、Ｓｉ3 Ｎ4 膜を減
圧ＣＶＤ法又はスパッタリング法により形成するが、膜
厚が１００オングストローム未満ではバリアとしての性
能が十分でなく、２０００オングストロームを超過して
もＳｉ3 Ｎ4 膜の応力によりシリコン基板１に反りを生
じるため、何れも好ましくない。減圧ＣＶＤ法によるＳ
ｉ3 Ｎ4 膜は非常に緻密で、水素含有量も少ない。
ＯＳプロセスによりシリコン基板１の不純物拡散領域３
間（素子分離酸化膜２から隔てられている）のゲート酸
化膜４上にゲート電極５を形成することによりトランジ
スタ部を作製した後、ＢＰＳＧ層による第１の層間絶縁
膜６を形成し、この層間絶縁膜６上に膜厚１００オング
ストローム以上〜２０００オングストローム以下（例え
ば５００オングストローム）の第１の水素バリア膜７を
成膜する。水素バリア膜７としては、Ｓｉ3 Ｎ4 膜を減
圧ＣＶＤ法又はスパッタリング法により形成するが、膜
厚が１００オングストローム未満ではバリアとしての性
能が十分でなく、２０００オングストロームを超過して
もＳｉ3 Ｎ4 膜の応力によりシリコン基板１に反りを生
じるため、何れも好ましくない。減圧ＣＶＤ法によるＳ
ｉ3 Ｎ4 膜は非常に緻密で、水素含有量も少ない。
【００１６】次に、図２（ｂ）に示すように、水素バリ
ア膜７上に下部電極８，容量絶縁膜９，上部電極１０，
及び第２の水素バリア膜１１を順に成膜する。尚、水素
バリア膜７及び下部電極８間にＳｉＯ2 等の密着層を形
成しても良い。例えば、ＮＳＧ層による膜厚２００オン
グストロームの密着層を水素バリア膜７上に形成した場
合、この上に膜厚５００オングストロームのＴｉ層及び
膜厚２０００オングストロームのＰｔ層から成る下部電
極８をスパッタリング法により形成し、更にこの上に特
に強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 層による膜厚２
０００オングストロームの容量絶縁膜９をゾル・ゲル法
により形成してから、この上に膜厚２０００オングスト
ロームのＰｔ層による上部電極１０，及びＴｉＮ層によ
る膜厚５００オングストロームの第２の水素バリア膜１
１を順にスパッタリング法により成膜する場合を例示で
きる。
ア膜７上に下部電極８，容量絶縁膜９，上部電極１０，
及び第２の水素バリア膜１１を順に成膜する。尚、水素
バリア膜７及び下部電極８間にＳｉＯ2 等の密着層を形
成しても良い。例えば、ＮＳＧ層による膜厚２００オン
グストロームの密着層を水素バリア膜７上に形成した場
合、この上に膜厚５００オングストロームのＴｉ層及び
膜厚２０００オングストロームのＰｔ層から成る下部電
極８をスパッタリング法により形成し、更にこの上に特
に強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9 層による膜厚２
０００オングストロームの容量絶縁膜９をゾル・ゲル法
により形成してから、この上に膜厚２０００オングスト
ロームのＰｔ層による上部電極１０，及びＴｉＮ層によ
る膜厚５００オングストロームの第２の水素バリア膜１
１を順にスパッタリング法により成膜する場合を例示で
きる。
【００１７】更に、図２（ｃ）に示すように、水素バリ
ア膜１１，上部電極１０，及び容量絶縁膜９をエッチン
グした後、下部電極８をエッチングして加工する。水素
バリア膜１１は導電性である必要があるため，ＴｉＮ，
ＴａＮ等の導電性の窒化物を用いるものとし、又十分な
バリア性能を得るため、ここでも膜厚を１００オングス
トローム以上とする。ここでは、例えばＴｉＮによる水
素バリア膜１１，Ｐｔ層による上部電極１０，Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 層をエッチングし、更にＰｔ層及びＴｉ
層による下部電極８をエッチングにより加工する場合を
例示できる。
ア膜１１，上部電極１０，及び容量絶縁膜９をエッチン
グした後、下部電極８をエッチングして加工する。水素
バリア膜１１は導電性である必要があるため，ＴｉＮ，
ＴａＮ等の導電性の窒化物を用いるものとし、又十分な
バリア性能を得るため、ここでも膜厚を１００オングス
トローム以上とする。ここでは、例えばＴｉＮによる水
素バリア膜１１，Ｐｔ層による上部電極１０，Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 層をエッチングし、更にＰｔ層及びＴｉ
層による下部電極８をエッチングにより加工する場合を
例示できる。
【００１８】引き続き、図２（ｄ）に示すように、第３
の水素バリア膜１２を上面全面に形成した後、トランジ
スタ上部の水素バリア膜７及び水素バリア膜１２をエッ
チングにより取り除いて図２（ｅ）に示されるような状
態にする。ここでは、例えば膜厚５００オングストロー
ムのＳｉ3 Ｎ4 膜による水素バリア膜１２をスパッタに
より形成した後、これらの水素バリア膜７，１２の容量
部以外の部分を取り除く場合を例示できる。
の水素バリア膜１２を上面全面に形成した後、トランジ
スタ上部の水素バリア膜７及び水素バリア膜１２をエッ
チングにより取り除いて図２（ｅ）に示されるような状
態にする。ここでは、例えば膜厚５００オングストロー
ムのＳｉ3 Ｎ4 膜による水素バリア膜１２をスパッタに
より形成した後、これらの水素バリア膜７，１２の容量
部以外の部分を取り除く場合を例示できる。
【００１９】尚、水素バリア膜１２も水素バリア膜７と
同様にＳｉ3 Ｎ4 膜を用いて同じ膜厚にするが、ＣＶＤ
法では水素雰囲気となり容量特性を劣化させるため、成
膜法にはスパッタリング法を適用することが望ましい。
又、水素バリア膜１２の場合、Ｓｉ3 Ｎ4 及びＳｉＯ2
の複合層膜やＳｉＯＮで表わされる酸素と窒素を含んだ
膜（即ち、ＳｉＯＮや、或いはＳｉ3 Ｎ4 ，ＳｉＯＮ，
及びＳｉＯ2 を複合したものから選ばれた一種）を用い
ることも可能である。
同様にＳｉ3 Ｎ4 膜を用いて同じ膜厚にするが、ＣＶＤ
法では水素雰囲気となり容量特性を劣化させるため、成
膜法にはスパッタリング法を適用することが望ましい。
又、水素バリア膜１２の場合、Ｓｉ3 Ｎ4 及びＳｉＯ2
の複合層膜やＳｉＯＮで表わされる酸素と窒素を含んだ
膜（即ち、ＳｉＯＮや、或いはＳｉ3 Ｎ4 ，ＳｉＯＮ，
及びＳｉＯ2 を複合したものから選ばれた一種）を用い
ることも可能である。
【００２０】この後、図２（ｆ）に示すようにＣＶＤ法
によりＳｉＯ2 膜の第２の層間絶縁膜１３を形成した
後、図２（ｇ）に示すようにコンタクトホールを形成
し、最終的に図２（ｈ）に示すようにＷ膜をＣＶＤ法に
より形成した後、エッチバックを行ってコンタクト部の
Ｗ埋め込みを形成してからＡｌ層による配線層１４を成
膜・パターニングする。この後に４００℃で水素アニー
ルを行い、配線層１４上に保護膜を形成する。
によりＳｉＯ2 膜の第２の層間絶縁膜１３を形成した
後、図２（ｇ）に示すようにコンタクトホールを形成
し、最終的に図２（ｈ）に示すようにＷ膜をＣＶＤ法に
より形成した後、エッチバックを行ってコンタクト部の
Ｗ埋め込みを形成してからＡｌ層による配線層１４を成
膜・パターニングする。この後に４００℃で水素アニー
ルを行い、配線層１４上に保護膜を形成する。
【００２１】図３は、図１に示す半導体装置を変形した
一形態に係る基本構成を示した側面断面図である。この
半導体装置では、製造工程に際して図１に示すものと比
べ、第２の水素バリア膜１１を形成する手順が異なる。
即ち、ここでは第２の層間絶縁膜１３を形成してコンタ
クトホールをエッチングした後に第２の水素バリア膜１
１を形成し、その後に容量部以外の第２の水素バリア膜
１１を除去する構成となっている。このような製造工程
によっても基本的に図１に示すものと同様な構造を得る
ことができる。
一形態に係る基本構成を示した側面断面図である。この
半導体装置では、製造工程に際して図１に示すものと比
べ、第２の水素バリア膜１１を形成する手順が異なる。
即ち、ここでは第２の層間絶縁膜１３を形成してコンタ
クトホールをエッチングした後に第２の水素バリア膜１
１を形成し、その後に容量部以外の第２の水素バリア膜
１１を除去する構成となっている。このような製造工程
によっても基本的に図１に示すものと同様な構造を得る
ことができる。
【００２２】図１の形態では第２の水素バリア膜１１を
形成した後、水素バリア膜１１が酸化して絶縁してしま
うため、酸素を含んだ雰囲気での高温の熱処理はできな
いが、この形態では第２の水素バリア膜１１を容量と同
時に形成しないため、容量加工後に酸素アニール等を行
って容量特性の向上を計ることができる。
形成した後、水素バリア膜１１が酸化して絶縁してしま
うため、酸素を含んだ雰囲気での高温の熱処理はできな
いが、この形態では第２の水素バリア膜１１を容量と同
時に形成しないため、容量加工後に酸素アニール等を行
って容量特性の向上を計ることができる。
【００２３】図４は、図１に示す半導体装置を変形した
他形態に係る基本構成を示した側面断面図である。この
半導体装置では、製造工程に際して図１に示すものと比
べ、第３の水素バリア膜１２を形成して容量部のコンタ
クトホールをエッチングした後に第２の水素バリア膜１
１を形成し、その後に容量部以外のこれらの水素バリア
膜１１，１２を除去する構成となっている。このような
製造工程によっても基本的に図１に示すものと同様な構
造を得ることができる。
他形態に係る基本構成を示した側面断面図である。この
半導体装置では、製造工程に際して図１に示すものと比
べ、第３の水素バリア膜１２を形成して容量部のコンタ
クトホールをエッチングした後に第２の水素バリア膜１
１を形成し、その後に容量部以外のこれらの水素バリア
膜１１，１２を除去する構成となっている。このような
製造工程によっても基本的に図１に示すものと同様な構
造を得ることができる。
【００２４】図５は、図１に示す半導体装置を変形した
別形態に係る基本構成を示した側面断面図である。この
半導体装置では、製造工程に際して図１に示すものと比
べ、下部電極９のエッチング時に第１の水素バリア膜７
を同時にエッチングにより除去する構成となっている。
このような工程によっても基本的に図１に示すものと同
様な構造を得ることができる。
別形態に係る基本構成を示した側面断面図である。この
半導体装置では、製造工程に際して図１に示すものと比
べ、下部電極９のエッチング時に第１の水素バリア膜７
を同時にエッチングにより除去する構成となっている。
このような工程によっても基本的に図１に示すものと同
様な構造を得ることができる。
【００２５】図６は、図１に示す半導体装置の水素アニ
ール前後における容量素子部のヒステリシス曲線［分極
（μＣ／ｃｍ2 ）に対する電圧（Ｖ）］の測定結果を示
したものである。このヒステリシスの測定結果からは、
水素アニールによる劣化が殆ど見られないことが判る。
ール前後における容量素子部のヒステリシス曲線［分極
（μＣ／ｃｍ2 ）に対する電圧（Ｖ）］の測定結果を示
したものである。このヒステリシスの測定結果からは、
水素アニールによる劣化が殆ど見られないことが判る。
【００２６】図７は、図１に示す半導体装置（ｎＭＯＳ
及びｐＭＯＳトランジスタとした場合）の水素アニール
前後におけるＶｔ測定値の度数分布を示したものであ
る。このＶｔ測定結果からは、水素アニール後のＶｔの
ばらつきが大幅に減少していることが判る。
及びｐＭＯＳトランジスタとした場合）の水素アニール
前後におけるＶｔ測定値の度数分布を示したものであ
る。このＶｔ測定結果からは、水素アニール後のＶｔの
ばらつきが大幅に減少していることが判る。
【００２７】［実施例２］ 図８は、本発明の実施例２に係る半導体装置の製造方法
で製造される半導体装置の基本構成を示した側面断面図
である。この半導体装置の構造では、シリコン基板１上
に素子分離酸化膜２，プラグ１５を有する層間絶縁膜
６，水素バリア膜７，水素バリア膜１１，下部電極８，
容量絶縁膜９，水素バリア膜１２，及び配線層１４がこ
の順で形成され、下部電極８，及び容量絶縁膜（誘電体
膜）９から成る容量部が水素バリア膜７，１１，１２に
より完全に覆われると共に、シリコン基板１の不純物拡
散領域３間のゲート酸化膜４上にゲート電極５が形成さ
れている。ここでは、実施例１の場合と比べて容量部の
下部電極８がプラグ１５を通して選択トランジスタのソ
ース又はドレインと接続されている点が異なるが、容量
部が水素バリア膜７，１１，１２により完全に覆われ、
且つ容量部以外で水素バリア膜を取り除いている点は共
通している。又、ここではトランジスタ部の直上は水素
バリア膜７，１１，１２が存在しているが、容量部以外
の水素バリア膜が除去されている部分から水素を十分拡
散できるため、水素アニールによるＭＯＳの特性確保を
妨げない。
で製造される半導体装置の基本構成を示した側面断面図
である。この半導体装置の構造では、シリコン基板１上
に素子分離酸化膜２，プラグ１５を有する層間絶縁膜
６，水素バリア膜７，水素バリア膜１１，下部電極８，
容量絶縁膜９，水素バリア膜１２，及び配線層１４がこ
の順で形成され、下部電極８，及び容量絶縁膜（誘電体
膜）９から成る容量部が水素バリア膜７，１１，１２に
より完全に覆われると共に、シリコン基板１の不純物拡
散領域３間のゲート酸化膜４上にゲート電極５が形成さ
れている。ここでは、実施例１の場合と比べて容量部の
下部電極８がプラグ１５を通して選択トランジスタのソ
ース又はドレインと接続されている点が異なるが、容量
部が水素バリア膜７，１１，１２により完全に覆われ、
且つ容量部以外で水素バリア膜を取り除いている点は共
通している。又、ここではトランジスタ部の直上は水素
バリア膜７，１１，１２が存在しているが、容量部以外
の水素バリア膜が除去されている部分から水素を十分拡
散できるため、水素アニールによるＭＯＳの特性確保を
妨げない。
【００２８】図９（ａ）〜（ｉ）は、この半導体装置の
製造方法を製造工程別に示した側面断面図である。
製造方法を製造工程別に示した側面断面図である。
【００２９】先ず図９（ａ）に示すように実施例１の場
合と同様な手順で第１の水素バリア膜７を形成し、図９
（ｂ）に示すようにエッチングによりコンタクトホール
を形成した後、図９（ｃ）に示すようにポリシリコンを
ＣＶＤ法により堆積した後にエッチバックしてプラグ１
５を形成する。
合と同様な手順で第１の水素バリア膜７を形成し、図９
（ｂ）に示すようにエッチングによりコンタクトホール
を形成した後、図９（ｃ）に示すようにポリシリコンを
ＣＶＤ法により堆積した後にエッチバックしてプラグ１
５を形成する。
【００３０】次に、図９（ｄ）に示すように第２の水素
バリア膜１１及び下部電極８を成膜する。水素バリア膜
１１としては導電性である必要があるため、ＴｉＮ，Ｔ
ａＮ等を用いるものとし、ここでも十分なバリア性能を
得るに膜厚を１００オングストローム以上とする。ここ
では、例えば膜厚５００オングストロームのＴａＮ膜に
よる水素バリア膜１１及びＲｕ層による下部電極８をス
パッタリング法により形成する場合を例示できる。
バリア膜１１及び下部電極８を成膜する。水素バリア膜
１１としては導電性である必要があるため、ＴｉＮ，Ｔ
ａＮ等を用いるものとし、ここでも十分なバリア性能を
得るに膜厚を１００オングストローム以上とする。ここ
では、例えば膜厚５００オングストロームのＴａＮ膜に
よる水素バリア膜１１及びＲｕ層による下部電極８をス
パッタリング法により形成する場合を例示できる。
【００３１】更に、図９（ｅ）に示すように下部電極８
及び水素バリア膜１１をエッチングして加工してからそ
の上に図９（ｆ）に示すように容量絶縁膜９を形成し、
この容量絶縁膜９も図９（ｇ）に示すようにエッチング
して加工する。ここでは、例えばＴａＮ膜による水素バ
リア膜１１及びＲｕ層による下部電極８をエッチングし
た後、高誘電率膜として膜厚２００オングストロームの
（Ｂａ，Ｓｒ）ＴｉＯ3 をＣＶＤ法により容量絶縁膜９
として形成してからエッチング加工する場合を例示でき
る。
及び水素バリア膜１１をエッチングして加工してからそ
の上に図９（ｆ）に示すように容量絶縁膜９を形成し、
この容量絶縁膜９も図９（ｇ）に示すようにエッチング
して加工する。ここでは、例えばＴａＮ膜による水素バ
リア膜１１及びＲｕ層による下部電極８をエッチングし
た後、高誘電率膜として膜厚２００オングストロームの
（Ｂａ，Ｓｒ）ＴｉＯ3 をＣＶＤ法により容量絶縁膜９
として形成してからエッチング加工する場合を例示でき
る。
【００３２】引き続き、図９（ｈ）に示すように導電性
の第３の水素バリア膜１２を形成し、この上にプレート
線層による配線層１４が形成される。ここでは、例えば
ＴｉＮ膜による膜厚５００オングストロームの水素バリ
ア膜１１をＣＶＤ法により形成し、更にプレート線層と
してポリシリコンをＣＶＤ法により形成して配線層１４
を得る場合を例示できる。尚、ここで水素バリア膜１２
はＣＶＤ法で形成することにより段差上でも被覆性のよ
い膜を得ることができ、配線層１４はポリシリコンの形
成にＳｉＨ4 →Ｓｉ＋２Ｈ2 で表わされる反応が用いら
れて還元性雰囲気となるが、ＴｉＮ膜による水素バリア
膜１２として形成してあるため、容量絶縁膜９には劣化
を生じない。
の第３の水素バリア膜１２を形成し、この上にプレート
線層による配線層１４が形成される。ここでは、例えば
ＴｉＮ膜による膜厚５００オングストロームの水素バリ
ア膜１１をＣＶＤ法により形成し、更にプレート線層と
してポリシリコンをＣＶＤ法により形成して配線層１４
を得る場合を例示できる。尚、ここで水素バリア膜１２
はＣＶＤ法で形成することにより段差上でも被覆性のよ
い膜を得ることができ、配線層１４はポリシリコンの形
成にＳｉＨ4 →Ｓｉ＋２Ｈ2 で表わされる反応が用いら
れて還元性雰囲気となるが、ＴｉＮ膜による水素バリア
膜１２として形成してあるため、容量絶縁膜９には劣化
を生じない。
【００３３】この後、図９（ｉ）に示すように容量部以
外の配線層１４及び水素バリア膜１２，７をエッチング
により除去した後、この上に図示されない第２の層間絶
縁膜１３及びＡｌ層による配線層を形成する。この後に
４００℃で水素アニールを行った。
外の配線層１４及び水素バリア膜１２，７をエッチング
により除去した後、この上に図示されない第２の層間絶
縁膜１３及びＡｌ層による配線層を形成する。この後に
４００℃で水素アニールを行った。
【００３４】この半導体装置（ｎＭＯＳ及びｐＭＯＳト
ランジスタとした場合、容量絶縁膜９の（Ｂａ，Ｓｒ）
ＴｉＯ3 の誘電率は約３００で、トランジスタのＶｔの
ばらつきはｎＭＯＳ，ｐＭＯＳの何れも１０％以下であ
った。
ランジスタとした場合、容量絶縁膜９の（Ｂａ，Ｓｒ）
ＴｉＯ3 の誘電率は約３００で、トランジスタのＶｔの
ばらつきはｎＭＯＳ，ｐＭＯＳの何れも１０％以下であ
った。
【００３５】図１０は、図８に示す半導体装置を変形し
た一形態に係る基本構成を示した側面断面図である。こ
の半導体装置では、製造工程に際して図８に示すものと
比べ、容量絶縁膜９を形成した後のエッチングを省略
し、配線層１４等と同時に容量絶縁膜９もエッチングす
る構成となっている。このような製造工程によっても基
本的に図８に示すものと同様な構造を得ることができ
る。ここでは、工程を短縮できる利点があるが、側部に
おいて容量絶縁膜９が露出するため、水素によるダメー
ジは図８の場合よりも受け易い。それでも、下部電極８
に接しない側部は容量として機能しないため、多少の劣
化を許容できるものとなっている。
た一形態に係る基本構成を示した側面断面図である。こ
の半導体装置では、製造工程に際して図８に示すものと
比べ、容量絶縁膜９を形成した後のエッチングを省略
し、配線層１４等と同時に容量絶縁膜９もエッチングす
る構成となっている。このような製造工程によっても基
本的に図８に示すものと同様な構造を得ることができ
る。ここでは、工程を短縮できる利点があるが、側部に
おいて容量絶縁膜９が露出するため、水素によるダメー
ジは図８の場合よりも受け易い。それでも、下部電極８
に接しない側部は容量として機能しないため、多少の劣
化を許容できるものとなっている。
【００３６】図１１は、図８に示す半導体装置を変形し
た他形態に係る基本構成を示した側面断面図である。こ
の半導体装置では、製造工程に際して図８に示すものと
比べ、第１の水素バリア膜７の形成を省略し、第２の水
素バリア膜１１を配線層１４等と同時にエッチングする
構成となっている。このような製造工程によっても基本
的に図８に示すものと同様な構造を得ることができる。
ここでは、図１０の場合と同様に側部において容量絶縁
膜９が露出するが、工程を大幅に短縮できる長所があ
る。
た他形態に係る基本構成を示した側面断面図である。こ
の半導体装置では、製造工程に際して図８に示すものと
比べ、第１の水素バリア膜７の形成を省略し、第２の水
素バリア膜１１を配線層１４等と同時にエッチングする
構成となっている。このような製造工程によっても基本
的に図８に示すものと同様な構造を得ることができる。
ここでは、図１０の場合と同様に側部において容量絶縁
膜９が露出するが、工程を大幅に短縮できる長所があ
る。
【００３７】
【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、水素による容量絶縁膜（誘電体
膜）の劣化を完全に防止でき、還元性雰囲気のプロセス
後も良好な容量特性を得ることができるため、動作マー
ジンの増加による歩留まりの向上を計ることができるよ
うになる。又、容量部が直接水素バリア膜で覆われて良
好な容量特性が得られる上、水素バリア膜及び容量部の
サイズのマージンが無く、容量部の形成後にＷのＣＶＤ
法による製造プロセスが可能になるため、容量部として
必要なセル面積を縮小できると共に、高アスペクト比の
コンタクト部を形成可能になる。更に、水素バリア膜が
水素のみならず水分に対しても高いバリア性能を示すた
め、経時による容量部の特性劣化を防止でき、信頼性が
向上されるようになる。
の製造方法によれば、水素による容量絶縁膜（誘電体
膜）の劣化を完全に防止でき、還元性雰囲気のプロセス
後も良好な容量特性を得ることができるため、動作マー
ジンの増加による歩留まりの向上を計ることができるよ
うになる。又、容量部が直接水素バリア膜で覆われて良
好な容量特性が得られる上、水素バリア膜及び容量部の
サイズのマージンが無く、容量部の形成後にＷのＣＶＤ
法による製造プロセスが可能になるため、容量部として
必要なセル面積を縮小できると共に、高アスペクト比の
コンタクト部を形成可能になる。更に、水素バリア膜が
水素のみならず水分に対しても高いバリア性能を示すた
め、経時による容量部の特性劣化を防止でき、信頼性が
向上されるようになる。
【図１】本発明の実施例１に係る半導体装置の製造方法
で製造される半導体装置の基本構成を示した側面断面図
である。
で製造される半導体装置の基本構成を示した側面断面図
である。
【図２】（ａ）〜（ｈ）は、図１に示す半導体装置の製
造方法を製造工程別に示した側面断面図である。
造方法を製造工程別に示した側面断面図である。
【図３】図１に示す半導体装置を変形した一形態に係る
基本構成を示した側面断面図である。
基本構成を示した側面断面図である。
【図４】図１に示す半導体装置を変形した他形態に係る
基本構成を示した側面断面図である。
基本構成を示した側面断面図である。
【図５】図１に示す半導体装置を変形した別形態に係る
基本構成を示した側面断面図である。
基本構成を示した側面断面図である。
【図６】図１に示す半導体装置の水素アニール前後にお
ける容量素子部のヒステリシスの測定結果を示したもの
である。
ける容量素子部のヒステリシスの測定結果を示したもの
である。
【図７】図１に示す半導体装置（トランジスタ）の水素
アニール前後におけるＶｔ測定値の度数分布を示したも
のである。
アニール前後におけるＶｔ測定値の度数分布を示したも
のである。
【図８】本発明の実施例２に係る半導体装置の製造方法
で製造される半導体装置の基本構成を示した側面断面図
である。
で製造される半導体装置の基本構成を示した側面断面図
である。
【図９】（ａ）〜（ｉ）は、図８に示す半導体装置の製
造方法を製造工程別に示した側面断面図である。
造方法を製造工程別に示した側面断面図である。
【図１０】図８に示す半導体装置を変形した一形態に係
る基本構成を示した側面断面図である。
る基本構成を示した側面断面図である。
【図１１】図８に示す半導体装置を変形した他形態に係
る基本構成を示した側面断面図である。
る基本構成を示した側面断面図である。
【図１２】従来の一例に係る半導体装置の基本構成を示
した側面断面図である。
した側面断面図である。
【図１３】従来の他例に係る半導体装置の基本構成を示
した側面断面図である。
した側面断面図である。
【図１４】従来の別例に係る半導体装置の基本構成を示
した側面断面図である。
した側面断面図である。
１ シリコン基板 ２ 素子分離酸化膜 ３ 不純物拡散領域 ４ ゲート酸化膜 ５ ゲート電極 ６，１３，１６ 層間絶縁膜 ７，１１，１２，１７ 水素バリア膜 ８ 下部電極 ９ 容量絶縁膜 １０ 上部電極 １４ 配線層 １５ プラグ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−111318（ＪＰ，Ａ) 特開 平９−97883（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/283 H01L 21/3205 H01L 21/8242 H01L 27/108
Claims (2)
- 【請求項１】 第１の水素バリア膜上に下部電極，容量
絶縁膜，上部電極，及び第２の水素バリア膜を形成して
パターニングする工程と、前記パターニングしたものの
全面に非導電性の第３の水素バリア膜を形成して容量部
以外に形成された該第３の水素バリア膜を除去する工程
と、前記上部電極上の前記第３の水素バリア膜を除去し
てコンタクト部を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 第１の水素バリア膜上に下部電極，容量
絶縁膜，及び上部電極を形成してパターニングする工程
と、前記パターニングしたものの全面に非導電性の第３
の水素バリア膜を形成して容量部以外に形成された該第
３の水素バリア膜を除去する工程と、前記上部電極上の
前記第３の水素バリア膜を除去してコンタクト部を形成
した後に導電性の第２の水素バリア膜を該コンタクト部
を覆うように形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09299789A JP3098474B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
| US09/178,620 US6188098B1 (en) | 1997-10-31 | 1998-10-26 | Semiconductor device and method of manufacturing the same |
| EP98120416A EP0915522A3 (en) | 1997-10-31 | 1998-10-28 | Semiconductor device comprising a capacitor and method of manufacturing the same |
| CNB981244114A CN1144290C (zh) | 1997-10-31 | 1998-10-30 | 半导体器件及其生产方法 |
| KR1019980046336A KR100275984B1 (ko) | 1997-10-31 | 1998-10-30 | 반도체 장치 및 그 제조 방법 |
| US09/718,832 US6395612B1 (en) | 1997-10-31 | 2000-11-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09299789A JP3098474B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135736A JPH11135736A (ja) | 1999-05-21 |
| JP3098474B2 true JP3098474B2 (ja) | 2000-10-16 |
Family
ID=17876967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09299789A Expired - Fee Related JP3098474B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6188098B1 (ja) |
| EP (1) | EP0915522A3 (ja) |
| JP (1) | JP3098474B2 (ja) |
| KR (1) | KR100275984B1 (ja) |
| CN (1) | CN1144290C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180122B2 (en) | 2003-05-27 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008198813A (ja) * | 2007-02-14 | 2008-08-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3212930B2 (ja) | 1997-11-26 | 2001-09-25 | 日本電気株式会社 | 容量及びその製造方法 |
| JP3584155B2 (ja) * | 1998-01-29 | 2004-11-04 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| US6586790B2 (en) * | 1998-07-24 | 2003-07-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6358811B1 (en) * | 1998-11-05 | 2002-03-19 | Bae Yeon Kim | Method for forming a stoichiometric ferroelectric and/or dielectric thin film layer containing lead or bismuth on an electrode |
| JP3495955B2 (ja) * | 1999-03-26 | 2004-02-09 | シャープ株式会社 | 半導体メモリ装置及びその製造方法 |
| JP2002280528A (ja) * | 1999-05-14 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| TW454330B (en) * | 1999-05-26 | 2001-09-11 | Matsushita Electronics Corp | Semiconductor apparatus and its manufacturing method |
| JP4023035B2 (ja) * | 1999-07-02 | 2007-12-19 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| KR100309077B1 (ko) * | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
| KR100305680B1 (ko) * | 1999-08-26 | 2001-11-01 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| JP3800294B2 (ja) | 1999-10-25 | 2006-07-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100353804B1 (ko) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| KR100349689B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| DE10000005C1 (de) * | 2000-01-03 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers |
| DE10065976A1 (de) * | 2000-02-25 | 2002-02-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterbauelements |
| US6597028B2 (en) * | 2000-06-26 | 2003-07-22 | Ramtron International Corporation | Capacitively coupled ferroelectric random access memory cell and a method for manufacturing the same |
| DE10041685C2 (de) | 2000-08-24 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines mikroelektronischen Bauelements |
| JP4025829B2 (ja) * | 2000-09-18 | 2007-12-26 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3839239B2 (ja) * | 2000-10-05 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6958508B2 (en) * | 2000-10-17 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory having ferroelectric capacitor insulative film |
| DE10056295A1 (de) * | 2000-11-14 | 2002-05-23 | Infineon Technologies Ag | Verfahren zur Herstellung ferroelektrischer Kondensatoren |
| WO2002056382A1 (en) * | 2001-01-15 | 2002-07-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6630702B2 (en) * | 2001-03-27 | 2003-10-07 | Sharp Laboratories Of America, Inc. | Method of using titanium doped aluminum oxide for passivation of ferroelectric materials and devices including the same |
| KR100418568B1 (ko) * | 2001-05-02 | 2004-02-14 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자의 제조 방법 |
| JP4947849B2 (ja) * | 2001-05-30 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2003068987A (ja) | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| EP1298730A3 (en) | 2001-09-27 | 2007-12-26 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory and method for fabricating the same |
| JP2003152165A (ja) | 2001-11-15 | 2003-05-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6781184B2 (en) * | 2001-11-29 | 2004-08-24 | Symetrix Corporation | Barrier layers for protecting metal oxides from hydrogen degradation |
| KR100471163B1 (ko) * | 2002-03-14 | 2005-03-09 | 삼성전자주식회사 | 커패시터들을 갖는 반도체소자의 제조방법 |
| KR100846364B1 (ko) * | 2002-04-26 | 2008-07-15 | 주식회사 하이닉스반도체 | 수소확산방지막을 구비한 내장형 강유전체 메모리 소자의제조방법 |
| KR20030089076A (ko) * | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법 |
| KR100467369B1 (ko) * | 2002-05-18 | 2005-01-24 | 주식회사 하이닉스반도체 | 수소배리어막 및 그를 구비한 반도체장치의 제조 방법 |
| KR100451569B1 (ko) * | 2002-05-18 | 2004-10-08 | 주식회사 하이닉스반도체 | 수소배리어막을 구비한 반도체 장치의 제조 방법 |
| JP2004039699A (ja) * | 2002-06-28 | 2004-02-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR20040001855A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 수소배리어막을 구비한 메모리소자의 제조 방법 |
| KR100432787B1 (ko) * | 2002-06-29 | 2004-05-24 | 주식회사 하이닉스반도체 | 강유전체 소자의 제조 방법 |
| JP4376490B2 (ja) | 2002-07-19 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| TWI229935B (en) * | 2002-11-13 | 2005-03-21 | Matsushita Electric Ind Co Ltd | Semiconductor device and method for fabricating the same |
| US6933549B2 (en) * | 2003-02-28 | 2005-08-23 | Infineon Technologies Aktiengesellschaft | Barrier material |
| JP2004281956A (ja) * | 2003-03-19 | 2004-10-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4254430B2 (ja) * | 2003-08-07 | 2009-04-15 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2005217189A (ja) | 2004-01-29 | 2005-08-11 | Matsushita Electric Ind Co Ltd | 容量素子及びその製造方法 |
| JP4579236B2 (ja) * | 2004-02-19 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP3793207B2 (ja) * | 2004-03-18 | 2006-07-05 | 株式会社東芝 | 強誘電体記憶装置及びその製造方法 |
| JP4049119B2 (ja) * | 2004-03-26 | 2008-02-20 | セイコーエプソン株式会社 | 強誘電体メモリ素子の製造方法 |
| JP2006005234A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP4042730B2 (ja) | 2004-09-02 | 2008-02-06 | セイコーエプソン株式会社 | 強誘電体メモリおよびその製造方法 |
| JP4497312B2 (ja) * | 2004-10-19 | 2010-07-07 | セイコーエプソン株式会社 | 強誘電体メモリの製造方法 |
| CN100463182C (zh) * | 2004-10-19 | 2009-02-18 | 精工爱普生株式会社 | 铁电体存储器及其制造方法 |
| JP5110783B2 (ja) * | 2004-10-28 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4718193B2 (ja) * | 2005-01-17 | 2011-07-06 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP4756915B2 (ja) | 2005-05-31 | 2011-08-24 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ装置及びその製造方法 |
| JP4445446B2 (ja) * | 2005-09-13 | 2010-04-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2007096178A (ja) * | 2005-09-30 | 2007-04-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7648871B2 (en) * | 2005-10-21 | 2010-01-19 | International Business Machines Corporation | Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same |
| JP4661572B2 (ja) * | 2005-12-12 | 2011-03-30 | セイコーエプソン株式会社 | 強誘電体メモリ、及び強誘電体メモリの製造方法 |
| JP2008108761A (ja) | 2006-10-23 | 2008-05-08 | Elpida Memory Inc | ダイナミックランダムアクセスメモリの製造方法 |
| JP4567026B2 (ja) * | 2007-05-24 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5294238B2 (ja) * | 2007-08-28 | 2013-09-18 | 独立行政法人物質・材料研究機構 | 電子素子 |
| US7929530B2 (en) * | 2007-11-30 | 2011-04-19 | Telecommunication Systems, Inc. | Ancillary data support in session initiation protocol (SIP) messaging |
| JP2010153884A (ja) * | 2010-02-01 | 2010-07-08 | Fujitsu Semiconductor Ltd | Ｃｍｏｓイメージセンサの製造方法及びｃｍｏｓイメージセンサ |
| KR101660491B1 (ko) * | 2010-04-09 | 2016-09-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9876018B2 (en) | 2015-12-03 | 2018-01-23 | Micron Technology, Inc. | Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE78266T1 (de) * | 1987-04-03 | 1992-08-15 | Akzo Nv | Lineare additionspolymere mit hyperpolarisierbaren seitenketten. |
| JP3131982B2 (ja) | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| JPH07111318A (ja) | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| JP3339599B2 (ja) | 1994-03-28 | 2002-10-28 | オリンパス光学工業株式会社 | 強誘電体メモリ |
| US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| JP3417167B2 (ja) | 1995-09-29 | 2003-06-16 | ソニー株式会社 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| US5716875A (en) | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| JPH118355A (ja) | 1997-06-16 | 1999-01-12 | Nec Corp | 強誘電体メモリ |
| US6249014B1 (en) * | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| JP3331334B2 (ja) * | 1999-05-14 | 2002-10-07 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100329781B1 (ko) * | 1999-06-28 | 2002-03-25 | 박종섭 | 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법 |
-
1997
- 1997-10-31 JP JP09299789A patent/JP3098474B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-26 US US09/178,620 patent/US6188098B1/en not_active Expired - Lifetime
- 1998-10-28 EP EP98120416A patent/EP0915522A3/en not_active Withdrawn
- 1998-10-30 KR KR1019980046336A patent/KR100275984B1/ko not_active IP Right Cessation
- 1998-10-30 CN CNB981244114A patent/CN1144290C/zh not_active Expired - Fee Related
-
2000
- 2000-11-22 US US09/718,832 patent/US6395612B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180122B2 (en) | 2003-05-27 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7326990B2 (en) | 2003-05-27 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7557011B2 (en) | 2003-05-27 | 2009-07-07 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2008198813A (ja) * | 2007-02-14 | 2008-08-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037529A (ko) | 1999-05-25 |
| CN1144290C (zh) | 2004-03-31 |
| EP0915522A2 (en) | 1999-05-12 |
| US6395612B1 (en) | 2002-05-28 |
| US6188098B1 (en) | 2001-02-13 |
| KR100275984B1 (ko) | 2000-12-15 |
| EP0915522A3 (en) | 2000-01-05 |
| JPH11135736A (ja) | 1999-05-21 |
| CN1216403A (zh) | 1999-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3098474B2 (ja) | 半導体装置の製造方法 | |
| JP3369827B2 (ja) | 半導体装置及びその製造方法 | |
| KR100522211B1 (ko) | 반도체장치 및 그 제조방법 | |
| US7060552B2 (en) | Memory device with hydrogen-blocked ferroelectric capacitor | |
| US6162737A (en) | Films doped with carbon for use in integrated circuit technology | |
| US7115926B1 (en) | Capacitor constructions, DRAM constructions, and semiconductive material assemblies | |
| JP2765478B2 (ja) | 半導体装置およびその製造方法 | |
| JP3149817B2 (ja) | 半導体装置およびその製造方法 | |
| US6627462B1 (en) | Semiconductor device having a capacitor and method for the manufacture thereof | |
| US5396094A (en) | Semiconductor memory device with a capacitor having a protection layer | |
| JPH0567792A (ja) | 強誘電体を備えた半導体装置 | |
| JP3257587B2 (ja) | 誘電体膜を用いた半導体装置の製造方法 | |
| JP3643091B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US6479364B2 (en) | Method for forming a capacitor for semiconductor devices with diffusion barrier layer on both sides of dielectric layer | |
| US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
| JP3189813B2 (ja) | 半導体装置の製造方法 | |
| US6080616A (en) | Methods of fabricating memory cells with reduced area capacitor interconnect | |
| JP3111940B2 (ja) | 容量及びその製造方法 | |
| JP2000340769A (ja) | キャパシタの電極構造 | |
| US6982455B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3030812B2 (ja) | 化学的機械研磨法を利用したｄｒａｍキャパシタの製造法 | |
| JP3219856B2 (ja) | 半導体装置の製造方法 | |
| JP2001127267A (ja) | 相互作用の防止方法および多層電気装置 | |
| JP3201991B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11274417A (ja) | 少なくとも１つのコンデンサを有する回路装置、および少なくとも１つのコンデンサを有する回路装置の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000719 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |