JP2000340769A - キャパシタの電極構造 - Google Patents
キャパシタの電極構造Info
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- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
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Abstract
(57)【要約】
【課題】 還元作用、応力印加の可能性を小さくし、誘
電特性の良好な誘電体を備えたキャパシタを得るための
電極構造を提供する。 【解決手段】 高誘電率層６４の上に積層体７０を形成
する。積層体７０は高誘電層６４に近い側から上部電極
７１、バリア層７２、ストッパ層７３，密着層７４が積
層されて構成されている。高誘電率層６４、上部電極７
１、バリア層７２、ストッパ層７３，密着層７４は、そ
れぞれＢＳＴ、ＰｔあるいはＰｔＯa、ＴｉＮあるいは
ＴｉＳｉＮ、ＰｔＳｉxＯyＮz（０＜ｘ，ｙ，ｚ＜
１）、ＴｉＮが採用される。ストッパ層７３の応力を小
さくすることができるので、高誘電率層６４に与える応
力を抑制し、以て誘電特性の劣化を防止できる。
電特性の良好な誘電体を備えたキャパシタを得るための
電極構造を提供する。 【解決手段】 高誘電率層６４の上に積層体７０を形成
する。積層体７０は高誘電層６４に近い側から上部電極
７１、バリア層７２、ストッパ層７３，密着層７４が積
層されて構成されている。高誘電率層６４、上部電極７
１、バリア層７２、ストッパ層７３，密着層７４は、そ
れぞれＢＳＴ、ＰｔあるいはＰｔＯa、ＴｉＮあるいは
ＴｉＳｉＮ、ＰｔＳｉxＯyＮz（０＜ｘ，ｙ，ｚ＜
１）、ＴｉＮが採用される。ストッパ層７３の応力を小
さくすることができるので、高誘電率層６４に与える応
力を抑制し、以て誘電特性の劣化を防止できる。
Description
【０００１】
【発明の属する技術分野】この発明はキャパシタの電極
構造に関し、特に高誘電率材料を用いたキャパシタの電
極構造に関する。
構造に関し、特に高誘電率材料を用いたキャパシタの電
極構造に関する。
【０００２】
【従来の技術】従来から高集積ＤＲＡＭのキャパシタの
容量値を高めるため、誘電率の高い誘電体が研究されて
おり、例えば特開平１０−２５６５０３号公報ではチタ
ン酸バリウムストロンチウム（（ＢａbＳｒ1-b）Ｏ3：
０＜ｂ＜１、以下「ＢＳＴ」と称す）が紹介されてい
る。
容量値を高めるため、誘電率の高い誘電体が研究されて
おり、例えば特開平１０−２５６５０３号公報ではチタ
ン酸バリウムストロンチウム（（ＢａbＳｒ1-b）Ｏ3：
０＜ｂ＜１、以下「ＢＳＴ」と称す）が紹介されてい
る。
【０００３】図２０はＤＲＡＭの構造を例示する断面図
である。半導体基板３１は、その上面に分離酸化膜３３
及び分離用不純物層３５が設けられ、これらで区画され
た領域では半導体基板３１の上面に３つの不純物層２５
が設けられている。中央の不純物層２５は一対のＭＩＳ
トランジスタ３０によって共用され、左右の不純物層２
５にはそれぞれコンタクトプラグ２６ａが接触してい
る。
である。半導体基板３１は、その上面に分離酸化膜３３
及び分離用不純物層３５が設けられ、これらで区画され
た領域では半導体基板３１の上面に３つの不純物層２５
が設けられている。中央の不純物層２５は一対のＭＩＳ
トランジスタ３０によって共用され、左右の不純物層２
５にはそれぞれコンタクトプラグ２６ａが接触してい
る。
【０００４】ＭＩＳトランジスタ３０はいずれもゲート
絶縁膜２１と、ゲート絶縁膜２１上のゲート電極２３
と、ゲート電極２３を覆う絶縁膜２７を有しており、一
対の絶縁膜２７の間には中央の不純物層２５に接続され
たビット線３７が設けられている。絶縁膜２７、ビット
線３７は層間絶縁膜２４ａによって覆われるが、コンタ
クトプラグ２６ａは層間絶縁膜２４ａを貫通して、層間
絶縁膜２４ａ上のバリア層６１ａに接触している。バリ
ア層６１ａはその上面及び側面を白金を主成分とする下
部電極６２ａ，６３ａで覆われており、更にその上にＢ
ＳＴからなる高誘電率層６４が設けられている。高誘電
率層６４は白金を主成分とする上部電極８１によって覆
われ、更に上部電極８１は導電膜１０で覆われている。
更に導電膜１０は層間絶縁膜４１によって覆われてい
る。
絶縁膜２１と、ゲート絶縁膜２１上のゲート電極２３
と、ゲート電極２３を覆う絶縁膜２７を有しており、一
対の絶縁膜２７の間には中央の不純物層２５に接続され
たビット線３７が設けられている。絶縁膜２７、ビット
線３７は層間絶縁膜２４ａによって覆われるが、コンタ
クトプラグ２６ａは層間絶縁膜２４ａを貫通して、層間
絶縁膜２４ａ上のバリア層６１ａに接触している。バリ
ア層６１ａはその上面及び側面を白金を主成分とする下
部電極６２ａ，６３ａで覆われており、更にその上にＢ
ＳＴからなる高誘電率層６４が設けられている。高誘電
率層６４は白金を主成分とする上部電極８１によって覆
われ、更に上部電極８１は導電膜１０で覆われている。
更に導電膜１０は層間絶縁膜４１によって覆われてい
る。
【０００５】下部電極６２ａ，６３ａと上部電極８１と
高誘電率層６４とはキャパシタを構成し、このキャパシ
タの一方の電極は、バリア層６１ａ、コンタクトプラグ
２６ａ及びトランジスタ３０を介してビット線３７に接
続されることになる。
高誘電率層６４とはキャパシタを構成し、このキャパシ
タの一方の電極は、バリア層６１ａ、コンタクトプラグ
２６ａ及びトランジスタ３０を介してビット線３７に接
続されることになる。
【０００６】一方、層間絶縁膜４１は局所的に除去さ
れ、導電膜１０にはバリア層４２と、アルミ配線４３と
の積層構造が接続されている。よって上記のキャパシタ
の他方の電極は、上部電極８１、導電膜１０及びバリア
層４２を介してアルミ配線４３と接続されることにな
る。
れ、導電膜１０にはバリア層４２と、アルミ配線４３と
の積層構造が接続されている。よって上記のキャパシタ
の他方の電極は、上部電極８１、導電膜１０及びバリア
層４２を介してアルミ配線４３と接続されることにな
る。
【０００７】図２１は導電膜１０の構成並びにこれとバ
リア層４２及びアルミ配線４３との接続関係の詳細を示
す断面図である。導電膜１０は上部電極８１に近い方か
ら順にバリア層１０ａ、ストッパ層１０ｂ、密着層１０
ｃの積層構造からなる。アルミ配線４３を設ける溝を掘
るために層間絶縁膜４１に異方性エッチングを施した際
のオーバーエッチングにより、図示されるようにバリア
層４２は密着層１０ｃを貫通する場合もある。バリア層
１０ａはアルミ配線４３と上部電極８１との熱処理時の
反応を抑制するために、例えばＴｉＮを用いて形成され
る。またストッパ層１０ｂは熱処理時にアルミ配線４３
と上部電極８１とが反応した場合の犠牲反応膜として機
能するため、ＰｔＳｉを用いて形成される。またストッ
パ層１０ｂは、アルミ配線４３を設ける溝を掘るために
層間絶縁膜４１に異方性エッチングを施した際のオーバ
ーエッチングを抑制する機能も果たす。密着層１０ｃは
導電膜１０と層間絶縁膜４１との密着性を向上させるた
めに設けられ、例えば層間絶縁膜４１が酸化シリコンで
あれば、ＴｉＮを用いて形成される。図２１に示される
構成は、例えば上述の特開平１０−２５６５０３号公報
で紹介されている。
リア層４２及びアルミ配線４３との接続関係の詳細を示
す断面図である。導電膜１０は上部電極８１に近い方か
ら順にバリア層１０ａ、ストッパ層１０ｂ、密着層１０
ｃの積層構造からなる。アルミ配線４３を設ける溝を掘
るために層間絶縁膜４１に異方性エッチングを施した際
のオーバーエッチングにより、図示されるようにバリア
層４２は密着層１０ｃを貫通する場合もある。バリア層
１０ａはアルミ配線４３と上部電極８１との熱処理時の
反応を抑制するために、例えばＴｉＮを用いて形成され
る。またストッパ層１０ｂは熱処理時にアルミ配線４３
と上部電極８１とが反応した場合の犠牲反応膜として機
能するため、ＰｔＳｉを用いて形成される。またストッ
パ層１０ｂは、アルミ配線４３を設ける溝を掘るために
層間絶縁膜４１に異方性エッチングを施した際のオーバ
ーエッチングを抑制する機能も果たす。密着層１０ｃは
導電膜１０と層間絶縁膜４１との密着性を向上させるた
めに設けられ、例えば層間絶縁膜４１が酸化シリコンで
あれば、ＴｉＮを用いて形成される。図２１に示される
構成は、例えば上述の特開平１０−２５６５０３号公報
で紹介されている。
【０００８】
【発明が解決しようとする課題】しかし、上記構造にお
いてバリア層１０ａのバリア性も完全ではなく、ストッ
パ層１０ｂのＰｔＳｉと上部電極８１のＰｔとの間に反
応が生じる可能性も考えられる。そのような反応が生じ
れば上部電極８１と高誘電率層６４との界面においてＢ
ＳＴが還元されるかも知れない。また導電膜１０及び上
部電極８１がその上に堆積されることにより、高誘電率
層６４には応力がかかる。
いてバリア層１０ａのバリア性も完全ではなく、ストッ
パ層１０ｂのＰｔＳｉと上部電極８１のＰｔとの間に反
応が生じる可能性も考えられる。そのような反応が生じ
れば上部電極８１と高誘電率層６４との界面においてＢ
ＳＴが還元されるかも知れない。また導電膜１０及び上
部電極８１がその上に堆積されることにより、高誘電率
層６４には応力がかかる。
【０００９】上記のような還元作用、応力印加は、高誘
電率層６４の誘電特性を劣化させる可能性がある。本発
明は、上記可能性を小さくし、高誘電率層６４の誘電特
性をより良好にする為のキャパシタの電極構造を提供す
ることを目的としている。
電率層６４の誘電特性を劣化させる可能性がある。本発
明は、上記可能性を小さくし、高誘電率層６４の誘電特
性をより良好にする為のキャパシタの電極構造を提供す
ることを目的としている。
【００１０】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、誘電体層に接触する側から順に、第１
電極層、白金及びシリコン並びに酸素及び窒素の少なく
とも一方を含む第２電極層を有するキャパシタの電極構
造である。
にかかるものは、誘電体層に接触する側から順に、第１
電極層、白金及びシリコン並びに酸素及び窒素の少なく
とも一方を含む第２電極層を有するキャパシタの電極構
造である。
【００１１】この発明のうち請求項２にかかるものは、
請求項１記載のキャパシタの電極構造であって、前記第
２電極層は、前記第１電極層に近い側の第３電極層と、
前記第１電極層から遠い側の第４電極層が積層して構成
され、前記第３電極層は前記第４電極層よりも酸素及び
窒素の少なくともいずれか一方の組成比が大きい。
請求項１記載のキャパシタの電極構造であって、前記第
２電極層は、前記第１電極層に近い側の第３電極層と、
前記第１電極層から遠い側の第４電極層が積層して構成
され、前記第３電極層は前記第４電極層よりも酸素及び
窒素の少なくともいずれか一方の組成比が大きい。
【００１２】この発明のうち請求項３にかかるものは、
請求項２記載のキャパシタの電極構造であって、前記第
４電極層は密着層としても機能する。
請求項２記載のキャパシタの電極構造であって、前記第
４電極層は密着層としても機能する。
【００１３】この発明のうち請求項４にかかるものは、
請求項１乃至請求項３のいずれか一つに記載のキャパシ
タの電極構造であって、前記第１電極層に酸化白金を用
いる。
請求項１乃至請求項３のいずれか一つに記載のキャパシ
タの電極構造であって、前記第１電極層に酸化白金を用
いる。
【００１４】
【発明の実施の形態】Ａ．発明が適用される半導体装置
の例：本発明にかかるキャパシタの電極構造の詳細な説
明の前に、かかる電極構造を備えたキャパシタを採用す
る半導体装置の例を以下に説明する。
の例：本発明にかかるキャパシタの電極構造の詳細な説
明の前に、かかる電極構造を備えたキャパシタを採用す
る半導体装置の例を以下に説明する。
【００１５】図１乃至図１２は本発明にかかる電極構造
を上部電極として採用するキャパシタを用いたＤＲＡＭ
の製造工程を、工程順に示す断面図である。
を上部電極として採用するキャパシタを用いたＤＲＡＭ
の製造工程を、工程順に示す断面図である。
【００１６】まず、例えばシリコンを主成分とする半導
体基板３１の上面に、分離酸化膜３３を選択的に形成す
る。分離酸化膜３３の下部には分離用の不純物層３５が
形成される。そして分離酸化膜３３及び不純物層３５で
区画された領域において一対のＭＩＳトランジスタ３０
が形成される。
体基板３１の上面に、分離酸化膜３３を選択的に形成す
る。分離酸化膜３３の下部には分離用の不純物層３５が
形成される。そして分離酸化膜３３及び不純物層３５で
区画された領域において一対のＭＩＳトランジスタ３０
が形成される。
【００１７】一対のＭＩＳトランジスタ３０は、半導体
基板３１の上面に形成された３つの不純物層２５の内の
中央に位置するものを共用する一方、それぞれ左右の不
純物層２５を、中央に位置する不純物層２５に対して対
を成す不純物層として有している。いずれのＭＩＳトラ
ンジスタ３０もゲート絶縁膜２１と、ゲート絶縁膜２１
上のゲート電極２３と、ゲート電極２３を覆う絶縁膜２
７を有している。
基板３１の上面に形成された３つの不純物層２５の内の
中央に位置するものを共用する一方、それぞれ左右の不
純物層２５を、中央に位置する不純物層２５に対して対
を成す不純物層として有している。いずれのＭＩＳトラ
ンジスタ３０もゲート絶縁膜２１と、ゲート絶縁膜２１
上のゲート電極２３と、ゲート電極２３を覆う絶縁膜２
７を有している。
【００１８】一対の絶縁膜２７の間に、中央の不純物層
２５に接続されたビット線３７を形成し、ＭＩＳトラン
ジスタ３０、ビット線３７を層間絶縁膜２４で覆う。例
えば層間絶縁膜２４は酸化シリコンを用いて形成され
る。層間絶縁膜２４に対し、左右の不純物層２５の上部
において選択的に貫通孔２４ｂを穿ち、図１に示された
構成が得られる。
２５に接続されたビット線３７を形成し、ＭＩＳトラン
ジスタ３０、ビット線３７を層間絶縁膜２４で覆う。例
えば層間絶縁膜２４は酸化シリコンを用いて形成され
る。層間絶縁膜２４に対し、左右の不純物層２５の上部
において選択的に貫通孔２４ｂを穿ち、図１に示された
構成が得られる。
【００１９】図１で示された構造全面にドープされたポ
リシリコン２６を堆積して図２に示された構造を得る。
そしてポリシリコン２６に対して異方性エッチングを施
し、層間絶縁膜２４の上面を露出させる。この結果、図
３に示されるように、貫通孔２４ｂに埋没して残置する
コンタクトプラグ２６ａが得られる。その後、層間絶縁
膜２４の上面側から化学機械研磨（ＣＭＰ）を施し、残
置された層間絶縁膜２４ａの上面とコンタクトプラグ２
６ａの上面とをほぼ平坦に揃えて、図４に占めされた構
造を得る。その後、ＴｉＮ層６１及び白金層６２をこの
順に堆積して図５に示された構造を得て、これらにいず
れもマージンを設けつつコンタクトプラグ２６ａを覆う
部分のみを残置する整形を行ってバリア層６１ａ及び下
部電極６２ａを得て、図６に示された構造を得る。
リシリコン２６を堆積して図２に示された構造を得る。
そしてポリシリコン２６に対して異方性エッチングを施
し、層間絶縁膜２４の上面を露出させる。この結果、図
３に示されるように、貫通孔２４ｂに埋没して残置する
コンタクトプラグ２６ａが得られる。その後、層間絶縁
膜２４の上面側から化学機械研磨（ＣＭＰ）を施し、残
置された層間絶縁膜２４ａの上面とコンタクトプラグ２
６ａの上面とをほぼ平坦に揃えて、図４に占めされた構
造を得る。その後、ＴｉＮ層６１及び白金層６２をこの
順に堆積して図５に示された構造を得て、これらにいず
れもマージンを設けつつコンタクトプラグ２６ａを覆う
部分のみを残置する整形を行ってバリア層６１ａ及び下
部電極６２ａを得て、図６に示された構造を得る。
【００２０】更に、図６に示された構造全面に白金層６
３を堆積して図７に示された構造を得た後、白金層６３
に異方性エッチングを施してバリア層６１ａの側壁にの
み白金層６３を残置させて下部電極６３ａを得て、図８
に示された構造を得る。そして全面に高誘電層６４を堆
積して図９に示された構造を得た後、後に詳述する積層
体７０を更に堆積して図１０に示された構造を得る。こ
れらの高誘電層６４及び積層体７０のパターニングは設
計の必要に応じて行われるが、図示される断面ではパタ
ーニングの形状は現れない。
３を堆積して図７に示された構造を得た後、白金層６３
に異方性エッチングを施してバリア層６１ａの側壁にの
み白金層６３を残置させて下部電極６３ａを得て、図８
に示された構造を得る。そして全面に高誘電層６４を堆
積して図９に示された構造を得た後、後に詳述する積層
体７０を更に堆積して図１０に示された構造を得る。こ
れらの高誘電層６４及び積層体７０のパターニングは設
計の必要に応じて行われるが、図示される断面ではパタ
ーニングの形状は現れない。
【００２１】図１０に示された構造全面に層間絶縁膜４
１を、例えば酸化シリコンを用いて堆積させて図１１に
示された構造を得た後、コンタクトプラグ２６ａの上方
から離れた位置で層間絶縁膜４１に貫通孔を掘り、バリ
ア層４２及びアルミ配線４３でこの貫通孔を埋めて図１
２に示された構造を得る。
１を、例えば酸化シリコンを用いて堆積させて図１１に
示された構造を得た後、コンタクトプラグ２６ａの上方
から離れた位置で層間絶縁膜４１に貫通孔を掘り、バリ
ア層４２及びアルミ配線４３でこの貫通孔を埋めて図１
２に示された構造を得る。
【００２２】Ｂ．実施の形態： (b-1)実施の形態１．図１３は本発明の実施の形態１に
かかるキャパシタの電極構造を示す断面図である。キャ
パシタの誘電体となる高誘電層６４の上に積層体７０が
設けられており、積層体７０は高誘電層６４に近い側か
ら上部電極７１、バリア層７２、ストッパ層７３，密着
層７４が積層されて構成されている。
かかるキャパシタの電極構造を示す断面図である。キャ
パシタの誘電体となる高誘電層６４の上に積層体７０が
設けられており、積層体７０は高誘電層６４に近い側か
ら上部電極７１、バリア層７２、ストッパ層７３，密着
層７４が積層されて構成されている。
【００２３】上部電極７１にはＰｔが採用される。バリ
ア層７２にはバリア層１０ａと同様にＴｉＮが、あるい
はＴｉＳｉＮが採用され、密着層７４には密着層１０ｃ
と同様にＴｉＮが採用される。しかしストッパ層７３は
ストッパ層１０ｂとは異なり、ＰｔＳｉxＯyＮz（０＜
ｘ，ｙ，ｚ＜１）が採用される。
ア層７２にはバリア層１０ａと同様にＴｉＮが、あるい
はＴｉＳｉＮが採用され、密着層７４には密着層１０ｃ
と同様にＴｉＮが採用される。しかしストッパ層７３は
ストッパ層１０ｂとは異なり、ＰｔＳｉxＯyＮz（０＜
ｘ，ｙ，ｚ＜１）が採用される。
【００２４】このようにストッパ層７３にはストッパ層
１０ｂの材料に酸素及び窒素を添加したＰｔＳｉxＯyＮ
zを採用することで、高誘電層６４の誘電特性は改善さ
れる。例えばストッパ層７３は、組成がＰｔＳｉｘ
（０．５≦ｘ≦１．０）であるターゲットとＡｒ／Ｏ2
／Ｎ2ガスを採用したスパッタリングによって形成され
る。より具体的には、基板温度を２００〜４００℃と
し、Ａｒガス流量を２５〜１００ｓｃｃｍ（のぞましく
は５５ｓｃｃｍ）、Ｏ2ガス流量を１．５ｓｃｃｍ以下
（望ましくは１．０ｓｃｃｍ）、Ｎ2ガス流量を５ｓｃ
ｃｍ以下（望ましくは１．０ｓｃｃｍ）、スパッタ圧力
を０．２〜１．０Ｐａ（望ましくは０．４Ｐａ）、ＲＦ
パワーを３００〜１０００Ｗ（望ましくは５００Ｗ）と
してスパッタリングを行って、３００〜１０００オング
ストローム（望ましくは５００オングストローム）の膜
厚に堆積させる。
１０ｂの材料に酸素及び窒素を添加したＰｔＳｉxＯyＮ
zを採用することで、高誘電層６４の誘電特性は改善さ
れる。例えばストッパ層７３は、組成がＰｔＳｉｘ
（０．５≦ｘ≦１．０）であるターゲットとＡｒ／Ｏ2
／Ｎ2ガスを採用したスパッタリングによって形成され
る。より具体的には、基板温度を２００〜４００℃と
し、Ａｒガス流量を２５〜１００ｓｃｃｍ（のぞましく
は５５ｓｃｃｍ）、Ｏ2ガス流量を１．５ｓｃｃｍ以下
（望ましくは１．０ｓｃｃｍ）、Ｎ2ガス流量を５ｓｃ
ｃｍ以下（望ましくは１．０ｓｃｃｍ）、スパッタ圧力
を０．２〜１．０Ｐａ（望ましくは０．４Ｐａ）、ＲＦ
パワーを３００〜１０００Ｗ（望ましくは５００Ｗ）と
してスパッタリングを行って、３００〜１０００オング
ストローム（望ましくは５００オングストローム）の膜
厚に堆積させる。
【００２５】高誘電層６４の誘電特性が改善される詳細
な理由は不明ではあるが、ストッパ層７３が高誘電層６
４に与える応力を緩和できるからであると考えられる。
かかる応力の緩和は、ストッパ層１０ｂの材料に酸素及
び窒素の両方を添加する必要はなく、酸素のみの添加で
足りる。従って、上述のスパッタ条件のうち、Ｎ2ガス
流量を０とすることもできる。
な理由は不明ではあるが、ストッパ層７３が高誘電層６
４に与える応力を緩和できるからであると考えられる。
かかる応力の緩和は、ストッパ層１０ｂの材料に酸素及
び窒素の両方を添加する必要はなく、酸素のみの添加で
足りる。従って、上述のスパッタ条件のうち、Ｎ2ガス
流量を０とすることもできる。
【００２６】例えばＡｒガスにＯ2ガスを混入してスパ
ッタリングを行って形成される膜は引っ張り応力から圧
縮応力へと任意に制御が可能である。表１はシリコンウ
ェ−ハ上に１００オングストロームのＴｉＳｉＮ膜を形
成し、更に上述のようにしてＰｔＳｉＯ膜を７０００〜
９０００オングストローム形成した場合のシリコンウェ
−ハのそりを調べた結果である。表１は、結果をＡｒガ
スとＯ2ガスの量に対するそり量として纏めている。
ッタリングを行って形成される膜は引っ張り応力から圧
縮応力へと任意に制御が可能である。表１はシリコンウ
ェ−ハ上に１００オングストロームのＴｉＳｉＮ膜を形
成し、更に上述のようにしてＰｔＳｉＯ膜を７０００〜
９０００オングストローム形成した場合のシリコンウェ
−ハのそりを調べた結果である。表１は、結果をＡｒガ
スとＯ2ガスの量に対するそり量として纏めている。
【００２７】
【表１】
【００２８】表１において「as depo」と記された列の
そり量は、ＰｔＳｉＯ膜の成膜のみを行った場合を、
「シンタ後」と記された列のそり量は、ＰｔＳｉＯ膜の
成膜を行った後にシンタリングを施した場合をそれぞれ
示す。シンタリングは、窒素雰囲気中、温度が４５０℃
で３０分間行った。また、各列においてカンマで区切ら
れた２つの値は、互いに直交する２方向についてのそり
量を示している。また値の符号は、成膜された側にそっ
た場合を正に、逆向きを負に採っており、符号の正負は
それぞれ引っ張り応力／圧縮応力がＰｔＳｉＯ膜に存在
することを示している。表１では上から順にＯ2ガスの
混入量が流量においてＡｒガスのそれぞれ０，１．９，
２．２，２．６，３．０％である場合が示されている。
そり量は、ＰｔＳｉＯ膜の成膜のみを行った場合を、
「シンタ後」と記された列のそり量は、ＰｔＳｉＯ膜の
成膜を行った後にシンタリングを施した場合をそれぞれ
示す。シンタリングは、窒素雰囲気中、温度が４５０℃
で３０分間行った。また、各列においてカンマで区切ら
れた２つの値は、互いに直交する２方向についてのそり
量を示している。また値の符号は、成膜された側にそっ
た場合を正に、逆向きを負に採っており、符号の正負は
それぞれ引っ張り応力／圧縮応力がＰｔＳｉＯ膜に存在
することを示している。表１では上から順にＯ2ガスの
混入量が流量においてＡｒガスのそれぞれ０，１．９，
２．２，２．６，３．０％である場合が示されている。
【００２９】シンタリングを施した後には引っ張り応力
が増す（圧縮応力が減る）方向に移行するが、Ｏ2ガス
の混入量が流量においてＡｒガスの１．９，２．２％で
ある場合に、シンタリング前後の変化量が最も小さい。
よってＮ2ガスを混入しない場合には、Ｏ2ガスの混入量
が流量においてＡｒガスの２％程度となる条件でストッ
パ層７３の成膜を行うことが望ましいことが解る。
が増す（圧縮応力が減る）方向に移行するが、Ｏ2ガス
の混入量が流量においてＡｒガスの１．９，２．２％で
ある場合に、シンタリング前後の変化量が最も小さい。
よってＮ2ガスを混入しない場合には、Ｏ2ガスの混入量
が流量においてＡｒガスの２％程度となる条件でストッ
パ層７３の成膜を行うことが望ましいことが解る。
【００３０】また、ストッパ層７３にＰｔＳｉＮ膜を採
用する場合にも同様の傾向があり、上述のスパッタ条件
のうち、Ｏ2ガス流量を零とすることもできる。結局、
応力の緩和は、ストッパ層１０ｂの材料に酸素及び窒素
の両方を添加する必要はなく、いずれか一方のみの添加
で足りる。
用する場合にも同様の傾向があり、上述のスパッタ条件
のうち、Ｏ2ガス流量を零とすることもできる。結局、
応力の緩和は、ストッパ層１０ｂの材料に酸素及び窒素
の両方を添加する必要はなく、いずれか一方のみの添加
で足りる。
【００３１】なお、上部電極８１は例えばＤＣあるいは
ＲＦスパッタリング法により成膜できる。より具体的に
はＰｔターゲットを用い、Ａｒガスを用いて、基板温度
２００〜４００℃、圧力１〜１０ｍＴｏｒｒでスパッタ
リングを行い、３００〜１０００オングストローム（望
ましくは５００オングストローム）の膜厚に堆積させ
る。
ＲＦスパッタリング法により成膜できる。より具体的に
はＰｔターゲットを用い、Ａｒガスを用いて、基板温度
２００〜４００℃、圧力１〜１０ｍＴｏｒｒでスパッタ
リングを行い、３００〜１０００オングストローム（望
ましくは５００オングストローム）の膜厚に堆積させ
る。
【００３２】また、密着層７４はＤＣスパッタリング法
により成膜される。より具体的にはＴｉターゲットを用
い、ＡｒガスにＮ2ガスを混入して、５０〜１００オン
グストローム（望ましくは７５オングストローム）の膜
厚に堆積させる。
により成膜される。より具体的にはＴｉターゲットを用
い、ＡｒガスにＮ2ガスを混入して、５０〜１００オン
グストローム（望ましくは７５オングストローム）の膜
厚に堆積させる。
【００３３】バリア層７２は密着層７４と同様に形成し
ても良いし、ＴｉＳｉＮを採用することもできる。膜厚
は例えば１００オングストロームに設定される。
ても良いし、ＴｉＳｉＮを採用することもできる。膜厚
は例えば１００オングストロームに設定される。
【００３４】高誘電層６４はＲＦあるいはＲＦにＤＣを
重畳させたスパッタリング法で形成する。より具体的に
はＢａbＳｒ1-bＴｉＯ3（０．３≦ｂ≦０．５）組成の
セラミックターゲットあるいはセラミック還元ターゲッ
トを用い、Ａｒガス、あるいはこれにＯ2またはＮ2Ｏガ
スを混入して、圧力０．１〜１．０Ｐａ、基板温度２０
０〜５５０℃でスパッタリングを行い、３００〜１００
０オングストローム（望ましくは６００オングストロー
ム）の膜厚で堆積する。
重畳させたスパッタリング法で形成する。より具体的に
はＢａbＳｒ1-bＴｉＯ3（０．３≦ｂ≦０．５）組成の
セラミックターゲットあるいはセラミック還元ターゲッ
トを用い、Ａｒガス、あるいはこれにＯ2またはＮ2Ｏガ
スを混入して、圧力０．１〜１．０Ｐａ、基板温度２０
０〜５５０℃でスパッタリングを行い、３００〜１００
０オングストローム（望ましくは６００オングストロー
ム）の膜厚で堆積する。
【００３５】なお、従来の技術で示されたのと同様に、
層間絶縁膜４１の貫通孔を掘る際の異方性エッチングの
オーバーエッチングにより、ストッパ層７３まで層間絶
縁膜４１及びアルミ配線４３が到達してもよい。
層間絶縁膜４１の貫通孔を掘る際の異方性エッチングの
オーバーエッチングにより、ストッパ層７３まで層間絶
縁膜４１及びアルミ配線４３が到達してもよい。
【００３６】(b-2)実施の形態２．図１４は本発明の実
施の形態２にかかるキャパシタの電極構造を示す断面図
である。キャパシタの誘電体となる高誘電層６４の上に
積層体７０が設けられており、積層体７０は高誘電層６
４に近い側から上部電極７１、ＰｔＳｉxＯyＮz層７
５、ＰｔＳｉxＯvＮw層７６（０＜ｖ，ｗ＜１）、密着
層７４が積層されて構成されている。
施の形態２にかかるキャパシタの電極構造を示す断面図
である。キャパシタの誘電体となる高誘電層６４の上に
積層体７０が設けられており、積層体７０は高誘電層６
４に近い側から上部電極７１、ＰｔＳｉxＯyＮz層７
５、ＰｔＳｉxＯvＮw層７６（０＜ｖ，ｗ＜１）、密着
層７４が積層されて構成されている。
【００３７】ＰｔＳｉxＯyＮz層７５、ＰｔＳｉxＯvＮw
層７６の組成の間には、ｙ＞ｖ及びｚ＞ｗの少なくとも
一方が成立している。そして例えばＰｔＳｉxＯyＮz層
７５は１００オングストロームに、ＰｔＳｉxＯvＮw層
７６は３００〜１０００オングストローム（望ましくは
５００オングストローム）に成膜する。
層７６の組成の間には、ｙ＞ｖ及びｚ＞ｗの少なくとも
一方が成立している。そして例えばＰｔＳｉxＯyＮz層
７５は１００オングストロームに、ＰｔＳｉxＯvＮw層
７６は３００〜１０００オングストローム（望ましくは
５００オングストローム）に成膜する。
【００３８】本実施の形態によれば、ＰｔＳｉxＯyＮz
層７５に酸素及び窒素が含まれるので、これにバリア性
を持たせることができ、ストッパ層として機能するＰｔ
Ｓｉ xＯvＮw層７６をＰｔＳｉxＯyＮz層７５に連続して
同一ターゲット及び同一チャンバーで形成することがで
きるので、製造工程を容易にすることができる。具体的
には実施の形態１で示したストッパ層７３の条件におい
て、Ｏ2ガス、Ｎ2ガスの流量を変化させればＰｔＳｉx
ＯvＮw層７６及びＰｔＳｉxＯyＮz層７５を連続して形
成することができる。
層７５に酸素及び窒素が含まれるので、これにバリア性
を持たせることができ、ストッパ層として機能するＰｔ
Ｓｉ xＯvＮw層７６をＰｔＳｉxＯyＮz層７５に連続して
同一ターゲット及び同一チャンバーで形成することがで
きるので、製造工程を容易にすることができる。具体的
には実施の形態１で示したストッパ層７３の条件におい
て、Ｏ2ガス、Ｎ2ガスの流量を変化させればＰｔＳｉx
ＯvＮw層７６及びＰｔＳｉxＯyＮz層７５を連続して形
成することができる。
【００３９】図１５は本発明の実施の形態２にかかるキ
ャパシタの電極構造の変形を示す断面図である。積層体
７０は図１４のそれと比較すると密着層７４が省略され
た構成となっている。ＰｔＳｉxＯvＮw層７６の組成を
調整することにより、層間絶縁膜４１との密着性を得る
ことができるからである。
ャパシタの電極構造の変形を示す断面図である。積層体
７０は図１４のそれと比較すると密着層７４が省略され
た構成となっている。ＰｔＳｉxＯvＮw層７６の組成を
調整することにより、層間絶縁膜４１との密着性を得る
ことができるからである。
【００４０】図１６は更に、他の変形を示す断面図であ
る。積層体７０は図１４のそれと比較するとＰｔＳｉx
ＯvＮw層７６が省略された構成となっている。ＰｔＳｉ
xＯyＮz層７５の組成を調整することにより、これにバ
リア層とストッパ層の両方の機能を担わせることができ
る。かかる変形においても、層間絶縁膜４１との密着性
を得ることができる場合には密着層７４を省略すること
ができる。図１７はそのような場合の積層体７０の構成
を示す断面図である。
る。積層体７０は図１４のそれと比較するとＰｔＳｉx
ＯvＮw層７６が省略された構成となっている。ＰｔＳｉ
xＯyＮz層７５の組成を調整することにより、これにバ
リア層とストッパ層の両方の機能を担わせることができ
る。かかる変形においても、層間絶縁膜４１との密着性
を得ることができる場合には密着層７４を省略すること
ができる。図１７はそのような場合の積層体７０の構成
を示す断面図である。
【００４１】なお、上記図１４乃至図１７に示された構
成において、従来の技術で示されたのと同様に、層間絶
縁膜４１の貫通孔を掘る際の異方性エッチングのオーバ
ーエッチングにより、ＰｔＳｉｘＯｙＮｚ層７５まで層
間絶縁膜４１及びアルミ配線４３が到達してもよい。
成において、従来の技術で示されたのと同様に、層間絶
縁膜４１の貫通孔を掘る際の異方性エッチングのオーバ
ーエッチングにより、ＰｔＳｉｘＯｙＮｚ層７５まで層
間絶縁膜４１及びアルミ配線４３が到達してもよい。
【００４２】(b-3)実施の形態３．図１８は本発明の実
施の形態３にかかるキャパシタの電極構造を示す断面図
である。キャパシタの誘電体となる高誘電層６４の上に
積層体７０が設けられており、積層体７０は高誘電層６
４に近い側から上部電極７７、ＰｔＳｉxＯyＮz層７
５、密着層７４が積層されて構成されている。上部電極
７７は例えばＤＣあるいはＲＦスパッタリング法によ
り、ＰｔＯa（０＜ａ＜１）で形成される。より具体的
にはＰｔターゲットを用い、Ａｒガスに１％以下のＯ2
ガスを混入して、基板温度２００〜４００℃、圧力１〜
１０ｍＴｏｒｒでスパッタリングを行い、３００〜１０
００オングストローム（望ましくは５００オングストロ
ーム）の膜厚に堆積させる。
施の形態３にかかるキャパシタの電極構造を示す断面図
である。キャパシタの誘電体となる高誘電層６４の上に
積層体７０が設けられており、積層体７０は高誘電層６
４に近い側から上部電極７７、ＰｔＳｉxＯyＮz層７
５、密着層７４が積層されて構成されている。上部電極
７７は例えばＤＣあるいはＲＦスパッタリング法によ
り、ＰｔＯa（０＜ａ＜１）で形成される。より具体的
にはＰｔターゲットを用い、Ａｒガスに１％以下のＯ2
ガスを混入して、基板温度２００〜４００℃、圧力１〜
１０ｍＴｏｒｒでスパッタリングを行い、３００〜１０
００オングストローム（望ましくは５００オングストロ
ーム）の膜厚に堆積させる。
【００４３】ＰｔＯaで形成された上部電極７７は、キ
ャパシタ形成後の工程、例えばプラズマＳｉＮの形成、
水素雰囲気でのシンタリング処理、層間膜たるプラズマ
ＴＥＯＳ、プラズマＳｉＯの形成が高誘電層６４へ還元
作用を施すことを防止できるので、高誘電層６４の誘電
特性の劣化を防止することができる。
ャパシタ形成後の工程、例えばプラズマＳｉＮの形成、
水素雰囲気でのシンタリング処理、層間膜たるプラズマ
ＴＥＯＳ、プラズマＳｉＯの形成が高誘電層６４へ還元
作用を施すことを防止できるので、高誘電層６４の誘電
特性の劣化を防止することができる。
【００４４】なお、実施の形態１，２の上部電極７１に
もＰｔＯaを採用すれば、高誘電層６４の還元防止とい
う効果が付加されて望ましい。換言すれば、高誘電層６
４に酸化物を採用しても、その特性の劣化を抑制するこ
とができる。
もＰｔＯaを採用すれば、高誘電層６４の還元防止とい
う効果が付加されて望ましい。換言すれば、高誘電層６
４に酸化物を採用しても、その特性の劣化を抑制するこ
とができる。
【００４５】また、本実施の形態においても層間絶縁膜
４１との密着性を得ることができる場合には密着層７４
を省略することができる。図１９はそのような場合の積
層体７０の構成を示す断面図である。
４１との密着性を得ることができる場合には密着層７４
を省略することができる。図１９はそのような場合の積
層体７０の構成を示す断面図である。
【００４６】
【発明の効果】この発明のうち請求項１にかかるキャパ
シタの電極構造によれば、第２電極層により誘電体層に
与える応力を緩和できるので、誘電体層の誘電特性が改
善される。
シタの電極構造によれば、第２電極層により誘電体層に
与える応力を緩和できるので、誘電体層の誘電特性が改
善される。
【００４７】この発明のうち請求項２にかかるキャパシ
タの電極構造によれば、バリア層として機能する第３電
極層と第４電極層とを連続して、同一ターゲット及び同
一チャンバーを用いたスパッタリング法で形成すること
ができる。
タの電極構造によれば、バリア層として機能する第３電
極層と第４電極層とを連続して、同一ターゲット及び同
一チャンバーを用いたスパッタリング法で形成すること
ができる。
【００４８】この発明のうち請求項３にかかるキャパシ
タの電極構造によれば、第２電極層が密着層としても機
能するので、密着層を省略することができる。
タの電極構造によれば、第２電極層が密着層としても機
能するので、密着層を省略することができる。
【００４９】この発明のうち請求項４にかかるキャパシ
タの電極構造によれば、誘電体層への還元が防止される
ので、誘電体層に酸化物を採用しても、その劣化を抑制
することができる。
タの電極構造によれば、誘電体層への還元が防止される
ので、誘電体層に酸化物を採用しても、その劣化を抑制
することができる。
【図１】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図２】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図３】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図４】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図５】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図６】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図７】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図８】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図９】 本発明にかかる電極構造を採用するＤＲＡＭ
の製造工程を、工程順に示す断面図である。
の製造工程を、工程順に示す断面図である。
【図１０】 本発明にかかる電極構造を採用するＤＲＡ
Ｍの製造工程を、工程順に示す断面図である。
Ｍの製造工程を、工程順に示す断面図である。
【図１１】 本発明にかかる電極構造を採用するＤＲＡ
Ｍの製造工程を、工程順に示す断面図である。
Ｍの製造工程を、工程順に示す断面図である。
【図１２】 本発明にかかる電極構造を採用するＤＲＡ
Ｍの製造工程を、工程順に示す断面図である。
Ｍの製造工程を、工程順に示す断面図である。
【図１３】 本発明の実施の形態１の構造を示す断面図
である。
である。
【図１４】 本発明の実施の形態２の構造を示す断面図
である。
である。
【図１５】 本発明の実施の形態２の構造の変形を示す
断面図である。
断面図である。
【図１６】 本発明の実施の形態２の構造の、更に他の
変形を示す断面図である。
変形を示す断面図である。
【図１７】 本発明の実施の形態２の構造の、更に他の
変形を示す断面図である。
変形を示す断面図である。
【図１８】 本発明の実施の形態３の構造を示す断面図
である。
である。
【図１９】 本発明の実施の形態３の構造の変形を示す
断面図である。
断面図である。
【図２０】 従来の技術を例示する断面図である。
【図２１】 従来の技術を例示する断面図である。
７１，７７ 上部電極、７２ バリア層、７３ ストッ
パ層、７５ ＰｔＳｉ xＯyＮz層、７６ ＰｔＳｉxＯv
Ｎw層。
パ層、７５ ＰｔＳｉ xＯyＮz層、７６ ＰｔＳｉxＯv
Ｎw層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB06 BB29 BB30 BB36 DD16 FF13 FF16 FF18 GG09 GG16 5F038 AC02 AC05 AC14 AV06 BH03 BH07 DF05 5F083 AD22 GA30 JA14 JA31 JA38 JA40 MA06 MA17 PR40
Claims (4)
- 【請求項１】 誘電体層に接触する側から順に、第１電
極層、白金及びシリコン並びに酸素及び窒素の少なくと
も一方を含む第２電極層を有するキャパシタの電極構
造。 - 【請求項２】 前記第２電極層は、前記第１電極層に近
い側の第３電極層と、前記第１電極層から遠い側の第４
電極層が積層して構成され、 前記第３電極層は前記第４電極層よりも酸素及び窒素の
少なくともいずれか一方の組成比が大きい、請求項１記
載のキャパシタの電極構造。 - 【請求項３】 前記第４電極層は密着層としても機能す
る請求項２記載のキャパシタの電極構造。 - 【請求項４】 前記第１電極層に酸化白金を用いた、請
求項１乃至請求項３のいずれか一つに記載のキャパシタ
の電極構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153349A JP2000340769A (ja) | 1999-06-01 | 1999-06-01 | キャパシタの電極構造 |
| US09/435,214 US6479856B1 (en) | 1999-06-01 | 1999-11-05 | Electrode and a capacitor and DRAM containing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153349A JP2000340769A (ja) | 1999-06-01 | 1999-06-01 | キャパシタの電極構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340769A true JP2000340769A (ja) | 2000-12-08 |
Family
ID=15560537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153349A Pending JP2000340769A (ja) | 1999-06-01 | 1999-06-01 | キャパシタの電極構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6479856B1 (ja) |
| JP (1) | JP2000340769A (ja) |
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| US6762476B2 (en) | 2001-02-06 | 2004-07-13 | Sanyo Electric Co., Ltd | Dielectric element including oxide dielectric film and method of manufacturing the same |
| US6888189B2 (en) | 2000-11-08 | 2005-05-03 | Sanyo Electric Co., Ltd. | Dielectric element including oxide-based dielectric film and method of fabricating the same |
| WO2013125421A1 (ja) * | 2012-02-21 | 2013-08-29 | 株式会社村田製作所 | 抵抗スイッチングデバイスおよびその製造方法 |
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| US10115671B2 (en) | 2012-08-03 | 2018-10-30 | Snaptrack, Inc. | Incorporation of passives and fine pitch through via for package on package |
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| JPH0774325A (ja) | 1993-06-29 | 1995-03-17 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP3396131B2 (ja) | 1996-06-28 | 2003-04-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH1079481A (ja) * | 1996-09-05 | 1998-03-24 | Mitsubishi Electric Corp | 導電層接続構造およびその製造方法 |
| JPH10256503A (ja) | 1997-03-14 | 1998-09-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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-
1999
- 1999-06-01 JP JP11153349A patent/JP2000340769A/ja active Pending
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