JP3369827B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
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- H10D1/68—Capacitors having no potential barriers
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ペロブスカイト系
誘電体等の酸化物誘電体の薄膜を利用したキャパシタを
有する半導体装置及びその製造方法に関する。
誘電体等の酸化物誘電体の薄膜を利用したキャパシタを
有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、発展が著しい集積回路（Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ＝ＩＣ）は、同一半導体
チップ上に集積化されたトランジスタやキャパシタ（容
量素子）等を含む。ＩＣのコストを決定する要素の一つ
は半導体チップの大きさであり、チップサイズが小さい
ほど低コストになる。チップサイズを小さくするには、
各素子が半導体チップ上で占める面積を低減することが
重要である。全チップ面積に対して面積占有率が大きい
のは、素子の中でもキャパシタである。従って、キャパ
シタの面積を小さくすることがチップサイズ低減に大き
く貢献する。
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ＝ＩＣ）は、同一半導体
チップ上に集積化されたトランジスタやキャパシタ（容
量素子）等を含む。ＩＣのコストを決定する要素の一つ
は半導体チップの大きさであり、チップサイズが小さい
ほど低コストになる。チップサイズを小さくするには、
各素子が半導体チップ上で占める面積を低減することが
重要である。全チップ面積に対して面積占有率が大きい
のは、素子の中でもキャパシタである。従って、キャパ
シタの面積を小さくすることがチップサイズ低減に大き
く貢献する。
【０００３】ＩＣで用いられるキャパシタとしては、微
細化等の目的から、誘電体薄膜を電極薄膜で挟んだＭＩ
Ｍキャパシタ構造（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ Ｃａｐａｃｉｔｏｒ）が一般的である。Ｍ
ＩＭキャパシタの容量値Ｃは、εr を誘電体の比誘電
率、ε0 を真空の誘電率、Ｓを電極面積、ｄを誘電体の
厚みとして、 Ｃ＝εr ・εo ・Ｓ／ｄ で与えられる。
細化等の目的から、誘電体薄膜を電極薄膜で挟んだＭＩ
Ｍキャパシタ構造（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ Ｃａｐａｃｉｔｏｒ）が一般的である。Ｍ
ＩＭキャパシタの容量値Ｃは、εr を誘電体の比誘電
率、ε0 を真空の誘電率、Ｓを電極面積、ｄを誘電体の
厚みとして、 Ｃ＝εr ・εo ・Ｓ／ｄ で与えられる。
【０００４】従って、キャパシタの電極面積を低減する
ためには、誘電体の比誘電率を大きくするか、厚みを薄
くすることが必要である。誘電体の厚みを薄くすること
に関しては、漏れ電流が増大することから制限がある。
また、膜厚が薄くなればなるほど、製造工程において膜
厚の制御性が困難になり、素子のばらつきが生じやすく
なる。
ためには、誘電体の比誘電率を大きくするか、厚みを薄
くすることが必要である。誘電体の厚みを薄くすること
に関しては、漏れ電流が増大することから制限がある。
また、膜厚が薄くなればなるほど、製造工程において膜
厚の制御性が困難になり、素子のばらつきが生じやすく
なる。
【０００５】これに対して、比誘電率を大きくすること
に関しては、誘電体として従来使用されてきたＳｉＯ2
膜、ＳｉＮ膜、ＳｉＯＮ膜に代わり、誘電率の高いペロ
ブスカイト系誘電体材料の薄膜を用いることが提案され
ている。ペロブスカイト系誘電体材料の代表的なもの
は、化学式ＳｒＴｉＯ3 で表されるチタン酸ストロンチ
ウム（略称ＳＴＯ）、ＢａＳｒＴｉＯ3 で表されるチタ
ン酸バリウムストロンチウム（略称ＢＳＴＯ）である。
に関しては、誘電体として従来使用されてきたＳｉＯ2
膜、ＳｉＮ膜、ＳｉＯＮ膜に代わり、誘電率の高いペロ
ブスカイト系誘電体材料の薄膜を用いることが提案され
ている。ペロブスカイト系誘電体材料の代表的なもの
は、化学式ＳｒＴｉＯ3 で表されるチタン酸ストロンチ
ウム（略称ＳＴＯ）、ＢａＳｒＴｉＯ3 で表されるチタ
ン酸バリウムストロンチウム（略称ＢＳＴＯ）である。
【０００６】ＤＲＡＭに代表される半導体記憶装置では
多数のキャパシタに電荷を蓄積することで記憶を行う。
従って、キャパシタの面積が縮小することは、集積度の
向上に大きく貢献する。即ち、誘電率の上昇は集積化の
向上に非常に有効となる。
多数のキャパシタに電荷を蓄積することで記憶を行う。
従って、キャパシタの面積が縮小することは、集積度の
向上に大きく貢献する。即ち、誘電率の上昇は集積化の
向上に非常に有効となる。
【０００７】また、携帯電話への搭載等で近年脚光を浴
びているＧａＡｓモノリシック・マイクロ波用ＩＣ（Ｍ
ｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ＝ＭＭ
ＩＣ）の場合も、インピーダンス整合回路や電源のディ
カップリングに容量値の大きなキャパシタが使われるこ
とがある。従って、この種のＩＣにおいても、誘電率の
上昇により電極面積を縮小すると、チップサイズの低減
が図ることができる。
びているＧａＡｓモノリシック・マイクロ波用ＩＣ（Ｍ
ｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ＝ＭＭ
ＩＣ）の場合も、インピーダンス整合回路や電源のディ
カップリングに容量値の大きなキャパシタが使われるこ
とがある。従って、この種のＩＣにおいても、誘電率の
上昇により電極面積を縮小すると、チップサイズの低減
が図ることができる。
【０００８】図２はＭＭＩＣで使用される従来のキャパ
シタの断面を示す。このキャパシタの製造方法は次の通
りである。先ず、ＧａＡｓ基板１上にＣＶＤ法によりＳ
ｉＯ2 膜２を形成する。ＳｉＯ2膜２上にＡｕ等からな
る第１配線層３をリフトオフ法により形成する。
シタの断面を示す。このキャパシタの製造方法は次の通
りである。先ず、ＧａＡｓ基板１上にＣＶＤ法によりＳ
ｉＯ2 膜２を形成する。ＳｉＯ2膜２上にＡｕ等からな
る第１配線層３をリフトオフ法により形成する。
【０００９】次に、第一配線層３上に金属膜をリフトオ
フ法により形成し、下部電極４とする。下部電極４上に
ＳＴＯ誘電体膜５を３００℃程度の反応性スパッタ法に
より堆積する。誘電体膜５の上に上部電極６をリフトオ
フ法により形成する。上部電極６をマスクとして、ＳＴ
Ｏ誘電体膜５をウェットエッチングによりパターニング
する。次に、層間絶縁用のＳｉＯ2 膜７を堆積し、コン
タクトホールを開口する。次に、Ａｕ等からなる第２配
線層８を形成する。
フ法により形成し、下部電極４とする。下部電極４上に
ＳＴＯ誘電体膜５を３００℃程度の反応性スパッタ法に
より堆積する。誘電体膜５の上に上部電極６をリフトオ
フ法により形成する。上部電極６をマスクとして、ＳＴ
Ｏ誘電体膜５をウェットエッチングによりパターニング
する。次に、層間絶縁用のＳｉＯ2 膜７を堆積し、コン
タクトホールを開口する。次に、Ａｕ等からなる第２配
線層８を形成する。
【００１０】
【発明が解決しようとする課題】このようなキャパシタ
においては、下部電極４及び上部電極６の誘電体膜５と
接する面の酸化が素子特性の劣化をもたらす。例えば、
電極４、６の材料として、密着性に優れたＴｉが用いら
れる。この場合、下部電極４の上面は、酸素含有雰囲気
下で行われる誘電体膜５の堆積工程において酸化され
る。また上部電極６の下面は、上部電極６の形成時に酸
化される。
においては、下部電極４及び上部電極６の誘電体膜５と
接する面の酸化が素子特性の劣化をもたらす。例えば、
電極４、６の材料として、密着性に優れたＴｉが用いら
れる。この場合、下部電極４の上面は、酸素含有雰囲気
下で行われる誘電体膜５の堆積工程において酸化され
る。また上部電極６の下面は、上部電極６の形成時に酸
化される。
【００１１】電極４、６のＳＴＯ誘電体膜５に接する面
において電極金属が酸化されると、これにより生成され
た金属酸化物が比誘電率が低い誘電体として働く。この
場合、等価回路的に、金属酸化物からなる比較的容量値
の小さいキャパシタが、ＳＴＯからなる容量値の大きい
キャパシタに対して直列に接続された状態となる。この
ため、下部電極４及び上部電極６間に形成されるキャパ
シタ全体の容量値が低下することとなる。
において電極金属が酸化されると、これにより生成され
た金属酸化物が比誘電率が低い誘電体として働く。この
場合、等価回路的に、金属酸化物からなる比較的容量値
の小さいキャパシタが、ＳＴＯからなる容量値の大きい
キャパシタに対して直列に接続された状態となる。この
ため、下部電極４及び上部電極６間に形成されるキャパ
シタ全体の容量値が低下することとなる。
【００１２】また、上部電極６の下部に形成される酸化
層は下部電極４の上部に形成される層より薄く形成され
る。このことから、上下の印加電圧の極性を反転させた
場合の電気的特性に差が生じるという問題もある。この
特性の差を解消するため、下部電極４に生成されてしま
う酸化物とバランスをとるため、上部電極６に酸化物を
生成するということもなされている。しかし、これで
は、上述の誘電率の低下を助長することとなる。
層は下部電極４の上部に形成される層より薄く形成され
る。このことから、上下の印加電圧の極性を反転させた
場合の電気的特性に差が生じるという問題もある。この
特性の差を解消するため、下部電極４に生成されてしま
う酸化物とバランスをとるため、上部電極６に酸化物を
生成するということもなされている。しかし、これで
は、上述の誘電率の低下を助長することとなる。
【００１３】ＳＴＯ膜は６００℃以上の温度で高温熱処
理することで結晶性が向上し、誘電率も増加することが
知られている。従って電極の選択に当たっては耐熱性に
も留意する必要がある。特開昭５８−９７８１８号公報
では耐熱性を向上させることを目的にして、Ｔｉ等の単
体金属に代わって、Ｔｉ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ等の
金属の窒化物、珪化物、炭化物を電極材料に使用するこ
とを提案している。しかしながら、これらの材料は、Ｓ
ＴＯ等の酸化物誘電体膜を利用した高容量のキャパシタ
に適用すると、耐酸化性が十分でなく、上述のような金
属酸化物の生成によりキャパシタの容量値を維持できな
いという問題が見出された。更に、これらの材料は電気
抵抗が大きいため、ＭＭＩＣ用キャパシタの電極材料と
して相応しくない。
理することで結晶性が向上し、誘電率も増加することが
知られている。従って電極の選択に当たっては耐熱性に
も留意する必要がある。特開昭５８−９７８１８号公報
では耐熱性を向上させることを目的にして、Ｔｉ等の単
体金属に代わって、Ｔｉ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ等の
金属の窒化物、珪化物、炭化物を電極材料に使用するこ
とを提案している。しかしながら、これらの材料は、Ｓ
ＴＯ等の酸化物誘電体膜を利用した高容量のキャパシタ
に適用すると、耐酸化性が十分でなく、上述のような金
属酸化物の生成によりキャパシタの容量値を維持できな
いという問題が見出された。更に、これらの材料は電気
抵抗が大きいため、ＭＭＩＣ用キャパシタの電極材料と
して相応しくない。
【００１４】耐酸化性という点で優れているのは金や白
金等の貴金属である。しかしながらこららの材料は高価
であり、更に反応性ドライエッチング法によりパターニ
ングすることが困難であるため、ＩＣの作成には向いて
いない。更に、熱的に不安定であったり、誘電分散等の
特性のばらつきが大きいという点もある。図５はＳＴＯ
誘電体膜をＰｔ電極で挟んだキャパシタの印加電圧に対
する誘電分散の特性図である。同一面内の３点で測定し
たものを異なる３つのマークで見分けられるようにグラ
フ化してある。図５図示の如く、どの箇所においても、
バイアス電圧に対してヒステリシスを生じている。これ
は、印加電圧に対して、２つの誘電分散値が生じ、安定
した電圧特性が得られないことを示す。
金等の貴金属である。しかしながらこららの材料は高価
であり、更に反応性ドライエッチング法によりパターニ
ングすることが困難であるため、ＩＣの作成には向いて
いない。更に、熱的に不安定であったり、誘電分散等の
特性のばらつきが大きいという点もある。図５はＳＴＯ
誘電体膜をＰｔ電極で挟んだキャパシタの印加電圧に対
する誘電分散の特性図である。同一面内の３点で測定し
たものを異なる３つのマークで見分けられるようにグラ
フ化してある。図５図示の如く、どの箇所においても、
バイアス電圧に対してヒステリシスを生じている。これ
は、印加電圧に対して、２つの誘電分散値が生じ、安定
した電圧特性が得られないことを示す。
【００１５】本発明の目的は、電極表面の酸化によるキ
ャパシタの容量値の低下を防止することにより、占有面
積が小さいキャパシタを有する半導体装置及びその製造
方法を提供することである。本発明の別の目的は、ヒス
テリシスのない電気的特性を有するキャパシタを有する
半導体装置及びその製造方法を提供することである。
ャパシタの容量値の低下を防止することにより、占有面
積が小さいキャパシタを有する半導体装置及びその製造
方法を提供することである。本発明の別の目的は、ヒス
テリシスのない電気的特性を有するキャパシタを有する
半導体装置及びその製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の第１の視点は、
半導体装置において、酸化物からなる誘電体膜と、前記
誘電体膜を挟む第１及び第２電極と、を有するキャパシ
タを具備し、前記第１電極が窒化タングステンからなる
第１接触面を介して前記誘電体膜と接触することを特徴
とする。
半導体装置において、酸化物からなる誘電体膜と、前記
誘電体膜を挟む第１及び第２電極と、を有するキャパシ
タを具備し、前記第１電極が窒化タングステンからなる
第１接触面を介して前記誘電体膜と接触することを特徴
とする。
【００１７】本発明の第２の視点は、半導体装置におい
て、半導体基板と、前記基板上に配設された電界効果ト
ラジスタと、前記トラジスタは、前記基板の表面内に形
成されたソース拡散層及びドレイン拡散層と、前記ソー
ス拡散層から前記ドレイン拡散層に亘るように前記基板
上に配設されたショットキーゲート電極と、を有するこ
とと、前記基板上に配設されたキャパシタと、前記キャ
パシタは、酸化物からなる誘電体膜と、前記誘電体膜を
挟む第１及び第２電極と、を有することと、前記ショッ
トキーゲート電極と前記第１電極とは電気的に接続され
ることと、を具備し、前記ショットキーゲート電極及び
前記第１電極が窒化タングステンからなる下面及び上面
を有する共通の材料膜をパターニングすることにより形
成され、前記ショットキーゲート電極が前記下面に由来
する窒化タングステンからなる接触面を介して前記基板
と接触し、前記第１電極が前記上面に由来する窒化タン
グステンからなる第１接触面を介して前記誘電体膜と接
触することを特徴とする。
て、半導体基板と、前記基板上に配設された電界効果ト
ラジスタと、前記トラジスタは、前記基板の表面内に形
成されたソース拡散層及びドレイン拡散層と、前記ソー
ス拡散層から前記ドレイン拡散層に亘るように前記基板
上に配設されたショットキーゲート電極と、を有するこ
とと、前記基板上に配設されたキャパシタと、前記キャ
パシタは、酸化物からなる誘電体膜と、前記誘電体膜を
挟む第１及び第２電極と、を有することと、前記ショッ
トキーゲート電極と前記第１電極とは電気的に接続され
ることと、を具備し、前記ショットキーゲート電極及び
前記第１電極が窒化タングステンからなる下面及び上面
を有する共通の材料膜をパターニングすることにより形
成され、前記ショットキーゲート電極が前記下面に由来
する窒化タングステンからなる接触面を介して前記基板
と接触し、前記第１電極が前記上面に由来する窒化タン
グステンからなる第１接触面を介して前記誘電体膜と接
触することを特徴とする。
【００１８】本発明の第３の視点は、半導体装置におい
て、半導体基板と、前記基板上に配設され、トランスフ
ァーゲートとして機能する電界効果トラジスタと、前記
トラジスタは、前記基板の表面内に形成されたソース拡
散層及びドレイン拡散層と、前記ソース拡散層から前記
ドレイン拡散層に亘るように前記基板上にゲート絶縁膜
を介して配設されたゲート電極と、を有することと、前
記基板に支持され且つ前記トランスファーゲートに接続
されたストレッジキャパシタと、前記キャパシタは、酸
化物からなる誘電体膜と、前記誘電体膜を挟む第１及び
第２電極と、を有することと、を具備し、前記第１電極
が窒化タングステンからなる第１接触面を介して前記誘
電体膜と接触することを特徴とする。
て、半導体基板と、前記基板上に配設され、トランスフ
ァーゲートとして機能する電界効果トラジスタと、前記
トラジスタは、前記基板の表面内に形成されたソース拡
散層及びドレイン拡散層と、前記ソース拡散層から前記
ドレイン拡散層に亘るように前記基板上にゲート絶縁膜
を介して配設されたゲート電極と、を有することと、前
記基板に支持され且つ前記トランスファーゲートに接続
されたストレッジキャパシタと、前記キャパシタは、酸
化物からなる誘電体膜と、前記誘電体膜を挟む第１及び
第２電極と、を有することと、を具備し、前記第１電極
が窒化タングステンからなる第１接触面を介して前記誘
電体膜と接触することを特徴とする。
【００１９】本発明の第４の視点は、第１乃至３のいず
れかの視点に係る半導体装置において、前記第１接触面
の窒化タングステンがＷＮx で表され、ここで係数であ
るｘが０．０５〜０．５であることを特徴とする。
れかの視点に係る半導体装置において、前記第１接触面
の窒化タングステンがＷＮx で表され、ここで係数であ
るｘが０．０５〜０．５であることを特徴とする。
【００２０】本発明の第５の視点は、第１乃至４のいず
れかの視点に係る半導体装置において、前記第２電極が
窒化タングステンからなる第２接触面を介して前記誘電
体膜と接触することを特徴とする。
れかの視点に係る半導体装置において、前記第２電極が
窒化タングステンからなる第２接触面を介して前記誘電
体膜と接触することを特徴とする。
【００２１】本発明の第６の視点は、第５の視点に係る
半導体装置において、前記第２電極が窒化タングステン
層と、窒化チタン層と、前記窒化タングステン層と窒化
チタン層との間に挟まれたバリアメタル層と、を具備
し、前記窒化タングステン層により前記第２接触面が規
定されることと、前記窒化チタン層を介して配線と接続
されることと、を特徴とする。
半導体装置において、前記第２電極が窒化タングステン
層と、窒化チタン層と、前記窒化タングステン層と窒化
チタン層との間に挟まれたバリアメタル層と、を具備
し、前記窒化タングステン層により前記第２接触面が規
定されることと、前記窒化チタン層を介して配線と接続
されることと、を特徴とする。
【００２２】本発明の第７の視点は、第１乃至６のいず
れかの視点に係る半導体装置において、前記誘電体膜が
ペロブスカイト系誘電体からなることを特徴とする。本
発明の第８の視点は、第７の視点に係る半導体装置にお
いて、前記キャパシタが８００ＭＨｚ以上の周波数で使
用され、前記ペロブスカイト系誘電体が常誘電体からな
ることを特徴とする。
れかの視点に係る半導体装置において、前記誘電体膜が
ペロブスカイト系誘電体からなることを特徴とする。本
発明の第８の視点は、第７の視点に係る半導体装置にお
いて、前記キャパシタが８００ＭＨｚ以上の周波数で使
用され、前記ペロブスカイト系誘電体が常誘電体からな
ることを特徴とする。
【００２３】本発明の第９の視点は、第８の視点に係る
半導体装置において、前記ペロブスカイト系誘電体がス
トロンチウムを含有することを特徴とする。本発明の第
１０の視点は、半導体基板と、前記基板上に配設された
電界効果トラジスタと、前記トラジスタは、前記基板の
表面内に形成されたソース拡散層及びドレイン拡散層
と、前記ソース拡散層から前記ドレイン拡散層に亘るよ
うに前記基板上に配設されたショットキーゲート電極
と、を有することと、前記基板上に配設されたキャパシ
タと、前記キャパシタは、酸化物からなる誘電体膜と、
前記誘電体膜を挟む第１及び第２電極と、を有すること
と、前記ショットキーゲート電極と前記第１電極とは電
気的に接続されることと、を具備し、前記ショットキー
ゲート電極が窒化タングステンからなる接触面を介して
前記基板と接触し、前記第１電極が窒化タングステンか
らなる第１接触面を介して前記誘電体膜と接触する半導
体装置の製造方法において、前記基板上に窒化タングス
テンからなる下面及び上面を有する材料膜を形成する工
程と、前記材料膜をパターニングして前記ショットキー
ゲート電極及び前記第１電極を形成する工程と、を具備
することを特徴とする。
半導体装置において、前記ペロブスカイト系誘電体がス
トロンチウムを含有することを特徴とする。本発明の第
１０の視点は、半導体基板と、前記基板上に配設された
電界効果トラジスタと、前記トラジスタは、前記基板の
表面内に形成されたソース拡散層及びドレイン拡散層
と、前記ソース拡散層から前記ドレイン拡散層に亘るよ
うに前記基板上に配設されたショットキーゲート電極
と、を有することと、前記基板上に配設されたキャパシ
タと、前記キャパシタは、酸化物からなる誘電体膜と、
前記誘電体膜を挟む第１及び第２電極と、を有すること
と、前記ショットキーゲート電極と前記第１電極とは電
気的に接続されることと、を具備し、前記ショットキー
ゲート電極が窒化タングステンからなる接触面を介して
前記基板と接触し、前記第１電極が窒化タングステンか
らなる第１接触面を介して前記誘電体膜と接触する半導
体装置の製造方法において、前記基板上に窒化タングス
テンからなる下面及び上面を有する材料膜を形成する工
程と、前記材料膜をパターニングして前記ショットキー
ゲート電極及び前記第１電極を形成する工程と、を具備
することを特徴とする。
【００２４】本発明の第１１の視点は、第１０の視点に
係る半導体装置の製造方法において、前記上部電極形成
後、前記ソース拡散層及びドレイン拡散層に接続するオ
ーミック電極を形成する工程と、前記誘電体膜形成後で
且つ前記オーミック電極形成前に、前記誘電体膜を６０
０℃以上で熱処理する工程と、を更に具備することを特
徴とする。
係る半導体装置の製造方法において、前記上部電極形成
後、前記ソース拡散層及びドレイン拡散層に接続するオ
ーミック電極を形成する工程と、前記誘電体膜形成後で
且つ前記オーミック電極形成前に、前記誘電体膜を６０
０℃以上で熱処理する工程と、を更に具備することを特
徴とする。
【００２５】本発明の第１２の視点は、酸化物からなる
誘電体膜と、前記誘電体膜を挟む第１及び第２電極と、
を有するキャパシタを具備し、前記第１電極が窒化タン
グステンからなる第１接触面を介して前記誘電体膜と接
触する半導体装置の製造方法において、タングステンを
主成分として含み且つ前記第１電極の形状を有する材料
層を形成する工程と、前記材料層を窒素を含む雰囲気中
で熱処理して前記材料層の表面を窒化する工程と、窒化
された前記材料層の表面上に前記誘電体膜の材料膜を形
成する工程と、を具備することを特徴とする。
誘電体膜と、前記誘電体膜を挟む第１及び第２電極と、
を有するキャパシタを具備し、前記第１電極が窒化タン
グステンからなる第１接触面を介して前記誘電体膜と接
触する半導体装置の製造方法において、タングステンを
主成分として含み且つ前記第１電極の形状を有する材料
層を形成する工程と、前記材料層を窒素を含む雰囲気中
で熱処理して前記材料層の表面を窒化する工程と、窒化
された前記材料層の表面上に前記誘電体膜の材料膜を形
成する工程と、を具備することを特徴とする。
【００２６】本発明によれば、キャパシタ電極の少なく
とも一方の、誘電体膜と接触する側にＷＮx 層を配設す
ることにより、容量の増大、誘電分散の抑制、電気特性
のばらつきの低減、ヒステリシスの抑制等の特性向上を
図ることが可能となる。
とも一方の、誘電体膜と接触する側にＷＮx 層を配設す
ることにより、容量の増大、誘電分散の抑制、電気特性
のばらつきの低減、ヒステリシスの抑制等の特性向上を
図ることが可能となる。
【００２７】回路設計上、キャパシタに極性があること
は望ましくない。従って窒化タングステンからなる接触
面は両キャパシタ電極に形成し、両キャパシタ電極の仕
事関数を等しくすることが望まい。オーミック電極を形
成する工程の前に、誘電体膜を熱処理する工程を行う理
由は、オーミック電極が４００℃以上の温度で劣化する
からである。
は望ましくない。従って窒化タングステンからなる接触
面は両キャパシタ電極に形成し、両キャパシタ電極の仕
事関数を等しくすることが望まい。オーミック電極を形
成する工程の前に、誘電体膜を熱処理する工程を行う理
由は、オーミック電極が４００℃以上の温度で劣化する
からである。
【００２８】
【発明の実施の形態】図１は本発明の実施の形態に係る
半導体装置（ＭＭＩＣ用のキャパシタ）を示す断面図で
ある。ＧａＡｓ基板１１上にＳｉＯ2 膜１２と第１配線
層１３とがこの順に配設される。第１配線層１３上には
キャパシタ１０が形成される。キャパシタ１０の下部電
極１４は、下から順にＴｉ層（５ｎｍ）／Ｍｏ層（５０
ｎｍ）／Ｐｔ層（４００ｎｍ）からなる多層構造を有す
る。キャパシタ１０の誘電体膜１５ａはチタン酸ストロ
ンチウム（ＳＴＯ）からなる。キャパシタの上部電極１
６ａは下から順にＷＮx （窒化タングステン）層２１
（１２０ｎｍ）／Ｗ層２２（３００ｎｍ）からなる多層
構造を有する。即ち、誘電体膜１５ａに接する上部電極
１６ａの接触面は窒化タングステン層２１により規定さ
れ、これが本実施の形態の特徴となる。
半導体装置（ＭＭＩＣ用のキャパシタ）を示す断面図で
ある。ＧａＡｓ基板１１上にＳｉＯ2 膜１２と第１配線
層１３とがこの順に配設される。第１配線層１３上には
キャパシタ１０が形成される。キャパシタ１０の下部電
極１４は、下から順にＴｉ層（５ｎｍ）／Ｍｏ層（５０
ｎｍ）／Ｐｔ層（４００ｎｍ）からなる多層構造を有す
る。キャパシタ１０の誘電体膜１５ａはチタン酸ストロ
ンチウム（ＳＴＯ）からなる。キャパシタの上部電極１
６ａは下から順にＷＮx （窒化タングステン）層２１
（１２０ｎｍ）／Ｗ層２２（３００ｎｍ）からなる多層
構造を有する。即ち、誘電体膜１５ａに接する上部電極
１６ａの接触面は窒化タングステン層２１により規定さ
れ、これが本実施の形態の特徴となる。
【００２９】誘電体膜１５ａの材料としては、ＳＴＯの
他、Ｂａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴＯ）、Ｔａ2 Ｏ
5 、ＰｂＺｒx Ｔｉ1-x Ｏ3 、Ｐｂx Ｌａ1-x Ｚｒy Ｔ
ｉ1-yＯ3 等の金属酸化物高誘電体を用いることができ
る。なお、ＭＭＩＣ用のキャパシタの場合、８００ＭＨ
ｚ以上の周波数で使用されることを想定しているため、
周波数特性がよくない強誘電性の誘電体よりも、若干比
誘電率が低くても常誘電性のペロブスカイト系誘電体が
適している。
他、Ｂａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴＯ）、Ｔａ2 Ｏ
5 、ＰｂＺｒx Ｔｉ1-x Ｏ3 、Ｐｂx Ｌａ1-x Ｚｒy Ｔ
ｉ1-yＯ3 等の金属酸化物高誘電体を用いることができ
る。なお、ＭＭＩＣ用のキャパシタの場合、８００ＭＨ
ｚ以上の周波数で使用されることを想定しているため、
周波数特性がよくない強誘電性の誘電体よりも、若干比
誘電率が低くても常誘電性のペロブスカイト系誘電体が
適している。
【００３０】窒化タングステンはＴｉ、Ｔａ、Ｎｂ、Ｈ
ｆ、Ｚｒ等の他の金属窒化物に比べて安定である。例え
ばＴｉ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ等の金属窒化物の標準
生成エネルギーが、６００Ｋで−４００ｋＪ／ｍｏｌＮ
2 以下であるのに対して窒化タングステンのそれは−１
００ｋＪ／ｍｏｌＮ2 以上ある。従って窒化タングステ
ンは耐酸化性に優れ、酸化物誘電体の電極材料として適
しているといえる。一方で窒化タングステンは反応性ド
ライエッチングでパターニングすることが可能であり、
半導体ＩＣに向いている。
ｆ、Ｚｒ等の他の金属窒化物に比べて安定である。例え
ばＴｉ、Ｔａ、Ｎｂ、Ｈｆ、Ｚｒ等の金属窒化物の標準
生成エネルギーが、６００Ｋで−４００ｋＪ／ｍｏｌＮ
2 以下であるのに対して窒化タングステンのそれは−１
００ｋＪ／ｍｏｌＮ2 以上ある。従って窒化タングステ
ンは耐酸化性に優れ、酸化物誘電体の電極材料として適
しているといえる。一方で窒化タングステンは反応性ド
ライエッチングでパターニングすることが可能であり、
半導体ＩＣに向いている。
【００３１】図３は窒化タングステン（ＷＮx ）の係数
ｘと耐酸化性との関係を調べた実験結果を示す。実験に
おいて厚さ１２０ｎｍで係数ｘの異なるＷＮx サンプル
を、Ｏ2 雰囲気中で４５０℃に加熱し、３０分間放置し
た。図示の如く、係数ｘが大きくなるほど、ＷＮx サン
プルの酸化された割合（膜厚１２０ｎｍのＷＮx サンプ
ルに対する酸化層の厚さの割合）が減少し、即ち耐酸化
性が向上する。
ｘと耐酸化性との関係を調べた実験結果を示す。実験に
おいて厚さ１２０ｎｍで係数ｘの異なるＷＮx サンプル
を、Ｏ2 雰囲気中で４５０℃に加熱し、３０分間放置し
た。図示の如く、係数ｘが大きくなるほど、ＷＮx サン
プルの酸化された割合（膜厚１２０ｎｍのＷＮx サンプ
ルに対する酸化層の厚さの割合）が減少し、即ち耐酸化
性が向上する。
【００３２】図４は、図１図示のキャパシタの実施例を
作成し、そのバイアス電圧と誘電分散（ｔａｎδ）と関
係を調べた結果を示す。ｔａｎδは交流電場が加わった
時に、電気エネルギーが熱として失われる割合を示す。
同一試料内で３点測定したものを異なる３つのマークで
見分けられるようにグラフ化してある。図４図示の如
く、本実施例においては、バイアス電圧に対するヒステ
リシスが生じず、印加電圧に対し一分散値となり、非常
に均一な結果が得られた。これは、キャパシタとしてヒ
ステリシスのない良好な特性が得られていることを示
す。
作成し、そのバイアス電圧と誘電分散（ｔａｎδ）と関
係を調べた結果を示す。ｔａｎδは交流電場が加わった
時に、電気エネルギーが熱として失われる割合を示す。
同一試料内で３点測定したものを異なる３つのマークで
見分けられるようにグラフ化してある。図４図示の如
く、本実施例においては、バイアス電圧に対するヒステ
リシスが生じず、印加電圧に対し一分散値となり、非常
に均一な結果が得られた。これは、キャパシタとしてヒ
ステリシスのない良好な特性が得られていることを示
す。
【００３３】図５は、キャパシタの比較例を作成し、そ
のバイアス電圧対誘電分散（ｔａｎδ）を測定した結果
を示す。本比較例は、上下両電極がＰｔからなる点を除
いて、図１図示のキャパシタと同じ構造を有するように
作成された。本比較例においては、図５図示の如く、バ
イアス依存性に関してヒステリシスが観測された。ヒス
テリシスはバイアス電圧を印加することで、電極とＳＴ
Ｏ膜との界面に不安定物質が不可逆的に生成しているこ
とを示す。
のバイアス電圧対誘電分散（ｔａｎδ）を測定した結果
を示す。本比較例は、上下両電極がＰｔからなる点を除
いて、図１図示のキャパシタと同じ構造を有するように
作成された。本比較例においては、図５図示の如く、バ
イアス依存性に関してヒステリシスが観測された。ヒス
テリシスはバイアス電圧を印加することで、電極とＳＴ
Ｏ膜との界面に不安定物質が不可逆的に生成しているこ
とを示す。
【００３４】また、本実施例においては、図４図示の如
く、３測定点の測定値の相違は殆どなかった。これは、
ＷＮx 電極とＳＴＯ膜との界面が安定であることを示
す。これに対して、本比較例では、図５図示の如く、同
一膜内の３箇所の測定点において、測定値の相違が大き
かった。これは、Ｐｔ電極とＳＴＯ膜との界面に不安定
物質が生成され、キャパシタとしての特性劣化を招いて
いることを示す。
く、３測定点の測定値の相違は殆どなかった。これは、
ＷＮx 電極とＳＴＯ膜との界面が安定であることを示
す。これに対して、本比較例では、図５図示の如く、同
一膜内の３箇所の測定点において、測定値の相違が大き
かった。これは、Ｐｔ電極とＳＴＯ膜との界面に不安定
物質が生成され、キャパシタとしての特性劣化を招いて
いることを示す。
【００３５】上述の測定点間の特性のばらつきは電圧を
印加したときに発生するリーク電流を測定した実験結果
からも分る。図６は本実施例のリーク電流を、図７は本
比較例のリーク電流を示す。Ｐｔ電極を用いた本比較例
において、やはり、測定点ごとのリーク電流値が大きく
相違している。
印加したときに発生するリーク電流を測定した実験結果
からも分る。図６は本実施例のリーク電流を、図７は本
比較例のリーク電流を示す。Ｐｔ電極を用いた本比較例
において、やはり、測定点ごとのリーク電流値が大きく
相違している。
【００３６】以上、バイアス電圧ヒステリシスや、測定
点間の特性のばらつきについて議論したが、特性の絶対
値においても図１図示のキャパシタは優れている。先
ず、本実施例の誘電分散ｔａｎδは本比較例のそれに比
べて低減している。即ち、本実施例においては、図４図
示の如く、３Ｖまでのバイアス電圧における誘電分散値
は２％以下であった。これに対して、本比較例において
は、図５図示の如く、３Ｖまでのバイアス電圧における
誘電分散値は４％〜７％であった。この差はバイアス電
圧を大きくすると更に広がった。このように小さい誘電
分散値が得られれば、損失が小さくなり、キャパシタと
して優れているといえる。
点間の特性のばらつきについて議論したが、特性の絶対
値においても図１図示のキャパシタは優れている。先
ず、本実施例の誘電分散ｔａｎδは本比較例のそれに比
べて低減している。即ち、本実施例においては、図４図
示の如く、３Ｖまでのバイアス電圧における誘電分散値
は２％以下であった。これに対して、本比較例において
は、図５図示の如く、３Ｖまでのバイアス電圧における
誘電分散値は４％〜７％であった。この差はバイアス電
圧を大きくすると更に広がった。このように小さい誘電
分散値が得られれば、損失が小さくなり、キャパシタと
して優れているといえる。
【００３７】また、図９図示の如く、本比較例において
は、比誘電率の最高値は１６０であるのに対して、図８
図示の如く、本実施例においては、比誘電率の最高値は
その１．５倍の２４０（バイアス電圧ＯＶ）であった。
本実施例のＳＴＯ膜の形成温度は３００℃であり、この
温度で比誘電率２４０は最高水準といえる。比誘電率は
６００℃〜７００℃の高温の熱処理が行うことにより更
に向上可能である。
は、比誘電率の最高値は１６０であるのに対して、図８
図示の如く、本実施例においては、比誘電率の最高値は
その１．５倍の２４０（バイアス電圧ＯＶ）であった。
本実施例のＳＴＯ膜の形成温度は３００℃であり、この
温度で比誘電率２４０は最高水準といえる。比誘電率は
６００℃〜７００℃の高温の熱処理が行うことにより更
に向上可能である。
【００３８】以上のように、誘電体膜１５ａに接する上
部電極１６ａの面にＷＮx 層２１を配設することによ
り、電気的な性能向上が図られる。更に、ＳＴＯ膜形成
時に厳しい酸化雰囲気に晒されることとなる下部電極１
４の上面にもＷＮx 層を用いると、より性能向上を図る
ことができる。ここで本発明者らが実験、検討したとこ
ろによれば窒化チタンを上部電極或いは、下部電極に用
いると、窒化チタンは厚く酸化されてしまうため、容量
値はＳｉＯ2 膜を誘電体に用いた場合とそれほど変わら
ない値になった。
部電極１６ａの面にＷＮx 層２１を配設することによ
り、電気的な性能向上が図られる。更に、ＳＴＯ膜形成
時に厳しい酸化雰囲気に晒されることとなる下部電極１
４の上面にもＷＮx 層を用いると、より性能向上を図る
ことができる。ここで本発明者らが実験、検討したとこ
ろによれば窒化チタンを上部電極或いは、下部電極に用
いると、窒化チタンは厚く酸化されてしまうため、容量
値はＳｉＯ2 膜を誘電体に用いた場合とそれほど変わら
ない値になった。
【００３９】図１０（ａ）〜（ｄ）は図１図示の半導体
装置の製造方法を順に示す断面図である。先ず、ＧａＡ
ｓ基板１１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ2 膜１２を
形成する。次に、Ａｕ等の金属からなる第１配線層１３
をリフトオフ法により形成する（図１０（ａ））。
装置の製造方法を順に示す断面図である。先ず、ＧａＡ
ｓ基板１１上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ2 膜１２を
形成する。次に、Ａｕ等の金属からなる第１配線層１３
をリフトオフ法により形成する（図１０（ａ））。
【００４０】次に、第１配線層１３上に、下から順にＴ
ｉ層（５ｎｍ）／Ｍｏ層（５０ｎｍ）／Ｐｔ層（４００
ｎｍ）からなる多層膜をＥ−ＧＵＮ法により形成する。
次に、写真触刻法により得られたレジストパターンをマ
スクとして、多層膜をパターニングし、リフトオフ法に
より下部電極１４を形成する（図１０（ｂ））。
ｉ層（５ｎｍ）／Ｍｏ層（５０ｎｍ）／Ｐｔ層（４００
ｎｍ）からなる多層膜をＥ−ＧＵＮ法により形成する。
次に、写真触刻法により得られたレジストパターンをマ
スクとして、多層膜をパターニングし、リフトオフ法に
より下部電極１４を形成する（図１０（ｂ））。
【００４１】次に、下部電極１４の上に、ＳＴＯ膜１５
を、酸素雰囲気中で行う反応性スパッタ法により１００
ｎｍの厚さに堆積する。次に、下から順にＷＮx 層２１
（１２０ｎｍ）／Ｗ層２２（３００ｎｍ）からなる多層
膜１６を、基板を３００℃に加熱した状態で、反応性ス
パッタ法により堆積する（図１０（ｃ））。
を、酸素雰囲気中で行う反応性スパッタ法により１００
ｎｍの厚さに堆積する。次に、下から順にＷＮx 層２１
（１２０ｎｍ）／Ｗ層２２（３００ｎｍ）からなる多層
膜１６を、基板を３００℃に加熱した状態で、反応性ス
パッタ法により堆積する（図１０（ｃ））。
【００４２】次に、写真触刻法によるレジストパターン
をマスクとして、反応性イオンエッチング法により、Ｓ
ＴＯ膜１５及び多層膜１６をパターニングし、誘電体膜
１５ａ及び上部電極１６ａを形成する（図１０
（ｄ））。ここで、ＷＮx 層２１は、上部電極１６ａが
誘電体膜１５ａに接する部分にのみに用いている。
をマスクとして、反応性イオンエッチング法により、Ｓ
ＴＯ膜１５及び多層膜１６をパターニングし、誘電体膜
１５ａ及び上部電極１６ａを形成する（図１０
（ｄ））。ここで、ＷＮx 層２１は、上部電極１６ａが
誘電体膜１５ａに接する部分にのみに用いている。
【００４３】次に、ＳｉＯ2 等からなる層間絶縁膜１７
をＣＶＤ法により６００ｎｍの厚さに堆積する。次に、
ＲＩＥ法等によりコンタクトホールを形成し、下部電
極、上部電極に対してＡｕ等からなる配線１８の接続を
行ってＩＣ上の他の素子とキャパシタ１０とを電気的に
接続する（図１）。
をＣＶＤ法により６００ｎｍの厚さに堆積する。次に、
ＲＩＥ法等によりコンタクトホールを形成し、下部電
極、上部電極に対してＡｕ等からなる配線１８の接続を
行ってＩＣ上の他の素子とキャパシタ１０とを電気的に
接続する（図１）。
【００４４】上部電極１６ａとなる多層膜１６の下部が
ＷＮx 層２１からなることにより、多層膜１６の形成時
に、多層膜１６とＳＴＯ膜１５の接触部分に反応生成物
が生じ難くなる。ＷＮx に代えてＴｉＮx を用いたとこ
ろ、比誘電率が１／１０以下に低下した。
ＷＮx 層２１からなることにより、多層膜１６の形成時
に、多層膜１６とＳＴＯ膜１５の接触部分に反応生成物
が生じ難くなる。ＷＮx に代えてＴｉＮx を用いたとこ
ろ、比誘電率が１／１０以下に低下した。
【００４５】本実施の形態では、上部電極１６ａのみに
ＷＮx を用いたが、下部電極１４にＷＮx を使用するこ
とは更に望ましい。この場合、下部電極１４、誘電体膜
１５ａ及び上部電極１６ａのパターニングを全てＲＩＥ
によって行うことが可能となり、工程の簡略化、微細加
工の達成等が図られる。
ＷＮx を用いたが、下部電極１４にＷＮx を使用するこ
とは更に望ましい。この場合、下部電極１４、誘電体膜
１５ａ及び上部電極１６ａのパターニングを全てＲＩＥ
によって行うことが可能となり、工程の簡略化、微細加
工の達成等が図られる。
【００４６】図１１（ａ）〜（ｃ）は本発明の別の実施
の形態に係る半導体装置の製造方法を順に示す断面図で
ある。本実施の形態は、キャパシタの下部電極及びＦＥ
Ｔのゲート電極にＷＮx を用いたＭＭＩＣに関する。
の形態に係る半導体装置の製造方法を順に示す断面図で
ある。本実施の形態は、キャパシタの下部電極及びＦＥ
Ｔのゲート電極にＷＮx を用いたＭＭＩＣに関する。
【００４７】先ず、ＧａＡｓ基板３１の表面に電極材料
となる多層膜を常温スパッタ法により堆積する。多層膜
は、下から順にＷＮx 層２６（１２０ｎｍ）／Ｗ層２７
（３００ｎｍ）／ＷＮx ２８層（１２０ｎｍ）からな
る。次に、レジストパターン（図示せず）を介して多層
膜をＲＩＥパターニングすることにより、ＦＥＴのゲー
ト電極３３と、ＭＩＭキャパシタの下部電極３２とを同
時形成する（図１１（ａ））。電極３２、３３の最下及
び最上層がＷＮx からなる理由は、この材料が夫々ショ
ットキーゲート電極及びキャパシタの下部電極の材料と
して優れていることによる。
となる多層膜を常温スパッタ法により堆積する。多層膜
は、下から順にＷＮx 層２６（１２０ｎｍ）／Ｗ層２７
（３００ｎｍ）／ＷＮx ２８層（１２０ｎｍ）からな
る。次に、レジストパターン（図示せず）を介して多層
膜をＲＩＥパターニングすることにより、ＦＥＴのゲー
ト電極３３と、ＭＩＭキャパシタの下部電極３２とを同
時形成する（図１１（ａ））。電極３２、３３の最下及
び最上層がＷＮx からなる理由は、この材料が夫々ショ
ットキーゲート電極及びキャパシタの下部電極の材料と
して優れていることによる。
【００４８】次に、ＳＴＯ膜３４（１００ｎｍ）を酸素
雰囲気中で行う反応性スパッタ法により堆積する。次
に、下から順にＷＮx 層２１（１２０ｎｍ）／Ｗ層２２
（３００ｎｍ）からなる多層膜３５を３００℃に基板を
加熱した状態で、反応性スパッタ法により堆積する（図
１１（ｂ））。
雰囲気中で行う反応性スパッタ法により堆積する。次
に、下から順にＷＮx 層２１（１２０ｎｍ）／Ｗ層２２
（３００ｎｍ）からなる多層膜３５を３００℃に基板を
加熱した状態で、反応性スパッタ法により堆積する（図
１１（ｂ））。
【００４９】次に、反応性ドライエッチングによりＳＴ
Ｏ膜３４と多層膜３５とをパターニングし、誘電体膜３
４ａと上部電極３５ａとを形成する。ここでキャパシタ
の熱処理を５００℃で行い、ＳＴＯの結晶化を促進させ
る。その後にＦＥＴ３８の製造工程を進める。
Ｏ膜３４と多層膜３５とをパターニングし、誘電体膜３
４ａと上部電極３５ａとを形成する。ここでキャパシタ
の熱処理を５００℃で行い、ＳＴＯの結晶化を促進させ
る。その後にＦＥＴ３８の製造工程を進める。
【００５０】次に、ＳｉＯ2 等からなる層間絶縁膜３６
を厚さ６００ｎｍに堆積する。次に、コンタクトホール
を開孔後、配線３７を形成する（図１１（ｃ））。ここ
で、ＲＩＥ法によりトランジスタのソース／ドレイン拡
散層３９に達するように層間絶縁膜３６に開口（図示せ
ず）を形成する。そして、開口が形成された層間絶縁膜
３６をスペーサとしてリフトオフ法によりＡｕＧｅ等の
金属或いは合金を形成し、オーミック電極とする。
を厚さ６００ｎｍに堆積する。次に、コンタクトホール
を開孔後、配線３７を形成する（図１１（ｃ））。ここ
で、ＲＩＥ法によりトランジスタのソース／ドレイン拡
散層３９に達するように層間絶縁膜３６に開口（図示せ
ず）を形成する。そして、開口が形成された層間絶縁膜
３６をスペーサとしてリフトオフ法によりＡｕＧｅ等の
金属或いは合金を形成し、オーミック電極とする。
【００５１】本実施の形態では、４００℃以上の温度で
劣化するオーミック電極（例えばＡｕＧｅからなる）の
形成前にキャパシタ３０の誘電体膜３４ａ及び上部電極
３５ａの形成を済まし、ＷＮx 電極の熱的安定性を利用
することで、キャパシタを４００℃以上、望ましくは６
００℃以上の温度で熱処理することが可能となる。この
加熱によりＳＴＯの結晶化や酸素欠損の低減化が進み、
誘電率が向上する。この熱処理はＳＴＯ膜を全面に形成
した後、上部電極を形成する前に行ってもよい。また、
この熱処理はＦＥＴのイオン注入層活性化熱処理と兼用
してもよい。その時の温度は８００℃程度になる。
劣化するオーミック電極（例えばＡｕＧｅからなる）の
形成前にキャパシタ３０の誘電体膜３４ａ及び上部電極
３５ａの形成を済まし、ＷＮx 電極の熱的安定性を利用
することで、キャパシタを４００℃以上、望ましくは６
００℃以上の温度で熱処理することが可能となる。この
加熱によりＳＴＯの結晶化や酸素欠損の低減化が進み、
誘電率が向上する。この熱処理はＳＴＯ膜を全面に形成
した後、上部電極を形成する前に行ってもよい。また、
この熱処理はＦＥＴのイオン注入層活性化熱処理と兼用
してもよい。その時の温度は８００℃程度になる。
【００５２】従来の方法においては、トランジスタの形
成は、キャパシタの形成前に行うため、オーミック電極
の劣化を恐れて誘電体膜の熱処理を行うことができな
い。また、上部電極及び下部電極が熱的耐性に劣ってい
ることも、誘電体膜の熱処理も行えない理由である。し
かし、上述のように、ショットキーゲート電極及びキャ
パシタの電極にＷＮx を用いて、ＭＩＭキャパシタを先
作りすることで誘電体膜を熱処理することが可能にな
り、誘電率向上が可能となる。
成は、キャパシタの形成前に行うため、オーミック電極
の劣化を恐れて誘電体膜の熱処理を行うことができな
い。また、上部電極及び下部電極が熱的耐性に劣ってい
ることも、誘電体膜の熱処理も行えない理由である。し
かし、上述のように、ショットキーゲート電極及びキャ
パシタの電極にＷＮx を用いて、ＭＩＭキャパシタを先
作りすることで誘電体膜を熱処理することが可能にな
り、誘電率向上が可能となる。
【００５３】図１２（ａ）〜（ｃ）は本発明の別の実施
の形態に係る半導体装置（ＭＭＩＣ用のキャパシタ）の
製造方法を順に示す断面図である。先ず、ＳｉＯ2 膜４
２を形成した半導体基板４１上に、下部電極となるＷＮ
x膜を反応性スパッタ法を用いて形成する。次に、フォ
トレジストをマスクとしてＲＩＥにより選択的にＷＮx
膜を除去し下部電極４３を形成する。次に、アンモニア
ガス雰囲気中で所望の窒化が得られる様に熱処理を行な
う（図１２（ａ））。
の形態に係る半導体装置（ＭＭＩＣ用のキャパシタ）の
製造方法を順に示す断面図である。先ず、ＳｉＯ2 膜４
２を形成した半導体基板４１上に、下部電極となるＷＮ
x膜を反応性スパッタ法を用いて形成する。次に、フォ
トレジストをマスクとしてＲＩＥにより選択的にＷＮx
膜を除去し下部電極４３を形成する。次に、アンモニア
ガス雰囲気中で所望の窒化が得られる様に熱処理を行な
う（図１２（ａ））。
【００５４】この熱処理によって、下部電極４３の表面
内に窒素を拡散させ、窒化率を更に上げて耐酸化性を向
上させる。これにより、誘電体膜を形成する工程におい
て、キャパシタの容量の低下を招く酸化物の生成を抑制
することが可能となる。更に、電極材料の結晶性を改善
し、より安定的な電極を形成することができる。
内に窒素を拡散させ、窒化率を更に上げて耐酸化性を向
上させる。これにより、誘電体膜を形成する工程におい
て、キャパシタの容量の低下を招く酸化物の生成を抑制
することが可能となる。更に、電極材料の結晶性を改善
し、より安定的な電極を形成することができる。
【００５５】次に、下部電極４３上に誘電体膜４４とな
るＳＴＯ膜及び上部電極４５となるＷＮx 膜を積層し、
且つこれらの不要部分をＲＩＥにより除去する。この様
にして下部電極４３、誘電体膜４４及び上部電極４５を
有するキャパシタ４０を形成する（図１２（ｂ））。
るＳＴＯ膜及び上部電極４５となるＷＮx 膜を積層し、
且つこれらの不要部分をＲＩＥにより除去する。この様
にして下部電極４３、誘電体膜４４及び上部電極４５を
有するキャパシタ４０を形成する（図１２（ｂ））。
【００５６】次に、ＳｉＯ2 等からなる層間絶縁膜４６
を堆積し、ここにコンタクトホールを開孔する。次に、
下部電極４３及び上部電極４５に対して、Ａｕからなる
配線４７を接続し、ＭＭＩＣ上の他の素子とキャパシタ
４０とを電気的に接続する（図１２（ｃ））。
を堆積し、ここにコンタクトホールを開孔する。次に、
下部電極４３及び上部電極４５に対して、Ａｕからなる
配線４７を接続し、ＭＭＩＣ上の他の素子とキャパシタ
４０とを電気的に接続する（図１２（ｃ））。
【００５７】図１３は、図１２（ａ）〜（ｃ）図示の方
法で作成したキャパシタにおける、容量とＷＮx 下部電
極４３の最表面の窒化率（ＷＮx の係数ｘ（％表示））
との関係を示す。図示の如く、下部電極４３の表面の窒
化率が大きいほど容量も大きくなる。また、図１４は下
部電極４３の窒化率と下部電極４３の耐酸化性、即ち酸
化率（ＷＮx Ｏy の係数ｙ（％表示））との関係を示
す。図示の如く、窒化率が大きいほど酸化率が低下し、
即ち耐酸化性が向上する。図１５は熱処理温度と下部電
極４３の窒化率との関係を示す。図示の如く、より高温
で熱処理することにより窒化率が増加する。これらのこ
とから、下部電極４３を窒素に含むガスの雰囲気中にお
いて高温熱処理することによって、下部電極の窒化率を
増加させ、酸化物の形成を抑制できることが分かる。
法で作成したキャパシタにおける、容量とＷＮx 下部電
極４３の最表面の窒化率（ＷＮx の係数ｘ（％表示））
との関係を示す。図示の如く、下部電極４３の表面の窒
化率が大きいほど容量も大きくなる。また、図１４は下
部電極４３の窒化率と下部電極４３の耐酸化性、即ち酸
化率（ＷＮx Ｏy の係数ｙ（％表示））との関係を示
す。図示の如く、窒化率が大きいほど酸化率が低下し、
即ち耐酸化性が向上する。図１５は熱処理温度と下部電
極４３の窒化率との関係を示す。図示の如く、より高温
で熱処理することにより窒化率が増加する。これらのこ
とから、下部電極４３を窒素に含むガスの雰囲気中にお
いて高温熱処理することによって、下部電極の窒化率を
増加させ、酸化物の形成を抑制できることが分かる。
【００５８】なお、上記実施例では、熱処理時に導入す
るガスとして、アンモニアを用いているが、窒素を含む
ガスの雰囲気中であれば同様の効果が得られる。ＭＭＩ
Ｃ用のキャパシタについて、誘電体膜に接触する上部電
極及び下部電極のＷＮx 層の厚さ及び係数ｘの望ましい
範囲について調べた。
るガスとして、アンモニアを用いているが、窒素を含む
ガスの雰囲気中であれば同様の効果が得られる。ＭＭＩ
Ｃ用のキャパシタについて、誘電体膜に接触する上部電
極及び下部電極のＷＮx 層の厚さ及び係数ｘの望ましい
範囲について調べた。
【００５９】その結果、上部電極及び下部電極とも、Ｗ
Ｎx 層の厚さは少なくとも１ｎｍ以上必要であることが
判明した。上部電極及び下部電極の全体をＷＮx から形
成することができるため、ＷＮx 層の厚さの上限値は電
極自体の厚さとなる。しかし、望ましくは、ＷＮx 層の
厚さの上限値は、誘電体膜の厚さと同程度（例えば上述
の実施の形態では１．２倍）である。
Ｎx 層の厚さは少なくとも１ｎｍ以上必要であることが
判明した。上部電極及び下部電極の全体をＷＮx から形
成することができるため、ＷＮx 層の厚さの上限値は電
極自体の厚さとなる。しかし、望ましくは、ＷＮx 層の
厚さの上限値は、誘電体膜の厚さと同程度（例えば上述
の実施の形態では１．２倍）である。
【００６０】また、係数ｘの望ましい範囲は０．０５〜
０．５、より望ましくは０．１〜０．５であることが判
明した。係数ｘが小さくなるとＷＮx 層の耐酸化性が低
下し、係数ｘが大きいなるとＷＮx 層の電気的抵抗が高
くなる。
０．５、より望ましくは０．１〜０．５であることが判
明した。係数ｘが小さくなるとＷＮx 層の耐酸化性が低
下し、係数ｘが大きいなるとＷＮx 層の電気的抵抗が高
くなる。
【００６１】上述の各実施の形態の形態はＭＭＩＣ用の
キャパシタに関するものである。本発明はまた、Ｓｉを
用いたメモリーデバイスのストレッジキャパシタ、例え
ば、ダイナミック型記憶装置のキャパシタとして適用で
きる。本発明はまた、更にモジュール基板上に形成した
半導体装置のキャパシタに適用できる。
キャパシタに関するものである。本発明はまた、Ｓｉを
用いたメモリーデバイスのストレッジキャパシタ、例え
ば、ダイナミック型記憶装置のキャパシタとして適用で
きる。本発明はまた、更にモジュール基板上に形成した
半導体装置のキャパシタに適用できる。
【００６２】図１６（ａ）〜（ｄ）は本発明の更に別の
実施の形態に係るダイナミック型半導体記憶装置の製造
方法を順に示す断面図である。先ず、トランスファーゲ
ートの役目をするＭＯＳ型電界効果トランジスタ５１を
Ｓｉ基板５２上に形成する（図１６（ａ））。トランジ
スタ５１は、基板５２の表面内に形成されたソース／ド
レイン拡散層５１ａと、ソース拡散層５１ａから前記ド
レイン拡散層５１ａに亘るように基板５２上にゲート絶
縁膜５１ｂを介して配設されたゲート電極５１ｃと、を
有する。
実施の形態に係るダイナミック型半導体記憶装置の製造
方法を順に示す断面図である。先ず、トランスファーゲ
ートの役目をするＭＯＳ型電界効果トランジスタ５１を
Ｓｉ基板５２上に形成する（図１６（ａ））。トランジ
スタ５１は、基板５２の表面内に形成されたソース／ド
レイン拡散層５１ａと、ソース拡散層５１ａから前記ド
レイン拡散層５１ａに亘るように基板５２上にゲート絶
縁膜５１ｂを介して配設されたゲート電極５１ｃと、を
有する。
【００６３】次に、ＷＮx 膜を堆積してエッチングする
ことでキャパシタ５０のストレージノード電極（即ち下
部電極）５３を形成する。次に、ＳＴＯからなる誘電体
膜５４を全面に堆積する（図１６（ｂ））。
ことでキャパシタ５０のストレージノード電極（即ち下
部電極）５３を形成する。次に、ＳＴＯからなる誘電体
膜５４を全面に堆積する（図１６（ｂ））。
【００６４】次に、プレート電極（即ち上部電極）とな
るＷＮx 膜５５とＳｉＯ2 からなる絶縁膜５６を続けて
全面に堆積する。次に、誘電体膜５４、ＷＮx 膜５５、
絶縁膜５６を同一マスクでエッチングする（図１６
（ｃ））。
るＷＮx 膜５５とＳｉＯ2 からなる絶縁膜５６を続けて
全面に堆積する。次に、誘電体膜５４、ＷＮx 膜５５、
絶縁膜５６を同一マスクでエッチングする（図１６
（ｃ））。
【００６５】次に、ビット線へ接続する金属配線層５７
を形成し、更に、層間絶縁膜５８及びビット線５９を形
成する（図１６（ｄ））。なお、ここでは図示はしない
が、トランジスタ５１に接続され、素子を選択するデコ
ーダ回路、ビット線５９に接続され、素子のデータの読
み出し等を行うセンスアンプ回路等の周辺回路も通常と
同様の工程により形成される。
を形成し、更に、層間絶縁膜５８及びビット線５９を形
成する（図１６（ｄ））。なお、ここでは図示はしない
が、トランジスタ５１に接続され、素子を選択するデコ
ーダ回路、ビット線５９に接続され、素子のデータの読
み出し等を行うセンスアンプ回路等の周辺回路も通常と
同様の工程により形成される。
【００６６】半導体記憶装置用のキャパシタについて、
誘電体膜に接触する上部電極及び下部電極のＷＮx 層の
厚さ及び係数ｘの望ましい範囲について調べた。その結
果、上部電極及び下部電極とも、ＷＮx 層の厚さは少な
くとも１ｎｍ以上必要であることが判明した。上部電極
及び下部電極の全体をＷＮx から形成することができる
ため、ＷＮx 層の厚さの上限値は電極自体の厚さとな
る。しかし、望ましくは、ＷＮx 層の厚さの上限値は、
誘電体膜の厚さと同程度である。
誘電体膜に接触する上部電極及び下部電極のＷＮx 層の
厚さ及び係数ｘの望ましい範囲について調べた。その結
果、上部電極及び下部電極とも、ＷＮx 層の厚さは少な
くとも１ｎｍ以上必要であることが判明した。上部電極
及び下部電極の全体をＷＮx から形成することができる
ため、ＷＮx 層の厚さの上限値は電極自体の厚さとな
る。しかし、望ましくは、ＷＮx 層の厚さの上限値は、
誘電体膜の厚さと同程度である。
【００６７】また、係数ｘに関しては、ＭＭＩＣ用のキ
ャパシタと同様に係数ｘが０．０５〜０．５の範囲にあ
れば、一応の効果が得られることが判明した。しかし、
半導体記憶装置用のキャパシタの方がＭＭＩＣ用のキャ
パシタよりも厳しい条件に設定することが望ましい。製
造時に厳しい酸化雰囲気に晒される下部電極における、
係数ｘの望ましい範囲は０．３〜０．５である。一方、
上部電極における係数ｘの望ましい範囲は０．１〜０．
５である。係数ｘが小さくなるとＷＮx 層の耐酸化性が
低下し、係数ｘが大きいなるとＷＮx 層の電気的抵抗が
高くなる。
ャパシタと同様に係数ｘが０．０５〜０．５の範囲にあ
れば、一応の効果が得られることが判明した。しかし、
半導体記憶装置用のキャパシタの方がＭＭＩＣ用のキャ
パシタよりも厳しい条件に設定することが望ましい。製
造時に厳しい酸化雰囲気に晒される下部電極における、
係数ｘの望ましい範囲は０．３〜０．５である。一方、
上部電極における係数ｘの望ましい範囲は０．１〜０．
５である。係数ｘが小さくなるとＷＮx 層の耐酸化性が
低下し、係数ｘが大きいなるとＷＮx 層の電気的抵抗が
高くなる。
【００６８】図１７は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図１７図示の装
置を製造する際は、先ず、ｐ型シリコン基板６１上に素
子分離領域６２、トランジスタのゲート絶縁膜６３ａ、
ゲート電極（ワード線）６３ｂ、ｎ+ 型拡散層６４、ビ
ット線６６、層間絶縁膜６５を形成する。次に、層間絶
縁膜６５にコンタクトホールを形成し、ｎ+ 型多結晶シ
リコン膜６７を全面に堆積する。次に、エッチバックま
たはケミカルメカニカルポリッシングにより層間絶縁膜
６５上のｎ+ 型多結晶シリコン膜６７を除去し、コンタ
クトホール内部にのみシリコン膜６７を残す。
る半導体記憶装置を示す断面図である。図１７図示の装
置を製造する際は、先ず、ｐ型シリコン基板６１上に素
子分離領域６２、トランジスタのゲート絶縁膜６３ａ、
ゲート電極（ワード線）６３ｂ、ｎ+ 型拡散層６４、ビ
ット線６６、層間絶縁膜６５を形成する。次に、層間絶
縁膜６５にコンタクトホールを形成し、ｎ+ 型多結晶シ
リコン膜６７を全面に堆積する。次に、エッチバックま
たはケミカルメカニカルポリッシングにより層間絶縁膜
６５上のｎ+ 型多結晶シリコン膜６７を除去し、コンタ
クトホール内部にのみシリコン膜６７を残す。
【００６９】次に、ＷＮx 膜６８を化成スパッタ法また
はＣＶＤ法で形成し、且つ下部電極としてパターニング
する。下部電極がＰｔ等の貴金属ではなく、ＷＮx 膜６
８からなるため、下部電極は非常に容易にパターニング
できる。次に、誘電体膜６９及び上部電極７０を形成す
る。誘電体膜６９は、前述の如く、ＳｒＴｉＯ3 （ＳＴ
Ｏ）、Ｂａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴＯ）、Ｔａ2 Ｏ
5 、ＰｂＺｒx Ｔｉ1-x Ｏ3 、Ｐｂx Ｌａ1-x Ｚｒy Ｔ
ｉ1-y Ｏ3 等の金属酸化物高誘電体からなる。この様に
して、下部電極６８、誘電体膜６９及び上部電極７０を
有し、ｎ+ 型拡散層６４に接続されたストレッジキャパ
シタ６０を形成する。
はＣＶＤ法で形成し、且つ下部電極としてパターニング
する。下部電極がＰｔ等の貴金属ではなく、ＷＮx 膜６
８からなるため、下部電極は非常に容易にパターニング
できる。次に、誘電体膜６９及び上部電極７０を形成す
る。誘電体膜６９は、前述の如く、ＳｒＴｉＯ3 （ＳＴ
Ｏ）、Ｂａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴＯ）、Ｔａ2 Ｏ
5 、ＰｂＺｒx Ｔｉ1-x Ｏ3 、Ｐｂx Ｌａ1-x Ｚｒy Ｔ
ｉ1-y Ｏ3 等の金属酸化物高誘電体からなる。この様に
して、下部電極６８、誘電体膜６９及び上部電極７０を
有し、ｎ+ 型拡散層６４に接続されたストレッジキャパ
シタ６０を形成する。
【００７０】図１８は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図１８図示の装
置は図１７図示の装置と類似するが、ＷＮx 膜６８を下
部電極としてパターニングした後、５００〜９００℃の
アンモニアを含む雰囲気中で表面を処理し、Ｗ2 Ｎの結
晶構造を有する窒素リッチ膜６８ａを下部電極の表面に
形成した点で異なる。なお、窒化が十分進んだ場合は下
部電極が全てＷ2 Ｎの結晶構造を有する窒素リッチ膜６
８ａに変わってもよい。
る半導体記憶装置を示す断面図である。図１８図示の装
置は図１７図示の装置と類似するが、ＷＮx 膜６８を下
部電極としてパターニングした後、５００〜９００℃の
アンモニアを含む雰囲気中で表面を処理し、Ｗ2 Ｎの結
晶構造を有する窒素リッチ膜６８ａを下部電極の表面に
形成した点で異なる。なお、窒化が十分進んだ場合は下
部電極が全てＷ2 Ｎの結晶構造を有する窒素リッチ膜６
８ａに変わってもよい。
【００７１】図１９は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図１９図示の装
置は図１８図示の装置と類似するが、ＷＮx 膜６８の成
膜初期に窒素を多く含む条件で窒素リッチなＷＮx 膜、
即ち窒素リッチ膜６８ｂを形成した点で異なる。窒素リ
ッチ膜６８ｂを形成した後、ＷＮx 膜６８を形成する。
更に、図１８図示の装置において述べた条件で、ＷＮx
膜６８を処理して表面にＷ2 Ｎの結晶構造を有する窒素
リッチ膜６８ａを形成する。なお、窒素リッチ膜６８ｂ
は、スパッタ法において窒素の割合を多くした雰囲気で
形成でき、ＣＶＤ法においてはＮＨ3 等の窒化ガスの割
合を多くした雰囲気で形成できる。なお、窒化が十分進
んだ場合は下部電極が全てＷ2 Ｎの結晶構造を有する窒
素リッチ膜６８ａに変わってもよい。
る半導体記憶装置を示す断面図である。図１９図示の装
置は図１８図示の装置と類似するが、ＷＮx 膜６８の成
膜初期に窒素を多く含む条件で窒素リッチなＷＮx 膜、
即ち窒素リッチ膜６８ｂを形成した点で異なる。窒素リ
ッチ膜６８ｂを形成した後、ＷＮx 膜６８を形成する。
更に、図１８図示の装置において述べた条件で、ＷＮx
膜６８を処理して表面にＷ2 Ｎの結晶構造を有する窒素
リッチ膜６８ａを形成する。なお、窒素リッチ膜６８ｂ
は、スパッタ法において窒素の割合を多くした雰囲気で
形成でき、ＣＶＤ法においてはＮＨ3 等の窒化ガスの割
合を多くした雰囲気で形成できる。なお、窒化が十分進
んだ場合は下部電極が全てＷ2 Ｎの結晶構造を有する窒
素リッチ膜６８ａに変わってもよい。
【００７２】図２０は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図２０図示の装
置は図１９図示の装置と類似するが、窒素リッチなＷＮ
x 膜６８ｂを堆積した後、Ｗ膜７１を堆積した点で異な
る。更に、図１８図示の装置において述べた条件で、Ｗ
膜７１を処理して表面にＷ2 Ｎの結晶構造を有する窒素
リッチ膜６８ａを形成する。
る半導体記憶装置を示す断面図である。図２０図示の装
置は図１９図示の装置と類似するが、窒素リッチなＷＮ
x 膜６８ｂを堆積した後、Ｗ膜７１を堆積した点で異な
る。更に、図１８図示の装置において述べた条件で、Ｗ
膜７１を処理して表面にＷ2 Ｎの結晶構造を有する窒素
リッチ膜６８ａを形成する。
【００７３】図２１は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図２１図示の装
置が図１７図示の装置と類似するが、ｎ+ 拡散層６４と
キャパシタ６０の下部電極とを接続するため、コンタク
トホールに埋め込む部分を、下部電極となるＷＮx 膜６
８から一体的に形成した点で異なる。
る半導体記憶装置を示す断面図である。図２１図示の装
置が図１７図示の装置と類似するが、ｎ+ 拡散層６４と
キャパシタ６０の下部電極とを接続するため、コンタク
トホールに埋め込む部分を、下部電極となるＷＮx 膜６
８から一体的に形成した点で異なる。
【００７４】図２２は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図２２図示の装
置は図１７図示の装置と類似するが、キャパシタ６０の
下部電極を、ＷＮx 膜６８とこの下面、側面及び上面を
覆う窒素リッチなＷＮx 膜６８ｂとから形成した点で異
なる。
る半導体記憶装置を示す断面図である。図２２図示の装
置は図１７図示の装置と類似するが、キャパシタ６０の
下部電極を、ＷＮx 膜６８とこの下面、側面及び上面を
覆う窒素リッチなＷＮx 膜６８ｂとから形成した点で異
なる。
【００７５】図２３は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図２３図示の装
置は図１７図示の装置と類似するが、幾つかの点で異な
っている。図２３図示の装置を製造する際は、層間絶縁
膜６５を形成する前に、自己整合的拡散層６４表面にＴ
ｉＳｉ2 膜７２を形成する。次に、ビット線６６及び層
間絶縁膜６５を形成し、層間絶縁膜６５にコンタクトホ
ールを形成する。次に、Ｗ膜７１を堆積してコンタクト
ホールを埋め、また、Ｗ膜７１を下部電極としてパター
ニングする。更に、図１８図示の装置において述べた条
件で、Ｗ膜７１を処理して表面にＷ2 Ｎの結晶構造を有
する窒素リッチ膜６８ａを形成する。
る半導体記憶装置を示す断面図である。図２３図示の装
置は図１７図示の装置と類似するが、幾つかの点で異な
っている。図２３図示の装置を製造する際は、層間絶縁
膜６５を形成する前に、自己整合的拡散層６４表面にＴ
ｉＳｉ2 膜７２を形成する。次に、ビット線６６及び層
間絶縁膜６５を形成し、層間絶縁膜６５にコンタクトホ
ールを形成する。次に、Ｗ膜７１を堆積してコンタクト
ホールを埋め、また、Ｗ膜７１を下部電極としてパター
ニングする。更に、図１８図示の装置において述べた条
件で、Ｗ膜７１を処理して表面にＷ2 Ｎの結晶構造を有
する窒素リッチ膜６８ａを形成する。
【００７６】図２４は本発明の更に別の実施の形態に係
る半導体記憶装置を示す断面図である。図２４図示の装
置は図１７図示の装置と類似するが、幾つかの点で異な
っている。図２４図示の装置を製造する際は、層間絶縁
膜６５にコンタクトホールを形成した後、窒素リッチな
ＷＮx 膜６８ｂでコンタクトホールの内面を覆う。次
に、Ｗ膜７１を堆積してコンタクトホールを埋め、ま
た、Ｗ膜７１を下部電極としてパターニングする。更
に、図１８図示の装置において述べた条件で、Ｗ膜７１
を処理して表面にＷ2 Ｎの結晶構造を有する窒素リッチ
膜６８ａを形成する。
る半導体記憶装置を示す断面図である。図２４図示の装
置は図１７図示の装置と類似するが、幾つかの点で異な
っている。図２４図示の装置を製造する際は、層間絶縁
膜６５にコンタクトホールを形成した後、窒素リッチな
ＷＮx 膜６８ｂでコンタクトホールの内面を覆う。次
に、Ｗ膜７１を堆積してコンタクトホールを埋め、ま
た、Ｗ膜７１を下部電極としてパターニングする。更
に、図１８図示の装置において述べた条件で、Ｗ膜７１
を処理して表面にＷ2 Ｎの結晶構造を有する窒素リッチ
膜６８ａを形成する。
【００７７】上述の如く、本発明は、上部電極または下
部電極の少なくとも一方の誘電体膜と接する面がＷＮx
層により規定されることを特徴とする。これらの電極の
ＷＮx 層と反対側の面は層間絶縁膜や配線用金属膜に接
触する。電極が層間絶縁膜や金属膜に接触している場
合、間にＴｉ層を介在させると密着性を向上させること
ができる。しかし、この場合、特に熱処理時にＴｉ層と
ＷＮx 層が相互反応し、電極としての電気的抵抗が増大
したり、甚だしい場合は、キャパシタの特性が劣化した
りするおそれがある。
部電極の少なくとも一方の誘電体膜と接する面がＷＮx
層により規定されることを特徴とする。これらの電極の
ＷＮx 層と反対側の面は層間絶縁膜や配線用金属膜に接
触する。電極が層間絶縁膜や金属膜に接触している場
合、間にＴｉ層を介在させると密着性を向上させること
ができる。しかし、この場合、特に熱処理時にＴｉ層と
ＷＮx 層が相互反応し、電極としての電気的抵抗が増大
したり、甚だしい場合は、キャパシタの特性が劣化した
りするおそれがある。
【００７８】かかる観点から、電極を３層以上の多層構
造とし、誘電体膜と接する面にはＷＮx 層を、反対側の
面にはＴｉ層を、ＷＮx 層とＴｉ層との間には相互反応
を抑制するためのバリアメタル層を配設することによ
り、熱的に安定な電極構造を得ることができる。バリア
メタルの材料としてはＭｏ、Ｔｉ或いはこれらの窒化物
や硅化物が使用される。このような多層構造の電極は、
誘電体膜に接する面がＷＮx である場合に限らず、従来
から広く使用されているプラチナ等の場合にも有効であ
る。
造とし、誘電体膜と接する面にはＷＮx 層を、反対側の
面にはＴｉ層を、ＷＮx 層とＴｉ層との間には相互反応
を抑制するためのバリアメタル層を配設することによ
り、熱的に安定な電極構造を得ることができる。バリア
メタルの材料としてはＭｏ、Ｔｉ或いはこれらの窒化物
や硅化物が使用される。このような多層構造の電極は、
誘電体膜に接する面がＷＮx である場合に限らず、従来
から広く使用されているプラチナ等の場合にも有効であ
る。
【００７９】図２５（ａ）〜（ｄ）は本発明の更に別の
実施の形態に係る半導体装置（ＭＭＩＣ用のキャパシ
タ）の製造方法を順に示す断面図である。本実施の形態
においては、上述の多層構造の電極を用いている。
実施の形態に係る半導体装置（ＭＭＩＣ用のキャパシ
タ）の製造方法を順に示す断面図である。本実施の形態
においては、上述の多層構造の電極を用いている。
【００８０】先ず、半導体基板、例えば半絶縁性ＧａＡ
ｓ基板８１上に、ＣＶＤ法により絶縁膜、例えばＳｉＯ
2 膜８２を形成する。次に、フォトレジスト８３をマス
クとして、下から順にＴｉ層８４／Ｍｏ層８５／ＷＮx
層８６からなる多層膜を堆積する（図２５（ａ））。
ｓ基板８１上に、ＣＶＤ法により絶縁膜、例えばＳｉＯ
2 膜８２を形成する。次に、フォトレジスト８３をマス
クとして、下から順にＴｉ層８４／Ｍｏ層８５／ＷＮx
層８６からなる多層膜を堆積する（図２５（ａ））。
【００８１】次に、リフトオフ法を用いて、不要なフォ
トレジスト８３とその上の多層膜とを除去し、下部電極
８８を形成する。次に、例えばスパッタ法を用いて、基
板温度６００℃でＳＴＯ膜を更に堆積すると共に、フォ
トレジスト（図示せず）をマスクとして、ＲＩＥにより
ＳＴＯ膜をパターニングし、誘電体膜８７を形成する
（図２５（ｂ））。
トレジスト８３とその上の多層膜とを除去し、下部電極
８８を形成する。次に、例えばスパッタ法を用いて、基
板温度６００℃でＳＴＯ膜を更に堆積すると共に、フォ
トレジスト（図示せず）をマスクとして、ＲＩＥにより
ＳＴＯ膜をパターニングし、誘電体膜８７を形成する
（図２５（ｂ））。
【００８２】次に、フォトレジスト８３を除去し、下部
電極と同様な方法を用いて、下から順にＷＮx 層／Ｍｏ
層／Ｔｉ層からなる多層膜を堆積し且つパターニング
し、上部電極８９を形成する（図２５（ｃ））。
電極と同様な方法を用いて、下から順にＷＮx 層／Ｍｏ
層／Ｔｉ層からなる多層膜を堆積し且つパターニング
し、上部電極８９を形成する（図２５（ｃ））。
【００８３】次に、層間絶縁膜９１を堆積すると共に、
コンタクトホール形成する。次に、電極８７、８９に対
してＡｕからなる配線９２を接続し、ＭＭＩＣの他の素
子とキャパシタ８０とを電気的に接続する（図２５
（ｄ））。
コンタクトホール形成する。次に、電極８７、８９に対
してＡｕからなる配線９２を接続し、ＭＭＩＣの他の素
子とキャパシタ８０とを電気的に接続する（図２５
（ｄ））。
【００８４】なお、本実施の形態では、ＳＴＯ膜の形成
の際、スパッタ法を用いて基板温度６００℃で行ってい
るが、ゾルゲル法を用いてもよい。本実施の形態に係る
電極は安定なため、ゾルゲル法でＳＴＯ膜を塗布した
後、６００℃以上の熱処理を加えた場合でも、キャパシ
タの特性は劣化しない。
の際、スパッタ法を用いて基板温度６００℃で行ってい
るが、ゾルゲル法を用いてもよい。本実施の形態に係る
電極は安定なため、ゾルゲル法でＳＴＯ膜を塗布した
後、６００℃以上の熱処理を加えた場合でも、キャパシ
タの特性は劣化しない。
【００８５】図２６（ａ）〜（ｅ）は本発明の更に別の
実施の形態に係る半導体装置（ＭＭＩＣ用のキャパシ
タ）の製造方法を順に示す断面図である。図２６（ｅ）
図示の如く、ＧａＡｓ基板１１１上にＳｉＯ2 膜１１２
と第１配線層１１３とがこの順に配設される。第１配線
層１１３上にはキャパシタ１１０が形成される。キャパ
シタ１１０の下部電極１１４は、下から順にＴｉ層（５
ｎｍ）／Ｍｏ層（５０ｎｍ）／Ｐｔ層（４００ｎｍ）か
らなる多層構造を有する。キャパシタ１１０の誘電体膜
１１５ａはチタン酸ストロンチウム（ＳＴＯ）からな
る。キャパシタの上部電極１１６ａはタングステンとア
ルミニウムの合金からなる。
実施の形態に係る半導体装置（ＭＭＩＣ用のキャパシ
タ）の製造方法を順に示す断面図である。図２６（ｅ）
図示の如く、ＧａＡｓ基板１１１上にＳｉＯ2 膜１１２
と第１配線層１１３とがこの順に配設される。第１配線
層１１３上にはキャパシタ１１０が形成される。キャパ
シタ１１０の下部電極１１４は、下から順にＴｉ層（５
ｎｍ）／Ｍｏ層（５０ｎｍ）／Ｐｔ層（４００ｎｍ）か
らなる多層構造を有する。キャパシタ１１０の誘電体膜
１１５ａはチタン酸ストロンチウム（ＳＴＯ）からな
る。キャパシタの上部電極１１６ａはタングステンとア
ルミニウムの合金からなる。
【００８６】以下に、本実施の形態に係る半導体装置の
製造方法を説明する。先ず、ＧａＡｓ基板１１１上に、
ＣＶＤ法によりＳｉＯ2 膜１１２を形成する。次に、Ａ
ｕ等の金属からなる第１配線層１１３をリフトオフ法に
より形成する（図２６（ａ））。
製造方法を説明する。先ず、ＧａＡｓ基板１１１上に、
ＣＶＤ法によりＳｉＯ2 膜１１２を形成する。次に、Ａ
ｕ等の金属からなる第１配線層１１３をリフトオフ法に
より形成する（図２６（ａ））。
【００８７】次に、第１配線層１１３上に、下から順に
Ｔｉ層（５ｎｍ）／Ｍｏ層（５０ｎｍ）／Ｐｔ層（４０
０ｎｍ）からなる多層膜をＥ−ＧＵＮ法により形成す
る。次に、写真触刻法により得られたレジストパターン
をマスクとして、リフトオフ法により多層膜をパターニ
ングし、下部電極１１４を形成する（図２６（ｂ））。
Ｔｉ層（５ｎｍ）／Ｍｏ層（５０ｎｍ）／Ｐｔ層（４０
０ｎｍ）からなる多層膜をＥ−ＧＵＮ法により形成す
る。次に、写真触刻法により得られたレジストパターン
をマスクとして、リフトオフ法により多層膜をパターニ
ングし、下部電極１１４を形成する（図２６（ｂ））。
【００８８】次に、下部電極１１４の上に、ＳＴＯ膜１
１５を、酸素雰囲気中で行う反応性スパッタ法により１
００ｎｍの厚さに堆積する。次に、タングステンとアル
ミニウムの合金からなる金属膜（以下ＷＡｌ膜とする）
１１６を、基板を３００℃に加熱した状態で、反応性ス
パッタ法により堆積する（図２６（ｃ））。
１５を、酸素雰囲気中で行う反応性スパッタ法により１
００ｎｍの厚さに堆積する。次に、タングステンとアル
ミニウムの合金からなる金属膜（以下ＷＡｌ膜とする）
１１６を、基板を３００℃に加熱した状態で、反応性ス
パッタ法により堆積する（図２６（ｃ））。
【００８９】次に、写真触刻法によるレジストパターン
をマスクとして、反応性イオンエッチング法により、Ｓ
ＴＯ膜１１５及びＷＡｌ膜１１６をパターニングし、誘
電体膜１１５ａ及び上部電極１１６ａを形成する（図２
６（ｄ））。
をマスクとして、反応性イオンエッチング法により、Ｓ
ＴＯ膜１１５及びＷＡｌ膜１１６をパターニングし、誘
電体膜１１５ａ及び上部電極１１６ａを形成する（図２
６（ｄ））。
【００９０】次に、ＳｉＯ2 等からなる層間絶縁膜１１
７をＣＶＤ法により６００ｎｍの厚さに堆積する。次
に、ＲＩＥ等によりコンタクトホールを形成し、下部電
極、上部電極に対してＡｕ等からなる配線１１８の接続
を行ってＩＣ上の他の素子とキャパシタ１１０とを電気
的に接続する（図２６（ｅ））。
７をＣＶＤ法により６００ｎｍの厚さに堆積する。次
に、ＲＩＥ等によりコンタクトホールを形成し、下部電
極、上部電極に対してＡｕ等からなる配線１１８の接続
を行ってＩＣ上の他の素子とキャパシタ１１０とを電気
的に接続する（図２６（ｅ））。
【００９１】上部電極１１６ａとなる金属膜１１６がＷ
Ａｌからなることにより、金属膜１１６の形成時に、金
属膜１１６とＳＴＯ膜１１５の接触部分に反応生成物が
生じ難くなる。しかもＷＡｌは抵抗が小さいため、マイ
クロ波の用途に向いている。ＷＡｌに代えてＴｉＮx を
用いたところ、比誘電率が１／１０以下に低下した。
Ａｌからなることにより、金属膜１１６の形成時に、金
属膜１１６とＳＴＯ膜１１５の接触部分に反応生成物が
生じ難くなる。しかもＷＡｌは抵抗が小さいため、マイ
クロ波の用途に向いている。ＷＡｌに代えてＴｉＮx を
用いたところ、比誘電率が１／１０以下に低下した。
【００９２】本実施の形態では、上部電極１１６ａのみ
にＷＡｌを用いたが、下部電極１１４にＷＡｌを使用す
ることは更に望ましい。この場合、下部電極１１４、誘
電体膜１１５ａ及び上部電極１１６ａのパターニングを
全てＲＩＥによって行うことが可能となり、工程の簡略
化、微細加工の達成等が図られる。
にＷＡｌを用いたが、下部電極１１４にＷＡｌを使用す
ることは更に望ましい。この場合、下部電極１１４、誘
電体膜１１５ａ及び上部電極１１６ａのパターニングを
全てＲＩＥによって行うことが可能となり、工程の簡略
化、微細加工の達成等が図られる。
【００９３】図２７（ａ）〜（ｃ）は本発明の更に別の
実施の形態に係る半導体装置の製造方法を順に示す断面
図である。本実施の形態は、キャパシタの下部電極及び
ＦＥＴのゲート電極にＷＡｌを用いたＭＭＩＣに関す
る。
実施の形態に係る半導体装置の製造方法を順に示す断面
図である。本実施の形態は、キャパシタの下部電極及び
ＦＥＴのゲート電極にＷＡｌを用いたＭＭＩＣに関す
る。
【００９４】先ず、ＧａＡｓ基板１３１の表面に電極材
料となるＷＡｌ膜を、常温スパッタ法により３００ｎｍ
堆積する。次に、レジストパターン（図示せず）を介し
てＷＡｌ膜をＲＩＥパターニングすることにより、ＦＥ
Ｔのゲート電極１３３と、ＭＩＭキャパシタの下部電極
１３２とを同時形成する（図２７（ａ））。電極１３
２、１３３がＷＡｌからなる理由は、この材料が夫々シ
ョットキーゲート電極及びキャパシタの下部電極の材料
として優れていることによる。
料となるＷＡｌ膜を、常温スパッタ法により３００ｎｍ
堆積する。次に、レジストパターン（図示せず）を介し
てＷＡｌ膜をＲＩＥパターニングすることにより、ＦＥ
Ｔのゲート電極１３３と、ＭＩＭキャパシタの下部電極
１３２とを同時形成する（図２７（ａ））。電極１３
２、１３３がＷＡｌからなる理由は、この材料が夫々シ
ョットキーゲート電極及びキャパシタの下部電極の材料
として優れていることによる。
【００９５】次に、ＳＴＯ膜１３４（１００ｎｍ）を酸
素雰囲気中で行う反応性スパッタ法により堆積する。次
に、上部電極用のＷＡｌ膜１３５を３００℃に基板を加
熱した状態で、反応性スパッタ法により堆積する（図２
７（ｂ））。
素雰囲気中で行う反応性スパッタ法により堆積する。次
に、上部電極用のＷＡｌ膜１３５を３００℃に基板を加
熱した状態で、反応性スパッタ法により堆積する（図２
７（ｂ））。
【００９６】次に、反応性ドライエッチングによりＳＴ
Ｏ膜１３４とＷＡｌ１３５とをパターニングし、誘電体
膜１３４ａと上部電極１３５ａとを形成する。ここでキ
ャパシタの熱処理を５００℃で行い、ＳＴＯの結晶化を
促進させる。その後にＦＥＴ１３８の製造工程を進め
る。
Ｏ膜１３４とＷＡｌ１３５とをパターニングし、誘電体
膜１３４ａと上部電極１３５ａとを形成する。ここでキ
ャパシタの熱処理を５００℃で行い、ＳＴＯの結晶化を
促進させる。その後にＦＥＴ１３８の製造工程を進め
る。
【００９７】次に、ＳｉＯ2 等からなる層間絶縁膜１３
６を厚さ６００ｎｍに堆積する。次に、コンタクトホー
ルを開孔後、配線１３７を形成する（図２７（ｃ））。
ここで、ＲＩＥ法によりトランジスタのソース／ドレイ
ン拡散層１３９に達するように層間絶縁膜１３６に開口
（図示せず）を形成する。そして、開口が形成された層
間絶縁膜１３６をスペーサとしてリフトオフ法によりＡ
ｕＧｅ等の金属或いは合金を形成し、オーミック電極と
する。
６を厚さ６００ｎｍに堆積する。次に、コンタクトホー
ルを開孔後、配線１３７を形成する（図２７（ｃ））。
ここで、ＲＩＥ法によりトランジスタのソース／ドレイ
ン拡散層１３９に達するように層間絶縁膜１３６に開口
（図示せず）を形成する。そして、開口が形成された層
間絶縁膜１３６をスペーサとしてリフトオフ法によりＡ
ｕＧｅ等の金属或いは合金を形成し、オーミック電極と
する。
【００９８】本実施の形態では、４００℃以上の温度で
劣化するオーミック電極（例えばＡｕＧｅからなる）の
形成前にキャパシタ１３０の誘電体膜１３４ａ及び上部
電極１３５ａの形成を済まし、ＷＡｌ電極の熱的安定性
を利用することで、キャパシタを４００℃以上、望まし
くは６００℃以上の温度で熱処理することが可能とな
る。この加熱によりＳＴＯの結晶化や酸素欠損の低減化
が進み、誘電率が向上する。この熱処理はＳＴＯ膜を全
面に形成した後、上部電極を形成する前に行ってもよ
い。また、この熱処理はＦＥＴのイオン注入層活性化熱
処理と兼用してもよい。その時の温度は８００℃程度に
なる。
劣化するオーミック電極（例えばＡｕＧｅからなる）の
形成前にキャパシタ１３０の誘電体膜１３４ａ及び上部
電極１３５ａの形成を済まし、ＷＡｌ電極の熱的安定性
を利用することで、キャパシタを４００℃以上、望まし
くは６００℃以上の温度で熱処理することが可能とな
る。この加熱によりＳＴＯの結晶化や酸素欠損の低減化
が進み、誘電率が向上する。この熱処理はＳＴＯ膜を全
面に形成した後、上部電極を形成する前に行ってもよ
い。また、この熱処理はＦＥＴのイオン注入層活性化熱
処理と兼用してもよい。その時の温度は８００℃程度に
なる。
【００９９】従来の方法においては、トランジスタの形
成は、キャパシタの形成前に行うため、オーミック電極
の劣化を恐れて誘電体膜の熱処理を行うことができな
い。また、上部電極及び下部電極が熱的耐性に劣ってい
ることも、誘電体膜の熱処理も行えない理由である。し
かし、上述のように、ショットキーゲート電極及びキャ
パシタの電極にＷＡｌを用いて、ＭＩＭキャパシタを先
作りすることで誘電体膜を熱処理することが可能にな
り、誘電率向上が可能となる。
成は、キャパシタの形成前に行うため、オーミック電極
の劣化を恐れて誘電体膜の熱処理を行うことができな
い。また、上部電極及び下部電極が熱的耐性に劣ってい
ることも、誘電体膜の熱処理も行えない理由である。し
かし、上述のように、ショットキーゲート電極及びキャ
パシタの電極にＷＡｌを用いて、ＭＩＭキャパシタを先
作りすることで誘電体膜を熱処理することが可能にな
り、誘電率向上が可能となる。
【０１００】図２８（ａ）〜（ｄ）は本発明の更に別の
実施の形態に係るダイナミック型半導体記憶装置の製造
方法を順に示す断面図である。先ず、トランスファーゲ
ートの役目をするＭＯＳ型電界効果トランジスタ１５１
をＳｉ基板１５２上に形成する（図２８（ａ））。トラ
ンジスタ１５１は、基板１５２の表面内に形成されたソ
ース／ドレイン拡散層１５１ａと、ソース拡散層１５１
ａから前記ドレイン拡散層１５１ａに亘るように基板１
５２上にゲート絶縁膜１５１ｂを介して配設されたゲー
ト電極１５１ｃと、を有する。
実施の形態に係るダイナミック型半導体記憶装置の製造
方法を順に示す断面図である。先ず、トランスファーゲ
ートの役目をするＭＯＳ型電界効果トランジスタ１５１
をＳｉ基板１５２上に形成する（図２８（ａ））。トラ
ンジスタ１５１は、基板１５２の表面内に形成されたソ
ース／ドレイン拡散層１５１ａと、ソース拡散層１５１
ａから前記ドレイン拡散層１５１ａに亘るように基板１
５２上にゲート絶縁膜１５１ｂを介して配設されたゲー
ト電極１５１ｃと、を有する。
【０１０１】次に、ＷＡｌ膜１５３を堆積してエッチン
グすることでキャパシタ１５０のストレージノード電極
（即ち下部電極）１５３を形成する。次に、ＳＴＯから
なる誘電体膜１５４を全面に堆積する（図２８
（ｂ））。
グすることでキャパシタ１５０のストレージノード電極
（即ち下部電極）１５３を形成する。次に、ＳＴＯから
なる誘電体膜１５４を全面に堆積する（図２８
（ｂ））。
【０１０２】次に、プレート電極（即ち上部電極）とな
るＷＡｌ膜１５５とＳｉＯ2 からなる絶縁膜１５６を続
けて全面に堆積する。次に、誘電体膜１５４、ＷＡｌ膜
１５５、絶縁膜１５６を同一マスクでエッチングする
（図２８（ｃ））。
るＷＡｌ膜１５５とＳｉＯ2 からなる絶縁膜１５６を続
けて全面に堆積する。次に、誘電体膜１５４、ＷＡｌ膜
１５５、絶縁膜１５６を同一マスクでエッチングする
（図２８（ｃ））。
【０１０３】次に、ビット線へ接続する金属配線層１５
７を形成し、更に、層間絶縁膜１５８及びビット線１５
９を形成する（図２８（ｄ））。なお、ここでは図示は
しないが、トランジスタ１５１に接続され、素子を選択
するデコーダ回路、ビット線１５９に接続され、素子の
データの読み出し等を行うセンスアンプ回路等の周辺回
路も通常と同様の工程により形成される。
７を形成し、更に、層間絶縁膜１５８及びビット線１５
９を形成する（図２８（ｄ））。なお、ここでは図示は
しないが、トランジスタ１５１に接続され、素子を選択
するデコーダ回路、ビット線１５９に接続され、素子の
データの読み出し等を行うセンスアンプ回路等の周辺回
路も通常と同様の工程により形成される。
【０１０４】図２９（ａ）〜（ｄ）は本発明の更に別の
実施の形態に係る半導体装置（ＭＭＩＣ用のキャパシ
タ）の製造方法を順に示す断面図である。本実施の形態
においては、図２５（ａ）〜（ｄ）図示の実施の形態と
同じ趣旨の多層構造の電極を用いている。
実施の形態に係る半導体装置（ＭＭＩＣ用のキャパシ
タ）の製造方法を順に示す断面図である。本実施の形態
においては、図２５（ａ）〜（ｄ）図示の実施の形態と
同じ趣旨の多層構造の電極を用いている。
【０１０５】先ず、半導体基板、例えば半絶縁性ＧａＡ
ｓ基板１８１上に、ＣＶＤ法により絶縁膜、例えばＳｉ
Ｏ2 膜１８２を形成する。次に、フォトレジスト１８３
をマスクとして、下から順にＴｉ層１８４／Ｍｏ層１８
５／ＷＡｌ層１８６からなる多層膜を堆積する（図２９
（ａ））。
ｓ基板１８１上に、ＣＶＤ法により絶縁膜、例えばＳｉ
Ｏ2 膜１８２を形成する。次に、フォトレジスト１８３
をマスクとして、下から順にＴｉ層１８４／Ｍｏ層１８
５／ＷＡｌ層１８６からなる多層膜を堆積する（図２９
（ａ））。
【０１０６】次に、リフトオフ法を用いて、不要なフォ
トレジスト１８３とその上の多層膜とを除去し、下部電
極１８８を形成する。次に、例えばスパッタ法を用い
て、基板温度６００℃でＳＴＯ膜を更に堆積すると共
に、フォトレジスト（図示せず）をマスクとして、ＲＩ
ＥによりＳＴＯ膜をパターニングし、誘電体膜１８７を
形成する（図２９（ｂ））。
トレジスト１８３とその上の多層膜とを除去し、下部電
極１８８を形成する。次に、例えばスパッタ法を用い
て、基板温度６００℃でＳＴＯ膜を更に堆積すると共
に、フォトレジスト（図示せず）をマスクとして、ＲＩ
ＥによりＳＴＯ膜をパターニングし、誘電体膜１８７を
形成する（図２９（ｂ））。
【０１０７】次に、フォトレジスト１８３を除去し、下
部電極と同様な方法を用いて、下から順にＷＡｌ層／Ｍ
ｏ層／Ｔｉ層からなる多層膜を堆積し且つパターニング
し、上部電極１８９を形成する（図２９（ｃ））。
部電極と同様な方法を用いて、下から順にＷＡｌ層／Ｍ
ｏ層／Ｔｉ層からなる多層膜を堆積し且つパターニング
し、上部電極１８９を形成する（図２９（ｃ））。
【０１０８】次に、層間絶縁膜１９１を堆積すると共
に、コンタクトホール形成する。次に、電極１８７、１
８９に対してＡｕからなる配線１９２を接続し、ＭＭＩ
Ｃの他の素子とキャパシタ１８０とを電気的に接続する
（図２９（ｄ））。
に、コンタクトホール形成する。次に、電極１８７、１
８９に対してＡｕからなる配線１９２を接続し、ＭＭＩ
Ｃの他の素子とキャパシタ１８０とを電気的に接続する
（図２９（ｄ））。
【０１０９】なお、本実施の形態では、ＳＴＯ膜の形成
の際、スパッタ法を用いて基板温度６００℃で行ってい
るが、ゾルゲル法を用いてもよい。本実施の形態に係る
電極は安定なため、ゾルゲル法でＳＴＯ膜を塗布した
後、６００℃以上の熱処理を加えた場合でも、キャパシ
タの特性は劣化しない。
の際、スパッタ法を用いて基板温度６００℃で行ってい
るが、ゾルゲル法を用いてもよい。本実施の形態に係る
電極は安定なため、ゾルゲル法でＳＴＯ膜を塗布した
後、６００℃以上の熱処理を加えた場合でも、キャパシ
タの特性は劣化しない。
【０１１０】
【発明の効果】本発明によれば、キャパシタの上部電極
及び下部電極の少なくとも一方の、誘電体膜と接触する
側にＷＮx 層を配設することにより、容量の増大、誘電
分散の抑制、電気特性のばらつきの低減、ヒステリシス
の抑制等の特性向上を図ることが可能となる。
及び下部電極の少なくとも一方の、誘電体膜と接触する
側にＷＮx 層を配設することにより、容量の増大、誘電
分散の抑制、電気特性のばらつきの低減、ヒステリシス
の抑制等の特性向上を図ることが可能となる。
【図１】本発明の実施の形態に係る半導体装置を示す断
面図。
面図。
【図２】従来の半導体装置を示す断面図。
【図３】ＷＮx の係数ｘと耐酸化性との関係を示すグラ
フ。
フ。
【図４】図１図示の半導体装置におけるバイアス電圧と
誘電分散（ｔａｎδ）との関係を示すグラフ。
誘電分散（ｔａｎδ）との関係を示すグラフ。
【図５】従来の半導体装置におけるバイアス電圧と誘電
分散（ｔａｎδ）との関係を示すグラフ。
分散（ｔａｎδ）との関係を示すグラフ。
【図６】図１図示の半導体装置におけるバイアス電圧と
漏れ電流密度との関係を示すグラフ。
漏れ電流密度との関係を示すグラフ。
【図７】従来の半導体装置におけるバイアス電圧と漏れ
電流密度との関係を示すグラフ。
電流密度との関係を示すグラフ。
【図８】図１図示の半導体装置における電界強度と比誘
電率との関係を示すグラフ。
電率との関係を示すグラフ。
【図９】従来の半導体装置における電界強度と比誘電率
との関係を示すグラフ。
との関係を示すグラフ。
【図１０】図１図示の半導体装置の製造方法を順に示す
断面図。
断面図。
【図１１】本発明の別の実施の形態に係る半導体装置の
製造方法を順に示す断面図。
製造方法を順に示す断面図。
【図１２】本発明の更に別の実施の形態に係る半導体装
置の製造方法を順に示す断面図。
置の製造方法を順に示す断面図。
【図１３】図１２図示の半導体装置における窒化率と容
量との関係を示すグラフ。
量との関係を示すグラフ。
【図１４】図１２図示の半導体装置における窒化率と酸
化率との関係を示すグラフ。
化率との関係を示すグラフ。
【図１５】図１２図示の半導体装置における熱処理温度
と窒化率との関係を示すグラフ。
と窒化率との関係を示すグラフ。
【図１６】本発明の更に別の実施の形態に係る半導体記
憶装置の製造方法を順に示す断面図。
憶装置の製造方法を順に示す断面図。
【図１７】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図１８】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図１９】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図２０】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図２１】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図２２】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図２３】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図２４】本発明の更に別の実施の形態に係る半導体記
憶装置を示す断面図。
憶装置を示す断面図。
【図２５】本発明の更に別の実施の形態に係る半導体装
置の製造方法を順に示す断面図。
置の製造方法を順に示す断面図。
【図２６】本発明の更に別の実施の形態に係る半導体装
置の製造方法を順に示す断面図。
置の製造方法を順に示す断面図。
【図２７】本発明の更に別の実施の形態に係る半導体装
置の製造方法を順に示す断面図。
置の製造方法を順に示す断面図。
【図２８】本発明の更に別の実施の形態に係る半導体記
憶装置の製造方法を順に示す断面図。
憶装置の製造方法を順に示す断面図。
【図２９】本発明の更に別の実施の形態に係る半導体装
置の製造方法を順に示す断面図。
置の製造方法を順に示す断面図。
１０、３０、４０、５０、６０、８０、１１０、１３
０、１５０、１８０…キャパシタ、 ４、１４、３２、４３、５３、６８、６８ａ、６８ｂ、
７１、８８、１１４、１３２、、１５３、、１８８…下
部電極、 ５、１５ａ、３４ａ、４４、５４、６９、８７、１１５
ａ、１３４ａ、１５４、１８７…誘電体膜、 ６、１６ａ、３５ａ、４５、５５、７０、８９、１１６
ａ、１３５ａ、１５５、１８９…上部電極。
０、１５０、１８０…キャパシタ、 ４、１４、３２、４３、５３、６８、６８ａ、６８ｂ、
７１、８８、１１４、１３２、、１５３、、１８８…下
部電極、 ５、１５ａ、３４ａ、４４、５４、６９、８７、１１５
ａ、１３４ａ、１５４、１８７…誘電体膜、 ６、１６ａ、３５ａ、４５、５５、７０、８９、１１６
ａ、１３５ａ、１５５、１８９…上部電極。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 田邊 芳一
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 須黒 恭一
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(72)発明者 阿部 和秀
神奈川県川崎市幸区柳町70番地 株式会
社東芝柳町工場内
(72)発明者 小松 周一
神奈川県川崎市幸区柳町70番地 株式会
社東芝柳町工場内
(72)発明者 奥和田 久美
神奈川県川崎市幸区小向東芝町１番地
株式会社東芝研究開発センター内
(56)参考文献 特開 平６−275776（ＪＰ，Ａ)
特開 平１−264250（ＪＰ，Ａ)
特開 昭60−39870（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 27/095
Claims (5)
- 【請求項１】半導体基板と、 前記基板上に配設された電界効果トランジスタと、前記
トランジスタは、前記基板の表面内に形成されたソース
拡散層及びドレイン拡散層と、前記ソース拡散層から前
記ドレイン拡散層に亘るように前記基板上に配設された
ショットキーゲート電極と、を有することと、 前記基板上に配設されたキャパシタと、前記キャパシタ
は、酸化物からなる誘電体膜と、前記誘電体膜を挟む第
１及び第２電極と、を有することと、前記ショットキー
ゲート電極と前記第１電極とは電気的に接続されること
と、 を具備し、前記ショットキーゲート電極及び前記第１電
極が窒化タングステンからなる下面及び上面を有する共
通の材料膜をパターニングすることにより形成され、前
記ショットキーゲート電極が前記下面に由来する窒化タ
ングステンからなる接触面を介して前記基板と接触し、
前記第１電極が前記上面に由来する窒化タングステンか
らなる第１接触面を介して前記誘電体膜と接触し、前記
第２電極が窒化タングステンからなる第２接触面を介し
て前記誘電体膜と接触することと、 前記第２電極が、窒化タングステン層と、チタン層と、
前記窒化タングステン層とチタン層との間に挟まれたバ
リアメタル層と、を具備し、前記窒化タングステン層に
より前記第２接触面が規定され、前記チタン層は配線と
接触することと、 を特徴とする半導体装置。 - 【請求項２】前記誘電体膜がペロブスカイト系誘電体か
らなることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記キャパシタが８００ＭＨｚ以上の周波
数で使用され、前記ペロブスカイト系誘電体が常誘電体
からなることを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】前記ペロブスカイト系誘電体がストロンチ
ウムを含有することを特徴とする請 求項２または３に記
載の半導体装置。 - 【請求項５】半導体基板と、 前記基板上に配設された電界効果トランジスタと、前記
トランジスタは、前記基板の表面内に形成されたソース
拡散層及びドレイン拡散層と、前記ソース拡散層から前
記ドレイン拡散層に亘るように前記基板上に配設された
ショットキーゲート電極と、を有することと、 前記基板上に配設されたキャパシタと、前記キャパシタ
は、酸化物からなる誘電体膜と、前記誘電体膜を挟む第
１及び第２電極と、を有することと、前記ショットキー
ゲート電極と前記第１電極とは電気的に接続されること
と、 を具備し、前記ショットキーゲート電極が窒化タングス
テンからなる接触面を介して前記基板と接触し、前記第
１電極が窒化タングステンからなる第１接触面を介して
前記誘電体膜と接触し、前記第１接触面の窒化タングス
テンがＷＮx で表され、ここで係数であるｘが０．０５
〜０．５である半導体装置の製造方法であって、 前記基板上に窒化タングステンからなる下面及び上面を
有する材料膜を形成する工程と、 前記材料膜をパターニングして前記ショットキーゲート
電極及び前記第１電極を形成する工程と、 前記上部電極形成後、前記ソース拡散層及びドレイン拡
散層に接続するオーミック電極を形成する工程と、 前記誘電体膜形成後で且つ前記オーミック電極形成前
に、前記誘電体膜を６００℃以上で熱処理する工程と、 を具備することを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00247596A JP3369827B2 (ja) | 1995-01-30 | 1996-01-10 | 半導体装置及びその製造方法 |
| US08/591,153 US5670808A (en) | 1995-01-30 | 1996-01-25 | Metal oxide capacitor with a WNX electrode |
| KR1019960002015A KR100284721B1 (ko) | 1995-01-30 | 1996-01-30 | 반도체장치 |
| DE19603288A DE19603288B4 (de) | 1995-01-30 | 1996-01-30 | Halbleitervorrichtung |
| US08/842,646 US5929473A (en) | 1995-01-30 | 1997-04-15 | MMIC semiconductor device with WNx capacitor electrode |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-12131 | 1995-01-30 | ||
| JP1213195 | 1995-01-30 | ||
| JP00247596A JP3369827B2 (ja) | 1995-01-30 | 1996-01-10 | 半導体装置及びその製造方法 |
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|---|---|
| JPH08274256A JPH08274256A (ja) | 1996-10-18 |
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Family
ID=26335849
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00247596A Expired - Fee Related JP3369827B2 (ja) | 1995-01-30 | 1996-01-10 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US5670808A (ja) |
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| KR (1) | KR100284721B1 (ja) |
| DE (1) | DE19603288B4 (ja) |
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|---|---|---|---|---|
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| JP3326088B2 (ja) * | 1996-03-14 | 2002-09-17 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5926359A (en) * | 1996-04-01 | 1999-07-20 | International Business Machines Corporation | Metal-insulator-metal capacitor |
| KR100200704B1 (ko) * | 1996-06-07 | 1999-06-15 | 윤종용 | 강유전체 메모리 장치 및 그 제조 방법 |
| US6097223A (en) * | 1996-12-11 | 2000-08-01 | Micron Technology, Inc. | Drive-current modulated output driver |
| US6144546A (en) * | 1996-12-26 | 2000-11-07 | Kabushiki Kaisha Toshiba | Capacitor having electrodes with two-dimensional conductivity |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| JP3149817B2 (ja) * | 1997-05-30 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6162715A (en) * | 1997-06-30 | 2000-12-19 | Applied Materials, Inc. | Method of forming gate electrode connection structure by in situ chemical vapor deposition of tungsten and tungsten nitride |
| KR100555445B1 (ko) * | 1997-08-13 | 2007-08-16 | 삼성전자주식회사 | 고유전체막을갖는반도체장치의커패시터전극및커패시터형성방법 |
| KR100250480B1 (ko) * | 1997-08-30 | 2000-04-01 | 김영환 | 반도체소자의 캐패시터 제조방법 |
| FR2768852B1 (fr) * | 1997-09-22 | 1999-11-26 | Sgs Thomson Microelectronics | Realisation d'un condensateur intermetallique |
| KR100269309B1 (ko) | 1997-09-29 | 2000-10-16 | 윤종용 | 고집적강유전체메모리장치및그제조방법 |
| GB2326524B (en) * | 1997-12-23 | 1999-11-17 | United Microelectronics Corp | Method of fabricating a dynamic random access memory device |
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| JPH11330378A (ja) * | 1998-05-19 | 1999-11-30 | Murata Mfg Co Ltd | 半導体装置 |
| US6399484B1 (en) * | 1998-10-26 | 2002-06-04 | Tokyo Electron Limited | Semiconductor device fabricating method and system for carrying out the same |
| KR100358176B1 (ko) * | 1998-10-28 | 2003-02-19 | 주식회사 하이닉스반도체 | 캐패시터의상부전극형성방법 |
| KR100316021B1 (ko) * | 1998-10-28 | 2002-01-16 | 박종섭 | 텅스텐 질화막 전극을 갖는 캐패시터 형성방법 |
| US6218239B1 (en) * | 1998-11-17 | 2001-04-17 | United Microelectronics Corp. | Manufacturing method of a bottom plate |
| US7067861B1 (en) | 1998-11-25 | 2006-06-27 | Micron Technology, Inc. | Device and method for protecting against oxidation of a conductive layer in said device |
| US6303972B1 (en) * | 1998-11-25 | 2001-10-16 | Micron Technology, Inc. | Device including a conductive layer protected against oxidation |
| US20010013660A1 (en) * | 1999-01-04 | 2001-08-16 | Peter Richard Duncombe | Beol decoupling capacitor |
| CN1278645A (zh) * | 1999-06-22 | 2001-01-03 | 张世熹 | 高密度集成电路之存储器 |
| US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| JP3375928B2 (ja) * | 2000-02-08 | 2003-02-10 | 富士通カンタムデバイス株式会社 | 半導体装置 |
| DE10008573A1 (de) * | 2000-02-24 | 2001-09-13 | Infineon Technologies Ag | Halbleiterbauelement und Herstellungsverfahren |
| JP4303389B2 (ja) * | 2000-02-24 | 2009-07-29 | ローム株式会社 | 強誘電体メモリ装置の製造方法 |
| JP2001284526A (ja) * | 2000-03-28 | 2001-10-12 | Nec Yamagata Ltd | 半導体集積回路用ｍｉｍ容量装置 |
| JP3450262B2 (ja) * | 2000-03-29 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、回路装置 |
| KR100403611B1 (ko) * | 2000-06-07 | 2003-11-01 | 삼성전자주식회사 | 금속-절연체-금속 구조의 커패시터 및 그 제조방법 |
| KR100593146B1 (ko) * | 2000-06-20 | 2006-06-26 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| US6624501B2 (en) * | 2001-01-26 | 2003-09-23 | Fujitsu Limited | Capacitor and semiconductor device |
| KR20020088719A (ko) * | 2001-05-21 | 2002-11-29 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100696763B1 (ko) * | 2001-06-22 | 2007-03-19 | 주식회사 하이닉스반도체 | 반도체소자의 게이트전극 형성방법 |
| JP4669246B2 (ja) * | 2004-08-16 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100712525B1 (ko) * | 2005-08-16 | 2007-04-30 | 삼성전자주식회사 | 반도체 소자의 커패시터 및 그 제조방법 |
| JP4997757B2 (ja) * | 2005-12-20 | 2012-08-08 | 富士通株式会社 | 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板 |
| JP2008171886A (ja) | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2008277546A (ja) * | 2007-04-27 | 2008-11-13 | Rohm Co Ltd | 半導体装置 |
| TW200910431A (en) | 2007-06-22 | 2009-03-01 | Rohm Co Ltd | Semiconductor device and method for manufacturing the same |
| JP5214652B2 (ja) * | 2010-03-10 | 2013-06-19 | 株式会社東芝 | 半導体装置 |
| US9012966B2 (en) | 2012-11-21 | 2015-04-21 | Qualcomm Incorporated | Capacitor using middle of line (MOL) conductive layers |
| JP6862886B2 (ja) | 2017-02-13 | 2021-04-21 | Tdk株式会社 | 電子部品内蔵基板 |
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| US12051749B2 (en) * | 2020-06-23 | 2024-07-30 | Taiwan Semiconductor Manufacturing Company Limited | Interfacial dual passivation layer for a ferroelectric device and methods of forming the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897818A (ja) * | 1981-12-07 | 1983-06-10 | 松下電器産業株式会社 | 薄膜コンデンサ |
| DE3631371A1 (de) * | 1986-09-15 | 1988-03-17 | Siemens Ag | Dreidimensionale halbleiter-speicherzelle sowie verfahren zur herstellung dieser speicherzelle |
| JPH01264250A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体素子 |
| JPH02207563A (ja) * | 1989-02-07 | 1990-08-17 | Toshiba Corp | 半導体集積回路 |
| JPH03157965A (ja) * | 1989-11-15 | 1991-07-05 | Nec Corp | 半導体装置 |
| US5283462A (en) * | 1991-11-04 | 1994-02-01 | Motorola, Inc. | Integrated distributed inductive-capacitive network |
| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| JP3242732B2 (ja) * | 1993-03-17 | 2001-12-25 | 沖電気工業株式会社 | キャパシタ |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
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