JP3246274B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体膜または高誘
電率を有する誘電体膜を容量絶縁膜とする容量素子を内
蔵する半導体装置に関する。
電率を有する誘電体膜を容量絶縁膜とする容量素子を内
蔵する半導体装置に関する。
【０００２】
【従来の技術】近年、従来にない低動作電圧、高速書き
込みおよび高速読み出し可能な不揮発性ＲＡＭの実用化
を目指し、自発分極特性を有する強誘電体膜を容量絶縁
膜とする容量素子を半導体集積回路の上に形成するため
の技術開発が盛んに行われている。
込みおよび高速読み出し可能な不揮発性ＲＡＭの実用化
を目指し、自発分極特性を有する強誘電体膜を容量絶縁
膜とする容量素子を半導体集積回路の上に形成するため
の技術開発が盛んに行われている。
【０００３】また、民生用電子機器の高密度化にともな
い電子機器から発生される電磁波雑音である不要輻射が
大きな問題になっており、この不要輻射低減対策として
強誘電体膜または高誘電率を有する誘電体膜（以下、こ
れらを高誘電体膜という）を容量絶縁膜とする大容量の
容量素子を半導体集積回路に内蔵する技術が注目を浴び
ている。
い電子機器から発生される電磁波雑音である不要輻射が
大きな問題になっており、この不要輻射低減対策として
強誘電体膜または高誘電率を有する誘電体膜（以下、こ
れらを高誘電体膜という）を容量絶縁膜とする大容量の
容量素子を半導体集積回路に内蔵する技術が注目を浴び
ている。
【０００４】以下に従来の容量素子を内蔵した半導体装
置について説明する。図６は容量素子を内蔵した従来の
半導体装置の要部断面図である。図６に示すように、シ
リコン基板１の上に分離酸化膜２が形成されており、分
離酸化膜２に囲まれた領域に拡散層３、ゲート絶縁膜４
ａおよびゲート電極４ｂからなるトランジスタ５が形成
されている。これらのトランジスタ５を覆って絶縁膜６
が形成されており、その絶縁膜６の上に下電極７、高誘
電体膜からなる容量絶縁膜８および上電極９からなる容
量素子１０が形成されている。ここで容量絶縁膜８は上
電極９と同一形状に加工されている。容量絶縁膜８の端
部は下電極７の端部より内側にあり、さらに上電極９の
端部と同一線上か、加工精度を考慮しても少なくとも外
側０．１μｍ以内の範囲にある。これらの容量素子１０
を覆ってりんを添加したシリコン酸化膜などからなる保
護膜１１が形成されている。絶縁膜６および保護膜１１
にはトランジスタの拡散層３に達するコンタクトホール
１２ａおよび容量素子１０の下電極７、上電極９に達す
るコンタクトホール１２ｂが形成されている。これらの
コンタクトホール１２ａ、１２ｂを介して電極配線１３
ａ、１３ｂが形成されている。
置について説明する。図６は容量素子を内蔵した従来の
半導体装置の要部断面図である。図６に示すように、シ
リコン基板１の上に分離酸化膜２が形成されており、分
離酸化膜２に囲まれた領域に拡散層３、ゲート絶縁膜４
ａおよびゲート電極４ｂからなるトランジスタ５が形成
されている。これらのトランジスタ５を覆って絶縁膜６
が形成されており、その絶縁膜６の上に下電極７、高誘
電体膜からなる容量絶縁膜８および上電極９からなる容
量素子１０が形成されている。ここで容量絶縁膜８は上
電極９と同一形状に加工されている。容量絶縁膜８の端
部は下電極７の端部より内側にあり、さらに上電極９の
端部と同一線上か、加工精度を考慮しても少なくとも外
側０．１μｍ以内の範囲にある。これらの容量素子１０
を覆ってりんを添加したシリコン酸化膜などからなる保
護膜１１が形成されている。絶縁膜６および保護膜１１
にはトランジスタの拡散層３に達するコンタクトホール
１２ａおよび容量素子１０の下電極７、上電極９に達す
るコンタクトホール１２ｂが形成されている。これらの
コンタクトホール１２ａ、１２ｂを介して電極配線１３
ａ、１３ｂが形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、容量絶縁膜の端部が、ドライエッチング
等によるパターン形成時のダメージや、容量素子を覆う
保護膜との反応等、諸要因によって結晶性が劣化する結
果、漏洩電流、絶縁耐圧、自発分極、誘電率などの電気
的特性が劣化するという課題を有していた。
来の構成では、容量絶縁膜の端部が、ドライエッチング
等によるパターン形成時のダメージや、容量素子を覆う
保護膜との反応等、諸要因によって結晶性が劣化する結
果、漏洩電流、絶縁耐圧、自発分極、誘電率などの電気
的特性が劣化するという課題を有していた。
【０００６】本発明は上記の従来の課題を解決するもの
で、容量絶縁膜の端部の結晶性劣化に起因する電気的特
性の劣化のない容量素子を内蔵した半導体装置を提供す
るものである。
で、容量絶縁膜の端部の結晶性劣化に起因する電気的特
性の劣化のない容量素子を内蔵した半導体装置を提供す
るものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１記載の半導体装置は、集積回路要素
が形成された半導体基板の主面に形成された絶縁膜の上
に、下電極と強誘電体膜または高誘電率を有する誘電体
膜からなる容量絶縁膜と上電極とで構成された容量素子
と、前記容量素子を覆って形成された保護膜と、前記保
護膜に形成された第１の開口を介して前記下電極と第２
の開口を介して前記上電極とにそれぞれ接続された電極
配線とを備え、少なくとも上電極の面積が下電極の面積
より小さく、容量絶縁膜の端部が下電極の端部と上電極
の端部の間にあって、前記容量絶縁膜の一部で前記上電
極が形成されない領域に第３の開口が形成されており、
かつ前記第１の開口が前記第３の開口内に形成されてい
ることを特徴とするものである。
に本発明の請求項１記載の半導体装置は、集積回路要素
が形成された半導体基板の主面に形成された絶縁膜の上
に、下電極と強誘電体膜または高誘電率を有する誘電体
膜からなる容量絶縁膜と上電極とで構成された容量素子
と、前記容量素子を覆って形成された保護膜と、前記保
護膜に形成された第１の開口を介して前記下電極と第２
の開口を介して前記上電極とにそれぞれ接続された電極
配線とを備え、少なくとも上電極の面積が下電極の面積
より小さく、容量絶縁膜の端部が下電極の端部と上電極
の端部の間にあって、前記容量絶縁膜の一部で前記上電
極が形成されない領域に第３の開口が形成されており、
かつ前記第１の開口が前記第３の開口内に形成されてい
ることを特徴とするものである。
【０００８】また本発明の請求項２記載の半導体装置
は、集積回路要素が形成された半導体基板の主面に形成
された絶縁膜の上に、下電極と強誘電体膜または高誘電
率を有する誘電体膜からなり第３の開口を有する容量絶
縁膜と前記容量絶縁膜の上でかつ前記第３の開口以外の
領域に設けられた上電極とからなる容量素子と、前記容
量素子を覆って形成された保護膜と、前記保護膜に形成
された第１の開口を介して前記下電極と第２の開口を介
して前記上電極とにそれぞれ接続された電極配線とを備
え、少なくとも上電極の面積が下電極の面積より小さ
く、容量絶縁膜の大きさが下電極と同じかそれ以上であ
って、かつ第１の開口が容量絶縁膜の一部に設けられた
第３の開口内に設けられていることを特徴とするもので
ある。
は、集積回路要素が形成された半導体基板の主面に形成
された絶縁膜の上に、下電極と強誘電体膜または高誘電
率を有する誘電体膜からなり第３の開口を有する容量絶
縁膜と前記容量絶縁膜の上でかつ前記第３の開口以外の
領域に設けられた上電極とからなる容量素子と、前記容
量素子を覆って形成された保護膜と、前記保護膜に形成
された第１の開口を介して前記下電極と第２の開口を介
して前記上電極とにそれぞれ接続された電極配線とを備
え、少なくとも上電極の面積が下電極の面積より小さ
く、容量絶縁膜の大きさが下電極と同じかそれ以上であ
って、かつ第１の開口が容量絶縁膜の一部に設けられた
第３の開口内に設けられていることを特徴とするもので
ある。
【０００９】
【作用】この構成によって、ドライエッチング等による
パターン形成時のダメージや、保護膜との反応等、諸要
因によって結晶性が劣化した容量絶縁膜の端部が上電極
の端部より外側にあるため、容量素子の電気的特性に影
響を及ぼさなくなる結果、漏洩電流、絶縁耐圧、自発分
極、誘電率などの電気的特性を向上させることができ
る。
パターン形成時のダメージや、保護膜との反応等、諸要
因によって結晶性が劣化した容量絶縁膜の端部が上電極
の端部より外側にあるため、容量素子の電気的特性に影
響を及ぼさなくなる結果、漏洩電流、絶縁耐圧、自発分
極、誘電率などの電気的特性を向上させることができ
る。
【００１０】
【実施例】以下、本発明の一実施例における半導体装置
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１１】図１は本発明の第１の実施例における半導
体装置の容量素子部分の要部断面図で、集積回路要素が
形成された領域は図６に示す従来例と同じであるので省
略している。図１に示すように、半導体基板２１の上に
形成された絶縁膜２１ａの上に、厚さ１００〜３００ｎ
ｍの白金膜（Ｐｔ膜）等の下電極２２と厚さ５０〜２５
０ｎｍのＳｒＢｉ2Ｔａ2Ｏ9膜などの容量絶縁膜２３と
厚さ１００〜３００ｎｍの白金膜等の上電極２４からな
る容量素子２５が形成されている。これらの容量素子２
５の上に保護膜２６が形成されており、その保護膜２６
には下電極２２に達する第１の開口２７ａと上電極２４
に達する第２の開口２７ｂが形成されており、これらの
開口２７ａ、２７ｂを介して下電極２２、上電極２４に
接続される電極配線２８が形成されている。図１に示す
ように、本実施例においては、容量絶縁膜２３の端部が
下電極２２の端部と上電極２４の端部の中間にきてい
る。
体装置の容量素子部分の要部断面図で、集積回路要素が
形成された領域は図６に示す従来例と同じであるので省
略している。図１に示すように、半導体基板２１の上に
形成された絶縁膜２１ａの上に、厚さ１００〜３００ｎ
ｍの白金膜（Ｐｔ膜）等の下電極２２と厚さ５０〜２５
０ｎｍのＳｒＢｉ2Ｔａ2Ｏ9膜などの容量絶縁膜２３と
厚さ１００〜３００ｎｍの白金膜等の上電極２４からな
る容量素子２５が形成されている。これらの容量素子２
５の上に保護膜２６が形成されており、その保護膜２６
には下電極２２に達する第１の開口２７ａと上電極２４
に達する第２の開口２７ｂが形成されており、これらの
開口２７ａ、２７ｂを介して下電極２２、上電極２４に
接続される電極配線２８が形成されている。図１に示す
ように、本実施例においては、容量絶縁膜２３の端部が
下電極２２の端部と上電極２４の端部の中間にきてい
る。
【００１２】次に本実施例における容量素子の製造方法
について説明する。集積回路要素が形成された半導体基
板２１上の絶縁膜２１ａの上にスパッタ法により膜厚１
００〜３００ｎｍの第１の白金膜（Ｐｔ膜）を形成し、
さらにその上にＳｒＢｉ2Ｔａ2Ｏ9膜を回転塗布法また
はＣＶＤ法を用いて膜厚５０ｎｍ〜２５０ｎｍ堆積し、
酸素雰囲気中で温度範囲６５０〜９００℃でアニールし
た後、第２のＰｔ膜をスパッタ法により１００〜３００
ｎｍ堆積する。
について説明する。集積回路要素が形成された半導体基
板２１上の絶縁膜２１ａの上にスパッタ法により膜厚１
００〜３００ｎｍの第１の白金膜（Ｐｔ膜）を形成し、
さらにその上にＳｒＢｉ2Ｔａ2Ｏ9膜を回転塗布法また
はＣＶＤ法を用いて膜厚５０ｎｍ〜２５０ｎｍ堆積し、
酸素雰囲気中で温度範囲６５０〜９００℃でアニールし
た後、第２のＰｔ膜をスパッタ法により１００〜３００
ｎｍ堆積する。
【００１３】この状態で、まず第２のＰｔ膜をドライエ
ッチング法を用いて選択的にエッチングし、上電極２４
を形成する。次に上電極２４より大きいレジストマスク
を用いてＳｒＢｉ2Ｔａ2Ｏ9膜を選択エッチングして容
量絶縁膜２３を形成する。このとき容量絶縁膜２３の端
部が上電極２４の端部より少なくとも０．１μｍ以上大
きくなるようなレジストマスクを使用する。次に上記の
上電極２４および容量絶縁膜２３より大きいレジストマ
スクを用いて第１のＰｔ膜をドライエッチング法を用い
て選択的にエッチングし、下電極２２を形成する。次に
全面に保護膜２６としてシリコン酸化膜を１０〜８００
ｎｍ形成した後、保護膜２６に第１の開口２７ａおよび
第２の開口２７ｂを形成する。次に電極配線２８を形成
する。
ッチング法を用いて選択的にエッチングし、上電極２４
を形成する。次に上電極２４より大きいレジストマスク
を用いてＳｒＢｉ2Ｔａ2Ｏ9膜を選択エッチングして容
量絶縁膜２３を形成する。このとき容量絶縁膜２３の端
部が上電極２４の端部より少なくとも０．１μｍ以上大
きくなるようなレジストマスクを使用する。次に上記の
上電極２４および容量絶縁膜２３より大きいレジストマ
スクを用いて第１のＰｔ膜をドライエッチング法を用い
て選択的にエッチングし、下電極２２を形成する。次に
全面に保護膜２６としてシリコン酸化膜を１０〜８００
ｎｍ形成した後、保護膜２６に第１の開口２７ａおよび
第２の開口２７ｂを形成する。次に電極配線２８を形成
する。
【００１４】なお、上記製造方法において、第１のＰｔ
膜、ＳｒＢｉ2Ｔａ2Ｏ9膜および第２のＰｔ膜を積層し
た後、上電極２４、容量絶縁膜２３および下電極２２を
形成する例について説明したが、１層の膜を形成した後
に選択的にエッチングし、次の膜を形成しても良いし、
下電極２２を形成した後にＳｒＢｉ2Ｔａ2Ｏ9膜および
第２のＰｔ膜を積層し、上電極２４および容量絶縁膜２
３を順次形成しても良い。
膜、ＳｒＢｉ2Ｔａ2Ｏ9膜および第２のＰｔ膜を積層し
た後、上電極２４、容量絶縁膜２３および下電極２２を
形成する例について説明したが、１層の膜を形成した後
に選択的にエッチングし、次の膜を形成しても良いし、
下電極２２を形成した後にＳｒＢｉ2Ｔａ2Ｏ9膜および
第２のＰｔ膜を積層し、上電極２４および容量絶縁膜２
３を順次形成しても良い。
【００１５】以上のように本実施例によれば容量絶縁膜
２３をドライエッチング法を用いて選択的にエッチング
する際、容量絶縁膜２３の端部が上電極２４の端部より
０．１μｍ以上外側にくるようなレジストマスクを用い
ることにより容量絶縁膜２３のうち、ドライエッチング
時に端面から発生するダメージを受けていない容量絶縁
膜のみを使用した容量素子を形成できる。従って容量素
子の漏洩電流、絶縁耐圧、自発分極特性の劣化を防ぐこ
とができる。
２３をドライエッチング法を用いて選択的にエッチング
する際、容量絶縁膜２３の端部が上電極２４の端部より
０．１μｍ以上外側にくるようなレジストマスクを用い
ることにより容量絶縁膜２３のうち、ドライエッチング
時に端面から発生するダメージを受けていない容量絶縁
膜のみを使用した容量素子を形成できる。従って容量素
子の漏洩電流、絶縁耐圧、自発分極特性の劣化を防ぐこ
とができる。
【００１６】図２は容量素子面積と自発分極との関係を
示す図である。このように、本実施例の構成による容量
素子の自発分極量は従来例に比べ大きく改善され、１.
６×１.６μｍ2の容量素子サイズでも従来の１００×１
００μｍ2の容量素子で得られる自発分極量と同等の値
が得られた。
示す図である。このように、本実施例の構成による容量
素子の自発分極量は従来例に比べ大きく改善され、１.
６×１.６μｍ2の容量素子サイズでも従来の１００×１
００μｍ2の容量素子で得られる自発分極量と同等の値
が得られた。
【００１７】なお、本実施例では容量絶縁膜２３にＳｒ
Ｂｉ2Ｔａ2Ｏ9を用いているが、他の強誘電体あるいは
高誘電体材料を用いてもよい。特に容量絶縁膜２３にＢ
ｉ系層状構造体を用いる場合は、ドライエッチング時に
容量絶縁膜２３の端面に発生するダメージが容量素子の
漏洩電流、絶縁耐圧または自発分極特性に大きく影響す
るため、本実施例の構成が効果的である。
Ｂｉ2Ｔａ2Ｏ9を用いているが、他の強誘電体あるいは
高誘電体材料を用いてもよい。特に容量絶縁膜２３にＢ
ｉ系層状構造体を用いる場合は、ドライエッチング時に
容量絶縁膜２３の端面に発生するダメージが容量素子の
漏洩電流、絶縁耐圧または自発分極特性に大きく影響す
るため、本実施例の構成が効果的である。
【００１８】なお、本実施例では、容量素子２５の下電
極２２および上電極２４としてＰｔ膜を用いた例につい
て説明したが、Ｐｔ膜の代わりに他の金属膜またはＩｒ
Ｏ2のような導電性酸化膜を用いても同様の効果が得ら
れることは言うまでもない。
極２２および上電極２４としてＰｔ膜を用いた例につい
て説明したが、Ｐｔ膜の代わりに他の金属膜またはＩｒ
Ｏ2のような導電性酸化膜を用いても同様の効果が得ら
れることは言うまでもない。
【００１９】次に本発明の第２の実施例における半導体
装置について、図面を参照しながら説明する。
装置について、図面を参照しながら説明する。
【００２０】図３は本発明の第２の実施例における半導
体装置の要部断面図で、集積回路要素が形成された領域
は図６に示す従来例と同じであるので省略している。図
３において、図１に示す第１の実施例と同一箇所には同
一符号を付して説明を省略し、異なる部分のみ説明す
る。
体装置の要部断面図で、集積回路要素が形成された領域
は図６に示す従来例と同じであるので省略している。図
３において、図１に示す第１の実施例と同一箇所には同
一符号を付して説明を省略し、異なる部分のみ説明す
る。
【００２１】図３に示すように、本実施例では、容量絶
縁膜２３の一部に第３の開口２９を形成しており、かつ
下電極２２に達する第１の開口２７ａは容量絶縁膜２３
の一部に設けられた第３の開口２９の中に形成されてい
る。本実施例においても下電極２２、容量絶縁膜２３お
よび上電極２４のそれぞれの端部の関係は図１に示す第
１の実施例と同じであり、容量絶縁膜２３をドライエッ
チングする際に受けるダメージの影響をなくすことがで
きる。
縁膜２３の一部に第３の開口２９を形成しており、かつ
下電極２２に達する第１の開口２７ａは容量絶縁膜２３
の一部に設けられた第３の開口２９の中に形成されてい
る。本実施例においても下電極２２、容量絶縁膜２３お
よび上電極２４のそれぞれの端部の関係は図１に示す第
１の実施例と同じであり、容量絶縁膜２３をドライエッ
チングする際に受けるダメージの影響をなくすことがで
きる。
【００２２】また容量絶縁膜２３の一部に第３の開口２
９を形成し、第１の開口２７ａを第３の開口２９内に形
成することにより、容量絶縁膜２３の上電極２４の周辺
端部の領域を電極配線２８のための開口部としても兼用
できるため、同一形状の上電極に対して第１の実施例に
おける容量素子より下電極面積を小さくすることがで
き、素子の高集積化という点から非常に有利である。
９を形成し、第１の開口２７ａを第３の開口２９内に形
成することにより、容量絶縁膜２３の上電極２４の周辺
端部の領域を電極配線２８のための開口部としても兼用
できるため、同一形状の上電極に対して第１の実施例に
おける容量素子より下電極面積を小さくすることがで
き、素子の高集積化という点から非常に有利である。
【００２３】なお、本実施例における容量素子部分の製
造方法に関しては、容量絶縁膜２３を形成するときに使
用するレジストマスクを変更する以外は、第１の実施例
と同じであり、説明を省略する。
造方法に関しては、容量絶縁膜２３を形成するときに使
用するレジストマスクを変更する以外は、第１の実施例
と同じであり、説明を省略する。
【００２４】次に本発明における第３の実施例につい
て、図面を参照しながら説明する。図４は本発明の第３
の実施例における半導体装置の要部断面図で、集積回路
要素が形成された領域は図６に示す従来例と同じである
ので省略している。図４において、図３に示す第２の実
施例と同一箇所には同一符号を付して説明を省略し、異
なる部分のみ説明する。
て、図面を参照しながら説明する。図４は本発明の第３
の実施例における半導体装置の要部断面図で、集積回路
要素が形成された領域は図６に示す従来例と同じである
ので省略している。図４において、図３に示す第２の実
施例と同一箇所には同一符号を付して説明を省略し、異
なる部分のみ説明する。
【００２５】本実施例においては、下電極２２の端部と
容量絶縁膜２３の端部が一致しているが、第２の実施例
同様に容量絶縁膜２３の一部に第３の開口２９を形成し
ており、かつ下電極２２に達する第１の開口２７ａは容
量絶縁膜２３の一部に設けられた第３の開口２９の中に
形成されている。本実施例においても容量素子２５の周
縁部にダメージは含まれないのでその影響をなくすこと
ができる。
容量絶縁膜２３の端部が一致しているが、第２の実施例
同様に容量絶縁膜２３の一部に第３の開口２９を形成し
ており、かつ下電極２２に達する第１の開口２７ａは容
量絶縁膜２３の一部に設けられた第３の開口２９の中に
形成されている。本実施例においても容量素子２５の周
縁部にダメージは含まれないのでその影響をなくすこと
ができる。
【００２６】また容量絶縁膜２３の一部に第３の開口２
９を形成し、第１の開口２７ａを第３の開口２９内に形
成することにより、容量絶縁膜２３の上電極２４の周辺
端部の領域を電極配線２８のための開口部としても兼用
できるため、同一形状の上電極に対して第１の実施例に
おける容量素子より下電極面積を小さくすることがで
き、素子の高集積化という点から非常に有利である。
９を形成し、第１の開口２７ａを第３の開口２９内に形
成することにより、容量絶縁膜２３の上電極２４の周辺
端部の領域を電極配線２８のための開口部としても兼用
できるため、同一形状の上電極に対して第１の実施例に
おける容量素子より下電極面積を小さくすることがで
き、素子の高集積化という点から非常に有利である。
【００２７】なお、本実施例における容量素子部分の製
造方法に関しては、容量絶縁膜２３と下電極２２とを同
一レジストマスクで選択的にエッチング形成する以外
は、第１の実施例と同じであり、説明を省略する。
造方法に関しては、容量絶縁膜２３と下電極２２とを同
一レジストマスクで選択的にエッチング形成する以外
は、第１の実施例と同じであり、説明を省略する。
【００２８】次に本発明の第４の実施例について、図面
を参照しながら説明する。図５は本発明の第４の実施例
における半導体装置の要部断面図で、集積回路要素が形
成された領域は図６に示す従来例と同じであるので省略
している。図５において、図３に示す第２の実施例と同
一箇所には同一符号を付して説明を省略し、異なる部分
のみ説明する。
を参照しながら説明する。図５は本発明の第４の実施例
における半導体装置の要部断面図で、集積回路要素が形
成された領域は図６に示す従来例と同じであるので省略
している。図５において、図３に示す第２の実施例と同
一箇所には同一符号を付して説明を省略し、異なる部分
のみ説明する。
【００２９】本実施例においては、容量絶縁膜２３の端
部が下電極２２の端部を越えて形成されているが、第２
の実施例と同様に容量絶縁膜２３の一部に第３の開口２
９を形成しており、かつ下電極２２に達する第１の開口
２７ａは容量絶縁膜２３の一部に設けられた第３の開口
２９の中に形成されている。本実施例においても容量素
子２５は上電極２４で規定されており周縁部にダメージ
は含まれないのでその影響をなくすことができる。
部が下電極２２の端部を越えて形成されているが、第２
の実施例と同様に容量絶縁膜２３の一部に第３の開口２
９を形成しており、かつ下電極２２に達する第１の開口
２７ａは容量絶縁膜２３の一部に設けられた第３の開口
２９の中に形成されている。本実施例においても容量素
子２５は上電極２４で規定されており周縁部にダメージ
は含まれないのでその影響をなくすことができる。
【００３０】また容量絶縁膜２３の一部に第３の開口２
９を形成し、第１の開口２７ａを第３の開口２９内に形
成することにより、容量絶縁膜２３の上電極２４の周辺
端部の領域を電極配線２８のための開口部としても兼用
できるため、同一形状の上電極に対して第１の実施例に
おける容量素子より下電極面積を小さくすることがで
き、素子の高集積化という点から非常に有利である。
９を形成し、第１の開口２７ａを第３の開口２９内に形
成することにより、容量絶縁膜２３の上電極２４の周辺
端部の領域を電極配線２８のための開口部としても兼用
できるため、同一形状の上電極に対して第１の実施例に
おける容量素子より下電極面積を小さくすることがで
き、素子の高集積化という点から非常に有利である。
【００３１】なお、本実施例における容量素子部分の製
造方法に関しては、下電極２２をパターニングした後
に、ＳｒＢｉ2Ｔａ2Ｏ9膜および第２の白金膜を形成
し、順次異なるレジストマスクを用いて選択的にエッチ
ングして上電極２４および容量絶縁膜２３をパターニン
グする以外は、第１の実施例と同じであり、説明を省略
する。
造方法に関しては、下電極２２をパターニングした後
に、ＳｒＢｉ2Ｔａ2Ｏ9膜および第２の白金膜を形成
し、順次異なるレジストマスクを用いて選択的にエッチ
ングして上電極２４および容量絶縁膜２３をパターニン
グする以外は、第１の実施例と同じであり、説明を省略
する。
【００３２】
【発明の効果】以上のように本発明は、容量素子を構成
する上電極の端部が容量絶縁膜の端部より内側にある構
成とすることにより、以下の特徴を有する優れた半導体
装置を実現することができる。 （１）強誘電体薄膜あるいは高誘電体薄膜を容量絶縁膜
とする容量素子の漏洩電流の増大および絶縁耐圧の低下
を防止し、絶縁破壊による故障の生じにくい優れた容量
素子あるいは容量素子を備えた半導体装置を実現でき
る。 （２）強誘電体薄膜を容量絶縁膜とする容量素子の漏洩
電流の増大・絶縁耐圧の低下・自発分極低下を防止し、
素子の小型化による高集積度の容量素子あるいは容量素
子を備えた半導体装置を実現できる。
する上電極の端部が容量絶縁膜の端部より内側にある構
成とすることにより、以下の特徴を有する優れた半導体
装置を実現することができる。 （１）強誘電体薄膜あるいは高誘電体薄膜を容量絶縁膜
とする容量素子の漏洩電流の増大および絶縁耐圧の低下
を防止し、絶縁破壊による故障の生じにくい優れた容量
素子あるいは容量素子を備えた半導体装置を実現でき
る。 （２）強誘電体薄膜を容量絶縁膜とする容量素子の漏洩
電流の増大・絶縁耐圧の低下・自発分極低下を防止し、
素子の小型化による高集積度の容量素子あるいは容量素
子を備えた半導体装置を実現できる。
【図１】本発明の第１の実施例における半導体装置の容
量素子部分の要部断面図
量素子部分の要部断面図
【図２】容量素子面積と自発分極との関係を示す図
【図３】本発明の第２の実施例における半導体装置の容
量素子部分の要部断面図
量素子部分の要部断面図
【図４】本発明の第３の実施例における半導体装置の容
量素子部分の要部断面図
量素子部分の要部断面図
【図５】本発明の第４の実施例における半導体装置の容
量素子部分の要部断面図
量素子部分の要部断面図
【図６】従来の半導体装置の要部断面図
２１ 半導体基板 ２１ａ 絶縁膜 ２２ 下電極 ２３ 容量絶縁膜 ２４ 上電極 ２５ 容量素子 ２６ 保護膜 ２７ａ 第１の開口 ２７ｂ 第２の開口 ２８ 電極配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 徹 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 藤井 英治 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平６−13572（ＪＰ，Ａ) 特開 平６−21391（ＪＰ，Ａ) 特開 平６−275792（ＪＰ，Ａ) 特開 平６−125057（ＪＰ，Ａ) 特開 平５−343697（ＪＰ，Ａ) 特開 平８−264719（ＪＰ，Ａ) 特開 平８−64767（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/108
Claims (2)
- 【請求項１】 集積回路要素が形成された半導体基板の
主面に形成された絶縁膜の上に、下電極と強誘電体膜ま
たは高誘電率を有する誘電体膜からなる容量絶縁膜と上
電極とで構成された容量素子と、前記容量素子を覆って
形成された保護膜と、前記保護膜に形成された第１の開
口を介して前記下電極と第２の開口を介して前記上電極
とにそれぞれ接続された電極配線とを備え、少なくとも
上電極の面積が下電極の面積より小さく、容量絶縁膜の
端部が下電極の端部と上電極の端部の間にあって、前記
容量絶縁膜の一部で前記上電極が形成されない領域に第
３の開口が形成されており、かつ前記第１の開口が前記
第３の開口内に形成されていることを特徴とする半導体
装置。 - 【請求項２】 集積回路要素が形成された半導体基板の
主面に形成された絶縁膜の上に、下電極と強誘電体膜ま
たは高誘電率を有する誘電体膜からなり第３の開口を有
する容量絶縁膜と前記容量絶縁膜の上でかつ前記第３の
開口以外の領域に設けられた上電極とからなる容量素子
と、前記容量素子を覆って形成された保護膜と、前記保
護膜に形成された第１の開口を介して前記下電極と第２
の開口を介して前記上電極とにそれぞれ接続された電極
配線とを備え、少なくとも上電極の面積が下電極の面積
より小さく、容量絶縁膜の大きさが下電極と同じかそれ
以上であって、かつ第１の開口が容量絶縁膜の一部に設
けられた第３の開口内に設けられていることを特徴とす
る半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15592095A JP3246274B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
| EP96109828A EP0750354A3 (en) | 1995-06-22 | 1996-06-19 | Semiconductor device with a capacitance |
| US08/667,196 US6046467A (en) | 1995-06-22 | 1996-06-20 | Semiconductor device having capacitor |
| CN96107131A CN1143833A (zh) | 1995-06-22 | 1996-06-21 | 半导体器件 |
| CNB200410078515XA CN100403520C (zh) | 1995-06-22 | 1996-06-21 | 半导体器件制造方法 |
| KR1019960023033A KR100263396B1 (ko) | 1995-06-22 | 1996-06-22 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15592095A JP3246274B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
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|---|---|
| JPH098245A JPH098245A (ja) | 1997-01-10 |
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Family
ID=15616408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| EP (1) | EP0750354A3 (ja) |
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| JP3149817B2 (ja) * | 1997-05-30 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3337622B2 (ja) * | 1997-07-16 | 2002-10-21 | 松下電器産業株式会社 | 選択的エッチング液及びそのエッチング液を用いた半導体装置の製造方法 |
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| KR100333641B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법 |
| DE10217565A1 (de) * | 2002-04-19 | 2003-11-13 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter gitterförmiger Kapazitätsstruktur |
| US7102367B2 (en) * | 2002-07-23 | 2006-09-05 | Fujitsu Limited | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
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| US9391016B2 (en) * | 2014-04-10 | 2016-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM capacitor structure |
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|---|---|---|---|---|
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| US5338951A (en) * | 1991-11-06 | 1994-08-16 | Ramtron International Corporation | Structure of high dielectric constant metal/dielectric/semiconductor capacitor for use as the storage capacitor in memory devices |
| EP0557937A1 (en) * | 1992-02-25 | 1993-09-01 | Ramtron International Corporation | Ozone gas processing for ferroelectric memory circuits |
| US5337279A (en) * | 1992-03-31 | 1994-08-09 | National Semiconductor Corporation | Screening processes for ferroelectric memory devices |
| DE69317940T2 (de) * | 1992-06-12 | 1998-11-26 | Matsushita Electronics Corp., Takatsuki, Osaka | Halbleiterbauelement mit Kondensator |
| EP0784347A2 (en) * | 1992-06-18 | 1997-07-16 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| DE69433244T2 (de) * | 1993-08-05 | 2004-07-29 | Matsushita Electric Industrial Co., Ltd., Kadoma | Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante |
| US5443688A (en) * | 1993-12-02 | 1995-08-22 | Raytheon Company | Method of manufacturing a ferroelectric device using a plasma etching process |
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1995
- 1995-06-22 JP JP15592095A patent/JP3246274B2/ja not_active Expired - Fee Related
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- 1996-06-19 EP EP96109828A patent/EP0750354A3/en not_active Ceased
- 1996-06-20 US US08/667,196 patent/US6046467A/en not_active Expired - Lifetime
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