JPH11307745A - 非揮発性半導体素子及びその製造方法 - Google Patents
非揮発性半導体素子及びその製造方法Info
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- JPH11307745A JPH11307745A JP10182897A JP18289798A JPH11307745A JP H11307745 A JPH11307745 A JP H11307745A JP 10182897 A JP10182897 A JP 10182897A JP 18289798 A JP18289798 A JP 18289798A JP H11307745 A JPH11307745 A JP H11307745A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリが内蔵された複合チップの
実現に際して、電圧及び温度の変化に拘わらずに安定し
た特性を有する抵抗とキャパシタを形成し得る非揮発性
半導体素子及びその製造方法を提供すること。 【解決手段】 非揮発性メモリトランジスタのフローテ
ィングゲート１０６ａを形成する際、該ゲート形成用の
ポリシリコンを用いて抵抗ライン（抵抗）１０６ａとキ
ャパシタの第１電極端子１０６ｃを形成し、非揮発性メ
モリトランジスタのコントロールゲート１１８ａを形成
する際、該ゲート形成用のポリシリコンを用いてキャパ
シタの第２電極端子１１８ｃを形成する。
実現に際して、電圧及び温度の変化に拘わらずに安定し
た特性を有する抵抗とキャパシタを形成し得る非揮発性
半導体素子及びその製造方法を提供すること。 【解決手段】 非揮発性メモリトランジスタのフローテ
ィングゲート１０６ａを形成する際、該ゲート形成用の
ポリシリコンを用いて抵抗ライン（抵抗）１０６ａとキ
ャパシタの第１電極端子１０６ｃを形成し、非揮発性メ
モリトランジスタのコントロールゲート１１８ａを形成
する際、該ゲート形成用のポリシリコンを用いてキャパ
シタの第２電極端子１１８ｃを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、非揮発性半導体素
子及びその製造方法に係るもので、詳しくはフラッシュ
メモリが内蔵された複合チップの実現に際して、電圧及
び温度の変化に拘わらずに安定した特性を有する抵抗と
キャパシタを形成し得る非揮発性半導体素子及びその製
造方法に関する。
子及びその製造方法に係るもので、詳しくはフラッシュ
メモリが内蔵された複合チップの実現に際して、電圧及
び温度の変化に拘わらずに安定した特性を有する抵抗と
キャパシタを形成し得る非揮発性半導体素子及びその製
造方法に関する。
【０００２】
【従来の技術】最近、半導体の製造技術及び半導体を用
いた電子製品の応用分野が拡大されるに従い多様な単一
素子を一つのチップ内に実現して様々な機能を行い得る
複合半導体チップの必要性が増大している。このように
メモリチップの機能とマイクロコントローラ或いは応用
目的に従い特定のコントロールを行う機能を一つの半導
体チップ内に実現すると、半導体チップの生産原価節減
及び体積縮小と共に、これらを用いた応用製品の製造原
価節減及び性能向上を図ることができるので、これに対
する研究開発が次第に一般化されつつある。
いた電子製品の応用分野が拡大されるに従い多様な単一
素子を一つのチップ内に実現して様々な機能を行い得る
複合半導体チップの必要性が増大している。このように
メモリチップの機能とマイクロコントローラ或いは応用
目的に従い特定のコントロールを行う機能を一つの半導
体チップ内に実現すると、半導体チップの生産原価節減
及び体積縮小と共に、これらを用いた応用製品の製造原
価節減及び性能向上を図ることができるので、これに対
する研究開発が次第に一般化されつつある。
【０００３】このような複合的な機能を一つのチップ内
に実現するためには、素子の製造技術として、メモリセ
ル、トランジスタ、ダイオードのような能動素子だけで
なく、抵抗及びキャパシタのような受動素子の製造技術
も重要である。これはＡＤＣ(Analog to Digital Co
nverter)及び比較器又は演算増幅器などのようなアナロ
グ回路の実現に際して、非常に精密な電圧値及び電流値
の制御が要求されるが、精密な電圧値及び電流値の供給
と直接に関連する抵抗体及びキャパシタが入力電圧とか
外部温度に敏感な特性を有すれば精密な製品の設計が不
可能であるためである。従って、外部温度及び入力電圧
に拘わらずに安定した特性を有する抵抗とキャパシタを
製造する技術は、複合半導体チップの実現に際して必須
の非常に重要な技術として考えられている。
に実現するためには、素子の製造技術として、メモリセ
ル、トランジスタ、ダイオードのような能動素子だけで
なく、抵抗及びキャパシタのような受動素子の製造技術
も重要である。これはＡＤＣ(Analog to Digital Co
nverter)及び比較器又は演算増幅器などのようなアナロ
グ回路の実現に際して、非常に精密な電圧値及び電流値
の制御が要求されるが、精密な電圧値及び電流値の供給
と直接に関連する抵抗体及びキャパシタが入力電圧とか
外部温度に敏感な特性を有すれば精密な製品の設計が不
可能であるためである。従って、外部温度及び入力電圧
に拘わらずに安定した特性を有する抵抗とキャパシタを
製造する技術は、複合半導体チップの実現に際して必須
の非常に重要な技術として考えられている。
【０００４】しかし、高安定性が要求されるという理由
で複合チップの非揮発性メモリセルの製造時、通常は、
抵抗及びキャパシタのような受動素子は内蔵させていな
い。しかし、抵抗及びキャパシタのような受動素子の内
蔵なしに複合チップを製造した場合は、そうでない場合
よりもフラッシュメモリセルの動作特性が劣り、高速動
作が不可能であるという短所が発生する。
で複合チップの非揮発性メモリセルの製造時、通常は、
抵抗及びキャパシタのような受動素子は内蔵させていな
い。しかし、抵抗及びキャパシタのような受動素子の内
蔵なしに複合チップを製造した場合は、そうでない場合
よりもフラッシュメモリセルの動作特性が劣り、高速動
作が不可能であるという短所が発生する。
【０００５】これを改善するため、最近、一般半導体回
路で頻繁に使用される高濃度の不純物領域（例えばｎ+
又はｐ+ 活性領域）を用いた抵抗体やモス製造時に使用
されるＭＩＭ(metal/interlayer/metal)構造（例えば、
スタック型、トレンチ型、ピン型又は円筒型など）のキ
ャパシタをそのままフラッシュメモリ内蔵の複合半導体
チップ製造に適用させる技術が提案されている。
路で頻繁に使用される高濃度の不純物領域（例えばｎ+
又はｐ+ 活性領域）を用いた抵抗体やモス製造時に使用
されるＭＩＭ(metal/interlayer/metal)構造（例えば、
スタック型、トレンチ型、ピン型又は円筒型など）のキ
ャパシタをそのままフラッシュメモリ内蔵の複合半導体
チップ製造に適用させる技術が提案されている。
【０００６】
【発明が解決しようとする課題】しかるに、このように
一般半導体回路で頻繁に使用される抵抗体とキャパシタ
をそのままフラッシュメモリ内蔵の複合チップに適用し
た場合は、抵抗形成時の工程による変動が大きくてメモ
リセルの抵抗値が不均一になり、よって、抵抗体とキャ
パシタが入力電圧及び外部温度変化に敏感な特性を有す
るため、精密な半導体製品の設計が難しくなって非揮発
性半導体素子の全体的な動作特性が低下するという問題
点がある。
一般半導体回路で頻繁に使用される抵抗体とキャパシタ
をそのままフラッシュメモリ内蔵の複合チップに適用し
た場合は、抵抗形成時の工程による変動が大きくてメモ
リセルの抵抗値が不均一になり、よって、抵抗体とキャ
パシタが入力電圧及び外部温度変化に敏感な特性を有す
るため、精密な半導体製品の設計が難しくなって非揮発
性半導体素子の全体的な動作特性が低下するという問題
点がある。
【０００７】本発明の目的は、フラッシュメモリが内蔵
された複合チップの実現に際して、安定した抵抗値及び
静電容量の抵抗とキャパシタを非揮発性メモリセルと同
時に形成することにより、半導体素子の全体的な動作特
性を向上させ得る非揮発性半導体素子及びその製造方法
を提供することにある。
された複合チップの実現に際して、安定した抵抗値及び
静電容量の抵抗とキャパシタを非揮発性メモリセルと同
時に形成することにより、半導体素子の全体的な動作特
性を向上させ得る非揮発性半導体素子及びその製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】本発明の非揮発性半導体
素子は、メモリセル形成部と周辺回路部が定義された半
導体基板と、この基板上のメモリセル形成部に形成さ
れ、電子を貯蔵するフローティングゲートとこれを制御
するコントロールゲートがアイソレーション絶縁膜とト
ンネリング絶縁膜を介して積層される構造を有する非揮
発性メモリトランジスタと、前記基板上の周辺回路部所
定部分に形成され、前記フローティングゲートと同じ材
質の抵抗ラインと、この抵抗ラインと所定間隔離隔され
て前記基板上の周辺回路部所定部分に形成され、前記フ
ローティングゲートと同じ材質の第１電極端子と前記コ
ントロールゲートと同じ材質の第２電極端子が誘電体膜
を介して積層される構造を有するキャパシタとからなる
ことを特徴とする。この非揮発性半導体素子において、
前記誘電体膜は酸化膜またはＯＮＯ構造で形成すること
ができる。
素子は、メモリセル形成部と周辺回路部が定義された半
導体基板と、この基板上のメモリセル形成部に形成さ
れ、電子を貯蔵するフローティングゲートとこれを制御
するコントロールゲートがアイソレーション絶縁膜とト
ンネリング絶縁膜を介して積層される構造を有する非揮
発性メモリトランジスタと、前記基板上の周辺回路部所
定部分に形成され、前記フローティングゲートと同じ材
質の抵抗ラインと、この抵抗ラインと所定間隔離隔され
て前記基板上の周辺回路部所定部分に形成され、前記フ
ローティングゲートと同じ材質の第１電極端子と前記コ
ントロールゲートと同じ材質の第２電極端子が誘電体膜
を介して積層される構造を有するキャパシタとからなる
ことを特徴とする。この非揮発性半導体素子において、
前記誘電体膜は酸化膜またはＯＮＯ構造で形成すること
ができる。
【０００９】本発明の第１の非揮発性半導体素子の製造
方法は、メモリセル形成部と周辺回路部が定義された半
導体基板上に第１導電性膜と酸化防止膜を順次形成する
工程と、前記メモリセル形成部の第１導電性膜表面が所
定部分だけ露出されるように酸化防止膜を食刻する工程
と、前記酸化防止膜をマスクとして酸化工程によりメモ
リセル形成部にアイソレーション絶縁膜を形成し、前記
酸化防止膜を除去する工程と、前記アイソレーション絶
縁膜を含めた前記第１導電性膜上に誘電体膜を形成する
工程と、周辺回路部の前記誘電体膜上に抵抗形成部とキ
ャパシタ形成部を限定する感光膜パターンを形成する工
程と、前記感光膜パターンをマスクとして誘電体膜を食
刻する工程と、前記感光膜パターンと前記アイソレーシ
ョン絶縁膜をマスクとして前記第１導電性膜を食刻して
フローティングゲートと上面に前記誘電体膜が形成され
た抵抗ライン及び第１電極端子を同時に形成し、前記感
光膜パターンを除去する工程と、前記アイソレーション
絶縁膜の両エッジ部と前記フローティングゲートの側壁
を含めた前記基板上の所定部分と前記抵抗ラインの側壁
及び前記第１電極端子の側壁に絶縁膜を形成し、それら
結果物全面に第２導電性膜を形成する工程と、メモリセ
ル形成部所定部分と周辺回路部所定部分の前記第２導電
性膜上に電極形成部とキャパシタ形成部を限定する感光
膜パターンを形成する工程と、前記感光膜パターンをマ
スクとして前記第２導電性膜を食刻してコントロールゲ
ートと第２電極端子を同時に形成し、前記感光膜パター
ンを除去する工程とからなることを特徴とする。
方法は、メモリセル形成部と周辺回路部が定義された半
導体基板上に第１導電性膜と酸化防止膜を順次形成する
工程と、前記メモリセル形成部の第１導電性膜表面が所
定部分だけ露出されるように酸化防止膜を食刻する工程
と、前記酸化防止膜をマスクとして酸化工程によりメモ
リセル形成部にアイソレーション絶縁膜を形成し、前記
酸化防止膜を除去する工程と、前記アイソレーション絶
縁膜を含めた前記第１導電性膜上に誘電体膜を形成する
工程と、周辺回路部の前記誘電体膜上に抵抗形成部とキ
ャパシタ形成部を限定する感光膜パターンを形成する工
程と、前記感光膜パターンをマスクとして誘電体膜を食
刻する工程と、前記感光膜パターンと前記アイソレーシ
ョン絶縁膜をマスクとして前記第１導電性膜を食刻して
フローティングゲートと上面に前記誘電体膜が形成され
た抵抗ライン及び第１電極端子を同時に形成し、前記感
光膜パターンを除去する工程と、前記アイソレーション
絶縁膜の両エッジ部と前記フローティングゲートの側壁
を含めた前記基板上の所定部分と前記抵抗ラインの側壁
及び前記第１電極端子の側壁に絶縁膜を形成し、それら
結果物全面に第２導電性膜を形成する工程と、メモリセ
ル形成部所定部分と周辺回路部所定部分の前記第２導電
性膜上に電極形成部とキャパシタ形成部を限定する感光
膜パターンを形成する工程と、前記感光膜パターンをマ
スクとして前記第２導電性膜を食刻してコントロールゲ
ートと第２電極端子を同時に形成し、前記感光膜パター
ンを除去する工程とからなることを特徴とする。
【００１０】また、本発明の第２の非揮発性半導体素子
の製造方法は、メモリセル形成部と周辺回路部が定義さ
れた半導体基板上に第１導電性膜と酸化防止膜を順次形
成する工程と、前記メモリセル形成部の第１導電性膜表
面が所定部分だけ露出されるように酸化防止膜を食刻す
る工程と、前記酸化防止膜をマスクとして酸化工程によ
りメモリセル形成部にアイソレーション絶縁膜を形成
し、前記酸化防止膜を除去する工程と、周辺回路部の前
記第１導電性膜上に抵抗形成部とキャパシタ形成部を限
定する感光膜パターンを形成する工程と、前記感光膜パ
ターンと前記アイソレーション絶縁膜をマスクとして第
１導電性膜を食刻してフローティングゲートと抵抗ライ
ン及び第１電極端子を同時に形成し、前記感光膜パター
ンを除去する工程と、前記アイソレーション絶縁膜の両
エッジ部と前記フローティングゲートの側壁を含めた前
記基板上の所定部分と前記抵抗ラインの全表面及び前記
第１電極端子の全表面に絶縁膜を形成し、それら結果物
全面に第２導電性膜を形成する工程と、メモリセル形成
部所定部分と周辺回路部所定部分の前記第２導電性膜上
に電極形成部とキャパシタ形成部を限定する感光膜パタ
ーンを形成する工程と、前記感光膜パターンをマスクと
して前記第２導電性膜を食刻してコントロールゲートと
第２電極端子を同時に形成し、前記感光膜パターンを除
去する工程とからなることを特徴とする。
の製造方法は、メモリセル形成部と周辺回路部が定義さ
れた半導体基板上に第１導電性膜と酸化防止膜を順次形
成する工程と、前記メモリセル形成部の第１導電性膜表
面が所定部分だけ露出されるように酸化防止膜を食刻す
る工程と、前記酸化防止膜をマスクとして酸化工程によ
りメモリセル形成部にアイソレーション絶縁膜を形成
し、前記酸化防止膜を除去する工程と、周辺回路部の前
記第１導電性膜上に抵抗形成部とキャパシタ形成部を限
定する感光膜パターンを形成する工程と、前記感光膜パ
ターンと前記アイソレーション絶縁膜をマスクとして第
１導電性膜を食刻してフローティングゲートと抵抗ライ
ン及び第１電極端子を同時に形成し、前記感光膜パター
ンを除去する工程と、前記アイソレーション絶縁膜の両
エッジ部と前記フローティングゲートの側壁を含めた前
記基板上の所定部分と前記抵抗ラインの全表面及び前記
第１電極端子の全表面に絶縁膜を形成し、それら結果物
全面に第２導電性膜を形成する工程と、メモリセル形成
部所定部分と周辺回路部所定部分の前記第２導電性膜上
に電極形成部とキャパシタ形成部を限定する感光膜パタ
ーンを形成する工程と、前記感光膜パターンをマスクと
して前記第２導電性膜を食刻してコントロールゲートと
第２電極端子を同時に形成し、前記感光膜パターンを除
去する工程とからなることを特徴とする。
【００１１】上記のような本発明によれば、抵抗及びキ
ャパシタ形成時の工程による変動を減らすことができ、
外部温度及び入力電圧の変化に拘わらずに安定した抵抗
値と静電容量を有する抵抗とキャパシタを複合チップ内
の非揮発性メモリセルと同時に形成することができる。
ャパシタ形成時の工程による変動を減らすことができ、
外部温度及び入力電圧の変化に拘わらずに安定した抵抗
値と静電容量を有する抵抗とキャパシタを複合チップ内
の非揮発性メモリセルと同時に形成することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明は、外部温度及び入力電圧の変化に拘わら
ずに安定した抵抗値と静電容量を有する抵抗とキャパシ
タを複合チップ内の非揮発性メモリセルの製造時に同時
に形成可能とすることにより精密な製品の設計が可能と
なるようにした技術である。その場合、非揮発性メモリ
が内蔵されたチップを駆動するのに必要な抵抗は非揮発
性メモリセル（非揮発性メモリトランジスタ）のフロー
ティングゲートを形成するポリシリコンで実現し、キャ
パシタは前記メモリトランジスタのフローティングゲー
ト用ポリシリコンとコントロールゲート用ポリシリコン
を両電極端子とし、その間に別途に形成された誘電体膜
（例えばＯＮＯ構造の絶縁膜または酸化膜材質の絶縁
膜）が置かれる構造を有するように実現する。これを図
１乃至図１８に提示した図面を参照して具体的に説明す
る。ここで、図１乃至図１１は本発明による非揮発性半
導体素子の製造方法の第１実施形態を示す工程断面図、
図１２乃至図１８は本発明による非揮発性半導体素子の
製造方法の第２実施形態を示す工程断面図である。これ
らの図中、参照符号ａで表示された部分は前記素子の非
揮発性メモリセルの形成部を示し、参照符号ｂで表示さ
れた部分は前記素子の抵抗形成部を示し、参照符号ｃで
表示された部分は前記素子のキャパシタ形成部を示す。
する。本発明は、外部温度及び入力電圧の変化に拘わら
ずに安定した抵抗値と静電容量を有する抵抗とキャパシ
タを複合チップ内の非揮発性メモリセルの製造時に同時
に形成可能とすることにより精密な製品の設計が可能と
なるようにした技術である。その場合、非揮発性メモリ
が内蔵されたチップを駆動するのに必要な抵抗は非揮発
性メモリセル（非揮発性メモリトランジスタ）のフロー
ティングゲートを形成するポリシリコンで実現し、キャ
パシタは前記メモリトランジスタのフローティングゲー
ト用ポリシリコンとコントロールゲート用ポリシリコン
を両電極端子とし、その間に別途に形成された誘電体膜
（例えばＯＮＯ構造の絶縁膜または酸化膜材質の絶縁
膜）が置かれる構造を有するように実現する。これを図
１乃至図１８に提示した図面を参照して具体的に説明す
る。ここで、図１乃至図１１は本発明による非揮発性半
導体素子の製造方法の第１実施形態を示す工程断面図、
図１２乃至図１８は本発明による非揮発性半導体素子の
製造方法の第２実施形態を示す工程断面図である。これ
らの図中、参照符号ａで表示された部分は前記素子の非
揮発性メモリセルの形成部を示し、参照符号ｂで表示さ
れた部分は前記素子の抵抗形成部を示し、参照符号ｃで
表示された部分は前記素子のキャパシタ形成部を示す。
【００１３】まず、第１実施形態を説明する。ここで
は、便宜上、工程を大きく１１段階に区分して説明す
る。第１段階として、図１に示すように、半導体基板10
0 上の所定部分にフィールド酸化膜102 を形成して該半
導体基板100 上を周辺回路部（抵抗形成部ｂ及びキャパ
シタ形成部ｃ）とメモリセル形成部ａに定義した後、基
板100 上のメモリセル形成部ａのみに選択的にゲート絶
縁膜104 を形成する。第２段階として、図２に示すよう
に、前記ゲート絶縁膜104 とフィールド酸化膜102 上に
ポリシリコン材質の第１導電性膜106 と窒化膜材質の酸
化防止膜108を順次形成する。このとき、前記第１導電
性膜106 は1000〜2000Åの厚さに形成する。
は、便宜上、工程を大きく１１段階に区分して説明す
る。第１段階として、図１に示すように、半導体基板10
0 上の所定部分にフィールド酸化膜102 を形成して該半
導体基板100 上を周辺回路部（抵抗形成部ｂ及びキャパ
シタ形成部ｃ）とメモリセル形成部ａに定義した後、基
板100 上のメモリセル形成部ａのみに選択的にゲート絶
縁膜104 を形成する。第２段階として、図２に示すよう
に、前記ゲート絶縁膜104 とフィールド酸化膜102 上に
ポリシリコン材質の第１導電性膜106 と窒化膜材質の酸
化防止膜108を順次形成する。このとき、前記第１導電
性膜106 は1000〜2000Åの厚さに形成する。
【００１４】第３段階として、図３に示すように、酸化
防止膜108 上の全面に感光膜を形成し、メモリセル形成
部ａの酸化防止膜108 の表面が特定部分だけ露出される
ように感光膜を露光現像して感光膜パターン110aを形成
した後、これをマスクとして酸化防止膜108 を乾式食刻
する。このとき、抵抗形成部ｂ及びキャパシタ形成部ｃ
の酸化防止膜108 は感光膜パターン110aにより保護され
るため食刻されない。
防止膜108 上の全面に感光膜を形成し、メモリセル形成
部ａの酸化防止膜108 の表面が特定部分だけ露出される
ように感光膜を露光現像して感光膜パターン110aを形成
した後、これをマスクとして酸化防止膜108 を乾式食刻
する。このとき、抵抗形成部ｂ及びキャパシタ形成部ｃ
の酸化防止膜108 は感光膜パターン110aにより保護され
るため食刻されない。
【００１５】第４段階として、図４に示すように、感光
膜パターン110aを除去し、酸化防止膜108 をマスクとし
て酸化工程を施す。その結果、酸化防止膜108 により保
護されないメモリセル形成部ａの所定部分の第１導電膜
106 表面のみに選択的に熱酸化膜からなるアイソレーシ
ョン絶縁膜112 が形成される。
膜パターン110aを除去し、酸化防止膜108 をマスクとし
て酸化工程を施す。その結果、酸化防止膜108 により保
護されないメモリセル形成部ａの所定部分の第１導電膜
106 表面のみに選択的に熱酸化膜からなるアイソレーシ
ョン絶縁膜112 が形成される。
【００１６】第５段階として、図５に示すように、酸化
防止膜108 を除去する。第６段階として、図６に示すよ
うに、アイソレーション絶縁膜112 を含めた第１導電性
膜106 の全面にＯＮＯ構造の誘電体膜114 を形成し、抵
抗形成部ｂとキャパシタ形成部ｃのみの誘電体膜114 上
に選択的に感光膜パターン110bを形成する。
防止膜108 を除去する。第６段階として、図６に示すよ
うに、アイソレーション絶縁膜112 を含めた第１導電性
膜106 の全面にＯＮＯ構造の誘電体膜114 を形成し、抵
抗形成部ｂとキャパシタ形成部ｃのみの誘電体膜114 上
に選択的に感光膜パターン110bを形成する。
【００１７】第７段階として、図７に示すように、感光
膜パターン110bをマスクとして誘電体膜114 を食刻し、
さらに前記アイソレーション絶縁膜112 と感光膜パター
ン110bをマスクとしてメモリセル形成部ａとその周りの
回路部全領域に亙って第１導電性膜106 を食刻処理した
後、感光膜パターン110bを除去する。その結果、メモリ
セル形成部ａのみにポリシリコン材質のフローティング
ゲート106aとアイソレーション絶縁膜112 が形成され、
抵抗形成部ｂにはポリシリコン材質の抵抗ライン106bが
形成され、この抵抗ライン106bと所定間隔離隔されたキ
ャパシタ形成部ｃにはポリシリコン材質の第１電極端子
106cが形成される。第８段階として、図８に示すよう
に、フローティングゲート106aと後に形成されるコント
ロールゲート間の絶縁及びトランジスタのゲート絶縁膜
として使用される酸化膜材質の絶縁膜を形成するため酸
化工程を施す。その結果、メモリセル形成部ａにはアイ
ソレーション絶縁膜112 の両エッジ部とフローティング
ゲート106aの両側壁を含めたゲート絶縁膜104 上にトン
ネリング酸化膜の役割をする約50〜200 Åの厚さの絶縁
膜116 が形成され、抵抗形成部ｂとキャパシタ形成部ｃ
には抵抗ライン106bの両側壁と第１電極端子106cの両側
壁に約50〜200 Åの厚さの絶縁膜116 がそれぞれ形成さ
れる。
膜パターン110bをマスクとして誘電体膜114 を食刻し、
さらに前記アイソレーション絶縁膜112 と感光膜パター
ン110bをマスクとしてメモリセル形成部ａとその周りの
回路部全領域に亙って第１導電性膜106 を食刻処理した
後、感光膜パターン110bを除去する。その結果、メモリ
セル形成部ａのみにポリシリコン材質のフローティング
ゲート106aとアイソレーション絶縁膜112 が形成され、
抵抗形成部ｂにはポリシリコン材質の抵抗ライン106bが
形成され、この抵抗ライン106bと所定間隔離隔されたキ
ャパシタ形成部ｃにはポリシリコン材質の第１電極端子
106cが形成される。第８段階として、図８に示すよう
に、フローティングゲート106aと後に形成されるコント
ロールゲート間の絶縁及びトランジスタのゲート絶縁膜
として使用される酸化膜材質の絶縁膜を形成するため酸
化工程を施す。その結果、メモリセル形成部ａにはアイ
ソレーション絶縁膜112 の両エッジ部とフローティング
ゲート106aの両側壁を含めたゲート絶縁膜104 上にトン
ネリング酸化膜の役割をする約50〜200 Åの厚さの絶縁
膜116 が形成され、抵抗形成部ｂとキャパシタ形成部ｃ
には抵抗ライン106bの両側壁と第１電極端子106cの両側
壁に約50〜200 Åの厚さの絶縁膜116 がそれぞれ形成さ
れる。
【００１８】第９段階として、図９に示すように、基板
100 上の全面、すなわち、トンネリング絶縁膜116 とア
イソレーション絶縁膜112 が形成されたフローティング
ゲート106a、および上部に誘電体膜114 が形成された抵
抗ライン106bと第１電極端子106cを含む基板100 の全面
にポリシリコン材質の第２導電性膜を1000〜2000Åの厚
さに形成する。このような第２導電性膜の形成は、メモ
リセル（メモリトランジスタ）のコントロールゲート及
びキャパシタの第２電極端子を形成するためである。次
いで、第２導電性膜上にコントロールゲートが形成され
る部分と第２電極端子が形成される部分だけを限定する
感光膜パターン110cを形成し、これをマスクとして第２
導電性膜を乾式食刻する。この工程で周辺回路部の抵抗
形成部ｂは感光膜パターン110cにより保護されないので
第２導電性膜の全てが除去されて、抵抗ライン106b上の
誘電体膜114 の表面の全てが露出される。一方、キャパ
シタ形成部ｃでは感光膜パターン110cにより保護されな
い部分の誘電体膜114 表面だけが露出される。また、メ
モリセル形成部ａでは、感光膜パターン110cにより保護
されない部分のトンネリング絶縁膜116 とアイソレーシ
ョン絶縁膜112 表面だけが露出される。その結果、メモ
リセル形成部ａにはポリシリコン材質のコントロールゲ
ート118aが形成され、周辺回路部のキャパシタ形成部ｃ
にはポリシリコン材質の第２電極端子118cが形成され
る。即ち、前記図面を参照すると、抵抗ライン106bとキ
ャパシタの第１電極端子106cはフローティングゲート10
6aと同じ材質で形成され、キャパシタの第２電極端子11
8cはコントロールゲート118aと同じ材質で形成されるこ
とが分かる。
100 上の全面、すなわち、トンネリング絶縁膜116 とア
イソレーション絶縁膜112 が形成されたフローティング
ゲート106a、および上部に誘電体膜114 が形成された抵
抗ライン106bと第１電極端子106cを含む基板100 の全面
にポリシリコン材質の第２導電性膜を1000〜2000Åの厚
さに形成する。このような第２導電性膜の形成は、メモ
リセル（メモリトランジスタ）のコントロールゲート及
びキャパシタの第２電極端子を形成するためである。次
いで、第２導電性膜上にコントロールゲートが形成され
る部分と第２電極端子が形成される部分だけを限定する
感光膜パターン110cを形成し、これをマスクとして第２
導電性膜を乾式食刻する。この工程で周辺回路部の抵抗
形成部ｂは感光膜パターン110cにより保護されないので
第２導電性膜の全てが除去されて、抵抗ライン106b上の
誘電体膜114 の表面の全てが露出される。一方、キャパ
シタ形成部ｃでは感光膜パターン110cにより保護されな
い部分の誘電体膜114 表面だけが露出される。また、メ
モリセル形成部ａでは、感光膜パターン110cにより保護
されない部分のトンネリング絶縁膜116 とアイソレーシ
ョン絶縁膜112 表面だけが露出される。その結果、メモ
リセル形成部ａにはポリシリコン材質のコントロールゲ
ート118aが形成され、周辺回路部のキャパシタ形成部ｃ
にはポリシリコン材質の第２電極端子118cが形成され
る。即ち、前記図面を参照すると、抵抗ライン106bとキ
ャパシタの第１電極端子106cはフローティングゲート10
6aと同じ材質で形成され、キャパシタの第２電極端子11
8cはコントロールゲート118aと同じ材質で形成されるこ
とが分かる。
【００１９】第１０段階として、図１０に示すように、
感光膜パターン110cを除去し、メモリトランジスタのソ
ースとドレイン形成部のみに選択的に高濃度の不純物を
イオン注入してメモリセル形成部ａの基板100 内にソー
スとドレイン領域120 、122を形成する。
感光膜パターン110cを除去し、メモリトランジスタのソ
ースとドレイン形成部のみに選択的に高濃度の不純物を
イオン注入してメモリセル形成部ａの基板100 内にソー
スとドレイン領域120 、122を形成する。
【００２０】第１１段階として、図１１に示すように、
それら結果物が形成された基板100上の全面に層間絶縁
膜124 を形成し、ドレイン領域122 の基板100 表面所定
部分と抵抗ライン106b及び第１、第２電極端子106c、11
8cの表面所定部分が露出されるように層間絶縁膜124 と
誘電体膜114 とゲート絶縁膜104 を食刻してコンタクト
ホールを形成する。次いで、コンタクトホールを含めた
層間絶縁膜124 上の所定部分にAl或いはCu合金材質のビ
ットライン126 を形成して、全工程を終了する。
それら結果物が形成された基板100上の全面に層間絶縁
膜124 を形成し、ドレイン領域122 の基板100 表面所定
部分と抵抗ライン106b及び第１、第２電極端子106c、11
8cの表面所定部分が露出されるように層間絶縁膜124 と
誘電体膜114 とゲート絶縁膜104 を食刻してコンタクト
ホールを形成する。次いで、コンタクトホールを含めた
層間絶縁膜124 上の所定部分にAl或いはCu合金材質のビ
ットライン126 を形成して、全工程を終了する。
【００２１】その結果、図１１から分かるように、半導
体基板100 上のメモリセル形成部ａには電子を貯蔵する
フローティングゲート106aとこれを制御するコントロー
ルゲート118aがトンネリング酸化膜（符号116 で表示さ
れた部分）とアイソレーション絶縁膜112 を介して積層
される構造の非揮発性メモリトランジスタが形成され、
基板100 上の抵抗形成部ｂにはフローティングゲート10
6aと同じ材質の抵抗ライン106bが形成され、基板100 上
のキャパシタ形成部ｃには誘電体膜114 の表面が所定部
分だけ露出されるようにして、フローティングゲート10
6aと同じ材質の第１電極端子106cとコントロールゲート
118aと同じ材質の第２電極端子118cが誘電体膜114 を介
して積層される構造のキャパシタが形成され、このキャ
パシタと抵抗ライン106bと非揮発性メモリトランジスタ
が形成された基板100 上の全面には前記メモリトランジ
スタの特定部分、前記抵抗ライン106bの表面所定部分、
及び前記第１、第２電極端子106c、118cの表面所定部分
が露出されるようにコンタクトホールが開けられた層間
絶縁膜124 が形成され、コンタクトホールを含めた層間
絶縁膜124 上の所定部分には前記コントロールゲート11
8aと垂直交差するようにビットライン126 が形成された
構造の非揮発性半導体素子が完成する。
体基板100 上のメモリセル形成部ａには電子を貯蔵する
フローティングゲート106aとこれを制御するコントロー
ルゲート118aがトンネリング酸化膜（符号116 で表示さ
れた部分）とアイソレーション絶縁膜112 を介して積層
される構造の非揮発性メモリトランジスタが形成され、
基板100 上の抵抗形成部ｂにはフローティングゲート10
6aと同じ材質の抵抗ライン106bが形成され、基板100 上
のキャパシタ形成部ｃには誘電体膜114 の表面が所定部
分だけ露出されるようにして、フローティングゲート10
6aと同じ材質の第１電極端子106cとコントロールゲート
118aと同じ材質の第２電極端子118cが誘電体膜114 を介
して積層される構造のキャパシタが形成され、このキャ
パシタと抵抗ライン106bと非揮発性メモリトランジスタ
が形成された基板100 上の全面には前記メモリトランジ
スタの特定部分、前記抵抗ライン106bの表面所定部分、
及び前記第１、第２電極端子106c、118cの表面所定部分
が露出されるようにコンタクトホールが開けられた層間
絶縁膜124 が形成され、コンタクトホールを含めた層間
絶縁膜124 上の所定部分には前記コントロールゲート11
8aと垂直交差するようにビットライン126 が形成された
構造の非揮発性半導体素子が完成する。
【００２２】次いで、第２実施形態を説明する。この第
２実施形態はキャパシタの第１電極端子と第２電極端子
間に形成される誘電体膜を別の膜（例えばＯＮＯ構造の
絶縁膜）蒸着工程で形成せず、トンネリング絶縁膜を形
成するため実施する酸化工程で作られる酸化膜材質の絶
縁膜をそのまま誘電体膜に使用する点を除いては基本的
な工程が第１実施形態と同一である。よって、この第２
実施形態は第１実施例と異なる部分を中心にその製造方
法を説明する。ここでは、便宜上、工程を大きく７段階
に区分して説明する。
２実施形態はキャパシタの第１電極端子と第２電極端子
間に形成される誘電体膜を別の膜（例えばＯＮＯ構造の
絶縁膜）蒸着工程で形成せず、トンネリング絶縁膜を形
成するため実施する酸化工程で作られる酸化膜材質の絶
縁膜をそのまま誘電体膜に使用する点を除いては基本的
な工程が第１実施形態と同一である。よって、この第２
実施形態は第１実施例と異なる部分を中心にその製造方
法を説明する。ここでは、便宜上、工程を大きく７段階
に区分して説明する。
【００２３】第１段階として、図１２に示すように、メ
モリセル形成部ａにはゲート絶縁膜204 が形成され、周
辺回路部（抵抗形成部ｂ及びキャパシタ形成部ｃ）には
フィールド酸化膜202 が形成された半導体基板200 上の
全面にポリシリコン材質の第１導電性膜206 と窒化膜材
質の酸化防止膜（図示せず）を順次形成した後、その上
にメモリセル形成部ａの酸化防止膜表面が特定部分だけ
露出されるように感光膜パターン（図示せず）を形成す
る。このとき、第１導電性膜206 は1000〜2000Åの厚さ
に形成する。次に、感光膜パターンをマスクとして酸化
防止膜を乾式食刻し、感光膜パターンを除去した後、酸
化工程を施して酸化防止膜により保護されないメモリセ
ル形成部ａの所定部分の第１導電性膜206 表面のみに選
択的に熱酸化膜材質のアイソレーション絶縁膜212 を形
成し、酸化防止膜を除去する。
モリセル形成部ａにはゲート絶縁膜204 が形成され、周
辺回路部（抵抗形成部ｂ及びキャパシタ形成部ｃ）には
フィールド酸化膜202 が形成された半導体基板200 上の
全面にポリシリコン材質の第１導電性膜206 と窒化膜材
質の酸化防止膜（図示せず）を順次形成した後、その上
にメモリセル形成部ａの酸化防止膜表面が特定部分だけ
露出されるように感光膜パターン（図示せず）を形成す
る。このとき、第１導電性膜206 は1000〜2000Åの厚さ
に形成する。次に、感光膜パターンをマスクとして酸化
防止膜を乾式食刻し、感光膜パターンを除去した後、酸
化工程を施して酸化防止膜により保護されないメモリセ
ル形成部ａの所定部分の第１導電性膜206 表面のみに選
択的に熱酸化膜材質のアイソレーション絶縁膜212 を形
成し、酸化防止膜を除去する。
【００２４】第２段階として、図１３に示すように、抵
抗形成部ｂとキャパシタ形成部ｃのみの第１導電性膜20
6 上に選択的に感光膜パターン210aを形成する。第３段
階として、図１４に示すように、アイソレーション絶縁
膜212 と感光膜パターン210aをマスクとしてメモリセル
形成部ａと周辺回路部の全領域に亙って第１導電性膜20
6 を食刻し、感光膜パターン210aを除去する。その結
果、メモリセル形成部ａにはポリシリコン材質のフロー
ティングゲート206aとアイソレーション絶縁膜212 が形
成され、抵抗形成部ｂにはポリシリコン材質の抵抗ライ
ン206bが形成され、キャパシタ形成部ｃにはポリシリコ
ン材質の第１電極端子206cが形成される。
抗形成部ｂとキャパシタ形成部ｃのみの第１導電性膜20
6 上に選択的に感光膜パターン210aを形成する。第３段
階として、図１４に示すように、アイソレーション絶縁
膜212 と感光膜パターン210aをマスクとしてメモリセル
形成部ａと周辺回路部の全領域に亙って第１導電性膜20
6 を食刻し、感光膜パターン210aを除去する。その結
果、メモリセル形成部ａにはポリシリコン材質のフロー
ティングゲート206aとアイソレーション絶縁膜212 が形
成され、抵抗形成部ｂにはポリシリコン材質の抵抗ライ
ン206bが形成され、キャパシタ形成部ｃにはポリシリコ
ン材質の第１電極端子206cが形成される。
【００２５】第４段階として、図１５に示すように、フ
ローティングゲート206aと後に形成されるコントロール
ゲート間の絶縁及びトランジスタのゲート絶縁膜として
使用される絶縁膜216 を形成するため酸化工程を施す。
その結果、メモリセル形成部ａにはアイソレーション絶
縁膜212 の両エッジ部とフローティングゲート206aの両
側壁を含めたゲート絶縁膜204 上にトンネリング絶縁膜
として用いられる酸化膜材質の絶縁膜216 が約50〜200
Åの厚さに形成され、抵抗形成部ｂとキャパシタ形成部
ｃには抵抗ライン206bと第１電極端子206cの全表面に酸
化膜材質の絶縁膜216 が約50〜200 Åの厚さに形成され
る。
ローティングゲート206aと後に形成されるコントロール
ゲート間の絶縁及びトランジスタのゲート絶縁膜として
使用される絶縁膜216 を形成するため酸化工程を施す。
その結果、メモリセル形成部ａにはアイソレーション絶
縁膜212 の両エッジ部とフローティングゲート206aの両
側壁を含めたゲート絶縁膜204 上にトンネリング絶縁膜
として用いられる酸化膜材質の絶縁膜216 が約50〜200
Åの厚さに形成され、抵抗形成部ｂとキャパシタ形成部
ｃには抵抗ライン206bと第１電極端子206cの全表面に酸
化膜材質の絶縁膜216 が約50〜200 Åの厚さに形成され
る。
【００２６】第５段階として、図１６に示すように、基
板200 上の全面、すなわち、上面と側面に絶縁膜216 と
アイソレーション絶縁膜212 が形成されたフローティン
グゲート206a及び全表面に絶縁膜216 が形成された抵抗
ライン206bと第１電極端子206cを含む基板200 上の全面
にポリシリコン材質の第２導電性膜を1000〜2000Åの厚
さに形成する。このような第２導電性膜の形成は、メモ
リトランジスタのコントロールゲートとキャパシタの第
２電極端子を形成するためである。次いで、第２導電性
膜上にコントロールゲートが形成される部分と第２電極
端子が形成される部分だけを限定する感光膜パターン21
0bを形成し、これをマスクとして第２導電性膜を乾式食
刻する。この工程で周辺回路部の抵抗形成部ｂは感光膜
パターン210bにより保護されないので抵抗ライン206b上
の絶縁膜216 表面の全てが露出される。一方、キャパシ
タ形成部ｃは感光膜パターン210bにより保護されない部
分の絶縁膜216 表面だけが露出される。また、メモリセ
ル形成部ａでは、感光膜パターン210bにより保護されな
い部分のトンネリング絶縁膜216 とアイソレーション絶
縁膜212 表面だけが露出される。その結果、メモリセル
形成部ａにはポリシリコン材質のコントロールゲート20
8aが形成され、周辺回路部のキャパシタ形成部ｃにはポ
リシリコン材質の第２電極端子208cが形成される。即
ち、前記図面を参照すると、抵抗ライン206bとキャパシ
タの第１電極端子206cはフローティングゲート206aと同
じ材質で形成され、キャパシタの第２電極端子208cはコ
ントロールゲート208aと同じ材質で形成され、キャパシ
タの誘電体膜は酸化膜材質の絶縁膜216 で形成されるこ
とが分かる。
板200 上の全面、すなわち、上面と側面に絶縁膜216 と
アイソレーション絶縁膜212 が形成されたフローティン
グゲート206a及び全表面に絶縁膜216 が形成された抵抗
ライン206bと第１電極端子206cを含む基板200 上の全面
にポリシリコン材質の第２導電性膜を1000〜2000Åの厚
さに形成する。このような第２導電性膜の形成は、メモ
リトランジスタのコントロールゲートとキャパシタの第
２電極端子を形成するためである。次いで、第２導電性
膜上にコントロールゲートが形成される部分と第２電極
端子が形成される部分だけを限定する感光膜パターン21
0bを形成し、これをマスクとして第２導電性膜を乾式食
刻する。この工程で周辺回路部の抵抗形成部ｂは感光膜
パターン210bにより保護されないので抵抗ライン206b上
の絶縁膜216 表面の全てが露出される。一方、キャパシ
タ形成部ｃは感光膜パターン210bにより保護されない部
分の絶縁膜216 表面だけが露出される。また、メモリセ
ル形成部ａでは、感光膜パターン210bにより保護されな
い部分のトンネリング絶縁膜216 とアイソレーション絶
縁膜212 表面だけが露出される。その結果、メモリセル
形成部ａにはポリシリコン材質のコントロールゲート20
8aが形成され、周辺回路部のキャパシタ形成部ｃにはポ
リシリコン材質の第２電極端子208cが形成される。即
ち、前記図面を参照すると、抵抗ライン206bとキャパシ
タの第１電極端子206cはフローティングゲート206aと同
じ材質で形成され、キャパシタの第２電極端子208cはコ
ントロールゲート208aと同じ材質で形成され、キャパシ
タの誘電体膜は酸化膜材質の絶縁膜216 で形成されるこ
とが分かる。
【００２７】第６段階として、図１７に示すように、感
光膜パターン210bを除去し、メモリトランジスタのソー
スとドレイン形成部のみに選択的に高濃度の不純物をイ
オン注入して、メモリセル形成部ａの基板200 内にソー
スとドレイン領域220 、222を形成する。
光膜パターン210bを除去し、メモリトランジスタのソー
スとドレイン形成部のみに選択的に高濃度の不純物をイ
オン注入して、メモリセル形成部ａの基板200 内にソー
スとドレイン領域220 、222を形成する。
【００２８】第７段階として、図１８に示すように、そ
れら結果物が形成された基板200 上の全面に層間絶縁膜
224 を形成し、ドレイン領域222 の基板200 表面所定部
分と抵抗ライン206b及び第１、第２電極端子206c、208c
の表面所定部分が露出されるように層間絶縁膜224 、絶
縁膜216 およびゲート絶縁膜204 を乾式食刻してコンタ
クトホールを形成する。次いで、コンタクトホールを含
めた層間絶縁膜224 の所定部分上にAl或いはCu合金材質
のビットライン226 を形成して、全工程を終了する。
れら結果物が形成された基板200 上の全面に層間絶縁膜
224 を形成し、ドレイン領域222 の基板200 表面所定部
分と抵抗ライン206b及び第１、第２電極端子206c、208c
の表面所定部分が露出されるように層間絶縁膜224 、絶
縁膜216 およびゲート絶縁膜204 を乾式食刻してコンタ
クトホールを形成する。次いで、コンタクトホールを含
めた層間絶縁膜224 の所定部分上にAl或いはCu合金材質
のビットライン226 を形成して、全工程を終了する。
【００２９】このような工程により非揮発性半導体素子
を製造すると、キャパシタ製造時に別の誘電体膜を形成
する必要がないので、第１実施形態の場合よりも工程単
純化と費用節減の効果が得られる。なお、この第２実施
形態で得られた素子は、キャパシタの誘電体膜が絶縁膜
216 の酸化膜からなることを除いては第１実施形態で得
られた素子と基本構造が同一であるためここでは構造説
明は省略する。
を製造すると、キャパシタ製造時に別の誘電体膜を形成
する必要がないので、第１実施形態の場合よりも工程単
純化と費用節減の効果が得られる。なお、この第２実施
形態で得られた素子は、キャパシタの誘電体膜が絶縁膜
216 の酸化膜からなることを除いては第１実施形態で得
られた素子と基本構造が同一であるためここでは構造説
明は省略する。
【００３０】そして、上記第１、第２実施形態のように
して、非揮発性メモリセルを動作させるための周辺回路
用抵抗とキャパシタを製造した場合は、フラッシュメモ
リが内蔵された複合チップの実現に際して抵抗体を高濃
度の不純物領域（例えばｎ+又はｐ+ 活性領域）により
形成し、キャパシタをＭＯＳで一般に使用されてきたＭ
ＩＭ(metal/interlay-er/metal) 構造（例えばスタック
型、トレンチ型、ピン型、又は円筒型）により形成する
従来と比べて、これら製造時の工程による変動を減らす
ことができるので、外部温度及び入力電圧の変化に拘わ
らずに安定した抵抗値と静電容量を有する抵抗及びキャ
パシタを得ることができる。その結果、抵抗とキャパシ
タの精密な電圧値と電流値の制御が可能になって精密な
製品の設計が可能で、素子の動作特性も向上するという
効果がある。
して、非揮発性メモリセルを動作させるための周辺回路
用抵抗とキャパシタを製造した場合は、フラッシュメモ
リが内蔵された複合チップの実現に際して抵抗体を高濃
度の不純物領域（例えばｎ+又はｐ+ 活性領域）により
形成し、キャパシタをＭＯＳで一般に使用されてきたＭ
ＩＭ(metal/interlay-er/metal) 構造（例えばスタック
型、トレンチ型、ピン型、又は円筒型）により形成する
従来と比べて、これら製造時の工程による変動を減らす
ことができるので、外部温度及び入力電圧の変化に拘わ
らずに安定した抵抗値と静電容量を有する抵抗及びキャ
パシタを得ることができる。その結果、抵抗とキャパシ
タの精密な電圧値と電流値の制御が可能になって精密な
製品の設計が可能で、素子の動作特性も向上するという
効果がある。
【００３１】
【発明の効果】以上詳細に説明したように本発明によれ
ば、非揮発性メモリセルの製造時同時に、該非揮発性メ
モリセルを駆動するために必要される抵抗とキャパシタ
とを前記セルのゲートと同一材質で形成するようにした
ので、これら抵抗とキャパシタ製造時の工程による変動
を減らすことができ、外部温度及び入力電圧の変化に拘
わらずに安定した抵抗値と静電容量を有する抵抗及びキ
ャパシタを得ることができ、その結果として、抵抗とキ
ャパシタの精密な電圧値と電流値の制御が可能になって
精密な製品の設計が可能となるとともに、高速動作がで
きる高信頼性の半導体素子を実現できる。
ば、非揮発性メモリセルの製造時同時に、該非揮発性メ
モリセルを駆動するために必要される抵抗とキャパシタ
とを前記セルのゲートと同一材質で形成するようにした
ので、これら抵抗とキャパシタ製造時の工程による変動
を減らすことができ、外部温度及び入力電圧の変化に拘
わらずに安定した抵抗値と静電容量を有する抵抗及びキ
ャパシタを得ることができ、その結果として、抵抗とキ
ャパシタの精密な電圧値と電流値の制御が可能になって
精密な製品の設計が可能となるとともに、高速動作がで
きる高信頼性の半導体素子を実現できる。
【図１】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図２】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図３】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図４】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図５】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図６】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図７】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図８】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図９】本発明による非揮発性半導体素子の製造方法の
第１実施形態を示す工程断面図。
第１実施形態を示す工程断面図。
【図１０】本発明による非揮発性半導体素子の製造方法
の第１実施形態を示す工程断面図。
の第１実施形態を示す工程断面図。
【図１１】本発明による非揮発性半導体素子の製造方法
の第１実施形態を示す工程断面図。
の第１実施形態を示す工程断面図。
【図１２】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
【図１３】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
【図１４】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
【図１５】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
【図１６】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
【図１７】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
【図１８】本発明による非揮発性半導体素子の製造方法
の第２実施形態を示す工程断面図。
の第２実施形態を示す工程断面図。
１００ 半導体基板 １０６ａ フローティングゲート １０６ｂ 抵抗ライン １０６ｃ 第１電極端子 １１８ａ コントロールゲート １１８ｃ 第２電極端子 １１４ 誘電体膜 １２４ 層間絶縁膜 １２６ ビットライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鄭 七 熈 大韓民国ソウル市江南区開浦洞649番地
Claims (16)
- 【請求項１】 メモリセル形成部と周辺回路部が定義さ
れた半導体基板と、 この基板上のメモリセル形成部に形成され、電子を貯蔵
するフローティングゲートとこれを制御するコントロー
ルゲートがアイソレーション絶縁膜とトンネリング絶縁
膜を介して積層される構造を有する非揮発性メモリトラ
ンジスタと、 前記基板上の周辺回路部所定部分に形成され、前記フロ
ーティングゲートと同じ材質の抵抗ラインと、 この抵抗ラインと所定間隔離隔されて前記基板上の周辺
回路部所定部分に形成され、前記フローティングゲート
と同じ材質の第１電極端子と前記コントロールゲートと
同じ材質の第２電極端子が誘電体膜を介して積層される
構造を有するキャパシタとからなることを特徴とする非
揮発性半導体素子。 - 【請求項２】 前記誘電体膜は酸化膜からなることを特
徴とする請求項１に記載の非揮発性半導体素子。 - 【請求項３】 前記誘電体膜はＯＮＯ構造からなること
を特徴とする請求項１に記載の非揮発性半導体素子。 - 【請求項４】 前記アイソレーション絶縁膜は熱酸化膜
であることを特徴とする請求項１に記載の非揮発性半導
体素子。 - 【請求項５】 前記非揮発性メモリトランジスタ、前記
抵抗ライン及び前記キャパシタが形成された基板全面に
形成され、前記メモリトランジスタの特定部分と前記抵
抗ラインの表面所定部分及び前記第１、第２電極端子の
表面所定部分が露出されるようにコンタクトホールが開
けられた層間絶縁膜と、 前記コンタクトホールを含めた前記層間絶縁膜上の所定
部分に形成され、前記コントロールゲートと垂直交差す
るように配置されたビットラインとを更に備えることを
特徴とする請求項１に記載の非揮発性半導体素子。 - 【請求項６】 メモリセル形成部と周辺回路部が定義さ
れた半導体基板上に第１導電性膜と酸化防止膜を順次形
成する工程と、 前記メモリセル形成部の第１導電性膜表面が所定部分だ
け露出されるように酸化防止膜を食刻する工程と、 前記酸化防止膜をマスクとして酸化工程によりメモリセ
ル形成部にアイソレーション絶縁膜を形成し、前記酸化
防止膜を除去する工程と、 前記アイソレーション絶縁膜を含めた前記第１導電性膜
上に誘電体膜を形成する工程と、 周辺回路部の前記誘電体膜上に抵抗形成部とキャパシタ
形成部を限定する感光膜パターンを形成する工程と、 前記感光膜パターンをマスクとして誘電体膜を食刻する
工程と、 前記感光膜パターンと前記アイソレーション絶縁膜をマ
スクとして前記第１導電性膜を食刻してフローティング
ゲートと上面に前記誘電体膜が形成された抵抗ライン及
び第１電極端子を同時に形成し、前記感光膜パターンを
除去する工程と、 前記アイソレーション絶縁膜の両エッジ部と前記フロー
ティングゲートの側壁を含めた前記基板上の所定部分と
前記抵抗ラインの側壁及び前記第１電極端子の側壁に絶
縁膜を形成し、それら結果物全面に第２導電性膜を形成
する工程と、 メモリセル形成部所定部分と周辺回路部所定部分の前記
第２導電性膜上に電極形成部とキャパシタ形成部を限定
する感光膜パターンを形成する工程と、 前記感光膜パターンをマスクとして前記第２導電性膜を
食刻してコントロールゲートと第２電極端子を同時に形
成し、前記感光膜パターンを除去する工程とからなるこ
とを特徴とする非揮発性半導体素子の製造方法。 - 【請求項７】 前記酸化防止膜は窒化膜で形成すること
を特徴とする請求項６に記載の非揮発性半導体素子の製
造方法。 - 【請求項８】 前記誘電体膜はＯＮＯ構造に形成するこ
とを特徴とする請求項６に記載の非揮発性半導体素子の
製造方法。 - 【請求項９】 前記フローティングゲートの側壁を含む
前記所定部分に形成される前記絶縁膜は酸化工程により
50〜200 Åの厚さに形成することを特徴とする請求項６
に記載の非揮発性半導体素子の製造方法。 - 【請求項１０】 前記第１、第２導電性膜は1000〜2000
Åの厚さのポリシリコンで形成することを特徴とする請
求項６に記載の非揮発性半導体素子の製造方法。 - 【請求項１１】 前記コントロールゲートと前記第２電
極端子を同時に形成し、前記感光膜パターンを除去する
工程の以後に、 それら結果物が形成された前記基板全面に層間絶縁膜を
形成する工程と、 前記メモリセル形成部の基板表面所定部分と前記抵抗ラ
インの表面所定部分及び第１、第２電極端子の表面所定
部分が露出されるように前記層間絶縁膜と前記誘電体膜
を選択食刻してコンタクトホールを形成する工程と、 前記コンタクトホールを含めた前記層間絶縁膜上の所定
部分にビットラインを形成する工程とを更に具備するこ
とを特徴とする請求項６に記載の非揮発性半導体素子の
製造方法。 - 【請求項１２】 メモリセル形成部と周辺回路部が定義
された半導体基板上に第１導電性膜と酸化防止膜を順次
形成する工程と、 前記メモリセル形成部の第１導電性膜表面が所定部分だ
け露出されるように酸化防止膜を食刻する工程と、 前記酸化防止膜をマスクとして酸化工程によりメモリセ
ル形成部にアイソレーション絶縁膜を形成し、前記酸化
防止膜を除去する工程と、 周辺回路部の前記第１導電性膜上に抵抗形成部とキャパ
シタ形成部を限定する感光膜パターンを形成する工程
と、 前記感光膜パターンと前記アイソレーション絶縁膜をマ
スクとして第１導電性膜を食刻してフローティングゲー
トと抵抗ライン及び第１電極端子を同時に形成し、前記
感光膜パターンを除去する工程と、 前記アイソレーション絶縁膜の両エッジ部と前記フロー
ティングゲートの側壁を含めた前記基板上の所定部分と
前記抵抗ラインの全表面及び前記第１電極端子の全表面
に絶縁膜を形成し、それら結果物全面に第２導電性膜を
形成する工程と、 メモリセル形成部所定部分と周辺回路部所定部分の前記
第２導電性膜上に電極形成部とキャパシタ形成部を限定
する感光膜パターンを形成する工程と、 前記感光膜パターンをマスクとして前記第２導電性膜を
食刻してコントロールゲートと第２電極端子を同時に形
成し、前記感光膜パターンを除去する工程とからなるこ
とを特徴とする非揮発性半導体素子の製造方法。 - 【請求項１３】 前記酸化防止膜は窒化膜で形成するこ
とを特徴とする請求項１２に記載の非揮発性半導体素子
の製造方法。 - 【請求項１４】 前記フローティングゲートの側壁を含
む前記所定部分に形成される前記絶縁膜は酸化工程によ
り50〜200 Åの厚さに形成することを特徴とする請求項
１２に記載の非揮発性半導体素子の製造方法。 - 【請求項１５】 前記第１、第２導電性膜は1000〜2000
Åの厚さのポリシリコンで形成することを特徴とする請
求項１２に記載の非揮発性半導体素子の製造方法。 - 【請求項１６】 前記コントロールゲートと前記第２電
極端子を同時に形成し、前記感光膜パターンを除去する
工程以後に、 それら結果物が形成された前記基板全面に層間絶縁膜を
形成する工程と、 前記メモリセル形成部の基板表面所定部分と前記抵抗ラ
インの表面所定部分及び前記第１、第２電極端子の表面
所定部分が露出されるように前記層間絶縁膜と前記絶縁
膜を選択食刻してコンタクトホールを形成する工程と、 前記コンタクトホールを含めた前記層間絶縁膜上の所定
部分にビットラインを形成する工程とを更に具備するこ
とを特徴とする請求項１２に記載の非揮発性半導体素子
の製造方法。
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|---|---|---|---|
| KR1998P-14221 | 1998-04-21 | ||
| KR1019980014221A KR100302188B1 (ko) | 1998-04-21 | 1998-04-21 | 비휘발성 반도체 소자 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH11307745A true JPH11307745A (ja) | 1999-11-05 |
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ID=19536532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18289798A Expired - Fee Related JP4224149B2 (ja) | 1998-04-21 | 1998-06-29 | 非揮発性半導体素子の製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100302188B1 (ja) |
| TW (1) | TW416135B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583492B2 (en) | 2001-09-26 | 2003-06-24 | Nec Electronics Corporation | Capacitor element having a contact hole structure in an electrode structure |
| KR20040050514A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 아날로그 소자의 제조방법 |
| CN100438046C (zh) * | 2005-10-12 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 非易失性存储单元与集成电路 |
| CN103050380A (zh) * | 2012-12-20 | 2013-04-17 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
| CN103077926A (zh) * | 2012-12-20 | 2013-05-01 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
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|---|---|---|---|---|
| US4367580A (en) * | 1980-03-21 | 1983-01-11 | Texas Instruments Incorporated | Process for making polysilicon resistors |
| JPH0521808A (ja) * | 1991-07-09 | 1993-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1998
- 1998-04-21 KR KR1019980014221A patent/KR100302188B1/ko not_active IP Right Cessation
- 1998-06-29 JP JP18289798A patent/JP4224149B2/ja not_active Expired - Fee Related
- 1998-07-09 TW TW087111133A patent/TW416135B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583492B2 (en) | 2001-09-26 | 2003-06-24 | Nec Electronics Corporation | Capacitor element having a contact hole structure in an electrode structure |
| KR20040050514A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 아날로그 소자의 제조방법 |
| CN100438046C (zh) * | 2005-10-12 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 非易失性存储单元与集成电路 |
| CN103050380A (zh) * | 2012-12-20 | 2013-04-17 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
| CN103077926A (zh) * | 2012-12-20 | 2013-05-01 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990080754A (ko) | 1999-11-15 |
| JP4224149B2 (ja) | 2009-02-12 |
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| KR100302188B1 (ko) | 2001-11-22 |
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