JPH1050950A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1050950A JPH1050950A JP8199875A JP19987596A JPH1050950A JP H1050950 A JPH1050950 A JP H1050950A JP 8199875 A JP8199875 A JP 8199875A JP 19987596 A JP19987596 A JP 19987596A JP H1050950 A JPH1050950 A JP H1050950A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 微細化されたＭＩＳＦＥＴのソース領域、ド
レイン領域と配線とを確実に導通させる。また、ソース
領域、ドレイン領域と配線とのコンタクト抵抗を低減す
る。 【解決手段】 ゲート電極６の上部に堆積した多結晶シ
リコン膜をｎ型半導体領域８、８（ソース領域、ドレイ
ン領域）の上部を覆う島状のパターンのフォトレジスト
１１をマスクに用いてエッチングすることにより、ｎ型
半導体領域８、８（ソース領域、ドレイン領域）のそれ
ぞれの上部に自己整合（セルフアライン）でプラグ１０
Ａを形成する。
レイン領域と配線とを確実に導通させる。また、ソース
領域、ドレイン領域と配線とのコンタクト抵抗を低減す
る。 【解決手段】 ゲート電極６の上部に堆積した多結晶シ
リコン膜をｎ型半導体領域８、８（ソース領域、ドレイ
ン領域）の上部を覆う島状のパターンのフォトレジスト
１１をマスクに用いてエッチングすることにより、ｎ型
半導体領域８、８（ソース領域、ドレイン領域）のそれ
ぞれの上部に自己整合（セルフアライン）でプラグ１０
Ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、微細化されたＭＩＳＦＥＴ
(Metal Insulator Semiconductor Field Effect Transi
stor) を有する半導体集積回路装置の製造に適用して有
効な技術に関するものである。
置の製造技術に関し、特に、微細化されたＭＩＳＦＥＴ
(Metal Insulator Semiconductor Field Effect Transi
stor) を有する半導体集積回路装置の製造に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】近年、ディープ・サブミクロンの設計ル
ールで製造されるＬＳＩは、露光装置のアライメント精
度が限界に近づいていることから、ＭＩＳＦＥＴのソー
ス領域、ドレイン領域に配線を接続するための接続孔
（コンタクトホール）を形成する際に、ゲート電極との
マスク合わせ余裕を確保することが困難になっている。
ールで製造されるＬＳＩは、露光装置のアライメント精
度が限界に近づいていることから、ＭＩＳＦＥＴのソー
ス領域、ドレイン領域に配線を接続するための接続孔
（コンタクトホール）を形成する際に、ゲート電極との
マスク合わせ余裕を確保することが困難になっている。
【０００３】その対策として、酸化シリコン膜に対して
１０〜２０程度の高い選択比を持つ窒化シリコン膜をエ
ッチングのストッパに用いて自己整合（セルフアライ
ン）で接続孔を形成するＳＡＣ(Self Align Contact)技
術が注目されている。これは、ゲート電極の上部の絶縁
膜（キャップ絶縁膜）と側壁絶縁膜（サイドウォールス
ペーサ）とを窒化シリコン膜で形成し、ゲート電極の上
部に堆積した酸化シリコン膜をエッチングしてソース領
域、ドレイン領域の上部に接続孔を形成する際、上記窒
化シリコンのキャップ絶縁膜とサイドウォールスペーサ
とをエッチングストッパにしてゲート電極の削れを防止
することにより、ゲート電極と接続孔との合わせ余裕を
不要とする技術である。
１０〜２０程度の高い選択比を持つ窒化シリコン膜をエ
ッチングのストッパに用いて自己整合（セルフアライ
ン）で接続孔を形成するＳＡＣ(Self Align Contact)技
術が注目されている。これは、ゲート電極の上部の絶縁
膜（キャップ絶縁膜）と側壁絶縁膜（サイドウォールス
ペーサ）とを窒化シリコン膜で形成し、ゲート電極の上
部に堆積した酸化シリコン膜をエッチングしてソース領
域、ドレイン領域の上部に接続孔を形成する際、上記窒
化シリコンのキャップ絶縁膜とサイドウォールスペーサ
とをエッチングストッパにしてゲート電極の削れを防止
することにより、ゲート電極と接続孔との合わせ余裕を
不要とする技術である。
【０００４】なお、上記窒化シリコン膜を使ったＳＡＣ
技術については、特開平４−３４２１６４号公報などに
記載がある。
技術については、特開平４−３４２１６４号公報などに
記載がある。
【０００５】
【発明が解決しようとする課題】本発明者が検討したと
ころによれば、上記したＳＡＣ技術を用いてソース領
域、ドレイン領域の上部に微細な接続孔を形成しようと
する場合には次のような問題が生じる。
ころによれば、上記したＳＡＣ技術を用いてソース領
域、ドレイン領域の上部に微細な接続孔を形成しようと
する場合には次のような問題が生じる。
【０００６】すなわち、ＳＡＣ技術を用いてソース領
域、ドレイン領域の上部に形成される接続孔は、その底
部の径がリソグラフィの加工限界以下の大きさとなるた
め、酸化シリコン膜のエッチング速度が接続孔の底部で
著しく低下し、場合によっては酸化シリコン膜を除去す
ることができなくなることがある。また、酸化シリコン
膜のエッチング速度が低下すると、エッチングストッパ
である窒化シリコンのキャップ絶縁膜やサイドウォール
スペーサまでもがエッチングされてしまい、ゲート電極
が接続孔の内部に露出する虞れがある。
域、ドレイン領域の上部に形成される接続孔は、その底
部の径がリソグラフィの加工限界以下の大きさとなるた
め、酸化シリコン膜のエッチング速度が接続孔の底部で
著しく低下し、場合によっては酸化シリコン膜を除去す
ることができなくなることがある。また、酸化シリコン
膜のエッチング速度が低下すると、エッチングストッパ
である窒化シリコンのキャップ絶縁膜やサイドウォール
スペーサまでもがエッチングされてしまい、ゲート電極
が接続孔の内部に露出する虞れがある。
【０００７】さらに、酸化シリコン膜を除去することが
できた場合でも、接続孔の底部に露出するソース領域、
ドレイン領域の面積が僅かしかないため、この接続孔を
通じて電気的に接続される配線とソース領域、ドレイン
領域とのコンタクト抵抗が大きくなってしまう。
できた場合でも、接続孔の底部に露出するソース領域、
ドレイン領域の面積が僅かしかないため、この接続孔を
通じて電気的に接続される配線とソース領域、ドレイン
領域とのコンタクト抵抗が大きくなってしまう。
【０００８】本発明の目的は、微細化されたＭＩＳＦＥ
Ｔのソース領域、ドレイン領域と配線とを確実に導通さ
せる技術を提供することにある。
Ｔのソース領域、ドレイン領域と配線とを確実に導通さ
せる技術を提供することにある。
【０００９】本発明の他の目的は、微細化されたＭＩＳ
ＦＥＴのソース領域、ドレイン領域と配線とのコンタク
ト抵抗を低減する技術を提供することにある。
ＦＥＴのソース領域、ドレイン領域と配線とのコンタク
ト抵抗を低減する技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明は、ＭＩＳＦＥＴを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板上に
素子分離領域と活性領域とを形成し、前記活性領域の表
面にゲート絶縁膜を形成した後、前記ゲート絶縁膜の上
部に第１の導電膜を堆積し、次いで前記第１の導電膜の
上部に第１の絶縁膜を堆積する工程、（ｂ）フォトレジ
ストをマスクにして前記第１の絶縁膜と前記第１の導電
膜とをエッチングすることによりゲート電極を形成した
後、前記半導体基板に不純物をイオン注入してソース領
域、ドレイン領域を形成する工程、（ｃ）前記ゲート電
極の上部に第２の絶縁膜を堆積した後、前記第２の絶縁
膜をエッチングすることにより、前記ゲート電極と前記
第１の絶縁膜との側壁にサイドウォールスペーサを形成
する工程、（ｄ）前記ソース領域、ドレイン領域の表面
の前記ゲート絶縁膜を除去した後、前記半導体基板上に
第２の導電膜を堆積し、次いで前記第２の導電膜の上部
に、前記ソース領域、ドレイン領域のそれぞれの上部を
覆う島状のパターンを有するフォトレジストを形成する
工程、（ｅ）前記島状のパターンを有するフォトレジス
トをマスクに用い、前記ゲート電極の上部の前記第１の
絶縁膜の表面および前記素子分離領域の表面が露出する
まで前記第２の導電膜をエッチングすることにより、前
記ソース領域、ドレイン領域のそれぞれの上部にプラグ
を形成する工程、（ｆ）前記プラグの上部に第３の絶縁
膜を堆積した後、前記第３の絶縁膜をエッチバックまた
は研磨して前記プラグの表面を露出させる工程、（ｇ）
前記第３の絶縁膜の上部に第３の導電膜を堆積した後、
フォトレジストをマスクにして前記第３の導電膜をエッ
チングすることにより、前記プラグを介して前記ソース
領域、ドレイン領域の一方と電気的に接続される配線を
形成する工程、を含んでいる。
積回路装置の製造方法であって、（ａ）半導体基板上に
素子分離領域と活性領域とを形成し、前記活性領域の表
面にゲート絶縁膜を形成した後、前記ゲート絶縁膜の上
部に第１の導電膜を堆積し、次いで前記第１の導電膜の
上部に第１の絶縁膜を堆積する工程、（ｂ）フォトレジ
ストをマスクにして前記第１の絶縁膜と前記第１の導電
膜とをエッチングすることによりゲート電極を形成した
後、前記半導体基板に不純物をイオン注入してソース領
域、ドレイン領域を形成する工程、（ｃ）前記ゲート電
極の上部に第２の絶縁膜を堆積した後、前記第２の絶縁
膜をエッチングすることにより、前記ゲート電極と前記
第１の絶縁膜との側壁にサイドウォールスペーサを形成
する工程、（ｄ）前記ソース領域、ドレイン領域の表面
の前記ゲート絶縁膜を除去した後、前記半導体基板上に
第２の導電膜を堆積し、次いで前記第２の導電膜の上部
に、前記ソース領域、ドレイン領域のそれぞれの上部を
覆う島状のパターンを有するフォトレジストを形成する
工程、（ｅ）前記島状のパターンを有するフォトレジス
トをマスクに用い、前記ゲート電極の上部の前記第１の
絶縁膜の表面および前記素子分離領域の表面が露出する
まで前記第２の導電膜をエッチングすることにより、前
記ソース領域、ドレイン領域のそれぞれの上部にプラグ
を形成する工程、（ｆ）前記プラグの上部に第３の絶縁
膜を堆積した後、前記第３の絶縁膜をエッチバックまた
は研磨して前記プラグの表面を露出させる工程、（ｇ）
前記第３の絶縁膜の上部に第３の導電膜を堆積した後、
フォトレジストをマスクにして前記第３の導電膜をエッ
チングすることにより、前記プラグを介して前記ソース
領域、ドレイン領域の一方と電気的に接続される配線を
形成する工程、を含んでいる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１４】本実施の形態は、メモリセル選択用ＭＩＳ
ＦＥＴの上部に情報蓄積用容量素子（キャパシタ）を配
置するスタックド・キャパシタ(stacked capacitor) 構
造のメモリセルを備えたＤＲＡＭの製造方法に適用した
ものである。
ＦＥＴの上部に情報蓄積用容量素子（キャパシタ）を配
置するスタックド・キャパシタ(stacked capacitor) 構
造のメモリセルを備えたＤＲＡＭの製造方法に適用した
ものである。
【００１５】このＤＲＡＭのメモリセルを形成するに
は、まず図１（ａ）（メモリセル約２個分の平面図）お
よび図１（ｂ）（メモリセル約２個分の断面図）に示す
ように、例えばｐ- 型の単結晶シリコンからなる半導体
基板１の表面に選択酸化（ＬＯＣＯＳ）法でフィールド
酸化膜２を形成した後、半導体基板１にｐ型不純物（例
えばホウ素（Ｂ））をイオン注入してｐ型ウエル３を形
成する。続いて、ｐ型ウエル２にｐ型不純物（例えば
Ｂ）をイオン注入してｐ型チャネルストッパ層４を形成
した後、フィールド酸化膜２で周囲を規定されたｐ型ウ
エル３の活性領域の表面に熱酸化法でゲート酸化膜５を
形成する。
は、まず図１（ａ）（メモリセル約２個分の平面図）お
よび図１（ｂ）（メモリセル約２個分の断面図）に示す
ように、例えばｐ- 型の単結晶シリコンからなる半導体
基板１の表面に選択酸化（ＬＯＣＯＳ）法でフィールド
酸化膜２を形成した後、半導体基板１にｐ型不純物（例
えばホウ素（Ｂ））をイオン注入してｐ型ウエル３を形
成する。続いて、ｐ型ウエル２にｐ型不純物（例えば
Ｂ）をイオン注入してｐ型チャネルストッパ層４を形成
した後、フィールド酸化膜２で周囲を規定されたｐ型ウ
エル３の活性領域の表面に熱酸化法でゲート酸化膜５を
形成する。
【００１６】次に、図２（ａ）および図２（ｂ）に示す
ように、メモリセル選択用ＭＩＳＦＥＴのゲート電極６
（ワード線ＷＬ）を形成する。ゲート電極６（ワード線
ＷＬ）は、半導体基板１上にＣＶＤ法で多結晶シリコン
膜（または多結晶シリコン膜上に高融点金属膜もしくは
高融点金属シリサイド膜を積層した複合膜など）を堆積
し、次いでその上部にＣＶＤ法で酸化シリコン膜７を堆
積した後、フォトレジストをマスクにしたエッチングで
これらの膜をパターニングして形成する。ゲート電極６
（ワード線ＷＬ）を構成する上記多結晶シリコン膜に
は、その抵抗値を低減するためにｎ型の不純物（例えば
リン（Ｐ））をドープする。
ように、メモリセル選択用ＭＩＳＦＥＴのゲート電極６
（ワード線ＷＬ）を形成する。ゲート電極６（ワード線
ＷＬ）は、半導体基板１上にＣＶＤ法で多結晶シリコン
膜（または多結晶シリコン膜上に高融点金属膜もしくは
高融点金属シリサイド膜を積層した複合膜など）を堆積
し、次いでその上部にＣＶＤ法で酸化シリコン膜７を堆
積した後、フォトレジストをマスクにしたエッチングで
これらの膜をパターニングして形成する。ゲート電極６
（ワード線ＷＬ）を構成する上記多結晶シリコン膜に
は、その抵抗値を低減するためにｎ型の不純物（例えば
リン（Ｐ））をドープする。
【００１７】次に、図３（ａ）および図３（ｂ）に示す
ように、ｐ型ウエル２にｎ型不純物（例えばＰ）をイオ
ン注入してゲート電極６（ワード線ＷＬ）の両側のｐ型
ウエル２にメモリセル選択用ＭＩＳＦＥＴのｎ型半導体
領域８、８（ソース領域、ドレイン領域）を形成する。
ように、ｐ型ウエル２にｎ型不純物（例えばＰ）をイオ
ン注入してゲート電極６（ワード線ＷＬ）の両側のｐ型
ウエル２にメモリセル選択用ＭＩＳＦＥＴのｎ型半導体
領域８、８（ソース領域、ドレイン領域）を形成する。
【００１８】次に、図４（ａ）および図４（ｂ）に示す
ように、ゲート電極６（ワード線ＷＬ）の側壁にサイド
ウォールスペーサ９を形成する。サイドウォールスペー
サ９は、ゲート電極６（ワード線ＷＬ）の上部にＣＶＤ
法で堆積した酸化シリコン膜を異方性エッチングで加工
して形成する。
ように、ゲート電極６（ワード線ＷＬ）の側壁にサイド
ウォールスペーサ９を形成する。サイドウォールスペー
サ９は、ゲート電極６（ワード線ＷＬ）の上部にＣＶＤ
法で堆積した酸化シリコン膜を異方性エッチングで加工
して形成する。
【００１９】次に、図５に示すように、メモリセル選択
用ＭＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、
ドレイン領域）の表面のゲート酸化膜６をエッチングし
て除去した後、図６に示すように、半導体基板１上にＣ
ＶＤ法で多結晶シリコン膜１０を堆積する。この多結晶
シリコン膜１０には、その抵抗値を低減するためにｎ型
の不純物（例えばＰ）をドープする。
用ＭＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、
ドレイン領域）の表面のゲート酸化膜６をエッチングし
て除去した後、図６に示すように、半導体基板１上にＣ
ＶＤ法で多結晶シリコン膜１０を堆積する。この多結晶
シリコン膜１０には、その抵抗値を低減するためにｎ型
の不純物（例えばＰ）をドープする。
【００２０】次に、図７（ａ）および図７（ｂ）に示す
ように、多結晶シリコン膜１０の上部にｎ型半導体領域
８、８（ソース領域、ドレイン領域）のそれぞれの上部
を覆う島状のパターンを有するフォトレジスト１１を形
成する。
ように、多結晶シリコン膜１０の上部にｎ型半導体領域
８、８（ソース領域、ドレイン領域）のそれぞれの上部
を覆う島状のパターンを有するフォトレジスト１１を形
成する。
【００２１】次に、図８に示すように、上記島状のパタ
ーンを有するフォトレジスト１１をマスクに用い、ゲー
ト電極６（ワード線ＷＬ）の上部の酸化シリコン膜７の
表面およびフィールド酸化膜２の表面が露出するまで多
結晶シリコン膜１０をエッチングする。これにより、ｎ
型半導体領域８、８（ソース領域、ドレイン領域）のそ
れぞれの上部に島状のパターンを有するプラグ１０Ａが
自己整合（セルフアライン）で形成される。
ーンを有するフォトレジスト１１をマスクに用い、ゲー
ト電極６（ワード線ＷＬ）の上部の酸化シリコン膜７の
表面およびフィールド酸化膜２の表面が露出するまで多
結晶シリコン膜１０をエッチングする。これにより、ｎ
型半導体領域８、８（ソース領域、ドレイン領域）のそ
れぞれの上部に島状のパターンを有するプラグ１０Ａが
自己整合（セルフアライン）で形成される。
【００２２】次に、フォトレジスト１１を除去した後、
図９に示すように、半導体基板１上にプラグ１０Ａを覆
う酸化シリコン膜１２をＣＶＤ法で堆積する。あるいは
酸化シリコン膜１２に代えてＢＰＳＧ(Boron-doped Pho
spho Silicate Glass)膜やＳＯＧ(Spin On Glass) 膜な
どを堆積してもよい。
図９に示すように、半導体基板１上にプラグ１０Ａを覆
う酸化シリコン膜１２をＣＶＤ法で堆積する。あるいは
酸化シリコン膜１２に代えてＢＰＳＧ(Boron-doped Pho
spho Silicate Glass)膜やＳＯＧ(Spin On Glass) 膜な
どを堆積してもよい。
【００２３】次に、図１０（ａ）および図１０（ｂ）に
示すように、酸化シリコン膜１２をエッチバックあるい
は化学的機械研磨（ＣＭＰ）法で研磨することにより、
プラグ１０Ａの表面を露出させると共に酸化シリコン膜
１２の表面を平坦化する。
示すように、酸化シリコン膜１２をエッチバックあるい
は化学的機械研磨（ＣＭＰ）法で研磨することにより、
プラグ１０Ａの表面を露出させると共に酸化シリコン膜
１２の表面を平坦化する。
【００２４】次に、図１１に示すように、酸化シリコン
膜１２の上部にＣＶＤ法で酸化シリコン膜１３を堆積
し、次いでフォトレジストをマスクにしたエッチングで
メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域８、８
（ソース領域、ドレイン領域）の一方の上部に形成され
たプラグ１０Ａの表面を露出させた後、図１２に示すよ
うに、このプラグ１０Ａの上部にビット線ＢＬを形成す
る。ビット線ＢＬは、例えば酸化シリコン膜１３の上部
にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さら
にキャップ絶縁膜となる窒化シリコン膜１４をＣＶＤ法
で堆積した後、フォトレジストをマスクにしたエッチン
グでこれらの膜をパターニングして形成する。
膜１２の上部にＣＶＤ法で酸化シリコン膜１３を堆積
し、次いでフォトレジストをマスクにしたエッチングで
メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域８、８
（ソース領域、ドレイン領域）の一方の上部に形成され
たプラグ１０Ａの表面を露出させた後、図１２に示すよ
うに、このプラグ１０Ａの上部にビット線ＢＬを形成す
る。ビット線ＢＬは、例えば酸化シリコン膜１３の上部
にスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さら
にキャップ絶縁膜となる窒化シリコン膜１４をＣＶＤ法
で堆積した後、フォトレジストをマスクにしたエッチン
グでこれらの膜をパターニングして形成する。
【００２５】次に、図１３に示すように、ビット線ＢＬ
の側壁にサイドウォールスペーサ１５を形成する。サイ
ドウォールスペーサ１５は、ビット線ＢＬの上部にＣＶ
Ｄ法で堆積した窒化シリコン膜を異方性エッチングで加
工して形成する。
の側壁にサイドウォールスペーサ１５を形成する。サイ
ドウォールスペーサ１５は、ビット線ＢＬの上部にＣＶ
Ｄ法で堆積した窒化シリコン膜を異方性エッチングで加
工して形成する。
【００２６】次に、図１４に示すように、ビット線ＢＬ
の上部にＣＶＤ法で堆積した酸化シリコン膜１６を化学
的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化し
た後、フォトレジストをマスクにして酸化シリコン膜１
６および酸化シリコン膜１３をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
８、８（ソース領域、ドレイン領域）の他方の上部に形
成されたプラグ１０Ａの上部に接続孔１７を形成する。
このとき、ビット線ＢＬの上部の窒化シリコン膜１４お
よび側壁のサイドウォールスペーサ１５がエッチングス
トッパとなるので、接続孔１７は自己整合（セルフアラ
イン）で形成される。
の上部にＣＶＤ法で堆積した酸化シリコン膜１６を化学
的機械研磨（ＣＭＰ）法で研磨してその表面を平坦化し
た後、フォトレジストをマスクにして酸化シリコン膜１
６および酸化シリコン膜１３をエッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
８、８（ソース領域、ドレイン領域）の他方の上部に形
成されたプラグ１０Ａの上部に接続孔１７を形成する。
このとき、ビット線ＢＬの上部の窒化シリコン膜１４お
よび側壁のサイドウォールスペーサ１５がエッチングス
トッパとなるので、接続孔１７は自己整合（セルフアラ
イン）で形成される。
【００２７】次に、図１５に示すように、接続孔１７の
内部にプラグ２１を埋め込んだ後、接続孔１７の上部に
蓄積電極（下部電極）２２を形成する。プラグ２１は、
例えば酸化シリコン膜１６の上部にスパッタリング法で
ＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバ
ックして形成する。蓄積電極２２は、例えば酸化シリコ
ン膜１６の上部にスパッタリング法でＷ膜を堆積した
後、フォトレジストをマスクにしたエッチングでこのＷ
膜をパターニングして形成する。
内部にプラグ２１を埋め込んだ後、接続孔１７の上部に
蓄積電極（下部電極）２２を形成する。プラグ２１は、
例えば酸化シリコン膜１６の上部にスパッタリング法で
ＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバ
ックして形成する。蓄積電極２２は、例えば酸化シリコ
ン膜１６の上部にスパッタリング法でＷ膜を堆積した
後、フォトレジストをマスクにしたエッチングでこのＷ
膜をパターニングして形成する。
【００２８】次に、図１６に示すように、蓄積電極２２
の上部に容量絶縁膜２３とプレート電極（上部電極）２
４とを形成する。容量絶縁膜２３とプレート電極（上部
電極）２４は、例えば蓄積電極２２の上部にプラズマＣ
ＶＤ法でＴａ2 Ｏ5(酸化タンタル）膜を堆積し、次いで
このＴａ2 Ｏ5 膜の上部にスパッタリング法でＴｉＮ膜
を堆積した後、フォトレジストをマスクにしたエッチン
グでこれらの膜をパターニングして同時に形成する。こ
れにより、蓄積電極２２と容量絶縁膜２３とプレート電
極２４とで構成された情報蓄積用容量素子Ｃが形成され
る。以上の工程により、本実施の形態のＤＲＡＭのメモ
リセルが略完成する。
の上部に容量絶縁膜２３とプレート電極（上部電極）２
４とを形成する。容量絶縁膜２３とプレート電極（上部
電極）２４は、例えば蓄積電極２２の上部にプラズマＣ
ＶＤ法でＴａ2 Ｏ5(酸化タンタル）膜を堆積し、次いで
このＴａ2 Ｏ5 膜の上部にスパッタリング法でＴｉＮ膜
を堆積した後、フォトレジストをマスクにしたエッチン
グでこれらの膜をパターニングして同時に形成する。こ
れにより、蓄積電極２２と容量絶縁膜２３とプレート電
極２４とで構成された情報蓄積用容量素子Ｃが形成され
る。以上の工程により、本実施の形態のＤＲＡＭのメモ
リセルが略完成する。
【００２９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３０】ソース領域、ドレイン領域の上部に形成さ
れるプラグは、多結晶シリコン膜以外にも、例えばＷ膜
などのメタル材料で構成することができる。また、選択
酸化（ＬＯＣＯＳ）法でフィールド酸化膜を形成する場
合だけでなく、半導体基板に形成した溝で素子分離を行
う半導体集積回路装置にも適用することができる。
れるプラグは、多結晶シリコン膜以外にも、例えばＷ膜
などのメタル材料で構成することができる。また、選択
酸化（ＬＯＣＯＳ）法でフィールド酸化膜を形成する場
合だけでなく、半導体基板に形成した溝で素子分離を行
う半導体集積回路装置にも適用することができる。
【００３１】前記実施の形態ではＤＲＡＭのメモリセル
の製造方法に適用した場合について説明したが、ＭＩＳ
ＦＥＴのソース領域、ドレイン領域の一方に配線を接続
する工程を有する半導体集積回路装置の製造方法に広く
適用することができる。
の製造方法に適用した場合について説明したが、ＭＩＳ
ＦＥＴのソース領域、ドレイン領域の一方に配線を接続
する工程を有する半導体集積回路装置の製造方法に広く
適用することができる。
【００３２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３３】（１）ＭＩＳＦＥＴのソース領域、ドレイ
ン領域と配線とを接続するためのプラグを、接続孔を形
成することなく自己整合（セルフアライン）で形成する
本発明の製造方法によれば、ソース領域、ドレイン領域
と配線とを確実に導通させることができる。
ン領域と配線とを接続するためのプラグを、接続孔を形
成することなく自己整合（セルフアライン）で形成する
本発明の製造方法によれば、ソース領域、ドレイン領域
と配線とを確実に導通させることができる。
【００３４】（２）本発明の製造方法によれば、ソース
領域、ドレイン領域とプラグとを広い面積で接触させる
ことができるので、ソース領域、ドレイン領域と配線と
のコンタクト抵抗を低減することができる。
領域、ドレイン領域とプラグとを広い面積で接触させる
ことができるので、ソース領域、ドレイン領域と配線と
のコンタクト抵抗を低減することができる。
【００３５】（３）本発明の製造方法によれば、ゲート
電極の上部のキャップ絶縁膜や側壁のサイドウォールス
ペーサが不所望にエッチングされてしまうことがないの
で、ゲート電極とプラグの短絡を確実に防止することが
できる。
電極の上部のキャップ絶縁膜や側壁のサイドウォールス
ペーサが不所望にエッチングされてしまうことがないの
で、ゲート電極とプラグの短絡を確実に防止することが
できる。
【００３６】（４）本発明の製造方法によれば、ソース
領域、ドレイン領域の上部の絶縁膜をエッチングして接
続孔を形成するプロセスを用いないので、エッチングに
よる半導体基板（ソース領域、ドレイン領域）のダメー
ジを回避することができる。
領域、ドレイン領域の上部の絶縁膜をエッチングして接
続孔を形成するプロセスを用いないので、エッチングに
よる半導体基板（ソース領域、ドレイン領域）のダメー
ジを回避することができる。
【００３７】（５）島状のパターンを有するフォトレジ
ストをマスクに用いて導電膜をエッチングすることによ
り、ソース領域、ドレイン領域の上部に自己整合（セル
フアライン）でプラグを形成する本発明の製造方法によ
れば、ソース領域、ドレイン領域の上部にリソグラフィ
の加工限界以下の寸法の接続孔を形成するＳＡＣ技術と
比較して被エッチング面積を大きく確保できるので、Ｓ
ＡＣ技術では困難なプラズマ発光モニタなどによるエッ
チングの終点検出が可能となり、エッチングの終点を確
実に判定することができる。
ストをマスクに用いて導電膜をエッチングすることによ
り、ソース領域、ドレイン領域の上部に自己整合（セル
フアライン）でプラグを形成する本発明の製造方法によ
れば、ソース領域、ドレイン領域の上部にリソグラフィ
の加工限界以下の寸法の接続孔を形成するＳＡＣ技術と
比較して被エッチング面積を大きく確保できるので、Ｓ
ＡＣ技術では困難なプラズマ発光モニタなどによるエッ
チングの終点検出が可能となり、エッチングの終点を確
実に判定することができる。
【００３８】（６）本発明の製造方法によれば、ゲート
電極の上部のキャップ絶縁膜と側壁のサイドウォールス
ペーサとを窒化シリコン膜よりも誘電率の低い酸化シリ
コン膜で構成することができるので、キャップ絶縁膜と
サイドウォールスペーサとを窒化シリコン膜で形成する
ＳＡＣ技術を用いた場合に比べてゲート電極の寄生容量
を低減することができる。
電極の上部のキャップ絶縁膜と側壁のサイドウォールス
ペーサとを窒化シリコン膜よりも誘電率の低い酸化シリ
コン膜で構成することができるので、キャップ絶縁膜と
サイドウォールスペーサとを窒化シリコン膜で形成する
ＳＡＣ技術を用いた場合に比べてゲート電極の寄生容量
を低減することができる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
【図８】本発明の一実施の形態であるであるＤＲＡＭの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
方法を示す半導体基板の要部平面図（ａ）および断面図
（ｂ）である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｐ型チャネルストッパ層 ５ ゲート酸化膜 ６ ゲート電極 ７ 酸化シリコン膜 ８ ｎ型半導体領域 ９ サイドウォールスペーサ １０ 多結晶シリコン膜 １０Ａ プラグ １１ フォトレジスト １２ 酸化シリコン膜 １３ 酸化シリコン膜 １４ 窒化シリコン膜 １５ サイドウォールスペーサ １６ 酸化シリコン膜 １７ 接続孔 ２１ プラグ ２２ 蓄積電極（下部電極） ２３ 容量絶縁膜 ２４ プレート電極（上部電極） Ｃ 情報蓄積用容量素子 ＢＬ ビット線 ＷＬ ワード線
Claims (7)
- 【請求項１】 ＭＩＳＦＥＴを有する半導体集積回路装
置の製造方法であって、（ａ）半導体基板上に素子分離
領域と活性領域とを形成し、前記活性領域の表面にゲー
ト絶縁膜を形成した後、前記ゲート絶縁膜の上部に第１
の導電膜を堆積し、次いで前記第１の導電膜の上部に第
１の絶縁膜を堆積する工程、（ｂ）フォトレジストをマ
スクにして前記第１の絶縁膜と前記第１の導電膜とをエ
ッチングすることによりゲート電極を形成した後、前記
半導体基板に不純物をイオン注入してソース領域、ドレ
イン領域を形成する工程、（ｃ）前記ゲート電極の上部
に第２の絶縁膜を堆積した後、前記第２の絶縁膜をエッ
チングすることにより、前記ゲート電極と前記第１の絶
縁膜との側壁にサイドウォールスペーサを形成する工
程、（ｄ）前記ソース領域、ドレイン領域の表面の前記
ゲート絶縁膜を除去した後、前記半導体基板上に第２の
導電膜を堆積し、次いで前記第２の導電膜の上部に、前
記ソース領域、ドレイン領域のそれぞれの上部を覆う島
状のパターンを有するフォトレジストを形成する工程、
（ｅ）前記島状のパターンを有するフォトレジストをマ
スクに用い、前記ゲート電極の上部の前記第１の絶縁膜
の表面および前記素子分離領域の表面が露出するまで前
記第２の導電膜をエッチングすることにより、前記ソー
ス領域、ドレイン領域のそれぞれの上部にプラグを形成
する工程、（ｆ）前記プラグの上部に第３の絶縁膜を堆
積した後、前記第３の絶縁膜をエッチバックまたは研磨
して前記プラグの表面を露出させる工程、（ｇ）前記第
３の絶縁膜の上部に第３の導電膜を堆積した後、フォト
レジストをマスクにして前記第３の導電膜をエッチング
することにより、前記プラグを介して前記ソース領域、
ドレイン領域の一方と電気的に接続される配線を形成す
る工程、を含むことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２の導電膜が多結晶シリコン膜
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２の導電膜がタングステン膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置の製造方法であって、前記第１および第２の絶
縁膜が酸化シリコン膜であることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第３の絶縁
膜を化学的機械研磨法で研磨することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記ＭＩＳＦＥ
Ｔは、ＤＲＡＭのメモリセルを構成するメモリセル選択
用ＭＩＳＦＥＴであることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法であって、前記配線がビット線であることを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199875A JPH1050950A (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199875A JPH1050950A (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050950A true JPH1050950A (ja) | 1998-02-20 |
Family
ID=16415082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8199875A Pending JPH1050950A (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050950A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492674B1 (en) | 1999-12-16 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved plug structure and method of manufacturing the same |
| KR100368321B1 (ko) * | 2000-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100525118B1 (ko) * | 1999-08-26 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리셀 형성방법 |
| US9472448B2 (en) | 2014-03-14 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plug without seam hole and methods of forming the same |
-
1996
- 1996-07-30 JP JP8199875A patent/JPH1050950A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525118B1 (ko) * | 1999-08-26 | 2005-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리셀 형성방법 |
| US6492674B1 (en) | 1999-12-16 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved plug structure and method of manufacturing the same |
| KR100368321B1 (ko) * | 2000-12-29 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9472448B2 (en) | 2014-03-14 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plug without seam hole and methods of forming the same |
| US9966309B2 (en) | 2014-03-14 | 2018-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plug without seam hole and methods of forming the same |
| US10504780B2 (en) | 2014-03-14 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plug without seam hole and methods of forming the same |
| US11127630B2 (en) | 2014-03-14 | 2021-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact plug without seam hole and methods of forming the same |
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