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KR100505101B1 - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

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KR100505101B1 KR10-1998-0035277A KR19980035277A KR100505101B1 KR 100505101 B1 KR100505101 B1 KR 100505101B1 KR 19980035277 A KR19980035277 A KR 19980035277A KR 100505101 B1 KR100505101 B1 KR 100505101B1
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Abstract

본 발명은 콘택 저항을 줄일 수 있는 반도체 장치의 콘택 형성 방법에 관한 것으로, 제 1 절연막을 뚫고 형성된 제 1 및 제 2 콘택 패드를 포함하여 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 도전막을 식각함으로써 비트 라인이 형성된 후, 상기 마스크를 사용하여 제 2 절연막이 패터닝된다. 반도체 기판 상에 형성된 구조물들의 표면을 따라 형성된 제 3 절연막 상에 제 3 절연막과 식각 선택비를 갖는 제 4 절연막이 차례로 형성된다. 콘택홀 형성용 마스크를 사용하여 제 4 및 제 3 절연막을 차례로 식각함으로써 콘택홀이 형성된다. 콘택홀의 세정시 콘택홀 하부 직경이 크게 형성된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 습식 식각율이 다른 다층의 절연막을 형성하여 세정 공정시 식각율이 높은 콘택 하부의 절연막이 빠르게 식각됨으로써 콘택 하부 직경이 커지게 되고 따라서, 콘택 저항을 감소시킬 수 있다.

Description

반도체 장치의 콘택 형성 방법{METHOD OF FORMING CONTACT FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 콘택 형성 방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도이고, 도 2a 내지 도 2c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도이다.
도 1a 내지 도 2a를 참조하면, 종래의 반도체 장치의 콘택 형성 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 얕은 트렌치 격리(shallow trench isolation:12)가 형성된다. 상기 반도체 기판(10) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 폴리실리콘막(13)과 실리사이드막(14), 그리고 마스크 질화막(15)이 차례로 형성된다.
게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(15)과 실리사이드막(14), 그리고 폴리실리콘막(13)을 차례로 식각함으로써 도 2a와 같이, 게이트 전극(16)이 형성된다. 상기 게이트 전극(16)을 포함하여 상기 반도체 기판(10) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극(16)의 양측벽에 절연막 스페이서(17)가 형성된다.
다음에, 상기 게이트 전극(16) 양측의 반도체 기판(10)에 불순물 이온을 주입함으로써 소스/드레인 영역이 형성된다.(도면에 미도시) 그런 후, 상기 게이트 전극(16)을 포함하여 상기 반도체 기판(10) 상에 층간 절연을 위한 제 1 산화막(18)이 형성된다.
패드 형성용 마스크를 사용하여 반도체 기판(10)의 표면이 노출될 때까지 상기 게이트 전극(16) 양측의 상기 제 1 산화막(18)을 식각함으로써 패드 형성용 콘택홀이 형성된다. 상기 콘택홀을 도전 물질로 채움으로써 반도체 기판(10)과 전기적으로 연결되는 스토리지 노드 콘택 패드(20) 및 비트 라인 콘택 패드(21)가 형성된다. 상기 콘택 패드들(20 및 21)을 포함하여 상기 제 1 산화막(18) 상에 제 2 산화막(22)이 형성된다.
비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(21)의 표면이 노출될 때까지 상기 제 2 산화막(22)을 식각함으로써 비트 라인 콘택홀이 형성된다.(도면에 미도시) 상기 비트 라인 콘택홀을 포함하여 상기 제 2 산화막(22) 상에 비트 라인 형성용 폴리실리콘막(23)과 실리사이드막(24)이 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 실리사이드막(24)과 폴리실리콘막(23)을 차례로 식각함으로써 도 2b에 도시된 바와 같이, 비트 라인(25)이 형성된다.
도 2b 및 도 3b에 있어서, 상기 반도체 기판(10)의 전면에 제 3 산화막(26)이 형성된다.
다음에, 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(20)의 표면이 노출될 때까지 상기 제 3 산화막(26)을 식각함으로써 콘택홀(28)이 형성된다. 마지막으로, 상기 콘택홀(28)의 세정 공정이 수행된다. 이때, 도 1c 및 도 2c와 같이, 상기 콘택홀 하부(contact hole bottom) 직경(30)은 작게 형성된다. 상기 콘택홀을 폴리실리콘막으로 채움으로써 상기 스토리지 노드 콘택 패드(20)와 전기적으로 연결되는 스토리지 노드 콘택 즉, 배리드 콘택(buried contact:BC)이 형성된다.(도면에 미도시)
상술한 바와 같이, 소자의 고집적화에 따른 콘택 크기(contact size)의 감소로 셀의 커패시터와 액티브 영역을 연결하는 배리드 콘택 저항이 문제가 된다. 이러한 BC 저항이 일정값 이상이 되면 셀 내의 데이터를 정확하게 읽거나 쓰는데 있어서 문제를 유발하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택 하부의 콘택 저항을 줄일 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 소자가 형성된 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되는 제 1 및 제 2 콘택 패드를 형성하는 단계와; 상기 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성하는 단계와; 비트 라인 형성용 마스크를 사용하여 상기 도전막을 식각하여 비트 라인을 형성하는 단계와; 상기 비트 라인 형성용 마스크를 사용하여 제 2 절연막을 패터닝하는 단계와; 상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 제 3 절연막을 형성하는 단계와; 상기 반도체 기판의 전면에 상기 제 3 절연막과 식각 선택비를 갖는 제 4 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 제 4 및 제 3 절연막을 차례로 식각하여 콘택홀을 형성하는 단계 및; 상기 콘택홀을 세정하되, 세정시 상기 콘택홀 하부 직경이 크게 형성되는 단계를 포함한다.
(작용)
도 3b 및 도 4b를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 제 1 절연막을 뚫고 형성된 제 1 및 제 2 콘택 패드를 포함하여 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성된다. 비트 라인 형성용 마스크를 사용하여 도전막을 식각함으로써 비트 라인이 형성된 후, 상기 마스크를 사용하여 제 2 절연막이 패터닝된다. 반도체 기판 상에 형성된 구조물들의 표면을 따라 형성된 제 3 절연막 상에 제 3 절연막과 식각 선택비를 갖는 제 4 절연막이 차례로 형성된다. 콘택홀 형성용 마스크를 사용하여 제 4 및 제 3 절연막을 차례로 식각함으로써 콘택홀이 형성된다. 콘택홀의 세정시 콘택홀 하부 직경이 크게 형성된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 습식 식각율이 다른 다층의 절연막을 형성하여 세정 공정시 식각율이 높은 콘택 하부의 절연막이 빠르게 식각됨으로써 콘택 하부 직경이 커지게 되고 따라서, 콘택 저항을 감소시킬 수 있다.
(실시예)
이하, 도 3a 내지 도 3d 및 도 4a 내지 도 4d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도이고, 도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도이다.
도 3a 내지 도 4a를 참조하면, 본 발명의 반도체 장치의 콘택 형성 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 얕은 트렌치 격리(102)가 형성된다. 상기 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고 게이트 전극 형성용 폴리실리콘막(102)과 실리사이드막(104), 그리고 마스크 질화막(105)이 차례로 형성된다. 다음에, 게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(105)과 실리사이드막(104), 그리고 폴리실리콘막(103)을 차례로 식각함으로써 도 4a와 같이, 게이트 전극(106)이 형성된다.
상기 게이트 전극(106)을 포함하여 상기 반도체 기판(100) 상에 질화막이 형성된다. 상기 질화막을 에치 백 공정으로 식각함으로써 상기 게이트 전극(106)의 양측벽에 절연막 스페이서(107)가 형성된다. 그런 후, 상기 반도체 기판(100)의 전면에 제 1 산화막(108)이 형성된다. 상기 제 1 산화막(108)이 CMP(chemical mechanical polishing) 공정으로 평탄하게 식각된다. 패드 형성용 마스크를 사용하여 반도체 기판(100)의 표면이 노출될 때까지 상기 게이트 전극(106) 양측의 상기 제 1 산화막(108)을 식각함으로써 패드 형성용 콘택홀이 형성된다.
상기 패드 형성용 마스크를 제거한 후, 상기 콘택홀을 채우기 위해 상기 콘택홀을 포함하여 상기 제 1 산화막(108) 상에 폴리실리콘막이 형성된다. 다음에, 상기 제 1 산화막(108)과 나란하도록 CMP 공정으로 평탄하게 식각함으로써 스토리지 노드 콘택 패드(110) 및 비트 라인 콘택 패드(111)가 형성된다. 이때, 상기 마스크 질화막(105)과 절연막 스페이서(107)에 의해 상기 게이트 전극 형성용 도전막들(103 및 104)과 콘택 패드들(110 및 111)간의 단락이 방지된다.
상기 스토리지 노드 콘택 패드(110) 및 비트 라인 콘택 패드(111)를 포함하여 상기 제 1 산화막(108) 상에 제 2 산화막(112)이 형성된다. 다음에, 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(111)의 표면이 노출될 때까지 상기 제 2 산화막(112)을 식각함으로써 비트 라인 콘택홀이 형성된다.(도면에 미도시)
상기 비트 라인 콘택홀을 포함하여 상기 제 2 산화막(112) 상에 폴리실리콘막(113)과 실리사이드막(114)이 차례로 형성된다. 그리고 나서, 비트 라인 형성용 마스크를 사용하여 상기 실리사이드막(114)과 폴리실리콘막(113)을 차례로 식각함으로써 도 3b와 같이, 비트 라인(115)이 형성된다. 다음에, 상기 비트 라인 형성용 마스크를 사용하여 상기 제 2 산화막(112)을 식각함으로써 제 2 산화막(112)이 패터닝된다. 상기 제 2 산화막(112)은 상기 비트 라인(115)과 콘택 패드들(110 및 111)간의 단락을 방지하기 위한 막이다.
도 3b 및 도 4b에 있어서, 상기 비트 라인 형성용 마스크를 제거한 후, 상기 반도체 기판(100) 상에 형성된 구조물들의 표면을 따라 제 3 산화막(117)이 형성된다. 상기 제 3 산화막(117)은 상기 비트 라인(115)의 양측벽과 상부 표면에도 형성되기 때문에 후속 공정에서 형성되는 스토리지 노드 콘택과 비트 라인의 절연을 위한 막으로도 사용된다. 다음에, 상기 반도체 기판(100)의 전면에 제 4 산화막(118)이 형성된다. 여기서, 상기 제 3 산화막(117)은 제 4 산화막(118)보다 높은 습식 식각율을 갖는 산화막이다.
도 3c 내지 도 4c를 참조하면, 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(110)의 표면이 노출될 때까지 상기 제 4 산화막(118)과 제 3 산화막(117)을 차례로 건식 식각함으로써 스토리지 노드 콘택홀(120)이 형성된다. 다음에, 상기 콘택홀 형성용 마스크를 제거한 후, 상기 스토리지 노드 콘택홀(120)의 세정 공정이 수행된다. 이때, 서로 다른 습식 식각율을 갖는 산화막의 특성에 따라 콘택홀 상부(contact hole top) 직경의 변화 없이 콘택홀 하부(contact hole bottom)가 도 3d 및 도 4d에 도시된 바와 같이, 커지게 된다. 따라서, 본 발명은 상기 스토리지 노드 콘택 패드(110)에 닿는 콘택홀 하부 표면적이 증가시켜 전체적인 콘택의 저항을 감소시키고자 하는 것이다.
상기 스토리지 노드 콘택홀(120)이 폴리실리콘막으로 채워져 상기 스토리지 노드 콘택 패드(110)와 전기적으로 연결되는 스토리지 노드 콘택이 형성된다.(도면에 미도시) 마지막으로, 상기 제 4 산화막(118) 상에 상기 스토리지 노드 콘택과 전기적으로 연결되는 도전막 패턴을 형성함으로써 스토리지 노드가 형성된다.(도면에 미도시)
본 발명은 습식 식각율이 다른 다층의 절연막을 형성하여 세정 공정시 식각율이 높은 콘택 하부의 절연막이 빠르게 식각됨으로써 콘택 하부 직경이 커지게 되고 따라서, 콘택 저항을 감소시킬 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도;
도 2a 내지 도 2c는 종래의 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인과 나란한 방향으로 절취한 단면도; 그리고
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인과 나란한 방향으로 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리막
16, 106 : 게이트 전극 20, 110 : 스토리지 노드 콘택 패드
21, 111 : 비트 라인 콘택 패드 25, 115 : 비트 라인
28, 120 : 스토리지 노드 콘택홀

Claims (3)

  1. 소자가 형성된 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결되는 제 1 및 제 2 콘택 패드를 형성하는 단계와;
    상기 반도체 기판의 전면에 제 2 절연막 및 도전막을 차례로 형성하는 단계와;
    비트 라인 형성용 마스크를 사용하여 상기 도전막을 식각하여 비트 라인을 형성하는 단계와;
    상기 비트 라인 형성용 마스크를 사용하여 제 2 절연막을 패터닝하는 단계와;
    상기 반도체 기판 상에 형성된 구조물들의 표면을 따라 제 3 절연막을 형성하는 단계와;
    상기 반도체 기판의 전면에 상기 제 3 절연막과 식각 선택비를 갖는 제 4 절연막을 형성하는 단계와;
    콘택홀 형성용 마스크를 사용하여 상기 제 4 및 제 3 절연막을 차례로 식각하여 콘택홀을 형성하는 단계 및;
    상기 콘택홀을 세정하되, 세정시 상기 콘택홀 하부 직경이 크게 형성되는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 3 절연막은 제 4 절연막보다 습식 식각율이 빠른 막질로 형성되는 반도체 장치의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 3 절연막은 상기 비트 라인이 후속 공정에서 형성되는 스토리지 노드와의 단락을 방지하는 역할을 하는 반도체 장치의 콘택 형성 방법.
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