JPH04212452A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高密度な半導体記憶装
置に関するものである。

【０００２】

【従来の技術】従来、ビットラインの下層にトランスフ
ァゲ−ト、ストレージノ−ド、プレ−ト電極を持つＤＲ
ＡＭでは、図８に示すように高密度化に伴ってビットラ
イン１５間隔が狭くなると、容量結合２６によるビット
ライン間干渉によりセンスアンプ１４の誤動作が生じる
という問題があった。

【０００３】一例としてスタック型と呼ばれるセル構造
のものを用いて高密度化により結合容量が増大すること
を説明する。

【０００４】図９（ａ）はビットラインに平行な断面で
、図９（ｂ）はこれと直角な断面である。即ち、図９（
ａ）のＡ−Ａ’線による断面が図９（ｂ）であり、図９
（ｂ）のＢ−Ｂ’線による断面が図９（ａ）である。 セルは、シリコン基板１、トランジスタ拡散層１２、Ｌ
ＯＣＯＳ分離２、ゲート絶縁膜２７、ワ−ドライン３、
ストレ−ジノ−ド５と容量絶縁膜６とプレ−ト電極７か
らなるキャパシタ、ビットライン８、メタル配線１０、
層間絶縁膜４からなる。しかし、ＤＲＡＭが高密度化す
るにしたがって、ビットライン間隔１３は狭まり、例え
ば１６ＭビットＤＲＡＭではビットラインのピッチが１
．４μｍ以下、６４ＭビットＤＲＡＭでは０．９μｍ以
下となり、隣接するビットライン間の容量結合は非常に
強いものとなる。そのため、相互のビットラインの信号
が干渉し誤動作を招いていた。

【０００５】次にＤＲＡＭのデ−タ読みだし動作を図８
を用いて説明する。となり合う２本のビットライン（１
５ａと１５ｂの対、１５ｃと１５ｄの対など）はそれぞ
れ最初等電位に保たれているが、特定のワ−ドラインに
信号が入ると、各々２本のうちの一方のビットライン（
１５ａと１５ｃ、あるいは１５ｂと１５ｄ）にデ−タに
よる微小な電位変化が現れる。この変化をセンスアンプ
１４で差動増幅し、外部に読み出すというものである。

【０００６】ここで、ビットライン１５ａ，１５ｃから
デ−タを取り出すような信号がワ−ドラインに与えられ
たとして、ビットライン１５ａのデ−タが１、ビットラ
イン１５ｃのデ−タが１である場合と、ビットライン１
５ａのデ−タが０、ビットライン１５ｃのデ−タが１で
ある場合を考える。前者ではビットライン１５ａ，１５
ｃが高電位、ビットライン１５ｂ，１５ｄが低電位にな
るように、センスアンプ１４で増幅され、後者ではビッ
トライン１５ｂ，１５ｃが高電位、ビットライン１５ａ
，１５ｄが低電位になるように、センスアンプ１４で増
幅される。

【０００７】この２つの場合に容量結合２６によってビ
ットライン１５ｃが受ける影響は、前者は低電位側に、
後者は高電位側に引きずられるように働く。このような
影響が、高密度化が進んで容量結合２６が大きくなり、
本来のデ−タによる微小な電位変化より大きくなると、
相互のビットラインの信号が強く干渉し誤動作を招く。

【０００８】この問題に対してねん架法とよばれる方法
が提案されている（ＩＥＥＥ　　ＪＯＵＲＮＡＬ　　Ｏ
Ｆ　　ＳＯＬＩＤ−ＳＴＡＴＥ　　ＣＩＲＣＵＩＴＳ（
アイイーイーイー　　シ゛ャーナル　　オフ゛　　ソリ
ット゛−ステート　　サーキット）１１８４（２４）１
９８９等）。これは図１０に示されるようにビットライ
ンを交差させるものである。交差部２５はビットライン
長をＬとすれば、図に示されるようにＬの４分の１のと
ころに設けられ、ビットライン間容量１９と１６、１７
と１８、２１と２４、２２と２３がそれぞれ等しくなる
。このようにすれば、ビットライン２０ｃと２０ｄはこ
れらの周辺のビットライン２０ａ、２０ｂ、２０ｅ、２
０ｆから等しい干渉を受ける。またビットライン２０ａ
と２０ｂ、２０ｅと２０ｆは必ず反対の電位に増幅され
るため、周辺ビットラインの影響は完全にキャンセルさ
れる。

【０００９】

【発明が解決しようとする課題】しかし、このねん架法
は図１１で示す問題点がある。図１１はねん架法を１６
ＭＤＲＡＭ用にレイアウトした一例である。１ブロック
につき２５６本のワ−ドライン３８、ワ−ドラインドラ
イバ４１、ロウデコ−ダ４２、センスアンプ４３、スペ
アワ−ドライン４０が配置されるが、この方法を用いる
場合、折返しビット線を用いる場合、レイアウトの都合
上ビットラインを交差させる部分にダミ−ワ−ドライン
３９を必要とし、所要面積の増大を招くという欠点を含
む。

【００１０】本発明は、上述の問題点に鑑みて案出され
たもので、面積の増大を伴わずに、容量結合によるビッ
トライン間干渉を抑制することが可能な半導体記憶装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、上述の課題を
解決するため、ビットライン間に請求項１、請求項２の
ような形式のシ−ルド電極を設けるものである。即ち、
請求項１記載の半導体記憶装置は、絶縁膜を介してビッ
トラインの上部及び側壁部に二対以上のビットラインに
亘って広がる導電性膜を備えた構造を取るものであり、
請求項２記載の半導体記憶装置は、ビットラインの間に
埋め込まれた導電層を持ち、この導電層がセル領域上で
プレ−ト電極に接続される構造を取るものである。

【００１２】

【作用】本発明は、請求項１の構成では、従来の場合と
比べてビットライン−シ−ルド電極間容量は生じるが、
ビットライン間容量は従来のビットライン間容量と比べ
て非常に小さい値となる。従ってビットライン間の直接
の容量結合による干渉は非常に小さく抑えられる。

【００１３】また、ビットライン−シ−ルド電極間容量
を介した干渉を考えると、注目するビットラインの電位
が上昇した場合、ビットライン−シ−ルド電極間容量に
よるカップリングでシ−ルド電極のビットライン近傍の
電位が上昇するが、適当な導電性を持てば、この局所電
位はセンス動作に比べて非常に早く均一化する。ＤＲＡ
Ｍのセンス動作は、一対のビットラインの一方が高電位
に増幅されれば必ずもう一方は低電位に増幅されるので
、これらの影響を２本以上のビットラインにわたって受
け、かつ隣のビットライン程度までは十分早く電位が均
一化するシ−ルド電極は、電位変動を起こさないといえ
る。このような理由でビットライン−シ−ルド電極間容
量を介した、干渉をなくすことができる。よってビット
ライン間の干渉を抑制できる。

【００１４】また請求項２の構成では、埋め込み電極が
請求項１の構成でのビットライン側壁部のシ−ルド電極
に相当し、プレ−ト電極がビットライン上部のシ−ルド
電極に相当するので、上述した請求項１の構成における
作用がそのまま当てはまり、ビットライン間の干渉を抑
制できる。

【００１５】

【実施例】

（実施例１） 図１は、請求項１記載の実施例１となるスタック型セル
を用いたＤＲＡＭの構造断面図である。図１（ａ）はビ
ットラインに平行な断面で、図１（ｂ）はこれと直角な
断面である。即ち、図１（ａ）のＡ−Ａ’線による断面
が図１（ｂ）であり、図１（ｂ）のＢ−Ｂ’線による断
面が図１（ａ）である。

【００１６】図１において、シリコン基板１、トランジ
スタ拡散層１２、ゲート絶縁膜２７、ＬＯＣＯＳ分離２
、ワ−ドライン３、ストレ−ジノ−ド５と容量絶縁膜６
とプレ−ト電極７からなるキャパシタ、ビットライン８
、メタル配線１０、層間絶縁膜４からなる従来例（図９
）と同様の構造に、適当な膜厚の絶縁膜を介してビット
ライン８の上部及び側壁部に二対以上のビットラインに
亘って広がる導電性膜９を加えた構造である。

【００１７】このような構造は、例えば次のようにして
容易に製造可能である。図２（ａ）、（ｂ）はビットラ
イン８をビットライン形成用のフォトレジスト２８を用
いてエッチングしたところを示す。図２（ａ）は図２（
ｂ）のＢ−Ｂ’線での断面、図２（ｂ）は図２（ａ）の
Ａ−Ａ’線での断面構造図である。ここまでは、従来の
構造（図９）と同様に製造できる。即ち、シリコン基板
１にＬＯＣＯＳ法により素子分離２を形成し、ゲ−ト酸
化膜２７をシリコン基板１の熱酸化で形成した後、ポリ
シリコンを堆積し、これをフォトレジストマスクでエッ
チングしワ−ドライン３を作る。さらに、トランジスタ
拡散層１２の不純物をイオン注入で導入した後、絶縁膜
４ａを堆積し、これにフォトレジストマスクでストレ−
ジノ−ドコンタクトホ−ル２９を開け、ポリシリコンを
堆積し、これをエッチングしてストレ−ジノ−ド５を形
成する。容量絶縁膜６を窒化シリコン膜の堆積と、その
表面酸化で形成し、その上にふたたびポリシリコンを堆
積し、これをエッチングしてプレ−ト電極７を作成する
。この上層に絶縁膜４ｂを堆積し、ビットラインコンタ
クトホ−ル３０を開け、ポリシリコンとタングステンシ
リサイドからなる導電膜をフォトレジスト２８でエッチ
ングしてビットライン８を形成する。以上のように図２
までは従来と同様の方法で、製造できる。

【００１８】本発明の構造は図２の後、図３（ａ），（
ｂ）のようにして実現する。即ち、ビットライン８をエ
ッチングしたフォトレジスト２８をマスクにして絶縁膜
４ｂを一定量掘り下げ（２９）、レジストを剥離した後
、ビットライン間隔の半分より薄く、かつビットライン
よりも十分薄い、段差被覆性のすぐれた絶縁膜４ｃを堆
積し、その上に本発明による導電性膜９を堆積する。 ここまでで、図３（ａ）の構造となる。この後、絶縁膜
４ｄとメタル配線１０を施すことにより（図３（ｂ））
、本実施例の構造（図１）が得られる。

【００１９】本実施例の構造は、図４（ａ）のようなビ
ットラインの垂直方向から見た断面となり、図４（ｂ）
で示される従来の場合と比べて、ビットライン−シ−ル
ド電極間容量Ｃ１は生じるが、ビットライン間容量Ｃ２
は従来のビットライン間容量ＣＣ３と比べて非常に小さ
い値となる。即ちＣ２《Ｃ３＜Ｃ１となる。従ってビッ
トライン間の直接の容量結合による干渉は非常に小さく
抑えられる。

【００２０】次に、ビットライン−シ−ルド電極間容量
Ｃ１を介した干渉を考える。注目するビットライン８ａ
の電位が上昇した場合、ビットライン−シ−ルド電極間
容量Ｃ１によるカップリングでシ−ルド電極９のビット
ライン８ａ近傍の電位が上昇するが、適当な導電性を持
てば、この局所電位はセンス動作に比べて非常に早く均
一化する。例えば１６ＭビットＤＲＡＭで考えると、ビ
ットライン１μｍ当たりのビットライン−シ−ルド電極
間容量Ｃ１は最大限に見積もって５フェムトファラッド
であり、隣のビットラインまでの距離は１ミクロンであ
るから、導電層のシ−ト抵抗が１キロオ−ムであれば、
局所電位が発生しても高々５ピコ秒もあれば隣のビット
ラインまでは均一化する。ＤＲＡＭのセンス動作は従来
技術で述べたように、一対のビットラインの一方が高電
位に増幅されれば必ずもう一方は低電位に増幅されるの
で、これらの影響を２本以上のビットラインにわたって
受け、かつ隣のビットライン程度までは十分早く電位が
均一化するシ−ルド電極９は、電位変動を起こさないと
いえる。以上はシ−ルド電極９が外部電源に接続されて
いる、いないに拘らず有効である。以上の理由でビット
ライン−シ−ルド電極間容量Ｃ１を介した干渉をなくす
ことができる。

【００２１】従って本実施例の構成によれば、ビットラ
インの間隔が狭まり隣接するビットライン間の容量が増
しても注目するビットラインの近傍のビットラインにか
かる電位変化を平均化し、即ち同一センスアンプに接続
するビットライン対の一本一本にかかるノイズを等しく
するためビットライン間の信号の干渉が抑制され、ノイ
ズによるセンスアンプの誤動作を防ぐ高密度なＤＲＡＭ
を実現できる。

【００２２】 （実施例２） 本発明の構造は、トレンチ型セルを用いたＤＲＡＭにお
いてもまったく同様に可能である。図５は請求項１記載
の実施例２となるトレンチ型セルを用いたＤＲＡＭの構
造断面図である。図５（ａ）は図５（ｂ）のＢ−Ｂ’線
での断面構造を示し、図５（ｂ）は図５（ａ）のＡ−Ａ
’線での断面構造を示す。

【００２３】図５において、シリコン基板１と、拡散層
７１と容量絶縁膜７２とプレ−ト電極７３からなるトレ
ンチ容量７０と、素子分離７４と、ゲ−ト酸化膜２７と
、ワ−ドライン３と、ビットライン８と、メタル配線１
０と、配線層間を分離する絶縁膜４とからなる従来から
あるトレンチタイプのセルに、シ−ルド電極となる導電
性膜９を加えた構造である。この構造もビットライン８
までの製造は従来から提案されているどのような方法を
用いても良く、ビットライン加工の後は実施例１と同様
にして、非常に容易に実現でき、実施例１と同様にビッ
トライン間の信号の干渉が抑制され、高密度なＤＲＡＭ
を実現できる。

【００２４】 （実施例３） 図６は、請求項２記載の実施例３となるスタック型セル
を用いたＤＲＡＭの構造断面図である。

【００２５】図６において、シリコン基板１、トランジ
スタ拡散層１２、ＬＯＣＯＳ分離２、ワ−ドライン３、
ストレ−ジノ−ド５と容量絶縁膜６とプレ−ト電極７と
からなるキャパシタと、ビットライン８、メタル配線１
０、層間絶縁膜４からなる従来例（図９）と同様の構造
において、ビットライン８とビットライン８の間隙に、
プレ−ト電極７とコンタクトしたシ−ルド電極１１を埋
め込んだ構造である。このシ−ルド電極１１のビットラ
イン方向の長さは出来る限り長い方が望ましい。

【００２６】このような構造は図７のようにして容易に
製造できる。まず、ビットライン８の加工までは、実施
例１で図２を用いて説明した場合と全く同様である。こ
の後、図７（ａ）ではフォトレジスト２８を剥離し、絶
縁膜４ｅを堆積し、これにフォトレジスト３０をマスク
にして絶縁膜４ｅをエッチングしプレ−ト電極７に届く
まで掘り下げ、シ−ルド電極埋め込み部３１を開口する
。

【００２７】つぎに図７（ｂ）では、フォトレジスト３
０を剥離し、シ−ルド電極埋め込み部３１が完全に隙間
なく埋まるまでポリシリコンを段差被覆性の良い方法で
堆積し、表面から堆積膜厚と同じだけのポリシリコンを
エッチング除去すれば、シ−ルド電極埋め込み部３１の
中だけにポリシリコンを残すことができ、目的の埋め込
み導電層１１を設けることができる。また、この導電層
１１の表面を酸化して絶縁膜４ｆに変えれば、この上層
にメタル配線１０を作ることができる。

【００２８】以上のように本実施例の構造によると、ビ
ットライン８とビットライン８の間にプレ−ト電極７と
等しいシールド電極１１が挟まれるため、埋め込み電極
１１が実施例１の構成におけるビットライン側壁部のシ
−ルド電極に相当し、またプレ−ト電極７がビットライ
ン上部のシ−ルド電極に相当するので、上述した実施例
１の構成における作用がそのまま当てはまり、ビットラ
イン間がシ−ルドされる。そのため、ビットラインの間
隔が狭まり隣接するビットライン間の容量が増しても、
注目するビットラインの近傍のビットラインにかかる電
位変化を平均化し、即ち同一センスアンプに接続するビ
ットライン対の一本一本にかかるノイズを等しくするた
め、ビットライン間の容量によるビットライン間の信号
の干渉が抑制され、ノイズによるセンスアンプの誤動作
を防ぐ高密度なＤＲＡＭを実現できる。

【００２９】

【発明の効果】以上の説明から容易に明らかなように、
本発明はビットラインの上部及び側壁部に、絶縁膜を介
した導電性膜を設けることにより、高密度ＤＲＡＭにお
けるビットライン間の干渉と、これに基づく誤動作を改
善でき、実用的に極めて有効である。

【図面の簡単な説明】

【図１】請求項１記載の実施例１となるスタック型セル
を用いたＤＲＡＭの構造断面図である。

【図２】同実施例のビットライン形成までの製造方法の
説明図である。

【図３】同実施例のスタック型セルを用いたＤＲＡＭの
製造方法の説明図である。

【図４】本発明と従来のビットライン周辺の寄生容量の
分布を示す簡略化した断面図である。

【図５】請求項１記載の実施例２となるトレンチ型セル
を用いたＤＲＡＭの構造断面図である。

【図６】請求項２記載の実施例３となるスタック型セル
を用いたＤＲＡＭの構造断面図である。

【図７】同実施例の製造方法の説明図である。

【図８】従来のビットライン間干渉の説明図である。

【図９】　　スタック型セルをもつＤＲＡＭを例にした
従来例の構造断面図である。

【図１０】ビットラインねん架法の説明図である。

【図１１】ビットラインねん架法を１６ＭビットＤＲＡ
Ｍに適用したときのセルブロック周辺のレイアウト図で
ある。

【符号の説明】

１　　シリコン基板 ２　　ＬＯＣＯＳ分離 ３　　ワ−ドライン ４　　絶縁膜 ５　　ストレ−ジノ−ド ６　　容量絶縁膜 ７　　プレ−ト電極 ８　　ビットライン ９　　導電性膜 １０　　メタル配線 １１　　シ−ルド電極 １２　　トランジスタ拡散層

Claims (2)

【特許請求の範囲】
1. 【請求項１】ビットラインの下層にトランスファゲ−ト
   、ストレージノ−ド、プレ−ト電極を持つＤＲＡＭであ
   って、ビットラインの上部及び側壁部に、絶縁膜を介し
   た導電性膜を有し、この導電性膜が二対以上のビットラ
   インに亘って広がっていることを特徴とする半導体記憶
   装置。
2. 【請求項２】ビットラインの下層にトランスファゲ−ト
   、ストレージノ−ド、プレ−ト電極を持つＤＲＡＭであ
   って、ビットライン間に埋め込まれた導電層を持ち、こ
   の導電層がセル領域上でプレ−ト電極に接続されている
   ことを特徴とする半導体記憶装置。