JP3627814B2

JP3627814B2 - 集積回路用コンデンサの構造およびその製造方法

Info

Publication number: JP3627814B2
Application number: JP50945995A
Authority: JP
Inventors: エメッシュ・イスマイル・ティー; カルダー・イアイン・ディー; ホー・ヴ・キュー; ジョリー・ガーヴァインダー; マドセン・リネット・ディー
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1993-09-22
Filing date: 1994-09-20
Publication date: 2005-03-09
Anticipated expiration: 2020-03-09
Also published as: CA2106713C; CA2106713A1; EP0721664B1; WO1995008846A1; EP0721664A1; JPH09504412A

Description

技術分野
本発明は、集積回路用のコンデンサ、特に強誘電体RAMのための強誘電体コンデンサの構造およびその製造方法に関する。
背景技術
集積回路用の強誘電体RAM素子（FERRAM）は、コンデンサ誘電体としての強誘電体材料の特性を利用する。好ましい強誘電体材料は、鉛ジルコネイトチタン酸塩（PZT）などのチタンを含むペロブスカイト構造のもの、バリウム・ストロンチウムチタン、その他多数ある。これらの強誘電体材料の典型的な特色は、集積回路に使用される従来のコンデンサ誘電体、たとえば、SiO₂やSi₃N₄（ε＜10）に比べ、非常に高い誘電率（ε＞100）を有することである。
さらに、２つの安定分極状態の一つは、印加電圧の極性に応じて強誘電体材料内に誘導される。そして、強誘電体材料は電圧除去後でも選択された分極状態を維持する。したがって、不揮発性の高密度強誘電体メモリ素子が供給される。FERRAMの他の知られている利点は、5V以下でプログラム可能であり、高速アクセス時間（＜40ns）を有し、電力消費が少なく、多数のリード／ライトサイクルに強く、さらに、放射線に対する硬さを有することである。
不揮発性DRAM用に強誘電体材料を使用することによって、強誘電体材料層の堆積のプロセスは急速に改良された。集積回路用に研究されてきた堆積方法として知られるものには、たとえば、金属有機ゾルゲルやその他のスピン・オン液体処理、化学蒸着（CVD）、スパッタリング、レーザ除去、電子ビーム堆積およびイオンビーム堆積などがある。
一方、強誘電体コンデンサを相補金属酸化物半導体（CMOS）、バイポーラおよびバイポーラCMOS集積回路に集積化するためには、既知の処理技術と互換性を持つプロセスが必要である。
一つの例として、メモリセル・コンデンサにストアされた電荷を有する１コンデンサ/1トランジスタ型の従来のDRAMメモリセルにおいて、コンデンサは選択的にMOS電界効果トランジスタ（アクセス・トランジスタ）のソース・ドレーン・パスを介してビット線に結合され、アクセス・トランジスタのゲート電極はワード線に結合される。従来のビルディング・メモリセルへのアプローチには、半導体基板ウェハ中にアクセス・トランジスタを形成すること、誘電体層の上に平面コンデンサを構成すること、たとえば、各トランジスタに隣接する基板上にフィールド隔離層を構成すること等が含まれる。コンデンサは、従来、第１の導電層、コンデンサ誘電体層、およびその上の第２の導電層を堆積することによって形成されていた。サンドイッチ状の層はパターン化およびエッチングされて、各コンデンサ、すなわち、第１、第２の導電性電極およびその間に入るコンデンサ誘電体が形成される。
エッチングは通常、たとえば、反応イオンエッチングなどのドライエッチングプロセスによって行われる。しかし、従来の半導体材料には見られない要素を含むPZT（PbZr_xTi_1-xO₃）のような強誘電体材料のパターン化に対して従来のドライエッチング化学作用を用いると問題が生じる。
1991年の集積化強誘電体に関する国際シンポジウムでのSanchez等の発表における、「GaAs強誘電体不揮発性メモリ用のプロセス技術開発」には、イオン研磨のステップを使用してエッチングし、最上部の電極とその下の強誘電体層を形成し、その後マスキングを行い、もう一度イオン研磨を行って下部の電極を形成することが記載されている。
一方、強誘電体材料を用いて従来の平面コンデンサを製造するために、強誘電体材料を形成するウェットエッチング法が研究されてきた。それは、たとえば、Asselanisの米国特許第4,759,823、「PLZT薄膜のパターン化方法」に記載されている。
さらに、FERRAM用のペロブスカイト強誘電体の多くは、シリコンおよびシリコンを含む材料と反応する。したがって、ポリシリコン電極、あるいは、シリコン基板領域によって供給される下部電極を有する従来のDRAMセル構造は未だ実現されていない。
また、強誘電体材料は、従来の誘電体材料、たとえば、二酸化シリコンやシリコン窒化物などと反応し、相互拡散することも知られている。不純物の相互作用は、強誘電体コンデンサ誘電体と従来の誘電体間の境界で起こる可能性がある。他の強誘電体材料の相互作用は、電極に使用される導電層と共に起こる。後者の場合、たとえば、電極の境界において非導電オキサイドが形成される結果になり得る。
鉛やチタンなどの元素の拡散、および強誘電体材料およびそれと接触する電極材料との反応は、強誘電体材料と電極材料の間に適当な障壁層を設けることによって避けることができる。一方、あまり強誘電体材料と反応したり相互拡散しない、適切な電極材料を選択することによっても反応が避けられる。
たとえば、多層電極を用いた、従来の薄いコンデンサ・セル構造に基づく強誘電体コンデンサの形成過程は、Wolters等（フィリップス）の米国特許第5,122,477、「メモリ素子を形成し多層の上部・下部電極を有する強誘電体材料を含むコンデンサから構成される半導体装置の製造方法」に記載されている。また、強誘電体を有する薄膜コンデンサのために選択された金属および金属オキサイド電極材料は、Matsubara（NEC）の米国特許第5,122,923、「薄膜コンデンサおよびその製造方法」に記載されている。他の薄膜強誘電体コンデンサ構造は、Eaton,Jr（ラムトロン）の米国特許第5,109,357「DRAMメモリセルおよび増加電荷量をビット線に転送する動作方法」、およびSandhu（マイクロン・テクノロジー）の米国特許第5,187,638、「シリコン上の強誘電体とPZT誘電体用障壁層」に記載されている。
しかし、バイポーラ集積回路に対しては、強誘電体コンデンサの形成プロセスに従来知られているシリコンプロセス技術との互換性を持たせることが望ましい。それによって、強誘電体素子は、全体の処理数を増やし過ぎたり複雑にすることなく、最小の付加マスク・レベルでバイポーラ集積回路とCMOS集積回路を十分に集積化できる。
発明の概要
このように、本発明は上記の問題を回避、または減少させるためのコンデンサを形成する方法およびコンデンサ構造を提供することが目的である。
本発明の第１の側面によれば、本発明は、基板上に形成される集積回路用メモリ素子のコンデンサ構造において：基板上に第１の電極を構成する第１の導電層と、第１の誘電体を介して第１の電極の上に延びる貫通孔の側壁を構成する第１の誘電体材料の上部層と、第１の誘電体材料より誘電率が大きいコンデンサ誘電体材料層（その下の第１の電極と接触し、表面が周囲の誘電体層の表面と同一平面上にある）で埋められる貫通孔と、コンデンサ誘電体の表面と接する第２の電極を形成する第２の導電層とから構成される。
このように、周囲の第１の誘電体の中に形成される貫通孔の中にコンデンサ誘電体が局在する、簡単でコンパクトなコンデンサ構造が提供される。
この構成は、従来のようにコンデンサ誘電体をパターニング・エッチングすることなくコンデンサの組み立てができる。
コンデンサ構造は、たとえば、酸化タンタルのような従来の高誘電率誘電体、または、PZTやその他のペロブスカイト強誘電体材料のような強誘電体から構成されるコンデンサ誘電体を使用し、既知の適切な方法で貫通孔に堆積される。好ましくは、その誘電体が強誘電体、または周囲の第１の誘電体層と反応する他の誘電体である場合には、誘電体障壁層は貫通孔の側壁に接して提供される。好都合なことに、これは、たとえば、第１の誘電体とコンデンサ誘電体間の拡散障壁層として機能する酸化アルミニウム、シリコン・オキシニトライド、または他の適当な誘電体のような、非導電誘電体材料の側壁スペーサとして提供される。
従来、第１の導電層を堆積およびパターニングすることによって、第１の誘電体層の下部の第１（下部）の電極が設けられていた。本発明によるコンデンサ構造は、貫通孔内のコンデンサ誘電体と接する第２の（最上部）導電性電極を形成する第２の導電層を、その上に設けることによって完成する。好ましくは、第１および第２の導電層の材料は、コンデンサ誘電体と直接接する。しかしながら、必要ならば、第１および第２の電極は、コンデンサ誘電体と導電層の間の導電性障壁層によって構成することができる。
好ましくは、電極と接触しないコンデンサ誘電体の表面は、誘電体側壁スペーサと同じ材質でもよい誘電体障壁層によって内部に封じ込められ、それによって周囲の誘電体材料との相互作用を減少させる。このように、コンデンサ誘電体は、第１の誘電体における貫通孔内のコンデンサ電極間に限定される。強誘電体は電極と接触するか、さもなければ、周囲の誘電体材料との不必要な相互作用を防ぐために、誘電体障壁材料によって内部に封じ込められる。
好都合なことに、コンデンサ誘電体は、充分に平面化された表面トポグラフィになるプロセスによって供給され、第１の誘電体およびコンデンサ誘電体の表面は同一平面上になり、その後の接続および相互接続金属被覆層の構造を簡単にする。
このように、本発明は、強誘電体のような誘電率の大きな誘電体の特性が利用可能な、簡単でコンパクトなコンデンサ構造を提供する。このコンデンサ構造は、バイポーラ集積回路、CMOS集積回路、およびバイポーラCMOS集積回路と互換性を持つ。
本発明の他の側面によれば、本発明は、基板上の集積回路のメモリ素子用のコンデンサを製造する方法において：第１の導電性電極を形成する第１の導電層を基板上に設け、その上に、第１の誘電体層を設け、第１の誘電体層を通して急な側壁を有する孔を開け、この孔の底部内に第１の導電性電極を露出させ、第１の導電体より導電率が大きいコンデンサ誘電体材料でその孔を埋め、その結果生じた構造を平面化して、コンデンサ誘電体材料の表面を周囲の第１の誘電体層の表面と同一平面になるようにし、コンデンサ誘電体材料の表面と接する第２の電極を形成する第２の導電層を設けるように構成される。
このように、第１の電極の上の第１の誘電体材料中に形成された貫通孔内にコンデンサ誘電体が局在する簡単なプロセスが提供される。接触ホールや貫通孔の直径等の大きさは、典型的には、プロセスによって決まる最小の限界寸法である。好ましくは、コンデンサ誘電体は、コンデンサ誘電体層を全面的に堆積することによって得られる。その後、その結果生じた構造のエッチングバックと平面化が化学機械研摩（CMP）によって行われ、十分に平面化された表面トポグラフィが得られる。必要ならば、CMPに従来どおり研磨中止層を設けるために、第１の誘電体層にはCMP阻止材料の表面層によって構成してもよい。平面トポグラフィは、接触金属被覆の準備のような次の処理ステップを簡単にする。さらに、コンデンサ誘電体が強誘電体材料である場合、または、ドライエッチング処理ができない誘電体である場合、従来の強誘電体のパターニングおよびエッチングを避けることができる。
好ましくは、本発明では、コンデンサ誘電体が第１の誘電体と相互に作用する材料で構成される場合、孔をコンデンサ誘電体で埋めるステップの前に、孔の側壁に接する誘電体障壁層を設けるように構成される。
このように、コンデンサ誘電体が強誘電体材料で構成される場合、適切な誘電体障壁層が設けられて周囲の第１の誘電体層との相互作用を防ぐ。好都合なことに、誘電体障壁層は、一様な堆積および異方性エッチングのような従来のプロセスによって、非導電誘電体側壁スペーサを形成することによって構成される。
エッチングバックによって第１の誘電体材料とコンデンサ誘電体の平面化された境界を残した後、第２の導電層が第２の（最上）電極を形成するために設けられる。必要ならば、第１および第２の電極は、コンデンサ誘電体と接触する導電性障壁層によって構成される。
第２の電極は、貫通孔内のコンデンサ誘電体と直接接触する第１レベル部分によって構成される。たとえば、他の第３の非導電誘電体材料の層が全体に堆積され、露出したコンデンサ誘電体層の表面に覆いかぶさる。その後、接触ホールを設けてコンデンサ誘電体を露出し、互換性のある接触金属がよく知られたプロセスで被覆される。
一方、第２の導電層を設け、最上電極を構成した後、第２の電極と接触しないコンデンサ誘電体層のすべての露出した表面を誘電体障壁層で封じ、周囲の層への拡散および相互作用を減らす。この障壁層は、側壁スペーサを形成する材料と同じ材質であってもよい。その後、従来の金属間誘電体が全体に堆積され、電極接触層および相互接続金属被覆が従来の方法で行われる。
障壁層の他の形成方法において、第１の誘電体とコンデンサ誘電体の境界における制御された相互拡散によって、比較的に安定な混合組成の境界領域が形成される。その境界領域は、さらに障壁層として相互拡散に効果的に作用する。
このように、本発明は、コンパクトな構成の強誘電体コンデンサのための方法を提供し、そこで、誘電体拡散障壁層は、強誘電体材料と他の半導体材料間の相互作用を減少させる。
本発明は、コンデンサ構造とコンデンサ構造の形成方法を提供する。そのコンデンサ構造の形成方法は、強誘電体材料を含むコンデンサ誘電体と他の高誘電率誘電体材料の集積化によって、コバイポーラ、CMOS、またはバイポーラCMOS集積回路製造プロセスにおけるコンデンサの集積化を可能にする。このコンデンサ構造の形成方法は、強誘電体材料から構成されるコンデンサ誘電体のよく知られた種々の形成方法を使用することができる。この方法には、コンデンサ構造を形成するための最少の付加プロセス・ステップおよびマスク・レベルが必要である。
このように、コンデンサ構造と集積回路用のコンデンサを形成する方法が提供され、それによって上記のような問題が回避または減少される。
【図面の簡単な説明】
以下の図を例にとって、本発明の実施の形態を説明する。
図１は、従来技術のDRAMセルを含む集積回路の部分断面図を示す。
図２は、他の従来技術のDRAMセルを含む集積回路の部分断面図を示す。
図３は、本発明の実施の形態１によるコンデンサ構造を含む集積回路の部分断面図を示す。
図４は、本発明の実施の形態２によるコンデンサ構造を含む集積回路の部分断面図を示す。
図５〜12は、本発明の実施の形態１によるメモリセルのコンデンサを形成する一連の段階で部分的に形成された集積回路構成の部分断面図を示す。
図13〜15は、本発明の実施の形態２によるメモリセルのコンデンサを形成する一連の段階で部分的に形成された集積回路構成の部分断面図を示す。
図16は、本発明の実施の形態１の修正されたコンデンサ構造の部分断面図を示す。
図17は、本発明の実施の形態３によるコンデンサ構造の断面図を示す。
図18は、本発明の実施の形態４によるコンデンサ構造の断面図を示す。
実施の形態
図１において、半導体基板12に構成された従来技術のDRAMセル10は、Ｐ型シリコン・ウェハの１部、およびトランジスタ14とコンデンサ16を含む。このトランジスタには、深くｎドープされた、ソース・ドレーン領域18を形成する基板領域が含まれる。隣のより浅くｎドープされた領域20は、コンデンサの１つの電極を形成する。その上の誘電体層は、コンデンサ誘電体22とトランジスタのゲート誘電体24を形成する。ドープされたポリシリコンの導電層26は、コンデンサ構造の第２の電極28、およびトランジスタのゲート電極30を形成する。このように、この形式の構造はシリコン基板とポリシリコン層を利用し、第１のコンデンサ電極20、第２のコンデンサ電極28をそれぞれ供給する。しかし、本願発明における強誘電体コンデンサ誘電体の多くは、シリコンおよびポリシリコン層と反応するため、この構造は強誘電体コンデンサとして実現できない。
図２に示すように、他のよく知られた従来技術のDRAMセル32は、基板38上に形成されたコンデンサ34とトランジスタ36で構成され、コンデンサ34は、フィールド分離領域42の上にある誘電体40の層上に設けられる。電極44、46は、その間にコンデンサ誘電体層50を挿んで形成される。相互接続金属被覆52は、コンデンサの上部電極46と接触し、アクセス・トランジスタ36のソース／ドレーン領域54と接続する。その結果生ずる形状は、非平面となる。電極44、46には、導電層の多層構造が含まれる。したがって、導電性の電極材料とコンデンサ誘電体材料を含む複数の層のパターン化・エッチングが必要である。コンデンサ誘電体が強誘電体材料であるならば、エッチングプロセスには問題が生じる。
本発明の実施の形態１による集積回路において、メモリ素子のコンデンサ50は、Ｐ型、＜100＞半導体シリコン・ウエハの形式で、従来の集積回路用の基板52の上に設けられ、その１部が図３に示される。この基板は、他の電子装置構造（図示せず）を含む、部分的な集積回路の要素から構成される。基板上に設けられた第１の導電層は、非導電誘電体層53によって半導体基板から分離されたコンデンサの第１（下部）電極54を形成する。適切な導電性金属、合金または導電性金属オキサイドの単一層54が供給される。一方、電極54は、導電性金属、または金属オキサイド層56、導電性オキサイドなどの導電性障壁層58を含む多層構造から成る。その上に横たわる従来の誘電体60は、貫通孔62を形成する。この貫通孔はコンデンサ誘電体材料66で埋められる。コンデンサ誘電体材料66は、第１の誘電体よりも導電率が大きいという特徴があり、従来の高誘電率誘電体、または、好ましくは、強誘電体材料を含む。コンデンサ誘電体66は、間に誘電体障壁層64が入ることによって、側壁スペーサの形で第１の誘電体層60から分離される。都合の良いことに、コンデンサ誘電体が強誘電体材料である場合、障壁層64は拡散障壁として機能し、強誘電体66と従来の誘電体60の間の相互作用を防ぐ。単層または多層構造の第２の導電性電極68は、第１の電極と同様に、第２の誘電体材料66の上に設けられ、コンデンサ構造を完成させる。誘電体障壁層70の上の層は、第２の誘電体層66の電極と接触していない表面すべてを封じ込め、従来の誘電体72の層がもう１つ設けられる。接触ホール74は、誘電体層70、72に開けられ、第２の電極への接触は、たとえば、相互接続金属被覆76を含む導電層74によって、従来の方法で設けられる。
実施の形態２によるコンデンサ構造から成る集積回路において、その構造は実施の形態１のものと同様であり、第１の電極154は基板152の上に設けられる。そしてコンデンサ誘電体166、すなわち、強誘電体材料は、側壁スペーサ164の形式で第１の誘電体層160内の孔の中に形成された誘電体障壁層164によって、周囲の従来の誘電体材料から分離される。しかし、この構造は、誘電体障壁170の第１の層を含む平らな誘電体層が設けられること、その上に横たわる従来の誘電体層172が強誘電体166の表面を覆い、隣の同一平面上の誘電体層160の表面上に延びているという点で異なっている。接触ホールは、誘電体層170、172の両方を貫通して設けられる。上に横たわる導電層176は、接触ホール174まで延び、コンデンサ誘電体と直接接触する。後者の構成は、相互接続金属被覆を形成する導電層176が、強誘電体材料と互換性のある金属あるいは金属合金を含む場合には実現可能である、それによって強誘電体層と直接接触することができる。したがって、実施の形態１のように第２の電極を別に形成する必要はなくなる。
実施の形態１および２によるコンデンサ構造において、コンデンサ誘電体は、第１の誘電体の中に形成された貫通孔内に設けられる。このように、第２の誘電体層のパターン化およびエッチングが不要になる。コンデンサ誘電体が強誘電体材料であるところでは、この構造では、コンデンサ誘電体と電極が直接接蝕する以外に、コンデンサ誘電体が誘電体障壁層内に封じ込められる。この障壁層は、コンデンサ誘電体材料とあまり反応せず、不純物に対する拡散障壁として機能し、周囲の材料との反応を防ぐ非導電材料でつくられる。
理想的には、コンデンサ誘電体とその上の金属接触バイアスを含む貫通孔は最小限の幾何学的配置、すなわち最小限の寸法で形成される。しかし、実際には、図に示すように、接点の位置ずれの許容範囲を広げ、製造能力を向上させるために、コンデンサ誘電体を含む貫通孔は、次の金属層を考慮して、金属接触バイアスよりも大きくつくられる。
実施の形態１によるコンデンサ構造を含む集積回路の製造方法において、非導電誘電体材料の表面分離層53を有する半導体基板52の上に集積回路の一部が設けられる。第１の導電層54は基板上に堆積され、従来どおりにパターン化されてコンデンサの第１の（下部）電極を形成する。電極には、たとえば、金属層56や、その上の導電性金属オキサイドの適切な導電性障壁層58のような複数の導電層が含まれる。一方、導電性電極は、適当な導電金属、またはその上に堆積されるコンデンサ誘電体と互換性のある金属オキサイドの単一層54で構成される。
従来の導電体材料でできた薄い層60は全体に堆積され、パターン化・エッチングされて、側面の傾斜の急な開口62を形成し、その下の第１の導電性電極54を露出する。この業界でよく理解されているとおり、側面の傾斜の急な開口62は、異方性エッチングの従来のよく知られた方法で形成される。この開口は、接触ホールや貫通孔に典型的な寸法を有する。
典型的には、誘電体分離層60は、たとえば、化学蒸着で形成された〜1000オングストロームの二酸化シリコンの誘電体層から成る。したがって、たとえば0.5μｍ以下のライン幅プロセスにおいて、開口のアスペクト比は、約1:4（深さ：幅）である。
第１の誘電体層60は、たとえば、化学蒸着によって形成された二酸化シリコンや窒化シリコン、シリコン・オキシニトライドのような従来の誘電体のどれでもよい。一方、第１の誘電体層は重合誘電体で構成してもよい。
開口62を形成した後、局所的な誘電体障壁層64は、後述の開口内の誘電体層の側壁の上に形成される。その後、この開口の中はコンデンサ誘電体で埋められる。
コンデンサ誘電体材料は、開口を埋めて誘電体層の表面と同じ高さにするために既知の方法で堆積される。たとえば、全体に第２の誘電体層を堆積した後、エッチングまたは研磨によってコンデンサ誘電体を除去し、第１の誘電体の表面と同一平面にする平面化を行うことによって、開口を埋めることができる。堆積は、既知の適切なプロセス（たとえば、ゾルゲル蒸着、CVD、スパッタリング、レーザ除去、スピン・オン・ガラス）によって達成される。好ましい強誘電体材料は、ゾルゲル・プロセスかCVDによって堆積されたPZTである。他に、ペロブスカイト強誘電体、強誘電オキサイド材料、および非強誘電体材料、すなわち、タンタルオキサイド等の選択された非導電性金属オキサイドが代用できる。
その結果、強誘電体材料の表面層を含む構造は、表面を充分に平面化するためにエッチバックされ、開口が強誘電体材料で埋められて周囲の第１の誘電体層の表面と同一平面上になる。好ましくは、第１の誘電体層には、化学的機械研磨によってエッチバックが容易に達成されるように、化学的機械研磨阻止材料の表面層が含まれる。それによって、表面を十分に平面化するために、基板上の研磨阻止層の平らな表面の上に延びている層を選択的に除去する。必要ならば、強誘電体材料の堆積前に、たとえば、シリコン・カーバイド、窒化シリコンまたは窒化ボロンのCMP阻止層が第１の誘電体材料の基板上に供給される。このように、強誘電体材料のエッチングバックは容易に行われ、十分に平らなトポグラフィを供給し、既知の方法における強誘電体材料のドライ／ウェットエッチングに際して生じる問題を避けることができる。
堆積方法によっては、材料を結晶化させ高密度にするために、強誘電体コンデンサ誘電体のアニーリングが必要になる。強誘電体層の堆積後の適切なアニーリングステップとしては、必要なら、たとえば、600〜700度の酸素を含む雰囲気中での熱処理が含まれる。熱処理の間、側壁スペーサ64を形成する障壁材料は、強誘電体層中の不純物に対する拡散障壁として作用し、強誘電体材料と第１の誘電体材料の相互作用を防ぐ。
このように、誘電体障壁層64は、強誘電体材料と第１の誘電体材料の間に拡散障壁をつくる、たとえば、Al₂O₃のような、適切な誘電体材料の層でできた側壁スペーサ64として形成される。開口内の側壁スペーサ64は、従来の方法、たとえば、誘電体障壁層64（図６）を全面に堆積し、その後、異方性エッチングを行ってその下の第１の電極層を開口の底部で露出し、図７に示すようにテーパ状の側壁64を残す方法である。
コンデンサ構造を完成するために、第２の導電層68が全面に設けられてパターン化され、コンデンサの第２の接点（最上）電極を強誘電体で満たされた領域の表面に形成する。この第２の電極は、たとえば、Ptまたは他の適切な貴金属、金属合金またはRuO₂のような導電性金属オキサイドで構成される。一方、この電極は、導電性障壁層、およびその上に横たわる、たとえば、Pt/RuO₂を含む複数の導電層の多層構造で構成され得る。後者は、強誘電体材料と導電性電極材料の間に横たわる障壁層を有する第１の電極と同様の構成である。第２の電極68は、パターン化されて、強誘電体材料66の平面化された表面上の領域に接点を形成する。その後、その上に、たとえば、側壁スペーサと同じAl₂O₃などの誘電体障壁材料の層70で構成された誘電体が全面に供給され、強誘電体層の露出している表面に覆い被さる。その上に横たわる従来の誘電体の層、たとえば、二酸化シリコンの層72は、その上に従来の相互接続金属被覆が形成される前に、誘電体に厚さを付け加える。図12で示すとおり、接触ホール75は誘電体層70、72を通して形成され、その上の接蝕金属被覆76はこの接触ホールの中で第２の電極68と接触する。
続いて、上部電極への接触は、誘電体層を異方性エッチングして接触ホールを開け、導電性金属層を堆積する、従来のステップによって供給される。適切な接触金属被覆は、Al合金、タングステン、銅、または他に知られた適当な導電性金属および合金で構成される。
強誘電体層の堆積後のプロセスの早い段階で、強誘電体材料アニーリングおよび結晶化の処理ステップが含まれない場合、たとえば、高温処理が必要なタングステンのような高温での接蝕金属の堆積においてもコンデンサ誘電体をアニーリングすることが可能である。
したがって、この結果生ずるコンデンサ構造は、簡単で非常にコンパクトであり、また、既知のバイポーラおよびCMOS集積回路プロセスとも互換性のあるプロセスで製造できる。
Al₂O₃以外の非導電性誘電体材料で、側壁スペーサを形成するのに適しているのは、周囲の誘電体層と強誘電体層との不要な相互拡散や反応を防ぐ障壁を供給する誘電体材料、たとえば、Ta₂O₅、AlN、MgO、SrTiO₃、シリコン・オキシニトライド等である。
他の既知のエッチバック方法、すなわち、RIEが使用できるが、好ましくは、RIEにより強誘電体材料をドライエッチングする難しさを避けるために、CMPが使用される。また、CMPは、結果として生ずる構造が十分に平面化されるので好ましいエッチバック方法である。それによって、接蝕金属の形成である次の処理ステップでのリソグラフィに関するトポグラフィを減少させる。必要ならば、研磨停止層はCMPの後、次の処理ステップに進む前に、選択的に除去できる。
以下は、それぞれ実施の形態１および２における、コンデンサ誘電体としてPZTを使用してコンデンサを形成するための、プロセスの流れを示した２つの例である。一例として、特定の材料が示されているが、コンデンサ誘電体および全体の処理技術は、多くの互換性のある電極材料および障壁層の堆積方法等を選択できることは言うまでもない。
実施例Ｉは、プラチナの第１、第２の電極を有し、実施の形態１による方法で製造されるPZT強誘電体コンデンサのプロセスの流れを示す。第１の導電層にはプラチナが含まれる。その下のチタンがスパッタリングされた接着層は、第１の導電層の下の分離層との接着力を強くする。第１のプラチナ電極を形成した後、第１の誘電体が堆積され、それは、100nmの二酸化シリコンから構成される。障壁層は、酸化アルミニウムから形成された誘電体側壁スペーサを含む。強誘電PZTの層は、化学蒸着によって堆積され、二酸化シリコン層の中の貫通孔を完全に埋めるためにわずかに二酸化シリコン層よりも厚くなる。PZTの層をアニーリングした後、CMPでエッチングバックすると、第２の電極を形成する際、表面が平らになる。第２の電極は、プラチナでできた第２の導電層の堆積によって形成される。第２の電極は、貫通孔の中で、PZTの平面化された表面上に形成される。他の酸化アルミニウム層が全体に堆積され、その後、第２の電極の周りのPZTの露出した表面に覆い被さる。その後、二酸化シリコンの従来の金属間誘電体層が体積され、接触ホールは、二酸化シリコンと酸化アルミニウムの層を通して開けられ、第２の電極を露出する。第２の電極への接点は、アルミニウム合金を使用して、従来の金属被覆プロセスによって形成される。
プロセスの流れ：実施例Ｉ
・下部電極に、分離のためのオキサイドの層を有する半導体基板を設ける。
・スパッタリングによって堆積された10−30nmのチタンの接着層を設ける。
・200−400nmのPtの層を形成し、下部電極を構成する。
・全体に100nmの二酸化シリコンでできた第１の誘電体層を設ける。
・オキサイドを通して貫通孔をエッチングする。
・CVDによって、全体にAl₂O₃の非導電誘電体障壁層を堆積する。
・Al₂O₃を異方性エッチングバックして側壁スペーサ（SWS）を接触孔の中に形成する。
・CVDによって、〜120nmのPZTの強誘電体コンデンサ誘電体層を堆積し、貫通孔を埋める。
・酸素環境の中で、PZTを500〜700度でアニーリングする。
・CMPによってエッチングバックし、強誘電体の表面を第１の誘電体層と同一平面上にする。
・200nm−400nmのPtの導電層を上部電極の全体に堆積する。
・SWSによって境界が設けられた領域内のPZT上に第２の上部電極を形成するために、Pt層をパターン化する。
・もう１つのAl₂O₃の誘電体障壁層（すなわち、SWSと同じ材料）を堆積し、PZTの露出した表面を覆う。
・500nm〜１μｍのSiO₂の金属間誘電体層を堆積する。
・SiO₂の層と誘電体障壁層を通して第２の電極まで接触ホールをエッチングする。
・上部電極に接触用の金属、アルミニウムを堆積する。
実施の形態２によるコンデンサ構造の形成方法において、プロセス・ステップは上記の実施の形態１と同様である。ただし、第２の誘電体層を設けてエッチングバックを行った後、誘電体障壁誘電体材料の層170が全体に設けられ、続いて、厚みのある従来の誘電体172が追加される点が異なる。接触ホール175は、層170、172を通して開けられ、金属被覆176の第１の層が、全体に堆積される。この金属被覆176は、第２の誘電体と直接接触する接触ホールの中に延び、それによってコンデンサの最上部を形成する、金属または金属合金で構成される。後者の構成は、金属間金属被覆176が貴金属（たとえば、Pt）、貴金属合金、タングステン、または強誘電体材料166に直接接触する互換性のある他の導電金属を含む場合に適している。後者の場合、最上部接触電極を相互接続金属から離れて形成する必要がない。
実施例IIは、実施の形態２による方法で製造される電極を有するPZT強誘電体コンデンサのプロセスの流れを示す。
実施例 II
・下部電極に、分離のためのオキサイドの層を有する半導体基板を供給する。
・スパッタリングによって堆積された10−30nmのチタンの接着層を設ける。
・200−400nmのPtの層を形成し、下部電極を形成する。
・全体に100nmの二酸化シリコンでできた第１の誘電体層を設ける。
・オキサイドを通して貫通孔をエッチングする。
・CVDによって、全体にAl₂O₃の非導電誘電体障壁層を堆積する。
・Al₂O₃を異方性エッチングして側壁スペーサ（SWS）を接触孔の中に形成する。
・CVDによって、〜120nmのPZTの強誘電体コンデンサ誘電体層を堆積し、貫通孔を埋める。
・酸素雰囲気の中で、PZTを500〜700度でアニーリングする。
・CMPによってエッチングバックし、強誘電体の表面を第１の誘電体層と同一平面上にする。
・もう１つの誘電体障壁材料（すなわち、SWSを形成するものと同じ材料のAl₂O₃）を堆積し、PZTの露出した表面全体を覆う。
・500nm〜１μｍの、SiO₂の誘電体層を堆積する。
・誘電体層と誘電体障壁層を通してPZTに接触ホールをエッチングする。
・導電層を全体に堆積して、たとえば、200nm〜400nmWの接触／相互接続金属を設ける。
上記の実施例において、強誘電体材料は、好ましくは、一粒が100nm以下の細かい粒のPZTである。PZTの堆積の方法によっては、堆積した強誘電体材料をアニーリングして結晶化させるために、熱処理のステップが必要になる。このステップは、強誘電体材料の堆積直後の、個別のアニーリング・ステップで構成される。一方、処理の後半の段階においては、適切な熱処理が後に続く高温のステップ、たとえば、金属被覆ステップの一部を含んでもよい。
実施例IIにおいて、相互接続金属被覆はPZTとの直接の接触の形成に使用される。別の第２の電極は形成されない。必要に応じて、薄い障壁層が相互接続金属被覆とコンデンサ誘電体の間に設けられる。
実施例Ｉ、実施例IIによって形成されたコンデンサの変形においては、電極は代わりの多層導体で構成される。この多層導体には、２層以上の導電金属または金属オキサイドが含まれ、そのうちの少なくとも１つは、たとえば、強誘電体がPZTの場合、RuO₂/Ptなどの強誘電物質と互換性のあるものである。
図３に示す実施の形態１によるコンデンサ構造において、最上部の電極はコンデンサ誘電体材料の領域内に形成される。実施の形態１（図16）によるコンデンサ構造の変形例において、最上部の（第２の）コンデンサ電極68は、図３に示されたものよりも大きく、コンデンサ誘電体66と周囲の誘電体60の間の境界を越えて延びている。後者の構成はコンデンサ誘電体の使用エリアを最大にし、電極間の周囲の誘電体が劣化した場合に使用することができる。すなわち、領域61は重要な問題ではなくなる。同じく、コンデンサ誘電体が完全に最上部の電極で覆われるため、誘電体障壁層70（図３）は必要がなく、また、誘電体層76は最上部電極68を囲む層60の上に直接堆積される。
実施の形態３のコンデンサ構造では、図17に示すように、第１の誘電体層260およびコンデンサ誘電体層266を相互拡散して形成した境界領域264が障壁層264を構成する点以外は、構成は実施の形態１、２の場合と同様である。後者は、コンデンサ誘電体層266のアニーリング中か、または、別の熱処理ステップ中に達成できる。
実施の形態４によるコンデンサでは、図18に示すように、構成は、テーパになった貫通孔362が第１の誘電体層360に構成される点を除いて実施の形態１、２の場合と同様である。後者は、従来知られているテーパ形状の貫通孔によって構成される。このテーパになった貫通孔362は、次の金属被覆層376のアライメントを容易にするコンデンサ誘電体の最上部の表面上に、接触領域367を増加させる。このように、高誘電率誘電体と強誘電体材料のすぐれた誘電特性を利用した、単純なコンデンサ構造が供給される。また、接蝕開口が従来の誘電体である場合、接蝕開口内にコンデンサ誘電体を構成することによって従来のコンデンサ誘電体の形成・エッチングの必要がなくなり、単純なプロセスが得られる。誘電体障壁層の減少によって、不純物の相互拡散の問題が避けられる。
本発明は、シリコン集積回路と互換性のある高誘電率誘電体または強誘電体を含むコンデンサを提供する。特に、強誘電体コンデンサ構造は、BiCMOS、CMOSおよびバイポーラ集積回路と共に集積化することが可能である。しかしながら、シリコン以外の、たとえば、GaAsやその他のIII−Ｖ材料などの半導体基板を用いた集積回路に適した誘電体材料を適切に選択することによって、実施の形態におけるコンデンサの変形例も当然提供できる。
本発明の特定の実施の形態が詳細に記載されたが、請求項において定義される発明の範囲を逸脱しないインピーダンス範囲で、多様な変形・応用が可能である。

Claims

基板上に形成される集積回路用メモリ素子のコンデンサ構造において：
基板上に第１の電極を構成する第１の導電層と、
前記第１の電極の上に延び、貫通孔の側壁を有する第１の誘電体層と、
前記第１の誘電体材料より誘電率が大きく、下部が第１の電極と接触し、表面が周囲の第１の誘電体層の表面と同一平面上にある第２の誘電体層で埋められる貫通孔と、
貫通孔の側壁内に接し、前記第２の誘電体を前記第１の誘電体層から分離するスペーサ構造の誘電体障壁層と、
前記第２の誘電体の表面と接する第２の電極を形成する第２の導電層と、
から構成され、
前記誘電体障壁層は、酸化アルミニウム、アルミニウム窒化物、酸化タンタル、酸化ニオビウム、ストロンチウム・チタン酸塩、酸化マグネシウムおよびシリコン・オキシニトライドのグループから選択される誘電体から構成されることを特徴とする集積回路用メモリ素子のコンデンサ構造。
請求項１記載のコンデンサ構造において：
前記第２の誘電体は強誘電体で構成されることを特徴とする集積回路用メモリ素子のコンデンサ構造。
請求項２記載のコンデンサ構造において：
前記強誘電体はペロブスカイト構成の強誘電体で構成されることを特徴とする集積回路用メモリ素子のコンデンサ構造。
請求項２記載のコンデンサ構造において：
前記強誘電体は鉛ジルコネイトチタン酸塩で構成される集積回路用メモリ素子のコンデンサ構造。
請求項１記載のコンデンサ構造において：
前記の第１の誘電体は、二酸化シリコン、シリコン窒化物、シリコン・オキシニトライド、ポリイミドおよび他の重合体誘電体のグループから選択されることを特徴とする集積回路用メモリ素子のコンデンサ構造。
請求項１記載のコンデンサ構造において：
前記誘電体障壁層は、貫通孔を構成する側壁付近の前記第１の誘電体層と前記第２の誘電体の間の境界領域から構成され、
その境界領域は、前記第１の誘電体層と前記第２の誘電体層の相互拡散によって形成される混合組成からなることを特徴とする集積回路用メモリ素子のコンデンサ構造。
基板上の集積回路のメモリ素子用のコンデンサを製造する方法において：
第１の電極を形成する第１の導電層を基板上に設け、
その上に、第１の誘電体層を設け、
第１の誘電体層中に急勾配の側壁を有する貫通孔を開け、この貫通孔の底部内に前記第１の電極を露出させ、
貫通孔の側壁の内側にスペーサ構造の誘電体障壁層を設け、
第１の誘電体より誘電率が大きい第２の誘電体でその貫通孔を埋め、
その結果生じた構造を平面化して、前記第２の誘電体の表面を周囲の前記第１の誘電体層の表面と同一平面になるようにし、
前記第２の誘電体の表面と接する第２の電極を形成する第２の導電層を設け、
前記誘電体障壁層は、酸化アルミニウム、アルミニウム窒化物、酸化タンタル、酸化ニオビウム、ストロンチウム・チタン酸塩、酸化マグネシウムおよびシリコン・オキシニトライドのグループの材料から選択される
ことを特徴とするコンデンサの製造方法。
請求項７記載の製造方法において：
前記第２の誘電体で貫通孔を埋めるステップは、強誘電体の層を堆積することによって形成することを特徴とするコンデンサの製造方法。
請求項８記載の製造方法において：
強誘電体層を全体に堆積した後平面化を行うステップは、強誘電体を化学機械研摩によってエッチングバックし、それによって強誘電体で埋められた貫通孔の表面が第１の誘電体層の表面と同一平面になるようにすることを特徴とするコンデンサの製造方法。
請求項７記載の製造方法において：
前記第２の誘電体で貫通孔を埋めるステップは、ペロブスカイト構造の強誘電体のグループから選択される強誘電体の層を貫通孔に供給することを特徴とするコンデンサの製造方法。
請求項７記載の製造方法において：
前記第２の誘電体で貫通孔を埋めるステップは、鉛ジルコネイトチタン酸塩の層を貫通孔の中に設けることを特徴とするコンデンサの製造方法。
請求項７記載の製造方法において：
前記の平面化のステップは、第１の誘電体層の表面上に延びる層を化学機械研摩を用いて除去することを特徴とするコンデンサの製造方法。
請求項12記載の製造方法において：
第１の誘電体層を供給するステップは、化学機械研磨阻止材料から構成される平らな表面を有する誘電体層を供給することを特徴とするコンデンサの製造方法。
請求項７記載の製造方法において：
前記第２の誘電体で貫通孔を埋めた後、前記第１および第２の誘電体層の境界領域を加熱・相互拡散し、混合組成の誘電体障壁層を形成することによって、前記第２の誘電体と前記第１の誘電体の間に誘電体障壁層を供給することを特徴とするコンデンサの製造方法。
請求項７記載の製造方法において：
第２の電極を構成する第２の導電層を供給するステップは、平面化のステップの後に、導電性材料を全体的に堆積し、前記導電層をパターン化して前記第２の誘電体の表面上に第２の電極を構成することを特徴とするコンデンサの製造方法。
請求項15記載の製造方法において：さらに、
次のステップで、第２の電極に隣接する前記第２の誘電体の露出した表面を誘電体障壁層で覆うことを特徴とするコンデンサの製造方法。