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JPS5835783A - 半導体メモリ - Google Patents

半導体メモリ

Info

Publication number
JPS5835783A
JPS5835783A JP56132406A JP13240681A JPS5835783A JP S5835783 A JPS5835783 A JP S5835783A JP 56132406 A JP56132406 A JP 56132406A JP 13240681 A JP13240681 A JP 13240681A JP S5835783 A JPS5835783 A JP S5835783A
Authority
JP
Japan
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write
output
signal
circuit
memory chip
Prior art date
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Granted
Application number
JP56132406A
Other languages
English (en)
Other versions
JPS6249676B2 (ja
Inventor
Keizo Aoyama
青山　慶三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56132406A priority Critical patent/JPS5835783A/ja
Priority to EP82304429A priority patent/EP0074206B1/en
Priority to DE8282304429T priority patent/DE3275609D1/de
Priority to US06/411,008 priority patent/US4480321A/en
Priority to IE2041/82A priority patent/IE53776B1/en
Publication of JPS5835783A publication Critical patent/JPS5835783A/ja
Publication of JPS6249676B2 publication Critical patent/JPS6249676B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＭＯ８ＲＡＭなどの半導体メモリの書込み制
御方式に関する。
ＭＯ８１１のスタティックＲＡＭは第１図に示すように
ワード＠　Ｗ、　、　Ｗ、・・・・・・とビット線対Ｂ
ｅｅ鳥（多数あるが図ではその一組のみを示す）の各交
点に、負荷抵抗Ｒ，，Ｒ雪とＭ０８トランジスタＱ＊＝
Ｃｈで構′成されるフリップフルツブおよびトランス７
アゲートとまるＭＯ８）ランー少スコＱｓ−Ｑａからな
るメモリセルＭｅを接続してなる。ビット線対−１Ｂ１
の一端はトランジスタＱ＊−Ｑａ　＆Ｃより電源Ｖ’ｅ
ｅＫプルアップされ、他端はコラム選択トランジスタＱ
？　ｅＱ、により、データバスＤＢ、ＤＢへ接続される
。
ワード線例えばＷ、をＨ（）１イ）レベルにするとトラ
ンジスタＱｌ＝９４はオンとなって当該メモリセルはビ
ット線対Ｂ、、Ｂ１１ｃ接続され、またコラム選択信号
Ｙ１をＨ＆ＣするとトランジスタＱｙ　−Ｑａがオンと
なりてビットｌｉｉ　Ｂ６　ｍ　ＢｓがデータバスＤＢ
、ＤＢへ接続され、こうしてＷｌとＢ１１ｅＢｌの交点
に配設されたメモリセルＭＣ・が選択される。この状態
でデータバスＤＢ、ＤＢを介してビット線対Ｂｔｌｅ”
ｌを例えばＢ・がＨ，ＢｓがＬ（ロー）Ｋすればメモリ
セルのトランジスタＱ！がオン、Ｑ、がオフとなり、セ
ル書込みが行なわれる。これを読出すにはＷｌおよびＹ
をＩＨ’ｃすればよく、Ｗ１＝ＨでトランジスタＱｓｅ
屯がオンになり、セル内部の点ａのＨレベル、点すのＬ
レベルがビット線Ｂ・、Ｂ１へ伝えられ、これがトラン
ジスタＱ丁、Ｑ、、データバスＤＢ、ＤＢを介して読取
多回路へ導かれる。
書込みを行なうに当っては、外部よシメモリチップヘラ
イトイネーブル信号ＷＥが入る。これはチップ内のバッ
ファ（インバータ）で受けられ、その反転信号ＷＥがメ
モリチップを読取りモードから書込みモードにする。書
込み（絖取りも同様）を行なうメモリセルはアドレス信
号で指定される（複数ビットからなるアドレス信号の上
位ビット群、下位ビット群がワード線、ビット線の選択
信号となる）が、選択セルに従って選択ワード線が変っ
て第２図ｔ！に示すように、今まで選択されていたワー
ド線ｗｉが非選択となり、代りてワード線Ｗｊが選択さ
れたとすると、前者の電位は立下り後者の電位は立上り
、その交差点近傍では両者ともＨレベルの選択状態が出
現する。このときピッド　線に次の書込みデータ、に対
応する電位が与えられていると誤書込みが生じる（令書
込んだセルに対し次のデータの書込みが行なわれる）恐
れがあるので、アドレス伯゛号Ａが切換わる間はライト
イネーブルＷｇＶｒＬ、ＷＥをＨＩＣＬ、て書込みを禁
止するようｋしている。しかしこの方式では、連続して
書込む場合もアドレス信号が変わる度毎にＷＥをＬ忙し
なければならず、一方ＣＰＵシステムからの指令は連続
したもの（書込み命令）であるからそれをアドレス変イ
ヒ毎に一旦中止させる回路を外部回路に付加しなければ
ならない。
ライトイネーブル信号はメモリチップではデータ入出力
部の制御にも使用される。即ち第３図に示すように読取
りデータの出力段はＨ，Ｌ及び高インピーダンス（ハイ
２）の５出力状態をとるトランジスタＱＩｓ　＋　Ｑｔ
ｓの直列回路で構成され、その出力端Ｐ、が接続される
Ｉ１０ボートへは入力データバッ７アＩＤＥも接続され
る。そこでデータ人カクまクメモリ書込み時にはトラン
ジスタＱｕ　ｅ　Ｑｇをいずれもオフとしてデータ出力
段はハイ２状態とし、書込みデータＤ１がデータ出力段
、ｋよシ妨害されることなくバッファＩＤＢへ入力する
ようＫする。この目的で外部ライトイネーブル信号ｗ］
８を制御段のトランジスタＱｓ　−Ｑｓ・に加える。と
れらのトランジスタＱｍ　、　Ｑｔｓは、トランジスタ
Ｑｔｓ　ｅ　Ｑｓ−と直列に接続されてインバータを構
成するトランジスタＱＩＡ　＋　ｑｔｙと並列忙接続さ
れ、いずれのインバータの出力もＬにする機能を持つ。
即ち書込みでＷＥ＝ＩＩ＆らＱｔｓ　ｔ　Ｑｘｉオン、
上、下段インバータの出力Ｐｔ　ｔＰｓ　ｕ　Ｌ　ｓ従
ってトランジスタＱ□、Ｑ。
はオフとなる。読取り時はＷＢ＝Ｌであ抄、トランジス
タＱｓｓ　ｅ　Ｑｔｍオフ、トランジスタＱ１４　ｅ　
Ｑｓｖは読取りデータＤＯＯＨ，Ｌ即ち１”、”０”Ｋ
従ってオン、オフ（Ｎはインパニタ）、出力Ｐ１ｗＰ８
はＱ１４ｅＱｓｙのオン、オフに従ってＨ，Ｌ、出力端
Ｐ、から、の出力もそれに従ってＨ，Ｌとなる。この出
力は、バッファＩＤＢの入力インピーダンスは高いので
該バッファにより妨害されることはなく、■１０ボート
へ導かれる。
連続して書込みを行なう場合にライトイネーブルＷＥが
アドレス変化毎にＬへ戻ると、出力段トランジスタＱ１
ｓ　ｓ　Ｑｌｔは両者ともオフの状態から一方がオン、
他方がオフの状態へ切換えられ、ｗＥ＝Ｈで再び両者と
もオフの状態忙なり、これを繰シ返すととＫなる。出力
段はトランジスタのサイズも犬であり、従って寄生容量
も大であるから定常状態に寿る迄に時間がか＼す、これ
は書込みに有効力時間を短くシ、ひいては書込み時間を
大にとる必要を生じる。
外部ライトイネーブル信号は所要書込み時間中連続させ
、第２図に示すように選択ワード線をＷｉからＷｊＫ切
換える場合は両者の切換えタイミングをτだけずらして
両者選択という事態が生じないよう和するととも考えら
れる。しかしこれはワード線駆動回路が複雑に寿るばか
りか耽出し速度の遅れを招く。
本発明は、外部ライトイネーブル信号は連続書込み期間
中Ｈレベルでよくてアドレス変化毎にＬに戻す必要はな
く、代抄にチップ内でアドレス変化時の書込み禁止パル
スを発生するようにした。
このようにすれば、データ出力段へは連続する皺外部ラ
イトイネーブル信号を加えることができ、アドレス変化
毎に該出力段を書込みモード（ハイｚ）、読取りモード
（ＨまたはＬ出力状態）′に切換えずに済む。
第４図は本発明で用いる書込み制御回路の一例を示し、
トランジスタＱ１．〜Ｑｔａで構成される。ＷＥ路の出
力ＷＥを書込み制御信号として用いる。第５図は第４図
の回路の動作を示す波形である。該回路の出力ＷＥは、
ＷＥおよびφがともにＨの時にのみＬとなりこの時メモ
リチップは書込みモードとなる。一方、ＷＥがＬ即ちＣ
ＰＵシステムからの書込み指令がない場合は勿論該出力
ＷＥはＨとなりメモリチップを読取りモードにする。ま
たｗｇがＨ即ちＣＰＵから書込み指令があってもφがＬ
であればＷＥｉｉＨとなりメモリチップへの書込みを禁
止する。この様にしてアドレス切換時のメモリチップへ
の書込みを禁止することにより誤書込みの発生を回避す
ることができる。
第６図は書込み制御信号ＷＥにより制御される入力デー
タバッファＩＤＢの回路を含むメモリの全体回路の一例
である。ここに示した入力データバッファＩＤＢの動作
は次の通りである。書込み時即ち書込み制御信号ｗｇが
Ｌの時は例′えばＩ１０人カレベルがＨであればＱｍｌ
からＱｕで構成される２つのインバータの働きによりＤ
Ｉ）ＩがＨ，ＤＨｘがＬとなり、Ｑｓｙ　ｓ　Ｑ４ｏが
オンＱお、Ｑｌ、がオフとなってデータバスＤＢ及びＤ
ＢＫ各々■、Ｌのレベルを与える。このレベルはＱｖ−
Ｑａを通してピット線に与えられ・セルに書込みが行な
われる。一方読出し時即ちＷＥがＨの時はＱ。、Ｑ−が
オンとなりＩ１０人カレヘルＫ　拘うｆ　ＤＩ）ｌ　＊
　ＤＩ）ｌのレベルはともにＬとな、？、ＱａからＱ４
・の各トランジスタはいずれもオフとなる。従って入力
データバッファＩＤＢはデータバスＤＢ及びＤＢＫ強制
的Ｅ−１／ベルを与えることはなく、セルからビット線
に読出された情報によりデータバスのレベルが決定され
読出しが達成される。
、第７図（ａ）　（ｂ）は信号１０発生回路ＷＩＰＧを
示す。
（ａ）ＪＣおいて０１〜Ｇ４はナントゲート、Ｇ、、Ｇ
・はノアゲート、ＧＶはオアで、これらは図示の如く接
続され、アドレス信号ｈ〜ムＢ−１の１ビツトＡ！を受
け、り四ツクＣＫｉを出力する。この第７図（ａ）の回
路ＣＫＧ　ｉはアドレス信号の各ビットに対して設けら
れ、そしてその各回路ＣＫＧ、、　ＣＫＧＩ・・・・・
・ＣＫＧＢ−ｔの各出力は第７図（ｂ）に示すようにオ
アゲートＧ、で結合される。これらの回路の動作を、第
８図を参照しながら説明すると、アドレス信号Ａｉが第
８図ａに示すようＫ”１″（Ｈ）、−０″（Ｌ）に変化
するとナンドゲー）Ｇｌの出力はｂとなり、ナントゲー
トＧ雪の出力はキャパシタＣ１により若干遅延した反転
出力ｄとなり、ノアゲートＧ、の出力ｆはアドレス信号
ＡＩの立上り時に発生するパルスとなる。ナン）”ケー
）Ｇ、、ＧいキャパシタＣｔ、ノアゲートＧ・の系も同
様に動作するがその出力ｇはアドレス信号Ａ１の立下り
時に発生するパルスとなる。これらをオアゲートＧ、で
結合させたものＣＫｉは、アドレス信号Ａｉの変化時に
発生するパルスとなり、オアゲートＧ＠の出力φはアド
レス信号の任意のビットの変化時に発生するパルスとな
る。目的のパルスφはφの反転なので、これはφを受け
るナントゲートＧ―により発生する。
以上説明したように本発明によればメモリチップが受け
る外部ライトイネーブル信号は、書込み時間だけ連続す
る信号とし、アドレスが変る毎に復旧する信号とはしな
いので、外部回路に複雑な付加回路を設ける必要がなく
　ＣＰＵシステムからの書込み指令をそのま＼メモリチ
ップへ与えることができる。そしてメモリチップでアド
レス切換中書込みを禁止する信号を作るので、アドレス
切換時の誤書込みは阻止され、かつ読取りデータ出力段
へは連続する外部ライトイ゛ネーブル信号を加えて連続
的にハイ２状態にするので、書込み期間を長くとること
ができ、また切換えに伴なう無駄な電力消費も々い。
【図面の簡単な説明】
第１図はメモリの要部回路図、第２図はアドレス切換え
に伴なう各都電圧の波形図、第３図はデータ入出力部の
回□路図、第４図は本発明で用いる書込み制御回路の一
例、第５図はその動作説明用の各部信号波形図、第６図
は入力データバッ７アを含むメモリの全体回路の一例、
第７図はアドレス変化中書込み禁止信号の発生回路図、
第８図はその動作説明用の各部信号波形図である。 図面で、ＷＩＰＧけアドレス変化時に信号φを発生する
回路、ＷＥは外部ライトイネーブル信号、ＷＥのＨは書
込み指示レベルである。 出願人　富士通株式会社 代理人弁理士　　　青　　柳　　　　　　稔第１図 第７図 第８図 １ぜ　　　　Ｌ 手続補正書（自発） １、事件の表示 昭和５６年特許願第１３２４０６号 ２、発明の名称 半導体メモリ １補正をする者 事件との関係　　　　特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地名
称　（５２２）富士通株式会社 代表者　　山　本　卓　眞 ４、代　理　人　　〒１０１ ６、補正によシ増加する発明の数　　　　な　し７、補
正の対象 明細書の特許請求の範囲の欄、発明の名称別　　　　　
紙 （１）明細書第１負５行〜１２行の特許請求の範囲を次
のように補正する。 ［共通の端子を介してデータの入出力を行なう入出力回
路と、入力アドレスの変化時に所定幅のパルスを発生す
るアドレス変化検出回路とを部からのライト・イネーブ
ル信号で１ｔｔｌＪ１１４１シ、入ない期間は前記ライ
ト・イネーブル信号によっモリ。」 （２）同第１負３行の発明の名称をｒ￥ｉａメモリ」に
補正する。 （３）同第１頁１４〜１５の「の書込み制御方式」を削
除する。

Claims (1)

    【特許請求の範囲】
  1. メモリチップにアドレスが変化するとき所定幅の信号を
    発生する回路を設けて該回路の出力信号によりアドレス
    が切換わる関は書込みを禁止させ、そして外部より該メ
    モリチップへ与えるライトイネーブル信号ＫＦｉ、連続
    書込みを行なう場合その所要期間中連続して書込みを指
    示するレベルを持たせることを特徴とする半導体メモリ
    の書込み制御方式。
JP56132406A 1981-08-24 1981-08-24 半導体メモリ Granted JPS5835783A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP56132406A JPS5835783A (ja) 1981-08-24 1981-08-24 半導体メモリ
EP82304429A EP0074206B1 (en) 1981-08-24 1982-08-23 Semiconductor memory device
DE8282304429T DE3275609D1 (en) 1981-08-24 1982-08-23 Semiconductor memory device
US06/411,008 US4480321A (en) 1981-08-24 1982-08-24 Semiconductor memory device
IE2041/82A IE53776B1 (en) 1981-08-24 1982-08-24 Semiconductor memory device

Applications Claiming Priority (1)

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JPS5835783A true JPS5835783A (ja) 1983-03-02
JPS6249676B2 JPS6249676B2 (ja) 1987-10-20

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ID=15080642

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EP (1) EP0074206B1 (ja)
JP (1) JPS5835783A (ja)
DE (1) DE3275609D1 (ja)
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