JPS60253091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60253091A JPS60253091A JP59108516A JP10851684A JPS60253091A JP S60253091 A JPS60253091 A JP S60253091A JP 59108516 A JP59108516 A JP 59108516A JP 10851684 A JP10851684 A JP 10851684A JP S60253091 A JPS60253091 A JP S60253091A
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- 238000003079 width control Methods 0.000 claims abstract description 45
- 230000003111 delayed effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 208000018583 New-onset refractory status epilepticus Diseases 0.000 description 2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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-
- G—PHYSICS
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体特にバイポーラ半導体を用いた記憶装置
に係り、その畳込み回路部にパルス幅制御機能を備えた
半導体記憶装置に関する。
に係り、その畳込み回路部にパルス幅制御機能を備えた
半導体記憶装置に関する。
半導体メモリにおいては、書込みイネーブル信号のパル
ス幅がある一定値以上でないと書込み動作を行うことが
できない。しかしながらアドレス切換り直後はかなり短
いパルス幅であっても書込み動作が行えてしｉシため、
ノイズ等によって誤動作を生じる恐れがある。
ス幅がある一定値以上でないと書込み動作を行うことが
できない。しかしながらアドレス切換り直後はかなり短
いパルス幅であっても書込み動作が行えてしｉシため、
ノイズ等によって誤動作を生じる恐れがある。
このため、書込み信号のパルス幅がある一定値に満たな
い場合はこれをしゃ断し、パルス幅が一定値以上の場合
にのみこれを通過させて書込み動作を行うようにしたパ
ルス幅制御回路については、本出願人により既に提案さ
れている（％開昭５３−１１４６５１号公報）。この回
路は、入力信号のパルス幅が所定値以上のとき出力を発
生させると共に、その出力のパルス幅を入力信号のパル
ス幅に等しい値に戻すように構成したものである。
い場合はこれをしゃ断し、パルス幅が一定値以上の場合
にのみこれを通過させて書込み動作を行うようにしたパ
ルス幅制御回路については、本出願人により既に提案さ
れている（％開昭５３−１１４６５１号公報）。この回
路は、入力信号のパルス幅が所定値以上のとき出力を発
生させると共に、その出力のパルス幅を入力信号のパル
ス幅に等しい値に戻すように構成したものである。
上述の如きパルス幅制御回路によると、アドレス切換り
直後以外の場合でもパルス幅が一様に増大せしめられて
し壕うため、そのパルス幅制御処理に用いられる時間だ
け常に書込み信号のパルス幅が大きくなってしまうこと
となシ、その結果、書込みのサイクルタイムが増大する
不都合が生じる。
直後以外の場合でもパルス幅が一様に増大せしめられて
し壕うため、そのパルス幅制御処理に用いられる時間だ
け常に書込み信号のパルス幅が大きくなってしまうこと
となシ、その結果、書込みのサイクルタイムが増大する
不都合が生じる。
本発明の特徴とするところは、アドレス切換υ時点を検
出する手段と所定値以上のパルス幅の書込み信号のみを
通過搭せると共にそのパルス幅を増大せしめるパルス幅
制御手段と、該パルス幅制御手段から出力される書込み
信号に応じて入力情報の書込み動作を行う手段と、検出
したアドレス切換９時点より所定期間内のみ前記パルス
幅制御手段の動作を許可する手段とを備えたことＫある
。
出する手段と所定値以上のパルス幅の書込み信号のみを
通過搭せると共にそのパルス幅を増大せしめるパルス幅
制御手段と、該パルス幅制御手段から出力される書込み
信号に応じて入力情報の書込み動作を行う手段と、検出
したアドレス切換９時点より所定期間内のみ前記パルス
幅制御手段の動作を許可する手段とを備えたことＫある
。
アドレス切換シ時点よｐ所定期間内だけパルス幅制御手
段を動作させて所定値以上のパルス幅の書込み信号の通
過及びパルス幅増大処理を行い、所定期間が経過した後
はこれらの動作を行わないようにするので、書込み信号
が常に遅れてしまう不番台がなくなる。
段を動作させて所定値以上のパルス幅の書込み信号の通
過及びパルス幅増大処理を行い、所定期間が経過した後
はこれらの動作を行わないようにするので、書込み信号
が常に遅れてしまう不番台がなくなる。
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を概略的に表わしている。同
図において、Ｍ０００＋ Ｍｃｏ、、 Ｍ−０゜Ｍｏｐ
Ｆｉ、 Ｅ ＯＬ （エミッタカップルドロジック）
形のメモリセル、 ＷＬ ｏ 、 ＷＬ ＋ ’ｄ ７
− トＭ 。
図において、Ｍ０００＋ Ｍｃｏ、、 Ｍ−０゜Ｍｏｐ
Ｆｉ、 Ｅ ＯＬ （エミッタカップルドロジック）
形のメモリセル、 ＷＬ ｏ 、 ＷＬ ＋ ’ｄ ７
− トＭ 。
ＢＬｏｏ＋ ＢＬｏ＋＋ ＢＬ＋ｏ＋ ＢＬＩＩはビッ
ト線である。
ト線である。
ワードｆ５ｉＷＬｏ、ＷＬ、はマルチエミッタ形のトラ
ンジスタＴｒｏｌＴｒ１の−っのエミッタにそれぞれ接
続されている。これらのトランジスタＴｒ Ｏ＋Ｔｒ＋
ＯヘースはそれぞれワードドライバＷＤ０゜ＷＤ、の出
力端子に接続されている。各ビット線ＢＬＯＬ＋ Ｂｉ
、ｏ、 ＋ ＢＬ １０＋ ＢＬｌｌはビット選択トラ
ンジスタ’ｒ、２． Ｔｒｊ ＋ Ｔｒ４＋ Ｔｒｓ
ｔそれぞれ介して１［＆源に接続されている。さらに各
ビットｌｆＭＢＬｏｏ。
ンジスタＴｒｏｌＴｒ１の−っのエミッタにそれぞれ接
続されている。これらのトランジスタＴｒ Ｏ＋Ｔｒ＋
ＯヘースはそれぞれワードドライバＷＤ０゜ＷＤ、の出
力端子に接続されている。各ビット線ＢＬＯＬ＋ Ｂｉ
、ｏ、 ＋ ＢＬ １０＋ ＢＬｌｌはビット選択トラ
ンジスタ’ｒ、２． Ｔｒｊ ＋ Ｔｒ４＋ Ｔｒｓ
ｔそれぞれ介して１［＆源に接続されている。さらに各
ビットｌｆＭＢＬｏｏ。
Ｂｌ＠ｌ＋ ＢＬＩＤｌ ＢＬｌｌはトランジスタＴｒ
８＋ ’ｒ、ｔ。
８＋ ’ｒ、ｔ。
Ｔｒｓ、ＴｒＩをそれぞれ介してセンスアンプＳＡに接
続されている。各トランジスタＴｒｓ〜Ｔｒ、のベース
は書込制御回路ＷＣＣＫ接続されておシ、この制御回路
ＷＣＣから出力される制御信号り。。
続されている。各トランジスタＴｒｓ〜Ｔｒ、のベース
は書込制御回路ＷＣＣＫ接続されておシ、この制御回路
ＷＣＣから出力される制御信号り。。
Ｄｌによって駆動せしめられる。
書込制御回路ＷＯＣは、どちらか一方が１１°。
他方が１０”の制御信号り。及びＤｌを書込データＤｉ
ｎに応じて形成する。この書込制御回路ＷＣＯには書込
みイネーブル信号ＷＥ”がパルス幅制御回路ｐｗｏから
印加される。
ｎに応じて形成する。この書込制御回路ＷＣＯには書込
みイネーブル信号ＷＥ”がパルス幅制御回路ｐｗｏから
印加される。
パルス幅制御回路ＰＷＯは、外部から印加される書込み
イネーブル信号灯のパルス幅が所定値以上の場合のみこ
れを通過させるようにした回路であシ、本実施例では、
さらにその動作の許可、禁止を制御する機能が付加され
ている。即ち、第１図に示すように、このパルス幅制御
回路ＰＷＯは、例えばインバータ、ナントゲート及びア
ンドゲートで構成されており、印加される書込みイネー
ブル信号ＷＥはアンドゲートの一方の入力端子に直接印
加されると共に、インバータ及びナントゲートによって
遅延された後アンドゲートの他方の入力端子に印加され
る。従ってインバータ及びナントゲートの遅延時間より
短いパルス幅の書込みイネーブル信号が印加されｆＣ場
合はこれが無視され出力として書込みイネーブル信号Ｗ
Ｅ”が現れない。
イネーブル信号灯のパルス幅が所定値以上の場合のみこ
れを通過させるようにした回路であシ、本実施例では、
さらにその動作の許可、禁止を制御する機能が付加され
ている。即ち、第１図に示すように、このパルス幅制御
回路ＰＷＯは、例えばインバータ、ナントゲート及びア
ンドゲートで構成されており、印加される書込みイネー
ブル信号ＷＥはアンドゲートの一方の入力端子に直接印
加されると共に、インバータ及びナントゲートによって
遅延された後アンドゲートの他方の入力端子に印加され
る。従ってインバータ及びナントゲートの遅延時間より
短いパルス幅の書込みイネーブル信号が印加されｆＣ場
合はこれが無視され出力として書込みイネーブル信号Ｗ
Ｅ”が現れない。
また、ナントゲートの他方の入力端子は、トランジスタ
Ｔｒｏ及びＴｒｌの他のエミッタに接続されておシ、メ
モリアドレスの切換り時点からある時間だけ論理ＪＴと
なる信号ＡＤを受け取る。その結果、その切換９時点か
ら所定時間内のみナントゲートが開き、Ｗｌのパルス幅
の制御が行われる。切換り時点から所定時間以上経過す
るとＡＤ倍信号論理１０１となるためナントゲートが閉
じその出力は常に論理ｊ１＋となる。従って入力した書
込みイネーブル信号ｉがその筐まｉ＊とじて出力される
。
Ｔｒｏ及びＴｒｌの他のエミッタに接続されておシ、メ
モリアドレスの切換り時点からある時間だけ論理ＪＴと
なる信号ＡＤを受け取る。その結果、その切換９時点か
ら所定時間内のみナントゲートが開き、Ｗｌのパルス幅
の制御が行われる。切換り時点から所定時間以上経過す
るとＡＤ倍信号論理１０１となるためナントゲートが閉
じその出力は常に論理ｊ１＋となる。従って入力した書
込みイネーブル信号ｉがその筐まｉ＊とじて出力される
。
第２図は第１図におけるパルス幅制御回路ＰＷＣの一例
を表わしてお、！１７．ＥＣＬで構成されている。
を表わしてお、！１７．ＥＣＬで構成されている。
この第２図の回路は第１図の構成にその璽ま対応してお
り、負論理で動作する。第２図において、ＩＮ、、ＩＮ
２は書込みイネーブル信号Ｗ下、信号ＡＤのそれぞれ印
加される入力端子、ＯＵＴはパルス幅制御後の書込みイ
ネーブル信号Ｉ＊の現われる出力端子を異わしており、
また、ＶＲ。
り、負論理で動作する。第２図において、ＩＮ、、ＩＮ
２は書込みイネーブル信号Ｗ下、信号ＡＤのそれぞれ印
加される入力端子、ＯＵＴはパルス幅制御後の書込みイ
ネーブル信号Ｉ＊の現われる出力端子を異わしており、
また、ＶＲ。
は基準電圧である。
Ｒ３図はパルス幅制御回路ＰＷＯの他の構成例であシ、
第２図の回路よシ多少簡略化されている。
第２図の回路よシ多少簡略化されている。
この第３図の回路もＥＯＬで構成され、負論理を用いて
いる。ＩＮ＋ 、 ＩＮｚ、 ＯＵＴは第２図の場合と
同じであシ、ＶＲ，、Ｖ、Ｒ２は基準電圧である。
いる。ＩＮ＋ 、 ＩＮｚ、 ＯＵＴは第２図の場合と
同じであシ、ＶＲ，、Ｖ、Ｒ２は基準電圧である。
パルス幅制御回路ＰＷＯは上述の例に限られることなく
他の種々の構成が適用できる。ＥＯＬ。
他の種々の構成が適用できる。ＥＯＬ。
代りにＴＴＬを用いても良い。
次に上述した実施例の動作を説明する。
第４図に示す如く、メモリアドレスの切換シが生じると
、トランジスタ’ｒｒｏｌ ’ｒｒ、の出力の立上りと
立下りにずれがあることから、信号ＡＤがある時間゛Ｌ
ルベルとなる。信号ＡＤが″Ｌルベルの場合、第５図（
Ａ）に示す如く、パルス幅制御動作が行われる。即ち、
薔込みイネーブル信号ＷＥが入力端子ＩＮ、（第２図あ
るいは第３図）に印茄されると、これに対して所定時間
遅延した信号Ｐが形成され、この信号Ｐと入力した書込
みイネーブル信号Ｉとの論理積信号が書込みイネーブル
信号１＊とじて出力端子ＯＵＴよｐ出力される。この論
理積信号を積分してパルス幅を大きくしたものを書込み
イネーブル信号層１よとじても良い。
、トランジスタ’ｒｒｏｌ ’ｒｒ、の出力の立上りと
立下りにずれがあることから、信号ＡＤがある時間゛Ｌ
ルベルとなる。信号ＡＤが″Ｌルベルの場合、第５図（
Ａ）に示す如く、パルス幅制御動作が行われる。即ち、
薔込みイネーブル信号ＷＥが入力端子ＩＮ、（第２図あ
るいは第３図）に印茄されると、これに対して所定時間
遅延した信号Ｐが形成され、この信号Ｐと入力した書込
みイネーブル信号Ｉとの論理積信号が書込みイネーブル
信号１＊とじて出力端子ＯＵＴよｐ出力される。この論
理積信号を積分してパルス幅を大きくしたものを書込み
イネーブル信号層１よとじても良い。
信号ＡＤはアドレス切換り時点からある時間経過すると
°Ｈルベルとなり、この場合、第５図（Ｂｌに示す如く
、パルス幅制御動作は行われない。即ち、信号ＡＤが１
Ｈルベルとなると、第２図のトランジスタＴｊｌｌｌあ
るいは第３図のトランジスタＴｒ１１がオンとなるので
信号Ｐは常に＋Ｌルベルとなり、その結果、入力した書
込みイネーブル信号Ｉがそのまま口＊とじて出力される
こととなる。
°Ｈルベルとなり、この場合、第５図（Ｂｌに示す如く
、パルス幅制御動作は行われない。即ち、信号ＡＤが１
Ｈルベルとなると、第２図のトランジスタＴｊｌｌｌあ
るいは第３図のトランジスタＴｒ１１がオンとなるので
信号Ｐは常に＋Ｌルベルとなり、その結果、入力した書
込みイネーブル信号Ｉがそのまま口＊とじて出力される
こととなる。
以上の如くして得られた書込みイネーブル信号Ｉ＊が畳
込制御回路ＷＣＣに印加式れると、第６図に示す如く、
書込データＤｉｎに応じた論理を有する互いに逆論理の
制御信号Ｄｏ、ＤＩ が形成され、トランジスタ１゛ｒ
６〜Ｔ、！のベースｌｃ印加される。これにより、アド
レスされたメモリセルへのデータの書込みが行われる。
込制御回路ＷＣＣに印加式れると、第６図に示す如く、
書込データＤｉｎに応じた論理を有する互いに逆論理の
制御信号Ｄｏ、ＤＩ が形成され、トランジスタ１゛ｒ
６〜Ｔ、！のベースｌｃ印加される。これにより、アド
レスされたメモリセルへのデータの書込みが行われる。
前述した実施例では、トランジスタＴｒ’＋Ｔｒｌのエ
ミッタ出力ＡＤを直接的にパルス幅制御回路ＰＷＯへ送
り込んでいるが、第７図に示す如く、遅延回路ＤＬＹを
介して送るようにしても良い。
ミッタ出力ＡＤを直接的にパルス幅制御回路ＰＷＯへ送
り込んでいるが、第７図に示す如く、遅延回路ＤＬＹを
介して送るようにしても良い。
これによ）、アドレス切換り時点から任意に定められる
所定時間だけ“Ｌ°レベルとなる信号ＡＤ（第４図参照
）が得られ、この信号ＡＤ“によってパルス幅制御動作
を許可するか否かが制御される。
所定時間だけ“Ｌ°レベルとなる信号ＡＤ（第４図参照
）が得られ、この信号ＡＤ“によってパルス幅制御動作
を許可するか否かが制御される。
なお、前述した第１図の実施例では、メモリセルが４個
の場合を説明しているが、実際には多数のメモリセルが
マトリクス状に配設せしめられる。
の場合を説明しているが、実際には多数のメモリセルが
マトリクス状に配設せしめられる。
以上述べたように本発明によれば、アドレス切換ｐ直後
の所定時間のみ誉込みパルス幅の制御動作を行うように
しているため、書込みパルス幅か大きくなり過ぎたり、
書込み信号か常に遅延し書込みのサイクルタイムが長く
なるような不都合全防止できる。
の所定時間のみ誉込みパルス幅の制御動作を行うように
しているため、書込みパルス幅か大きくなり過ぎたり、
書込み信号か常に遅延し書込みのサイクルタイムが長く
なるような不都合全防止できる。
第８図のＰＷ、に示すように、アドレス切換り直後は、
短いパルス幅の書込み信号でも書込み動作が可能となり
、ノイズ叫の誤動作を受け易い。
短いパルス幅の書込み信号でも書込み動作が可能となり
、ノイズ叫の誤動作を受け易い。
これを防止するためにパルス幅制御を常に行うと、第８
図ＰＷ２に示す如く、書込みパルス幅が大きくなり過ぎ
たり、遅延が常に生じて書込みサイクルタイムが長くな
ってしまう。これに対して本発明では、短いパルス幅の
書込み信号でも書込み動作が行われてしまう、即ちノイ
ズに弱い、アドレス切換り時点から所定時間内のみパル
ス幅制御を行って所定パルス幅未湾の入力信号に感応し
ないようにしているため前述の如き不都合が解決できる
のである。
図ＰＷ２に示す如く、書込みパルス幅が大きくなり過ぎ
たり、遅延が常に生じて書込みサイクルタイムが長くな
ってしまう。これに対して本発明では、短いパルス幅の
書込み信号でも書込み動作が行われてしまう、即ちノイ
ズに弱い、アドレス切換り時点から所定時間内のみパル
ス幅制御を行って所定パルス幅未湾の入力信号に感応し
ないようにしているため前述の如き不都合が解決できる
のである。
第１図は本発明の一実施例の回路図、第２図、第３図は
パルス幅制御回路の一例をそれぞれ示す回路図、第４図
〜第６図は上述の実施例の動作を説明するタイムチャー
ト、第７図は前述の実施例の変更態様を表わす＝一部回
路図、第８図は本発明の詳細な説明する図である。 ＭＣｏｏＳ−ＭＯｏ メモルセル、ＷＩ、６ ＋ Ｗ
Ｌ ｊ”’ワード線、ＢＬ ｏ 、 ＢＬ １ ビット
線、ＷＤｏ、ＷＤ。 ・・・ワードドライバ Ｔｒｏ −Ｔ、ｏ・・・トラン
ジスタ、ＳＡ・・・センスアン７’、ＰＷＯ・・パルス
ｍ 制御回路、ＷＣＣ・・・書込制御回路、ＤＬＹ・・
・遅延回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第４図 第５図 （Ａ）ＡＤ＝Ｌ （Ｂ）ＡＤ＝Ｈ ９１−−ｌ−＼−一 第７図 ア１−ＩＫ二Ｘ二二二 ○ 時間 塙 手続補正書（自発） 昭和６０年８月３０日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和５９年特許願第１０８５１６号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名 称 （５２２） 富士通株式会社 ４代理人 住 所 〒１０５東京都港区虎ノ門−丁目８番１０号靜
光虎ノ門ビル 電話（５０４）０７２１５ 補正の対象 （１）明細書全文 ６ 補正の内容 （１）明細書全文を別紙のとおりに補正する。 （２）図面第１図を別紙のとおりに補正する。 ７、添付書類の目録 全文補正明細書 １通 図面（第１図） １通 全文補正明細書 １、発明の名称 半導体記憶装置 ２、特許請求の範囲 徴とする半導体記憶装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体、特にバイポーラ半導体を用いた記憶装
置に係り、その書込み回路部にノルス幅制御機能を備え
だ半導体記憶装置に関する。 〔従来の技術〕 半導体メモリにおいては、書込みイネーブル信号の・ヤ
ルス幅がある一定値以上でないと書込み動作を行うこと
ができない。しかしながらアドレス切換り直後はかなり
短い・卆ルス幅であっても書込み動作が行えてしまうた
め、ノイズ等によって誤動作を生じるおそれがある。 このため、書込み信号の・やルス幅がある一定値に満た
ない場合はこれをしゃ断し、・Ｐルス幅が一値以上の場
合にのみこれを通過させて書込み動を行うようにしたパ
ルス幅制御回路については、出願人により既に提案され
ている（特開昭５３１１４６５１号公報）。この回路は
、入力信号のノＲルス幅が所定値以上のとき出力を発生
させると共に、その出力の・セルス幅を入力信号の・Ｐ
ルス幅に等しい値に戻すように構成したものである。 〔発明が解決しようとする問題点〕 上述の如き・ｅルス幅制御回路によると、アドレス切換
り直後以外の場合でも・ｅルス幅が一様に増大せしめら
れてし１うため、その・ｆルス幅制御処理に用いられる
時間だけ常に書込み信号の・ぞルス幅が大きくなってし
まうこととなり、その結果、書込みのサイクル時間が増
大する不都合が生じる。 〔問題点を解決するための手段〕 上述の問題点を解決するために、本発明の半導体記憶装
置は、書込みパルスとその遅延パルスとを合成して内部
書込みノｅルスを発生する書込み・ンルス発生手段を有
する。該書込みパルス発生手段は、アドレスの切換り時
より所定期間のみ動作する。 〔作用〕 アドレス切換り時点より所定期間内だけ・ぞルス発生手
段を動作させて所定値以上の・やルス幅の書込みノＺル
スを通過させ、所定期間が経過した後はこれらの動作を
行わないようにするので、書込み信号が常に遅れてしま
う不都合がなくなる。 〔実施例〕 以下、図面を用いて本発明の実施例を詳細に説嘴する。 第１図は本発明の一実施例を概略的に表わしている。同
図において、ＭＣ９゜、ＭＣ０，、ＭＣ，０，ＭＣ，。 はＥＣＬ （エミッタ結合ロジック）形のメモリセル。 ＷＬ。、 ＷＬ、はワード線＋ ＢＬｏｏ ＋ ”’０
１ ＋ ＢＬｌｏＩＢＬ、、はビット線である。ワード
線司、。、Ｗ恥はマルチエミッタ形のトランジスタ’ｒ
ｒ Ｏ＋ ’ｒｒ ｌの一つのエミッタにそれぞれ接続
されている。これらのトランジスタ’ｒｒｏ ＋ ’ｒ
ｒＩのベースはそれぞれワードドライバＷＤ 。、 Ｗ
Ｄ 、の出力端子に接続されている。各ビット線ＢＬ、
。、 ＢＬｏ、 、 ＢＬ、。、 ＢＬ、、はビット選
択トランジスタ’ｒｒ、 ＋ ’ｒｒ、 ｌ ’ｒｒ４
＋ Ｔｒｓをそれぞれ介して電流源に接続されている。 さらに各ビット線ＢＬ００ ＋ ＢＬｏｔ ＋ ＢＬｌ
Ｇ ｒ ＢＬｌｌはトランジスタＴｒｅ ＋ Ｔｒｙ
＋ Ｔｒａ ＋ Ｔｒ＋＋をそれぞれ介してセンスア７
グＳＡＫ接続されている。各トランジスタＴｒ６〜Ｔｒ
９のベースは書込制御回路ＷＣＣに接続されており、こ
の制御回路ＷＣＣから出力される制御信号り。＋ＤＩに
よって駆動せしめられる。 書込制御回路ＷＣＣは、どちらか一方が１”。 他方が０″の制御信号Ｄｏ及びＤｌを書込データＤｉｎ
Ｋ応じて形成する。この書込制御回路ＷＣＣには書込み
イネーブル信号ＷＥ＊が・やルス幅制御回路ｐｗｃから
印加される。 パルス幅制御回路ＰｗＣは、外部から印加される書込み
イネーブル信号ＷＥの・ぞルス幅が所定値以上の場合の
みこれを通過させるようにした回路であり、本実施例で
は、さらにその動作の許可、禁止を制御する機能が付加
されている。即ち、第１図に示すように、このパルス幅
制御回路ｐｗｃ Ｈｌ例えばインバータＧ１、ノア（Ｎ
ＯＲ）ゲートＧ２及びオアダートＧ３による負論理回路
で構成されており、印加される書込みイネーブル信号Ｗ
Ｅはオアグー）Ｇ３の一方の入力端子に直接印加される
と共に、インバータＧ１及びノアグー）Ｇ２によって遅
延された後、オアケ゛−トＧ３の他方の入力端子に印加
される。従ってインバータＧ１及びノアグー）Ｇ２の遅
延時間より短いｉＰルス幅の書込みイネーブル信号が印
加された場合はこれが無視され出力として書込みイネー
ブル信号ＷＥ＊ が現れない。 また、ノアダートＧ２の他方の入力端子は、トランジス
タＴｒ６及びＴｒｌの他のエミッタに接続されており、
メモリアドレスの切換り時点からある時間だけ論理“１
パ（負論理では°゛Ｌ”レベル）となる信号ＡＤを受け
取る。その結果、その切換り時点から所定時間内のみノ
アケ゛−トＧ２が開き、ｗｇの・ぐルス幅の制御が行わ
れる。切換り時点から所定時間以上経過するとＡＤ傷信
号論理″０″（負論理ではＵ ＋＋レベル）となるため
ノアグー）Ｇ２が閉じ、その出力は常に論理″１″とな
る。 従って入力した書込みイネーブル信号ＷＥがそのままｗ
ｇ” として出力される。 第２図は第１図における・ンルス幅制御回路ｐｗｃの一
例を表わしており、ＥＣＬで構成されている。 この第２図の回路は第１囚の構成にその′１．ま対応し
ており、負論理で動作する。第２図において、ＩＮ、
、 ＩＮ２は書込みイネーブル信号ＷＥ、信号ＡＤがそ
れぞれ印加される入力端子、ＯＵＴはパルス幅制御後の
書込みイネーブル信号ｉ＊の現われる出力端子を表わし
ており、また、ＶＲ，は基準電圧である。 第３図ｔａｙｅルス幅制御回路ＰＷＣの他の構成例であ
り、第２図の回路より多少簡略化されている。 この第３図の回路もＥＣＬで構成され、負論理を用いて
いる。ＩＮ、 、 ＩＮ、 、 ＯＵＴは第２図の場合
と同じであり、ＶＲ，、ＶＲ２は基準電圧である。 ・ぐルス幅制御回路ＰｗＣは上述の例に限られることな
く他の種々の構成が適用できる。ＥＣＬの代りにＴＴＬ
を用いても良い。 次に上述した実施例の動作を説明する。 第４図に示す如く、メモリアドレスの切換りが生じると
、トランジスタ’ｒｒＧ ＋ Ｔｒ Ｉの出力の立上り
と立下りにずれがあることから、信号ＡＤがある時間”
ＬＮレベルとなる。信号ＡＤがＬ”°レベルの場合、第
５図（Ｎに示す如く、Ａルス幅制御動作が行われる。即
ち、書込みイネーブル信号ＷＥが入力端子ＩＮ、 （第
２図あるいは第３図）に印加されると、これに対して所
定時間遅延した信号Ｐが形成され、この信号Ｐと入力し
た書込みイネーブル信号ＷＥとの論理積信号が書込みイ
ネーブル信号ＷＥ＊ とじて出力端子ＯＵＴより出力さ
れる。この論理積信号を積分してパルス幅を大きくした
ものを書込みイネーブル信号ＷＥ＊ とじても良い。 信号ＡＤはアドレス切換り時点からある時間好適すると
”Ｈ″Ｎレベルなり、この場合、第５図（Ｂ）に示す如
く、・やルス幅制御動作は行われない。 即ち、信号ＡＤがＩｔ ＨＮレベルとなると、第２図の
トランジスタＴ’ｒ＋ｏ あるいは第３図のトランジス
タＴｒｌ＋ がオンとなるので信号Ｐは常に”Ｌ“レベ
ルとなり、その結果、入力した書込みイネーブル信号Ｗ
ＥがそのままＷＥ’ として出力されることとなる。 以上の如くして得られた書込みイネーブル信号岡ｊ＊が
書込制御回路ＷＣＣに印加されると、第６図に示す如く
、書込データＤｉｎに応じた論理を有する互いに逆論理
の制御信号り、、Ｄ、が形成され、トランジスタＴ「６
〜Ｔｒ、のベースに印加される。 これにより、アドレスされたメモリセルへのデータの書
込みが行われる。 前述した実施例では・ンルス幅制御回路を負論理回路で
構成したが、これに限らず正論理回路で構成してもよい
。この場合、・ぐルス幅制御回路は、第７図に示す如く
、インバータ、ナンドヶ゛−ト、およびアンドゲートに
より構成することが可能である。 またさらに前述の実施例では、トランジスタＴｒ Ｏｒ
’ｒｒｌのエミッタ出力ＡＤを直接的に・セルス幅制
御回路ｐｗｃへ送り込んでいるが、第７図に示す如く、
遅延回路ＤＬＹを介して送るようにしても良い。これに
より、アドレス切換り時点から任意に定められる所定時
間だけＬ”レベルとなる信号ＡＤ’（第４図参照）が得
られ、この信号ＡＤ’によってノクルス幅制御動作を許
可するか否かが制御される。 なお、前述した第１図の実施例では、メモリセルが４個
の場合を説明しているが、実際には多数のメモリセルが
マトリクス状に配設せしめられる。 〔−発明の効果〕 以上述べたように本発明によれば、アドレス切換り直後
の所定時間のみ書込みパルス幅の制御動作を行うように
しているため、書込み・Ｐルス幅が大きくなり過ぎたり
、書込み信号が常に遅延し書込みサイクル時間が長くな
るような不都合を防止できる。 第８図の歴、に示すように、アドレス切換り直後は、短
い・ぞルス幅の書込み信号でも書込み動作が可能となり
、ノイズ等の誤動作を受け易い。これを防止するために
・Ｐルス幅制御を常に行うと、第８図ｐｗ２に示す如く
、書込み・ぞルス幅が長くなり過ぎたり、遅延が常に生
じて書込みサイクル時間が長くなってしまう。これに対
して本発明では、アドレス切換り時点から所定時間内の
みパルス幅制御を行って所定パルス幅未満の入力信号に
感応しないようにすることにより、短いパルス幅の書込
み信号でも書込み動作が行われてし甘う即ちノイズに弱
いという従来形における不都合を解決できるのである。 ４、図面の簡単な説明 第１図は本発明の一実施例の回路区、第２図、第３図は
ノｆルス幅制御回路の一例をそれぞれ示す回路図、第４
図〜第６図は上述の実施例の動作を説明するタイムチャ
ート、第７図は前述の実施例の変更態様を表わす一部回
路図、第８図は本発明の詳細な説明する図である。 ＭＣ，ｏ〜Ｍｃ 、 、・・・メモルセル、児、。、Ｗ
帖・・・ワード線、ＢＬｏ ＋ ＢＬＩ−・ビット線、
ｗＤｏ ： ”Ｔ）１ ・・・ワードドライ・ぐ、Ｔｒ
Ｏ〜Ｔｒｌ＋ ・・・トランジスタ、ＳＡ・・・センス
アンプ、ｐｗｃ・・りぞルス幅制御１回路、ｗｃｃ・・
・書込制御回路、ＤＬＹ・・・遅延回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
パルス幅制御回路の一例をそれぞれ示す回路図、第４図
〜第６図は上述の実施例の動作を説明するタイムチャー
ト、第７図は前述の実施例の変更態様を表わす＝一部回
路図、第８図は本発明の詳細な説明する図である。 ＭＣｏｏＳ−ＭＯｏ メモルセル、ＷＩ、６ ＋ Ｗ
Ｌ ｊ”’ワード線、ＢＬ ｏ 、 ＢＬ １ ビット
線、ＷＤｏ、ＷＤ。 ・・・ワードドライバ Ｔｒｏ −Ｔ、ｏ・・・トラン
ジスタ、ＳＡ・・・センスアン７’、ＰＷＯ・・パルス
ｍ 制御回路、ＷＣＣ・・・書込制御回路、ＤＬＹ・・
・遅延回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第４図 第５図 （Ａ）ＡＤ＝Ｌ （Ｂ）ＡＤ＝Ｈ ９１−−ｌ−＼−一 第７図 ア１−ＩＫ二Ｘ二二二 ○ 時間 塙 手続補正書（自発） 昭和６０年８月３０日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和５９年特許願第１０８５１６号 ２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名 称 （５２２） 富士通株式会社 ４代理人 住 所 〒１０５東京都港区虎ノ門−丁目８番１０号靜
光虎ノ門ビル 電話（５０４）０７２１５ 補正の対象 （１）明細書全文 ６ 補正の内容 （１）明細書全文を別紙のとおりに補正する。 （２）図面第１図を別紙のとおりに補正する。 ７、添付書類の目録 全文補正明細書 １通 図面（第１図） １通 全文補正明細書 １、発明の名称 半導体記憶装置 ２、特許請求の範囲 徴とする半導体記憶装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体、特にバイポーラ半導体を用いた記憶装
置に係り、その書込み回路部にノルス幅制御機能を備え
だ半導体記憶装置に関する。 〔従来の技術〕 半導体メモリにおいては、書込みイネーブル信号の・ヤ
ルス幅がある一定値以上でないと書込み動作を行うこと
ができない。しかしながらアドレス切換り直後はかなり
短い・卆ルス幅であっても書込み動作が行えてしまうた
め、ノイズ等によって誤動作を生じるおそれがある。 このため、書込み信号の・やルス幅がある一定値に満た
ない場合はこれをしゃ断し、・Ｐルス幅が一値以上の場
合にのみこれを通過させて書込み動を行うようにしたパ
ルス幅制御回路については、出願人により既に提案され
ている（特開昭５３１１４６５１号公報）。この回路は
、入力信号のノＲルス幅が所定値以上のとき出力を発生
させると共に、その出力の・セルス幅を入力信号の・Ｐ
ルス幅に等しい値に戻すように構成したものである。 〔発明が解決しようとする問題点〕 上述の如き・ｅルス幅制御回路によると、アドレス切換
り直後以外の場合でも・ｅルス幅が一様に増大せしめら
れてし１うため、その・ｆルス幅制御処理に用いられる
時間だけ常に書込み信号の・ぞルス幅が大きくなってし
まうこととなり、その結果、書込みのサイクル時間が増
大する不都合が生じる。 〔問題点を解決するための手段〕 上述の問題点を解決するために、本発明の半導体記憶装
置は、書込みパルスとその遅延パルスとを合成して内部
書込みノｅルスを発生する書込み・ンルス発生手段を有
する。該書込みパルス発生手段は、アドレスの切換り時
より所定期間のみ動作する。 〔作用〕 アドレス切換り時点より所定期間内だけ・ぞルス発生手
段を動作させて所定値以上の・やルス幅の書込みノＺル
スを通過させ、所定期間が経過した後はこれらの動作を
行わないようにするので、書込み信号が常に遅れてしま
う不都合がなくなる。 〔実施例〕 以下、図面を用いて本発明の実施例を詳細に説嘴する。 第１図は本発明の一実施例を概略的に表わしている。同
図において、ＭＣ９゜、ＭＣ０，、ＭＣ，０，ＭＣ，。 はＥＣＬ （エミッタ結合ロジック）形のメモリセル。 ＷＬ。、 ＷＬ、はワード線＋ ＢＬｏｏ ＋ ”’０
１ ＋ ＢＬｌｏＩＢＬ、、はビット線である。ワード
線司、。、Ｗ恥はマルチエミッタ形のトランジスタ’ｒ
ｒ Ｏ＋ ’ｒｒ ｌの一つのエミッタにそれぞれ接続
されている。これらのトランジスタ’ｒｒｏ ＋ ’ｒ
ｒＩのベースはそれぞれワードドライバＷＤ 。、 Ｗ
Ｄ 、の出力端子に接続されている。各ビット線ＢＬ、
。、 ＢＬｏ、 、 ＢＬ、。、 ＢＬ、、はビット選
択トランジスタ’ｒｒ、 ＋ ’ｒｒ、 ｌ ’ｒｒ４
＋ Ｔｒｓをそれぞれ介して電流源に接続されている。 さらに各ビット線ＢＬ００ ＋ ＢＬｏｔ ＋ ＢＬｌ
Ｇ ｒ ＢＬｌｌはトランジスタＴｒｅ ＋ Ｔｒｙ
＋ Ｔｒａ ＋ Ｔｒ＋＋をそれぞれ介してセンスア７
グＳＡＫ接続されている。各トランジスタＴｒ６〜Ｔｒ
９のベースは書込制御回路ＷＣＣに接続されており、こ
の制御回路ＷＣＣから出力される制御信号り。＋ＤＩに
よって駆動せしめられる。 書込制御回路ＷＣＣは、どちらか一方が１”。 他方が０″の制御信号Ｄｏ及びＤｌを書込データＤｉｎ
Ｋ応じて形成する。この書込制御回路ＷＣＣには書込み
イネーブル信号ＷＥ＊が・やルス幅制御回路ｐｗｃから
印加される。 パルス幅制御回路ＰｗＣは、外部から印加される書込み
イネーブル信号ＷＥの・ぞルス幅が所定値以上の場合の
みこれを通過させるようにした回路であり、本実施例で
は、さらにその動作の許可、禁止を制御する機能が付加
されている。即ち、第１図に示すように、このパルス幅
制御回路ｐｗｃ Ｈｌ例えばインバータＧ１、ノア（Ｎ
ＯＲ）ゲートＧ２及びオアダートＧ３による負論理回路
で構成されており、印加される書込みイネーブル信号Ｗ
Ｅはオアグー）Ｇ３の一方の入力端子に直接印加される
と共に、インバータＧ１及びノアグー）Ｇ２によって遅
延された後、オアケ゛−トＧ３の他方の入力端子に印加
される。従ってインバータＧ１及びノアグー）Ｇ２の遅
延時間より短いｉＰルス幅の書込みイネーブル信号が印
加された場合はこれが無視され出力として書込みイネー
ブル信号ＷＥ＊ が現れない。 また、ノアダートＧ２の他方の入力端子は、トランジス
タＴｒ６及びＴｒｌの他のエミッタに接続されており、
メモリアドレスの切換り時点からある時間だけ論理“１
パ（負論理では°゛Ｌ”レベル）となる信号ＡＤを受け
取る。その結果、その切換り時点から所定時間内のみノ
アケ゛−トＧ２が開き、ｗｇの・ぐルス幅の制御が行わ
れる。切換り時点から所定時間以上経過するとＡＤ傷信
号論理″０″（負論理ではＵ ＋＋レベル）となるため
ノアグー）Ｇ２が閉じ、その出力は常に論理″１″とな
る。 従って入力した書込みイネーブル信号ＷＥがそのままｗ
ｇ” として出力される。 第２図は第１図における・ンルス幅制御回路ｐｗｃの一
例を表わしており、ＥＣＬで構成されている。 この第２図の回路は第１囚の構成にその′１．ま対応し
ており、負論理で動作する。第２図において、ＩＮ、
、 ＩＮ２は書込みイネーブル信号ＷＥ、信号ＡＤがそ
れぞれ印加される入力端子、ＯＵＴはパルス幅制御後の
書込みイネーブル信号ｉ＊の現われる出力端子を表わし
ており、また、ＶＲ，は基準電圧である。 第３図ｔａｙｅルス幅制御回路ＰＷＣの他の構成例であ
り、第２図の回路より多少簡略化されている。 この第３図の回路もＥＣＬで構成され、負論理を用いて
いる。ＩＮ、 、 ＩＮ、 、 ＯＵＴは第２図の場合
と同じであり、ＶＲ，、ＶＲ２は基準電圧である。 ・ぐルス幅制御回路ＰｗＣは上述の例に限られることな
く他の種々の構成が適用できる。ＥＣＬの代りにＴＴＬ
を用いても良い。 次に上述した実施例の動作を説明する。 第４図に示す如く、メモリアドレスの切換りが生じると
、トランジスタ’ｒｒＧ ＋ Ｔｒ Ｉの出力の立上り
と立下りにずれがあることから、信号ＡＤがある時間”
ＬＮレベルとなる。信号ＡＤがＬ”°レベルの場合、第
５図（Ｎに示す如く、Ａルス幅制御動作が行われる。即
ち、書込みイネーブル信号ＷＥが入力端子ＩＮ、 （第
２図あるいは第３図）に印加されると、これに対して所
定時間遅延した信号Ｐが形成され、この信号Ｐと入力し
た書込みイネーブル信号ＷＥとの論理積信号が書込みイ
ネーブル信号ＷＥ＊ とじて出力端子ＯＵＴより出力さ
れる。この論理積信号を積分してパルス幅を大きくした
ものを書込みイネーブル信号ＷＥ＊ とじても良い。 信号ＡＤはアドレス切換り時点からある時間好適すると
”Ｈ″Ｎレベルなり、この場合、第５図（Ｂ）に示す如
く、・やルス幅制御動作は行われない。 即ち、信号ＡＤがＩｔ ＨＮレベルとなると、第２図の
トランジスタＴ’ｒ＋ｏ あるいは第３図のトランジス
タＴｒｌ＋ がオンとなるので信号Ｐは常に”Ｌ“レベ
ルとなり、その結果、入力した書込みイネーブル信号Ｗ
ＥがそのままＷＥ’ として出力されることとなる。 以上の如くして得られた書込みイネーブル信号岡ｊ＊が
書込制御回路ＷＣＣに印加されると、第６図に示す如く
、書込データＤｉｎに応じた論理を有する互いに逆論理
の制御信号り、、Ｄ、が形成され、トランジスタＴ「６
〜Ｔｒ、のベースに印加される。 これにより、アドレスされたメモリセルへのデータの書
込みが行われる。 前述した実施例では・ンルス幅制御回路を負論理回路で
構成したが、これに限らず正論理回路で構成してもよい
。この場合、・ぐルス幅制御回路は、第７図に示す如く
、インバータ、ナンドヶ゛−ト、およびアンドゲートに
より構成することが可能である。 またさらに前述の実施例では、トランジスタＴｒ Ｏｒ
’ｒｒｌのエミッタ出力ＡＤを直接的に・セルス幅制
御回路ｐｗｃへ送り込んでいるが、第７図に示す如く、
遅延回路ＤＬＹを介して送るようにしても良い。これに
より、アドレス切換り時点から任意に定められる所定時
間だけＬ”レベルとなる信号ＡＤ’（第４図参照）が得
られ、この信号ＡＤ’によってノクルス幅制御動作を許
可するか否かが制御される。 なお、前述した第１図の実施例では、メモリセルが４個
の場合を説明しているが、実際には多数のメモリセルが
マトリクス状に配設せしめられる。 〔−発明の効果〕 以上述べたように本発明によれば、アドレス切換り直後
の所定時間のみ書込みパルス幅の制御動作を行うように
しているため、書込み・Ｐルス幅が大きくなり過ぎたり
、書込み信号が常に遅延し書込みサイクル時間が長くな
るような不都合を防止できる。 第８図の歴、に示すように、アドレス切換り直後は、短
い・ぞルス幅の書込み信号でも書込み動作が可能となり
、ノイズ等の誤動作を受け易い。これを防止するために
・Ｐルス幅制御を常に行うと、第８図ｐｗ２に示す如く
、書込み・ぞルス幅が長くなり過ぎたり、遅延が常に生
じて書込みサイクル時間が長くなってしまう。これに対
して本発明では、アドレス切換り時点から所定時間内の
みパルス幅制御を行って所定パルス幅未満の入力信号に
感応しないようにすることにより、短いパルス幅の書込
み信号でも書込み動作が行われてし甘う即ちノイズに弱
いという従来形における不都合を解決できるのである。 ４、図面の簡単な説明 第１図は本発明の一実施例の回路区、第２図、第３図は
ノｆルス幅制御回路の一例をそれぞれ示す回路図、第４
図〜第６図は上述の実施例の動作を説明するタイムチャ
ート、第７図は前述の実施例の変更態様を表わす一部回
路図、第８図は本発明の詳細な説明する図である。 ＭＣ，ｏ〜Ｍｃ 、 、・・・メモルセル、児、。、Ｗ
帖・・・ワード線、ＢＬｏ ＋ ＢＬＩ−・ビット線、
ｗＤｏ ： ”Ｔ）１ ・・・ワードドライ・ぐ、Ｔｒ
Ｏ〜Ｔｒｌ＋ ・・・トランジスタ、ＳＡ・・・センス
アンプ、ｐｗｃ・・りぞルス幅制御１回路、ｗｃｃ・・
・書込制御回路、ＤＬＹ・・・遅延回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 宵 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- １、 アドレス切換９時点を検出する手段と、所定値以
上のパルス幅の書込み信号のみを通過させると共にその
パルス幅を増大せしめるパルス幅制御手段と、該パルス
幅制御手段から出力される１゜込み信号に応じて入力情
報の書込み動作を行う手段と、検出したアドレス切換９
時点よシ所定期間内のみ前記パルス幅制御手段の動作を
許可する手段とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108516A JPS60253091A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
| KR1019850003732A KR900000051B1 (ko) | 1984-05-30 | 1985-05-29 | 반도체 메모리 장치 |
| EP85303838A EP0167275B1 (en) | 1984-05-30 | 1985-05-30 | Semiconductor memory device |
| DE8585303838T DE3582960D1 (de) | 1984-05-30 | 1985-05-30 | Halbleiterspeicheranordnung. |
| US07/152,997 US4802131A (en) | 1984-05-30 | 1988-02-08 | Semiconductor memory device having pulse width control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108516A JPS60253091A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253091A true JPS60253091A (ja) | 1985-12-13 |
| JPH0453036B2 JPH0453036B2 (ja) | 1992-08-25 |
Family
ID=14486769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108516A Granted JPS60253091A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4802131A (ja) |
| EP (1) | EP0167275B1 (ja) |
| JP (1) | JPS60253091A (ja) |
| KR (1) | KR900000051B1 (ja) |
| DE (1) | DE3582960D1 (ja) |
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1984
- 1984-05-30 JP JP59108516A patent/JPS60253091A/ja active Granted
-
1985
- 1985-05-29 KR KR1019850003732A patent/KR900000051B1/ko not_active IP Right Cessation
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-
1988
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