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JPH0748307B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Publication number
JPH0748307B2
JPH0748307B2 JP1146518A JP14651889A JPH0748307B2 JP H0748307 B2 JPH0748307 B2 JP H0748307B2 JP 1146518 A JP1146518 A JP 1146518A JP 14651889 A JP14651889 A JP 14651889A JP H0748307 B2 JPH0748307 B2 JP H0748307B2
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JP
Japan
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signal
output
pulse signal
pulse
transistor
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Application number
JP1146518A
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JPH0312095A (ja
Inventor
芳夫 岡田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to EP90108585A priority patent/EP0401521B1/en
Priority to DE69017518T priority patent/DE69017518T2/de
Priority to KR1019900007871A priority patent/KR930008577B1/ko
Publication of JPH0312095A publication Critical patent/JPH0312095A/ja
Priority to US07/884,276 priority patent/US5295117A/en
Publication of JPH0748307B2 publication Critical patent/JPH0748307B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、アドレス信号の変化を検出してパルス信号
を生成し、このパルス信号に基づいて所定の回路動作を
制御するような半導体メモリ装置に関する。
（従来の技術） スタティック型の半導体メモリ装置もしくはスタティッ
クカラム・モードを有するダイナミック型の半導体メモ
リ装置では、ATD（AddressTransition Detector）と呼
ばれるアドレス遷移検出回路を設け、このATDでアドレ
ス信号の変化を検出してパルス信号を発生させ、このパ
ルス信号でメモリセルアレイから読み出されたデータの
伝達制御を行うようにしている。
第８図は上記ATDが設けられた従来の半導体メモリ装置
におけるデータ読み出し部分の概略的な構成を示すブロ
ック図であり、第９図はその動作の一例を示すタイミン
グチャートである。メモリセルアレイ81から読み出され
たデータはコア部I/Oバス82を介してI/Oバッファ83に供
給される。このI/Oバッファ83の出力データはI/Oバス84
を介して出力バッファ85に供給され、ここから外部に読
み出しデータDoutが出力される。
一方、この半導体メモリ装置にはATD86が設けられてい
る。このATD86は第９図のタイミングチャートに示すよ
うに、入力アドレスAddの変化を検知して一定パルス幅
のパルス信号を生成する。上記I/Oバッファ83はこのパ
ルス信号に基づき、コア部I/Oバス82に読み出されたメ
モリセルアレイ81からのデータを上記I/Oバス84に伝達
し、さらに出力バッファ85はATD86からのパルス信号に
基づき、上記I/Oバス84に出力されたデータを外部にDou
tとして伝達する。
このような構成でなる半導体メモリ装置において、高速
動作を可能にするためには、ATDでアドレスの変化をで
きるだけ敏感に検知することが要求される。
ところで、半導体メモリ装置では動作の高速化と多ビッ
ト出力という方向へ進みつつある。そして、高速化のた
めにはATDは敏感なものでなければならない。また、出
力バッファとしても電流供給能力が大きいものが要求さ
れ、さらに多ビット出力ということになれば、出力変化
時における出力電流の時間変化の割合di/dtの値がかな
り大きくなる。
第10図は上記の半導体メモリ装置を１チップ化した際の
チップ回りの結配状態を示す回路図である。メモリチッ
プ91には多数の入出力ピンが設けられるが、ここでは説
明を簡略化するために高電位の電源電圧VCCを供給する
ためのVCCピンと、アース電位VSSを供給するためのVSS
ピンとの２本のみを図示している。上記のVCCピンとVSS
ピンとはボード上の配線を介して電源にそれぞれ接続さ
れているが、これらの配線の途中にはインダクタンス成
分Ｌが寄生的に存在している。また、図中のＣはVCCピ
ンとVSSピンとを接続するキャパシタンスである。
このような回路において、上記di/dtの値が大きくなる
と、ボード上のインダクタンス成分Ｌによる起電力φ
（φ＝Ｌ・di/dt）の値も大きくなり、チップのアース
電位VSSが大きく揺れることになる。そして、敏感なATD
を用いれば、出力変化によるアース電位VSSの揺れをATD
がもろに感じとり、第11図のタイミングチャートに示す
ように、ATDが再び動き出してパルス信号を生成する。
そして、このパルス信号により出力バッファが再び動作
し、出力がリセットされるか、もしくは出力データが短
時間に逆のレベルに変化することによりアース電位VSS
が再び大きく揺れる。この結果、第11図に示すように出
力が発振状態に入ってしまい、正常な動作が保証できな
くなる。
従来、このような対策として出力バッファを構成するト
ランジスタの素子寸法を小さく絞るか、ATDの感度を落
とす方法がよく行われている。しかし、両方法はいずれ
も高速化とは矛盾する。
（発明が解決しようとする課題） このように従来の半導体メモリ装置では、動作の高速化
のためにATDを敏感なものにすると、出力変化に伴う電
源電位の揺れのために正常な動作が保証できなくなると
いう欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作の高速化を図ることができると
共に正常な動作を保証できる半導体メモリ装置を提供す
ることを目的とする。
［発明の構成］ （課題を解決するための手段） この発明の半導体メモリ装置は、アドレス信号の変化に
応答して第１のパルス信号を生成する第１のパルス生成
手段と、上記アドレス信号が入力される低域通過型フィ
ルタ手段と、上記低域通過型フィルタ手段の出力信号の
変化に応答して第２のパルス信号を生成する第２のパル
ス生成手段とを具備し、上記第１のパルス信号に応答し
て出力バッファの直前までのデータの読み出し動作を制
御し、上記第２のパルス信号に応答して出力バッファ以
降におけるデータの読み出し動作を制御するように構成
したことを特徴とする。
さらにこの発明の半導体メモリ装置は、アドレス信号の
変化に応答して第１のパルス信号を生成する第１のパル
ス生成手段と、上記アドレス信号が入力される低域通過
型フィルタ手段と、上記低域通過型フィルタ手段の出力
信号の変化に応答して第２のパルス信号を生成する第２
のパルス生成手段とを具備し、上記I/Oバッファは上記
第１のパルス信号に応答して動作し、上記出力バッファ
は上記第２のパルス信号に応答して動作することを特徴
とする。
（作用） 出力変化に伴う電源電位の揺れ等によるノイズによりア
ドレス信号が見掛上変化する場合に、このノイズは低域
通過型フィルタ手段により除去されるので、第２のパル
ス生成手段ではパルス信号は生成されない。このとき、
出力バッファは動作しないので、出力バッファが誤って
動作することがなくなる。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の半導体メモリ装置の一実施例による
データ読み出し部分の概略的な構成を示すブロック図で
ある。メモリセルアレイ11から読み出されたデータはコ
ア部I/Oバス12を介してI/Oバッファ13に供給される。こ
のI/Oバッファ13の出力データはI/Oバス14を介して出力
バッファ15に供給され、ここから外部に読み出しデータ
Doutが出力される。
他方、アドレスAddは第１のATD（アドレス遷移検出回
路）16に供給されると共にロウパスフィルタ（低域通過
型フィルタ）17に供給される。上記第１のATD16は入力
アドレスAddの変化を検知して一定パルス幅のパルス信
号P1を生成する。この第１のATD16で生成されたパルス
信号P1は信号I/Oバッファ13に供給される。そして、I/O
バッファ13の動作はこのパルス信号P1に基づいて制御さ
れる。上記ロウパスフィルタ17は入力アドレスAddに含
まれる高周波成分のノイズを除去する。そして、上記ロ
ウパスフィルタ17を通過した信号は第２のATD18に供給
される。この第２のATD18は入力信号の変化を検知して
一定パルス幅のパルス信号P2を生成する。この第２のAT
D18で生成されたパルス信号P2はパルス幅設定回路19に
よって所定のパルス幅を持つパルス信号P2′に変換され
た後に上記出力バッファ15に供給される。そして、出力
バッファ15の動作はこのパルス信号P2′に基づいて制御
される。
なお、上記第１のATD16は動作の高速化のために敏感な
ものが使用され、出力バッファ15としては電流供給能力
が大きいものが使用される。
次に上記構成でなる回路の動作を第２図のタイミングチ
ャートを参照して説明する。
まずアドレスAddが変化する。これにより、このときの
アドレスに対応してメモリセルアレイ11内からコア部I/
Oバス12にデータが読み出される。一方、アドレスAddが
変化してから所定時間の後に第１のATD16で第１のパル
ス信号P1が生成される。このパルス信号P1が入力するこ
とにより、I/Oバッファ13が動作し、コア部I/Oバス12の
データをI/Oバス14に伝達する。さらに、アドレスAddが
変化してから所定時間の後に第２のATD18で第２のパル
ス信号P2が生成され、この後、パルス幅設定回路19によ
ってパルス信号P2′に変換される。このパルス信号P2′
が入力することにより、出力バッファ15が動作し、I/O
バス14のデータを出力データDoutとして外部に出力す
る。
上記のように、出力バッファ15として電流供給能力が大
きいものが使用されているため、出力バッファ15が動作
し、出力データDoutが外部に出力される際にアース電位
VSSに、第２図に示すようにノイズが発生することがあ
る。アース電位VSSにノイズが発生することにより、見
掛上、アドレスAddは図示のように変化する。そして、
この変化が第１のATD16で検知され、第１のパルス信号P
1が再び生成される。これによってI/Oバッファ13が動作
するため、I/Oバス14のデータは第２図に示すように瞬
時的に変化する。しかし、アドレスAddに含まれる上記
ノイズはロウパスフィルタ17によって除去されるため、
第２のATD18ではパルス信号は生成されない。従って、
パルス信号P2′も発生せず、従来のように出力の発振状
態は発生しない。
このように上記実施例によれば、アクセスタイムを遅ら
せずにノイズに強くすることができる。
ところで、上記第１のATD16は動作の高速化のために敏
感なものが使用されるが、第２のATD18には特に敏感な
ものを使用する必要はない。しかし、ATD18として動作
があまり鈍感なものを使用すると、出力バッファ15から
のデータの出力動作が遅れ、アクセスタイムが遅れてし
まう。第１のパルス信号P1で制御されるI/Oバッファ13
によりI/Oバス14へのデータ読み出しには通常、10ナノ
秒程度の時間がかかる。一方、ロウパスフィルタ17でカ
ットオフすべきノイズは数ナノ秒以下のパルス幅のもの
である、このため、ロウパスフィルタ17を通過したアド
レスの変化を第２のATD18で検知して、パルス信号P2を
生成させても、出力バッファ15からは十分なマージンを
持ってデータを外部に出力させることができる。
第３図は上記実施例の半導体メモリ装置におけるロウパ
スフィルタ17の具体的構成を示す回路図である。この回
路は、電源電位VCCと出力ノード21との間に直列に挿入
された２個のＰチャネルMOSトランジスタ22,23と、上記
出力ノード21とアース電位VSSとの間に直列に挿入され
た２個のＮチャネルMOSトランジスタ24,25と、１ビット
のアドレス信号Addを所定時間遅延する信号遅延回路26
とから構成されている。そして、上記トランジスタ22,2
4の各ゲートには１ビットのアドレス信号Addが直接に供
給され、上記トランジスタ23,25の各ゲートには上記１
ビットのアドレス信号Addが信号遅延回路26を介して供
給される。
このような構成のロウパスフィルタ17において、入力ア
ドレス信号Addが“0"から“1"に変化すると、トランジ
スタ24は直ちにオン状態になるが、トランジスタ25は信
号遅延回路26の出力信号が“1"に変化してからオン状態
になる。この結果、入力アドレス信号Addが“0"から
“1"に変化すると、出力ノード21の信号はこれから信号
遅延回路26における遅延時間分だけ遅れて“1"から“0"
に変化する。
第４図は上記実施例の半導体メモリ装置における第１の
ATD16の具体的構成を示す回路図である。なお、第２のA
TD18も第１のATD16と同様の構成であり、入力が異なる
だけである。この回路は、電源電位VCCとノード31との
間に挿入されたＰチャネルMOSトランジスタ32と、上記
ノード31とアース電位VSSとの間に直列に挿入された２
個のＮチャネルMOSトランジスタ33,34と、上記ノード31
とアース電位VSSとの間に直列に挿入された２個のＮチ
ャネルMOSトランジスタ35,36と、１ビットのアドレス信
号Addを所定時間遅延する信号遅延回路37と、この信号
遅延回路37の出力信号を反転するインバータ38と、上記
１ビットのアドレス信号Addを反転するインバータ39
と、このインバータ39の出力信号を所定時間遅延する信
号遅延回路40と、この信号遅延回路40の出力信号を反転
するインバータ41と、上記ノード31の信号が入力される
インバータ42とから構成されている。
上記ＰチャネルMOSトランジスタ32は負荷MOSトランジス
タとして作用するものであり、そのゲートはアース電位
VSSに接続され、常時、オン状態にされている。上記Ｎ
チャネルMOSトランジスタ33のゲートには上記アドレス
信号Addが直接に供給され、上記ＮチャネルMOSトランジ
スタ34のゲートには上記インバータ38の出力信号が供給
され、上記ＮチャネルMOSトランジスタ35のゲートには
上記インバータ39の出力信号が供給され、上記Ｎチャネ
ルMOSトランジスタ36のゲートには上記インバータ41の
出力信号が供給される。そして、上記インバータ42から
パルス信号P1が出力される。
このような構成において、入力アドレス信号Addが“0"
で安定している場合、トランジスタ33はオフ、トランジ
スタ34はオン、トランジスタ35はオン、トランジスタ36
はオフであるから、ノード31をアース電位に放電する電
流経路は存在せず、ノード31はトランジスタ32により
“1"に設定されている。このため、インバータ42の出力
であるP1は“0"である。次にAddが“1"に立ち上がる
と、いままでオフしていたトランジスタ33が直ちにオン
状態になる。しかし、トランジスタ34は未だオン状態の
ままであるため、ノード31をアース電位に放電する両ト
ランジスタ33,34による電流経路が発生し、ノード31の
信号は“0"に低下する。そして、この後、インバータ42
の出力であるP1が“1"に立ち上がる。次に信号遅延回路
37における遅延時間分だけ遅れてその出力信号が“0"か
ら“1"に変化すると、いままでオン状態であったトラン
ジスタ34がオフする。これによりノード31がトランジス
タ32により再び“1"に設定され、信号P1は再び“0"に戻
る。このようにして、入力アドレス信号Addの“0"から
“1"への変化が検知され、パルス信号P1が生成される。
他方、入力アドレス信号Addが“1"で安定している場
合、トランジスタ33はオン、トランジスタ34はオフ、ト
ランジスタ35はオフ、トランジスタ36はオンであるか
ら、この場合にもノード31をアース電位に放電する電流
経路は存在せず、ノード31はトランジスタ32により“1"
に設定されている。次にAddが“0"に立ち下がると、い
ままでオフしていたトランジスタ35が直ちにオン状態に
なる。しかし、トランジスタ36は未だオン状態のままで
あるため、ノード31をアース電位に放電する両トランジ
スタ35,36による電流経路が発生し、ノード31の信号は
“0"に低下する。次に信号遅延回路40における遅延時間
分だけ遅れてその出力信号が“0"から“1"に変化する
と、いままでオン状態であったトランジスタ34がオフす
る。これによりノード31がトランジスタ32により再び
“1"に設定される。このようにして、入力アドレス信号
Addの“1"から“0"への変化が検知され、パルス信号P1
が生成される。
なお、パルス信号P1のパルス幅は上記信号遅延回路37,4
0それぞれの遅延時間に応じて決定される。
第５図は上記実施例の半導体メモリ装置におけるI/Oバ
ッファ13の具体的構成を示す回路図である。この回路
は、前記コア部I/Oバス12内の任意の一対のバスI/Oc,▲
▼が接続されている一対のノード51,52それぞ
れと電源電位VCCとの間に挿入された２個のＰチャネルM
OSトランジスタ53,54と、上記一対のノード51,52の相互
間に挿入されたＰチャネルMOSトランジスタ55と、電極
電位VCCと上記一対の一方のノード51との間に挿入され
たＰチャネルMOSトランジスタ56と、電源電圧VCCと上記
一対の他方のノード52との間に挿入されたＰチャネルMO
Sトランジスタ57と、上記一対の一方のノード51とノー
ド58との間に挿入されたＮチャネルMOSトランジスタ59
と、上記一対の他方のノード52と上記ノード58との間に
挿入されたＮチャネルMOSトランジスタ60と、上記ノー
ド58とアース電位VSSとの間に挿入されたＮチャネルMOS
トランジスタ61と、前記第１のATD16で生成されるパル
ス信号P1を反転するインバータ62と、上記一対の一方の
ノード51の信号が入力されるデコード機能を持つバッフ
ァ回路63と、上記一対の他方のノード52の信号が入力さ
れるデコード機能を持つバッファ回路64とから構成され
ている。
上記トランジスタ56,59の各ゲートは上記ノード52に接
続され、上記トランジスタ57,60の各ゲートは上記ノー
ド51に接続され、また、上記インバータ62の出力信号で
あるイコライズ信号▲▼は上記トランジスタ53,54,
55及びトランジスタ61の各ゲートに供給されている。
このような構成において、前記第１のATD16で生成され
る第１のパルス信号P1が“0"から“1"に立ち上がると、
インバータ62の出力信号であるイコライズ信号▲▼
が“1"から“0"に下がり、トランジスタ53,54,55がそれ
ぞれオン状態になる。トランジスタ53,54がオンするこ
とにより、一対のノード51,52、すなわち一対のバスI/O
c,▲▼が電源電位VCCにプリチャージされ、か
つトランジスタ55がオンすることにより、一対のバスI/
Oc,▲▼が同電位にイコライズされる。次にパ
ルス信号P1が“0"に下がると、トランジスタ53,54,55が
それぞれオフ状態になり、かつトランジスタ61がオン状
態になる。上記トランジスタ61がオンすることにより、
ＰチャネルMOSトランジスタ56,57とＮチャネルMOSトラ
ンジスタ59,60からなるCMOSインバータが動作し、一対
のバスI/Oc,▲▼に読み出されたデータの電位
差の増幅が開始される。これによって一対のノード51,5
2に相補なデータが発生し、この後、デコード機能を持
つバッファ回路63,64により一対のバスI/O,▲▼
に読み出される。
第６図は上記実施例の半導体メモリ装置におけるパルス
幅設定回路19の具体的構成を示す回路図であり、第７図
はその動作を示すタイミングチャートである。この回路
は、前記第２のATD18で生成された第２のパルス信号P2
を反転して信号▲▼を得るインバータ71と、このイ
ンバータ71の出力信号を所定時間遅延して遅延信号P3を
得る信号遅延回路72と、この信号遅延回路72の出力信号
を反転して信号▲▼を得るインバータ73と、このイ
ンバータ73の出力信号と上記インバータ71の出力信号と
が入力されるNANDゲート74と、このNANDゲート74の出力
信号P4を反転するインバータ75とから構成されており、
前記パルス信号P2′はこのインバータ75の出力信号とし
て得られる。
このような構成のパルス幅設定回路では、入力パルス信
号P2のパルス幅にかかわらず、そのパルス幅を信号遅延
回路72の信号遅延時間によって決定することができる。
［発明の効果］ 以上説明したようにこの発明によれば、動作の高速化を
図ることができると共に正常な動作を保証できる半導体
メモリ装置を提供することができる。
【図面の簡単な説明】
第１図はこの発明の半導体メモリ装置の一実施例の構成
を示すブロック図、第２図は上記実施例装置の動作を示
すタイミングチャート、第３図はないし第６図はそれぞ
れ上記実施例装置の異なる回路部分の具体的構成を示す
回路図、第７図は上記第６図回路の動作を示すタイミン
グチャート、第８図は従来の半導体メモリ装置の概略的
な構成を示すブロック図、第９図はその動作の一例を示
すタイミングチャート、第10図は上記の半導体メモリ装
置を１チップ化した際のチップ回りの結配状態を示す回
路図、第11図は上記第10図回路の動作を示すタイミング
チャートである。 11……メモリセルアレイ、12……コア部I/Oバス、13…
…I/Oバッファ、14……I/Oバス、15……出力バッファ、
16……第１のATD（アドレス遷移検出回路）、17……ロ
ウパスフィルタ、18……第２のATD、19……パルス幅設
定回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】メモリセルアレイから読み出されたデータ
    を出力バッファを介して外部に出力する半導体メモリ装
    置において、 アドレス信号の変化に応答して第１のパルス信号を生成
    する第１のパルス生成手段と、 上記アドレス信号が入力される低域通過型フィルタ手段
    と、 上記低域通過型フィルタ手段の出力信号の変化に応答し
    て第２のパルス信号を生成する第２のパルス生成手段と
    を具備し、 上記第１のパルス信号に応答して上記出力バッファの直
    前までのデータの読み出し動作を制御し、上記第２のパ
    ルス信号に応答して上記出力バッファ以降におけるデー
    タの読み出し動作を制御するように構成したことを特徴
    とする半導体メモリ装置。
  2. 【請求項２】メモリセルアレイから読み出されたデータ
    をI/Oバッファ及び出力バッファを介して外部に出力す
    る半導体メモリ装置において、 アドレス信号の変化に応答して第１のパルス信号を生成
    する第１のパルス生成手段と、 上記アドレス信号が入力される低域通過型フィルタ手段
    と、 上記低域通過型フィルタ手段の出力信号の変化に応答し
    て第２のパルス信号を生成する第２のパルス生成手段と
    を具備し、 上記I/Oバッファは上記第１のパルス信号に応答して動
    作し、上記出力バッファは上記第２のパルス信号に応答
    して動作することを特徴とする半導体メモリ装置。
JP1146518A 1989-06-08 1989-06-08 半導体メモリ装置 Expired - Fee Related JPH0748307B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1146518A JPH0748307B2 (ja) 1989-06-08 1989-06-08 半導体メモリ装置
EP90108585A EP0401521B1 (en) 1989-06-08 1990-05-07 Semiconductor memory device
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