JPH0453036B2 - - Google Patents
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- JPH0453036B2 JPH0453036B2 JP59108516A JP10851684A JPH0453036B2 JP H0453036 B2 JPH0453036 B2 JP H0453036B2 JP 59108516 A JP59108516 A JP 59108516A JP 10851684 A JP10851684 A JP 10851684A JP H0453036 B2 JPH0453036 B2 JP H0453036B2
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- Japan
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- pulse width
- write
- pulse
- signal
- circuit
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体、特にバイポーラ半導体を用い
た記憶装置に係り、その書込み回路部にパルス幅
制御機能を備えた半導体記憶装置に関する。
た記憶装置に係り、その書込み回路部にパルス幅
制御機能を備えた半導体記憶装置に関する。
半導体メモリにおいては、書込みイネーブル信
号のパルス幅がある一定値以上でないと書込み動
作を行うことができない。しかしながらアドレス
切換り直後はかなり短いパルス幅であつても書込
み動作が行えてしまうため、ノイズ等によつて誤
動作を生じるおそれがある。
号のパルス幅がある一定値以上でないと書込み動
作を行うことができない。しかしながらアドレス
切換り直後はかなり短いパルス幅であつても書込
み動作が行えてしまうため、ノイズ等によつて誤
動作を生じるおそれがある。
このため、書込み信号のパルス幅がある一定値
に満たない場合はこれをしや断し、パルス幅が一
定値以上の場合にのみこれを通過させて書込み動
作を行うようにしたパルス幅制御回路について
は、本出願人により既に提案されている（特開昭
53−114651号公報）。この回路は、入力信号のパ
ルス幅が所定値以上のとき出力を発生させると共
に、その出力のパルス幅を入力信号のパルス幅に
等しい値に戻すように構成したものである。
に満たない場合はこれをしや断し、パルス幅が一
定値以上の場合にのみこれを通過させて書込み動
作を行うようにしたパルス幅制御回路について
は、本出願人により既に提案されている（特開昭
53−114651号公報）。この回路は、入力信号のパ
ルス幅が所定値以上のとき出力を発生させると共
に、その出力のパルス幅を入力信号のパルス幅に
等しい値に戻すように構成したものである。
上述の如きパルス幅制御回路によると、アドレ
ス切換り直後以外の場合でもパルス幅が一様に増
大せしめられてしまうため、そのパルス幅制御処
理に用いられる時間だけ常に書込み信号のパルス
幅が大きくなつてしまうこととなり、その結果、
書込みのサイクル時間が増大する不都合が生じ
る。
ス切換り直後以外の場合でもパルス幅が一様に増
大せしめられてしまうため、そのパルス幅制御処
理に用いられる時間だけ常に書込み信号のパルス
幅が大きくなつてしまうこととなり、その結果、
書込みのサイクル時間が増大する不都合が生じ
る。
上述の問題点を解決するために、本発明の半導
体記憶装置は、書込みパルスとその遅延パルスを
用いて内部書込みパルスを生成すると共にそのパ
ルス幅を制御する回路を具備し、該回路は、メモ
リアドレスの切り換わり時点から所定時間だけ第
１の論理を呈し且つ該所定期間以外の期間は第２
の論理を呈する制御信号に応答して前記遅延パル
スの有効または無効を制御するゲート回路を有
し、前記制御信号が第１の論理にある時は前記遅
延パルスを有効にして前記書込みパルスと該遅延
パルスとの合成に基づき内部書込みパルスを出力
し、該制御信号が第２の論理にある時は該遅延パ
ルスを無効にして該書込みをパルスをそのまま内
部書込みパルスとして出力することを特徴とす
る。
体記憶装置は、書込みパルスとその遅延パルスを
用いて内部書込みパルスを生成すると共にそのパ
ルス幅を制御する回路を具備し、該回路は、メモ
リアドレスの切り換わり時点から所定時間だけ第
１の論理を呈し且つ該所定期間以外の期間は第２
の論理を呈する制御信号に応答して前記遅延パル
スの有効または無効を制御するゲート回路を有
し、前記制御信号が第１の論理にある時は前記遅
延パルスを有効にして前記書込みパルスと該遅延
パルスとの合成に基づき内部書込みパルスを出力
し、該制御信号が第２の論理にある時は該遅延パ
ルスを無効にして該書込みをパルスをそのまま内
部書込みパルスとして出力することを特徴とす
る。
アドレス切換り時点より所定期間内だけパルス
幅制御回路におけるゲート回路を用いて所定値以
上のパルス幅の書込みパルスを通過させ、所定時
間が経過した後はこれらの動作を行わないように
するので、書込み信号が常に遅れてしまう不都合
がなくなる。
幅制御回路におけるゲート回路を用いて所定値以
上のパルス幅の書込みパルスを通過させ、所定時
間が経過した後はこれらの動作を行わないように
するので、書込み信号が常に遅れてしまう不都合
がなくなる。
以下、図面を用いて本発明の実施例を詳細に説
明する。
明する。
第１図は本発明の一実施例を概略的に表わして
いる。同図において、MC00，MC01，MC10，
MC11はECL（エミツタ結合ロジツク）形のメモリ
セル、WL0，WL1はワード線、BL00，BL01，
BL10，BL11はビツト線である。ワード線WL0，
WL1はマルチエミツタ形のトランジスタTr0，
Tr1の一つのエミツタにそれぞれ接続されてい
る。これらのトランジスタTr0，Tr1のベースは
それぞれワードドライバWD0，WD1の出力端子
に接続されている。各ビツト線BL00，BL01，
BL10，BL11はビツト選択トランジスタTr2，
Tr3，Tr4，Tr5をそれぞれ介して電流源に接続さ
れている。さらに各ビツト線BL00，BL01，
BL10，BL11はトランジスタTr6，Tr7，Tr8，Tr9
をそれぞれ介してセンスアンプSAに接続されて
いる。各トランジスタTr6〜Tr9のベースは書込
制御回路WCCに接続されており、この制御回路
WCCから出力される制御信号D0，D1によつて駆
動せしめられる。
いる。同図において、MC00，MC01，MC10，
MC11はECL（エミツタ結合ロジツク）形のメモリ
セル、WL0，WL1はワード線、BL00，BL01，
BL10，BL11はビツト線である。ワード線WL0，
WL1はマルチエミツタ形のトランジスタTr0，
Tr1の一つのエミツタにそれぞれ接続されてい
る。これらのトランジスタTr0，Tr1のベースは
それぞれワードドライバWD0，WD1の出力端子
に接続されている。各ビツト線BL00，BL01，
BL10，BL11はビツト選択トランジスタTr2，
Tr3，Tr4，Tr5をそれぞれ介して電流源に接続さ
れている。さらに各ビツト線BL00，BL01，
BL10，BL11はトランジスタTr6，Tr7，Tr8，Tr9
をそれぞれ介してセンスアンプSAに接続されて
いる。各トランジスタTr6〜Tr9のベースは書込
制御回路WCCに接続されており、この制御回路
WCCから出力される制御信号D0，D1によつて駆
動せしめられる。
書込制御回路WCCは、どちらか一方が“１”、
他方が“０”の制御信号D0及びD1を書込データ
Dioに応じて形成する。この書込制御回路WCCに
は書込みイネーブル信号*がパルス幅制御回
路PWCから印加される。
他方が“０”の制御信号D0及びD1を書込データ
Dioに応じて形成する。この書込制御回路WCCに
は書込みイネーブル信号*がパルス幅制御回
路PWCから印加される。
パルス幅制御回路PWCは、外部から印加され
る書込みイネーブル信号のパルス幅が所定値
以上の場合のみこれを通過させるようにした回路
であり、本実施例では、さらにその動作の許可、
禁止を制御する機能が付加されている。即ち、第
１図に示すように、このパルス幅制御回路PWC
は、例えばインバータＧ１、ノア（NOR）ゲー
トＧ２及びオアゲートＧ３による負論理回路で構
成されており、印加されれる書込みイネーブル信
号はオアゲートＧ３の一方の入力端子に直接
印加されると共に、インバータＧ１及びノアゲー
トＧ２によつて遅延された後、オアゲートＧ３の
他方の入力端子に印加される。従つてインバータ
Ｇ１及びノアゲートＧ２の遅延時間より短いパル
ス幅の書込みイネーブル信号が印加された場合は
これが無視され出力として書込みイネーブル信号
WE*が現れない。
る書込みイネーブル信号のパルス幅が所定値
以上の場合のみこれを通過させるようにした回路
であり、本実施例では、さらにその動作の許可、
禁止を制御する機能が付加されている。即ち、第
１図に示すように、このパルス幅制御回路PWC
は、例えばインバータＧ１、ノア（NOR）ゲー
トＧ２及びオアゲートＧ３による負論理回路で構
成されており、印加されれる書込みイネーブル信
号はオアゲートＧ３の一方の入力端子に直接
印加されると共に、インバータＧ１及びノアゲー
トＧ２によつて遅延された後、オアゲートＧ３の
他方の入力端子に印加される。従つてインバータ
Ｇ１及びノアゲートＧ２の遅延時間より短いパル
ス幅の書込みイネーブル信号が印加された場合は
これが無視され出力として書込みイネーブル信号
WE*が現れない。
また、ノアゲートＧ２の他方の入力端子は、ト
ランジスタTr0及びTr1の他のエミツタに接続さ
れており、メモリアドレスの切換り時点からある
時間だけ論理“１”（負論理では“Ｌ”レベル）
となる信号ADを受け取る。その結果、その切換
り時点から所定時間内のみノアゲートＧ２が開
き、のパルス幅の制御が行われる。切換り時
点から所定時間以上経過するとAD信号が論理
“０”（負論理では“Ｈ”レベル）となるためノア
ゲートＧ２が閉じ、その出力は常に論理“１”と
なる。従つて入力した書込みイネーブル信号
がそのまま*として出力される。
ランジスタTr0及びTr1の他のエミツタに接続さ
れており、メモリアドレスの切換り時点からある
時間だけ論理“１”（負論理では“Ｌ”レベル）
となる信号ADを受け取る。その結果、その切換
り時点から所定時間内のみノアゲートＧ２が開
き、のパルス幅の制御が行われる。切換り時
点から所定時間以上経過するとAD信号が論理
“０”（負論理では“Ｈ”レベル）となるためノア
ゲートＧ２が閉じ、その出力は常に論理“１”と
なる。従つて入力した書込みイネーブル信号
がそのまま*として出力される。
第２図は第１図におけるパルス幅制御回路
PWCの一例を表わしており、ECLで構成されて
いる。この第２図の回路は第１図の構成にそのま
ま対応しており、負論理で動作する。第２図にお
いて、IN1，IN2は書込みイネーブル信号、信
号ADがそれぞれ印加される入力端子、OUTはパ
ルス幅制御後の書込みイネーブル信号*の現
われる出力端子を表わしており、また、VR1は基
準電圧である。
PWCの一例を表わしており、ECLで構成されて
いる。この第２図の回路は第１図の構成にそのま
ま対応しており、負論理で動作する。第２図にお
いて、IN1，IN2は書込みイネーブル信号、信
号ADがそれぞれ印加される入力端子、OUTはパ
ルス幅制御後の書込みイネーブル信号*の現
われる出力端子を表わしており、また、VR1は基
準電圧である。
第３図はパルス幅制御回路PWCの他の構成例
であり、第２図の回路より多少簡略化されてい
る。この第３図の回路もECLで構成され、負論
理を用いている。IN1，IN2，OUTは第２図の場
合と同じであり、VR1，VR2は基準電圧である。
であり、第２図の回路より多少簡略化されてい
る。この第３図の回路もECLで構成され、負論
理を用いている。IN1，IN2，OUTは第２図の場
合と同じであり、VR1，VR2は基準電圧である。
パルス幅制御回路PWCは上述の例に限られる
ことなく他の種々の構成が適用できる。ECLの
代りにTTLを用いても良い。
ことなく他の種々の構成が適用できる。ECLの
代りにTTLを用いても良い。
次に上述した実施例の動作を説明する。
第４図に示す如く、メモリアドレスの切換りが
生じると、トランジスタTr0，Tr1の出力の立上
りと立下りにずれがあることから、信号ADがあ
る時間“Ｌ”レベルとなる。信号ADが“Ｌ”レ
ベルの場合、第５図Ａに示す如く、パルス幅制御
動作が行われる。即ち、書込みイネーブル信号
WEが入力端子IN1（第２図あるいは第３図）に印
加されると、これに対して所定時間遅延した信号
Ｐが形成され、この信号Ｐと入力した書込みイネ
ーブル信号との論理積信号が書込みイネーブ
ル信号*として出力端子OUTより出力され
る。この論理積信号を積分してパルス幅を大きく
したものを書込みイネーブル信号*としても
良い。
生じると、トランジスタTr0，Tr1の出力の立上
りと立下りにずれがあることから、信号ADがあ
る時間“Ｌ”レベルとなる。信号ADが“Ｌ”レ
ベルの場合、第５図Ａに示す如く、パルス幅制御
動作が行われる。即ち、書込みイネーブル信号
WEが入力端子IN1（第２図あるいは第３図）に印
加されると、これに対して所定時間遅延した信号
Ｐが形成され、この信号Ｐと入力した書込みイネ
ーブル信号との論理積信号が書込みイネーブ
ル信号*として出力端子OUTより出力され
る。この論理積信号を積分してパルス幅を大きく
したものを書込みイネーブル信号*としても
良い。
信号ADはアドレス切換り時点からある時間経
過すると“Ｈ”レベルとなり、この場合、第５図
Ｂに示す如く、パルス幅制御動作は行われない。
即ち、信号ADが“Ｈ”レベルとなると、第２図
のトランジスタTr10あるいは第３図のトランジ
スタTr11がオンとなるので信号Ｐは常に“Ｌ”
レベルとなり、その結果、入力した書込みイネー
ブル信号がそのまま*として出力されるこ
ととなる。
過すると“Ｈ”レベルとなり、この場合、第５図
Ｂに示す如く、パルス幅制御動作は行われない。
即ち、信号ADが“Ｈ”レベルとなると、第２図
のトランジスタTr10あるいは第３図のトランジ
スタTr11がオンとなるので信号Ｐは常に“Ｌ”
レベルとなり、その結果、入力した書込みイネー
ブル信号がそのまま*として出力されるこ
ととなる。
以上の如くして得られた書込みイネーブル信号
WE*が書込制御回路WCCに印加されると、第６
図に示す如く、書込データDioに応じた論理を有
する互いに逆論理の制御信号D0，D1が形成され、
トランジスタTr6〜Tr9のベースに印加される。
これにより、アドレスされたメモリセルへのデー
タの書込みが行われる。
WE*が書込制御回路WCCに印加されると、第６
図に示す如く、書込データDioに応じた論理を有
する互いに逆論理の制御信号D0，D1が形成され、
トランジスタTr6〜Tr9のベースに印加される。
これにより、アドレスされたメモリセルへのデー
タの書込みが行われる。
前述した実施例ではパルス幅制御回路を負論理
回路で構成したが、これに限らず正論理回路で構
成してもよい。この場合、パルス幅制御回路は、
第７図に示す如く、インバータ、ナンドゲート、
およびアンドゲートにより構成することが可能で
ある。
回路で構成したが、これに限らず正論理回路で構
成してもよい。この場合、パルス幅制御回路は、
第７図に示す如く、インバータ、ナンドゲート、
およびアンドゲートにより構成することが可能で
ある。
またさらに前述の実施例では、トランジスタ
Tr0，Tr1のエミツタ出力ADを直接的にパルス幅
制御回路PWCへ送り込んでいるが、第７図に示
す如く、遅延回路DLYを介して送るようにして
も良い。これにより、アドレス切換り時点から任
意に定められる所定時間だけ“Ｌ”レベルとなる
信号AD′（第４図参照）が得られ、この信号
AD′によつてパルス幅制御動作を許可するか否か
が制御される。
Tr0，Tr1のエミツタ出力ADを直接的にパルス幅
制御回路PWCへ送り込んでいるが、第７図に示
す如く、遅延回路DLYを介して送るようにして
も良い。これにより、アドレス切換り時点から任
意に定められる所定時間だけ“Ｌ”レベルとなる
信号AD′（第４図参照）が得られ、この信号
AD′によつてパルス幅制御動作を許可するか否か
が制御される。
なお、前述した第１図の実施例では、メモリセ
ルが４個の場合を説明しているが、実際には多数
のメモリセルがマトリクス状に配設せしめられ
る。
ルが４個の場合を説明しているが、実際には多数
のメモリセルがマトリクス状に配設せしめられ
る。
以上述べたように本発明によれば、アドレス切
換り直後の所定時間のみ書込みパルス幅の制御動
作を行うようにしているため、書込みパルス幅が
大きくなり過ぎたり、書込み信号が常に遅延し書
込みサイクル時間が長くなるような不都合を防止
できる。
換り直後の所定時間のみ書込みパルス幅の制御動
作を行うようにしているため、書込みパルス幅が
大きくなり過ぎたり、書込み信号が常に遅延し書
込みサイクル時間が長くなるような不都合を防止
できる。
第８図のPW1に示すように、アドレス切換り
直後は、短いパルス幅の書込み信号でも書込み動
作が可能となり、ノイズ等の誤動作を受け易い。
これを防止するためにパルス幅制御を常に行う
と、第８図PW2に示す如く、書込みパルス幅が
長くなり過ぎたり、遅延が常に生じて書込みサイ
クル時間が長くなつてしまう。これに対して本発
明では、アドレス切換り時点から所定時間内のみ
パルス幅制御を行つて所定パルス幅未満の入力信
号に感応しないようにすることにより、短いパル
ス幅の書込み信号でも書込み動作が行われてしま
う即ちノイズに弱いという従来形における不都合
を解決できるのである。
直後は、短いパルス幅の書込み信号でも書込み動
作が可能となり、ノイズ等の誤動作を受け易い。
これを防止するためにパルス幅制御を常に行う
と、第８図PW2に示す如く、書込みパルス幅が
長くなり過ぎたり、遅延が常に生じて書込みサイ
クル時間が長くなつてしまう。これに対して本発
明では、アドレス切換り時点から所定時間内のみ
パルス幅制御を行つて所定パルス幅未満の入力信
号に感応しないようにすることにより、短いパル
ス幅の書込み信号でも書込み動作が行われてしま
う即ちノイズに弱いという従来形における不都合
を解決できるのである。
第１図は本発明の一実施例の回路図、第２図、
第３図はパルス幅制御回路の一例をそれぞれ示す
回路図、第４図〜第６図は上述の実施例の動作を
説明するタイムチヤート、第７図は前述の実施例
の変更態様を表わす一部回路図、第８図は本発明
の効果を説明する図である。 MC00〜MC11……メモルセル、WL0，WL1……
ワード線、BL0，BL1……ビツト線、WD0，WD1
……ワードドライバ、Tr0〜Tr11……トランジス
タ、SA……センスアンプ、PWC……パルス幅制
御回路、WCC……書込制御回路、DLY……遅延
回路。
第３図はパルス幅制御回路の一例をそれぞれ示す
回路図、第４図〜第６図は上述の実施例の動作を
説明するタイムチヤート、第７図は前述の実施例
の変更態様を表わす一部回路図、第８図は本発明
の効果を説明する図である。 MC00〜MC11……メモルセル、WL0，WL1……
ワード線、BL0，BL1……ビツト線、WD0，WD1
……ワードドライバ、Tr0〜Tr11……トランジス
タ、SA……センスアンプ、PWC……パルス幅制
御回路、WCC……書込制御回路、DLY……遅延
回路。
Claims (1)
- 【特許請求の範囲】 １ 書込みパルスとその遅延パルスＰを用い
て内部書込みパルス*を生成すると共にその
パルス幅を制御する回路PWCを具備し、 該回路は、メモリアドレスの切り換わり時点か
ら所定期間だけ第１の論理を呈し且つ該所定期間
以外の期間は第２の論理を呈する制御信号ADに
応答して前記遅延パルスの有効または無効を制御
するゲート回路G2を有し、 前記制御信号が第１の論理にある時は前記遅延
パルスを有効にして前記書込みパルスと該遅延パ
ルスとの合成に基づき内部書込みパルスを出力
し、該制御信号が第２の論理にある時は該遅延パ
ルスを無効にして該書込みパルスをそのまま内部
書込みパルスとして出力することを特徴とする半
導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108516A JPS60253091A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
| KR1019850003732A KR900000051B1 (ko) | 1984-05-30 | 1985-05-29 | 반도체 메모리 장치 |
| EP85303838A EP0167275B1 (en) | 1984-05-30 | 1985-05-30 | Semiconductor memory device |
| DE8585303838T DE3582960D1 (de) | 1984-05-30 | 1985-05-30 | Halbleiterspeicheranordnung. |
| US07/152,997 US4802131A (en) | 1984-05-30 | 1988-02-08 | Semiconductor memory device having pulse width control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59108516A JPS60253091A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253091A JPS60253091A (ja) | 1985-12-13 |
| JPH0453036B2 true JPH0453036B2 (ja) | 1992-08-25 |
Family
ID=14486769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108516A Granted JPS60253091A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4802131A (ja) |
| EP (1) | EP0167275B1 (ja) |
| JP (1) | JPS60253091A (ja) |
| KR (1) | KR900000051B1 (ja) |
| DE (1) | DE3582960D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180607A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体集積回路 |
| JPH0612631B2 (ja) * | 1986-10-17 | 1994-02-16 | 日本電気株式会社 | 半導体メモリ |
| JP2585602B2 (ja) * | 1987-06-10 | 1997-02-26 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2701030B2 (ja) * | 1987-10-09 | 1998-01-21 | 株式会社日立製作所 | 高速記憶装置の書込制御回路 |
| JPH0197014A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体集積回路 |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2575449B2 (ja) * | 1988-02-18 | 1997-01-22 | 株式会社東芝 | 半導体メモリ装置 |
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| DE3582960D1 (de) | 1991-07-04 |
| EP0167275A3 (en) | 1986-12-30 |
| KR850008756A (ko) | 1985-12-21 |
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| EP0167275B1 (en) | 1991-05-29 |
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