JPS58125291A - Ｍｏｓスタテイツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明蝶、ＶＯ日（金属絶縁物中竪体）スタティック
！！！ＩＲＡＭ（ランダム脅アクセス・メモリ）に関す
る。

Ｍｏ８，（タテイック型ＲＡＭ（以下、Ｂ−ＲＡＭと称
す）において、そのデータ入出力亀子を共通接続して、
共通のデータバスに対してデータの授受を行なう場合、
本願発明者は８−ＲＡＭの内部電源供給＠（　ｖｏｏ，
ＧＮＤ　）に比較的大きな雑音が発生することを見い出
した。

本願発明者において、上記雑音発生の原因を検討した結
果、次のような理由にその原因のあることか判明し次。

従来、８−ＲＡＭでは、第１図に示すように、データ人
カパツ７ア回路りよりが用いられてお夕続出し動作開始
時に流れる大きな貫通電流によって内部電源供給線に大
きな雑音か発生する。

すなわち、第２図の動作波形図に示すように、チップ選
択信号１１がロウレベルに灰化したとき内部制御４１傷
号０８′もロウレベルに変化する。

し次がって、この信号Ｏ８”ｉ受けるｐチャンネルＭ０
８７ＩＴＱ１かオンし、ｎチャンネルＭＯＥＩＦＩＣＴ
Ｑ、がオフして、入出力端子Ｉ１０からのデータに従っ
て、その出力レベルが決定される。

しかし、書込／読出し制御信号ｗｍかノ・イレベルの読
み出し動作時には、上記入出力端チェ１０にデータ出力
バッファ回路ＤＯＢからの読出しデータか伝えられるま
での間、上記入出力端チェ１０はハイインピーダンスの
中間レベルになっている。

この友め、この中間レベルを受けるデータ人力パラフッ
回路りよりのｐチャンネルＭＯ８ＦＩＩＴＱ＋　とｎチ
ャンネｋ　Ｍ　ＯＢ　Ｆ　Ｗ　Ｔ　Ｑ　Ｂ　ｄｌ共Ｋ　
＃　７して、大きな貫通電流か売れ、上記電源供給繰に
雑音【発生させる。この雑音は、メモリセルの選択動作
、！！出しセンスアンプの増幅動作に愚影会を与え、ｌ
ａ＃作の原因となる。ま危、上記貫通電流は、８−ＲＡ
Ｍの消費電力を増加させる。

この発明の目的は、雑音の発生を防止し次ＭＯ８スタテ
ィックｆｉｌＲＡＭｉ提供することＩ／ｃＴｏる。

この発明の他の目的は、低消費電力化【図っ九ＭＯ８ス
タティック型ＲムＭ１１ｔ提供するととにある。

この発明の更に他の目的は、以下ｉｉ２明及び図面から
明らかになるであろう。

以下、この発明を実施列とともに詳細に説明する。

第３ム図は、記憶容量が１６にビット、出方か１ビツト
のＢ−ＲＡＭ集積回路（以下工○と称する）の内部構成
を示している。

１６にビットのメモリセルは、各々が１２８列（ｏつ）
ｘ３２ｈ（力？ム）＝４０９６ビツト（４にビット）の
記憶容量【持つ４つのマトリクス（メモリアレイＭ−ム
ＲＹＩ〜Ｍ−ムＲＹ４）から構成され、各マトリクスは
ロウデコーダＲ−ＤＯＲの左右に２つづつに分けて配置
されている。

ロタ糸のアドレス選択層（ワード＠ＷＬ　ｌ〜ＷＬ　１
２８　、ＷＲ１〜ＷＲ１２８）Ｋｄ、アトＬ／ス傷号Ａ
、″−Ａｓ、ム目、ムｌＫ基づいて得られる２’＝２５
６通９のデコード出力ｆＩ号かａクデコ−ダＲ−ＤＯＲ
よシ送出される。

このように各マトリクスのメモリーＭ−０１１ｉＬはワ
ード１ｌＷＬＩ〜ＷＬ１２８．ＷＲＩ〜ＷＲ１２８のい
ずれか一本と後に説明する相補データ線対Ｄｌｌ、ＤＩ
ｌ〜Ｄ１３２　、Ｄ　１３２のいずれか一対とに接続さ
れている。

アドレス信号ムｓ　、Ａ−は、４つのメモリマトリクス
のうち１つだけを選択する危めに用いられる。選択され
た１つのメモリマトリクスにおいて１つのカラムを選択
するためにアドレス信号ム７〜ム■が用いられる。

メモリマトリクス選択信号Ｇ８は上記アドレス信号ム藝
　、ム・に基づいて４つの組み合せに解読する。

カラムデコーダ（５−ＤＯＲＩ　〜０−ＤＯＲ４はそれ
ぞれ上記アドレス信号Ａ７〜Ａｌｌに１づいて２”＝３
２通シのカラム選択相デコード出力信号上提供する。

読み出し時においてコモンデータ線対ＯＤＬ。

ＯＤＬはコモンデータ線分ＩＩｌ用トランジスタ（Ｑ＋
　。

Ｑ＋＋・・・・・・：　Ｑ４　　＋　Ｑ４　　）Ｋよっ
て各メ毫リアレイごとに４分割され、書き込み時におい
てコモンデータ１ｌＯＤＬ、ＣＤ’Ｌａは共通に結合さ
れる。

センスアンプ８ム１，８ム２，８Ａ３，８Ａ４は上記分
割されるコモンデータ線対ＯＤＬ、０ＤＬＫ対応してそ
れぞれ設けられている。

この様にコモンデータ線対ＯＤＬ、０ＤＬＩ分割し、そ
れぞれにセンスアンプ８Ａｌ、８ム２゜Ｓム３，８ム４
ｔ−設けたねらいはコモンデー１＠対ＯＤＬ　、ＯＤＬ
の薔生答量【分−１し、メモリセル情報読み出し動作の
高速化を図ることＫある。

アドレスパソファムＤＢは１４の外部アドレス信号ム・
〜ムｌからそれぞれ１４附の相補アドレス信号−ＩＬｏ
〜１ｍｋ作成し、デコーダ回路（Ｒ−ＤＯＲ，０−ＤＯ
Ｒ，Ｇ８）に送出する。

内部側Ｎ信号発生回路００Ｍ−ＧＩＣは２つの外部制＠
信号τｉ（チップセレクト（１号）、Ｗｌ（ライトイネ
ーブル信号）を受けて、Ｃａ１（。

ワデコーダ制御信号）、８ムＣ（センスアンプ制御信号
）、Ｗ・（書き込み制御信号）、ＤＯＯ（データ出力パ
ツファ制御信号）、Ｄ工０（データ人カパツファ制御信
号）等を送出する。

＠３ＡＫ示ＴＢ−ＲＡＭＩＱＣ）回路動作を第３−Ｂ図
のタイミング図に従って説明する。

この工０における全ての動作つ★夛アドレス設定動作、
読み出し動作、書き込み動作は一方の外部制御信号Ｏ８
かロウレベルの期間のみ行なわれる。この際他方の外部
制御信号ｗｉがハイレベルならば読み出し動作を行ない
、ロウレベルならば書き込み動作を行なう。

まずアドレス設定動作および読み出し動作について説明
する。

アドレス設定動作は、外部制御信号ＣＢがロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行なわれる。逆に外部制御信号０８Ｑハイレベル
にしておくことによって、不確定なアドレス信号に基づ
くアドレス設定動作および読み出し動作を防止できる。

外部制御信号０８かロウレベルになると、ロウデコーダ
Ｒ−ＤＯＲＦｉこの信号に同期したハイレベルＯ内部制
御信号ｏｓＨ−受けて動作【Ｐ始する。上記ロウデコー
ダ（叢ワードドライバ）Ｒ−ｐｏｕ＃１８ａｌｌの相補
対アドレス信号ａ・〜亀Ｓ。

ａ＋＊　＊　ａ＋ｓｔ＃読して１つのワードａｔ−選択
し、これをハイレベルに駆動する。

一方、４つのメモリアレイＭ−ムＲＹＩ〜Ｍ　−ムＲＹ
４のうちいずれが１つがメモリアレイ選択信号ｍ１〜ｍ
４によって選択され、選択された１つのメモリアレイＨ
ＦＩＩえｔｆＭ−ムＲＹＩ）中の１つの相補データ酵対
（例えばＤｌｌ　、Ｄｌｌ　）かカラムデコーダ（かｊ
えば０−ＤＯＲＩ）によって選択される。

この様にして１つのメモリセルが選択（アドレス設定）
される。

アドレス設定動作によって選択されたメモリセルの情報
は分割され次コモンデータ層対のうちの１１に送ａｌれ
〆センスアンプ＜ＩＰＩＩＬＩｄＢム１）で増幅される
。

コノ場合、４つのセンスアンプＢム１．８ム２１Ｓム３
，８１番のうちいずれが１つがメモリアレイ選択信号ｍ
ｌ〜ｍ４によって選択され、選択された１つのセンスア
ンプのみがハイレベルの内部制御信号８ム０【受けてい
る期間動作する。

この様に４つのセンスアンプＳム１．Ｓム２゜８ム３，
８ム番のうち使用する必要のない３つのセンスアンプを
非動作状態とすることによ゛り低消費電力化を図ること
かできる。上記非動作状態の３つのセンスアンプの出力
はハイインピーダンス（フローティング）状態とされる
。

センスアンプの出力信号はデータ出力パッファＤＯＢに
より増幅され、入出力端チェ１０から出力データＤ。ｕ
ｔとして工０外部に送出される。

上記データ出力パツファＤＯＢはハイレベルの制御信号
ＤＯＯＱ受けている期間動作する。

次に書き込み動作について説明する。

外部制御信号Ｗｌｌかロウレベルになると、これに同期
したハイレベルの制御信号Ｗ＠かコモンデーター分割用
トランジスタ（Ｑ＋　　＋ＱＩ　：・・・・・・；Ｑａ
　　、Ｑａ　　）に印加され、コモンデータ線対ＯＤＬ
　。

ＯＤＬか共通に結合される。

一方、データ人カパッ７アＤよりＦｉ、ロウレベルの制
御信号ＤＩＯＩ受けている期間、工０外部から入出力端
チェ１０ｔ−通した入力データ信号Ｄ１ｎを増幅し紬記
共通に結合されたコモンデータ線対ＯＤＬ　、ＣＤＬに
送出する。

上記コモンデータ線対ＯＤＬ、ＯＤＬ上の入力データ信
号は、アドレス設定動作によって定められたメモリセル
Ｍ−０１Ｌに書き込まれる。

第４図は、記ｔ１容量か１６にビット、出力が８ビツト
の８−ＲＡＭ集積回路（以下ＩＣと称する）の内部構成
を示している。

１６にビットのメモリセルは、各々が１２８列（ロウ）
Ｘ１６行（カラム片２０４８ビット（２にビットの記ｔ
Ｉ答量を持つ８つのマトリクス（メモリアレイＭ−ＡＲ
ＹＩ　〜Ｍ−ＡＲＹ８）から構成され、各マトリクスは
ロウデコーダＲ−ＤＯＲの左右に４つつつに分けて配置
されている。

ロク面のアドレス選択＃ＩＩ（ワード＊ＷＬ＋１〜ＷＬ
１２８．ＷＲＩ〜ＷＲ１２８）には、アドレス個号Ａ、
〜ム−に基づいて得られる２’＝１２８通ｐのデコード
出力信号かロウデコーダＲ−ＤＯＲより送出される。

このように各マトリックスのメモリーＭ−ＯＥＬはワー
ドＩＩＷＬＩ〜ＷＬ１２８　、ＷＲＩ〜ＷＲ１２８のい
ずれか一本と後に説明する相補データ線対Ｄｌｌ　、Ｄ
ｌｌ−Ｄ１３２　、Ｄ　１３２のいずれか一対とに接続
されている。

なお、ワード線中間バッファＭＢＩ、ＭＢ２はそれぞれ
ワード＠ＷＬＩ〜ＷＬ１２８　、ＷＲＩ〜ＷＲ１２８の
来電での遅延時１ｓｊｌ’にできるだけ小さくするため
増幅作用１［し、Ｍ−ムＲＹ２とＭ−ＡＲＹ３およびＭ
−ムＲＹ６とＭ−ムＲＹ７との間に配置されている。

アドレス信号ム？＝Ａｌ＠は、上記８つのマトリクスか
らそれぞれ１つづつのカラム會選択する次めに用いられ
る。

カラムデコーダｏ−ＤｃＲＦｉ上記アドレス信号ム、〜
薊。に基ついて２’　＝　１６通りのカラム選択中デコ
ード出力信号を提供する。

アドレスパラファムＤＢＨＩＩの外部アドレス信号Ａ・
〜ム−・がらそれぞね１１対の相補アドレス信号ａｏ−
ＩＬ＋ｏｔ作成し、デコーダ回路（４−ＤＯＲ，０−Ｄ
ＯＲ）に送出する。

内部制御ＫＩ（Ｉｉｆ号発生回路ＣＯＭ−ＧＦ！は３つ
の外部制御信号ｃｓ（チップセレクト信号）、ＷＺ（ラ
イトイネーブル信号）、ＯＫ（アウトプット（＄−７’
に信号）？受けて、Ｃ３ｌ（ｏウテコーダ制御信号）、
Ｃ！Ｅｉ１２（センスアンプおよびデータ人カパッファ
制御信号）１ｗ−ｃ（書き込み制ｆｌＪ＠号）、ＤＯＯ
（データ出カバソファ制御信号）＄１−退出する。

上記＄１１成のＳ−ＦｊＡＭにおけるデータ人力バッフ
７回路りよりとして、この実施例では、第５図に示すよ
うな回路が用いられる。

との実ｍ例では、ｐチャンネルＭＯ８７１’ｒＱ＋　　
＋　ＱｌとｎチャンネルＭＯ８ＦＫＴＱｓ　、Ｑａで構
成された２人力のＣ！ＭＯ８ナントゲート回路（ハイレ
ベル’に’ｌ’とする正論理の場合〕が用匹られる。

上記ナントゲート回路Ｇ１の一方の人力であるＭＯ８ν
”Ｑａ　　＋　Ｑａのゲートには、上記制御信号り工Ｏ
か印加され、他方の入力であるＭＯ８Ｆ　Ｋ　Ｔ　Ｑ　
１　　＋　Ｑ　ｌのゲートは、入出力端子Ｉ１０に接続
されている。そして、上記制御信号り工０は、内部チッ
プセレクト信号０８碓と内部ライトイネーブル信号ｗｍ
’２受けるナントゲート回路Ｇ。

の出力信号とされている。

なお、上記入出力端チェ１０に、その出力端子が接続さ
れるデータ出力バッファ回路ＤＯＢは、次のような回路
構成とされている。このデータ出カパツファＤＯＢでは
、制御信号ＤＯＯか論理’１’（＋Ｖ０゜）のとき、出
力Ｖ。ｕｔが入カニ。

に従った論８！ＩＩＩ［となると共に非常に低い出力イ
ンピーダンスか得られ、ＤＯＯが％　０１のとき、ｖｏ
ｕｔはへカエユに関係しない不定のレベルとなる、すな
わち非常に高い出力インピーダンスか得られる。

このように、高低両出力インピーダンスｔ−有するバッ
ファは複数のバッファ出力のＷｌｒ＠１−ＯＲ′ｋＯｒ
牝とする。

最終段には、重い負荷會高遠に駆動できるよう、駆動能
力の大きいバイポーラ・トランジスタＱ−が使用され、
Ｑ＠はＰチャンネルＭＯ８ＦＩＴよシ駆動能力の大きい
ｙチャンネルＭＯＢ１！ＭＴＱｌｌｌと一緒にプッシュ
プル回路を構成している。

上記データ人力バッファ回路りよりの制御信号り工０は
、チップセレクト信号ＣＢかハイレベル（内部チップセ
レクト信号０８ｉがロウレベル）のときには、ハイレベ
ルドナっ”ＣＭ　Ｏ８Ｆ　ＩＣＴ　Ｑ　ａ七オンとし、
ＭＯ８ＦＪ］１ＴＱｓｔオフとする。

し友かつて、入出力端子Ｉ　／　Ｏのレベルに無関係に
、その出力レベルをロウレベルにしている。

今、チップセレクト信号ｏ８がロウレベル罠なって、読
出し動作か行なわれるときＫは、ライトイネーブル信号
Ｗ１かハイレベル（内部信号Ｗｌｌ副制御信号工Ｃは上
記ハイレベル０筐まで変化しない。し次かつて、データ
出力バッファ回路ＤＯＢから続出しデータか出力される
までの間。

入出力趨チェ１０かハイインピーダンスの下で中間レベ
ルとなってＭＯ８ＦＭＴＧＬｔ　　、Ｑｓｔ共にオンさ
せるものとしても、上記ＭＯ８ＦＩＴＱ。

かオフしているので大きな貫通電流か流れることはない
。したがって、電源供給線ｖ０゜、ＧＮＤには雑音が発
生することもなく、前記−動作を防止することかできる
。

特に、ｇ４図の実施ガに示したような８ビツトの入出力
端子Ｉ１０＋ないし工１０．ヲ有する８−ＲＡＭでは、
電源供給線に社、上記８倍の貫通電流が流れるのを防止
できるから、その効果は大きい。

また、上記貫通電流の発生を防止できるから、低消費電
力化上も図ることかできる。

なお、書込動作時には、ライトイネーブル信号ｗｒがロ
ウレベルになるため、内部信号Ｗｒか／’ｔイレベルに
なって、上記制御信号ＤＩＯｔＰロウレベルにする友め
、入出力端子Ｉ１０からの１込みデータを次段に伝える
ことになる。

この発明は、前記実施ガに限定され表い。

上記制御ｉ１１信号ＤＩＯは、上述のように書込み動作
時にのみ入出力端子からのデータを受は付けるようにデ
ータ人力バッフ７回路りよりｔ−制御するものであれば
何んであってもよい。

また、工０外部でデータ人力８７７７回路りよりの入力
端子とデータ出力バラフッ回路ＤＯＢの出力端子と管共
通化する−のとしてもよい。

８−ＲＡＭの具体的回路構成、システム構成は種々変形
できるものである。

【図面の簡単な説明】

第１図は、従来技術の一利【示す（ロ）略図、菖２図は
、そのタイミング図、第３Ａ図は、この発明の一実施例
を示すブロック図、第３Ｂ図は、そのタイミング図、＠
４図は、この発明の他の一実施例を示すブロック図、纂
５図は、そのデータ入力バッファ及びデータ出力バッフ
ァ回路の一実ＩＩＩＡＰｌｔ示す回路図でめる。 第３Ｂ ＜ＦＥＡＤ　ＣＹＣＬＦン ＜ＷＰＩＴＥＣ＞’ＣＬＥン

Claims (1)

1. 【特許請求の範囲】 ■、データ出出力２ツ７７ の人力に内部制御信号を受け、他方の入力に外部からの
   書込データ【受ける０Ｍ０８論理回路で構成され友デー
   タ人カパツファ回路の上記他方の入力に接続された入力
   端子とか共通接続されたＭＯ日スタティック型ＲＡＭに
   おいて、上記内部制御信号は、チップ選択信号と書込／
   読出制御信号とにより、チップが選択され、かつ、書込
   み動作時にのみ上記外部からの書込データを受は付ける
   ようにデータ人カバツファ回路七制御するものであるこ
   と１に特徴とするＭＯ８スタティック＠ＲＡＭ０２、上
   記データ出力パフフッ回路及びデータ入力バッファ回路
   は、ｎ組用意され、ｎ組のメモリアスタテイックＷＲＡ
   ＭＯ