JPS60170094A - 半導体装置の入出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、半導体装置の入出力回路に係シ、特に高速
動作で低消費電力であシ、高信頼性の半導体装置に使用
されるものに関する。

〔発明の技術的背景とその問題点〕

従来よシ半導体装置、例えば内部同期型の半導体メモリ
装置にあっては、第１図に示すような回路が考えられて
いる。すなわち、図中符号１１は入出力を共用した入出
力（Ｉｌｏ）端子であ〕、データ入力時において、この
入出力端子１１に供給されたデータは入カパツフア回路
１２を介して複数個のメモリセルで植成される記憶回路
１３に供給され、アドレス・トランジション・ディテク
タ（ＡＴＤ）回路１４からのワード・ライン・コントロ
ール（ＷＬＣ）信号によって指定されるメモリセルに記
憶される。逆に、記憶データ出力時において、上記ＡＴ
Ｄ回路１４からのＷＬＣ信号で指定されるメモリセルに
記憶されたデータは、カラム・センス・アンプ（　ａ／
Ａ）回路１５を介してラッチ回路１６に一旦記憶保持さ
れたのち、出カバソファ回路１７を介して上記Ｉ１０端
子１１に供給されるようになされている。尚、上記人カ
パッ７ア回路Ｊ　２　、　Ｓ／Ａ回路１５、出カバソフ
ァ回路１７の出力動作状態の設定は、それぞわ図示しな
い中央制御回路からの書込み制御（ＷＥ）信号によって
行われている。

ところで、上記Ｓ／Ａ回路１５は、第２図に示すように
、上記ＷＥ倍信号よってプリチャージされたビット線Ｂ
Ｌ、ＢＬに上記メモリセルのデータを取出し、これをラ
ッチ信号φＬに応じてＰチャネルＭＯ８）ランゾスタ１
８．１９及びＮチャネルＭＯ８）ランゾスタ２０〜２２
よシなるラッチ回路１５＆で選択保持して、インバータ
１５ｂを介して出力するようにした、いわゆるラッチ型
のものが一般的である。ところが、このようなラッチ型
のＳ／Ａ回路１５は、ラッチのタイミングによって誤動
作を生じることがある。っまシ、第３図（ａ）中点線で
示すようにラッチ信号φＬのラッチタイミング（時刻１
１）が早過ぎると、第３図（ｂ）に示すようにビット線
ＢＬ、ＢＬにデータが出てこないうちにラッチしようと
し、第３図（ｂ）中点線で示すように逆データをラッチ
してしまうことがある。したがって、上記ラッチ型ａ／
Ａ回路１５は、その動作マージンをとるために動作速度
が極めて遅いものとなっている・この動作速度を高速化
したものに、カレント・ミラー屋等のノーマリ・オンＷ
Ｓ／Ａ回路が考えられている。このノーマリ・オン型Ｓ
／Ａ回路は、例えば第４図に示すように、ＰチャネルＭ
Ｏ８）ランゾスタ２３．２４でなるカレント・ミラー回
路を介してＮチャネルＭＯ８）ランゾスタ２５〜２８で
なるラッチ回路に電源電圧ＶＤＤからの電流１１．１２
を供給するようにし、ビット線ＢＬ、ＢＬに取出される
データをチップ・イネーブル（ＣＥ）信号に応じて、上
記ラッチ回路で選択保持するようにしたものである。

ところが、このノーマリ・オンｆｉ　Ｓ／Ａ回路は、常
に図に示すような電流ｉＪ＋ｔ２を流すので、消費電力
が多大なものとなっている。この消費電力を低減させる
ためＫは、少なくとも書込み動作時にこのＳ／Ａ回路を
非動作状態に設定すればよいことが考えられる。また、
読出し時の消費電力を低減させるためには、上記メモリ
セルを第５図に示すように抵抗Ｒ１、Ｒ，？及びＮチャ
ネルＭＯ８）ランジスタ２９〜３２で構成し、アドレス
が変化してから読出し動作が完了した後、Ｖｌ）Ｄ　置
源からの電流１１．＋２を自動釣に遮断すると共に、ワ
ード線ＷＬも非活性化させ、ビット線ＢＬ、ＢＬから上
記Ｓ／Ａ回路に流入する電流１３．１４を遮断する方式
が有効である。

しかしながらこの方式では、書込み動作時にアドレスの
変化があシ、ある一定時間以上経過していると、読出し
動作に移行したときワード線が非活性化されてしまうの
で読出し動作が行われず、出力データを保証することが
できない・これを防止するために、すなわちアドレスの
変化がなく１．込み動作から読出し動作に移行するとき
も良好なデータ出力を保証するためには、再び第１図に
示すように、前記ＡＴＤ回路１４と並列にＷＥ・トラン
ジション・ディテクタ（ＷｒＤ）回路３３を設け、ＷＥ
倍信号イネーブル状態からディスニーツル状態になると
きも内部クロックが出力されるようにし、ワード線を活
性化する方式が考えられる。ところが、これには以下の
ような問題がある。

（１）　書込み動作時にはＳ／Ａ回路１５がディスニー
ゾル状態となっているため、読出し動作に切替わったと
きに、つまシＷＥ信号が第６図（ａ）に示すようにハイ
（Ｈ）レベルからロー（Ｌ）レベルに切替わったときに
出力バッファ回路１７が活性化され、前記エバ端子１１
には第６図（ｂ）に示すよりにラッチ回路１６で保持さ
れていたデータが一旦出力され（図中Ｔ）の期間）、そ
の後止しいデータが出力される（図中Ｔ２の期間）こと
になる。したがって出力にひげ状の不要信号が出る可能
性がある。

（２）　（１）に述べたひげ状の不要信号が出力に現わ
れると、ノイズ成分が多くなる。

（３１（１）の状態において、ラッチされているデータ
と逆のデータの書込みをしていたとして、読出し動作状
態に切替わったときにラッチされているデータと書込み
入力していたデータとが相反しているため、大電流を流
す可能性がある。

（４）　ＷＥ倍信号よるＡＴＤ方式であるため、アクセ
ス時間が遅くなる。

すなわち、一般に上記のように前段にラッチ回路１６を
有する出力バッファ回路１７では、以前のデータＡがラ
ッチ回路１６に残ってお）、入力／々ツファ回路１２が
非活性化して出力バッファ回路１７が活性化されたとき
、上記ラッチ回路１６から出カバソファ回路１２に以前
のデータＡが一瞬出力された後、正しいデータＢが出力
されることになる。そして、データＡ、Ｂが異なる場合
にデータＢが出力されるまでに、出力バッファ回路１７
からひげ状の不要信号が出力されることになるわけであ
る。

以上のようなことから、半導体装置の入出力回路は、従
来よυ入出力の動作状態が切替わつたときに不要信号を
出力してしまうことなく、高速で低消費電力かつ高信頼
性にすることが強く望まれていた。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
、入出力の動作状態が切替わったときに不要信号を出力
してしまうことなく、高速で低消費電力かつ高信頼性の
極めて良好な半導体装置の入出力回路を提供することを
目的とする。

〔発明の概要〕

すなわち、この発明による半導体装置の入出力回路は、
入出力を共用した入出力端子と、この入出力端子に入力
端が接続される入カパツファ回路と、前記入出力端子に
出力端が接続される出力パラフッ回路と、この出力パラ
フッ回路の入力端に接続されるラッチ回路とを有し、入
出力切換制御信号の発生に応じてデータの入力状態及び
出力状態を切換制御するようにした半導体装置の入出力
回路において、前記入カバン７７回路の出力端及びラッ
チ回路の入力端間に介在され前記入出力切換制御信号の
発生に応じて前記入カバソファ回路の出力を直接ラッチ
回路へ導出するスイッチ回路を具備してなることを特徴
とするものである。

〔発明の実施例〕

以下、第７図乃至第９図を参照してこの発明の一実施例
を詳細に説明する。但し、第７図において第１図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。

第７図は、その青酸を示すもので、この半導体メモリ装
置では、前記入カバソファ回路１２の出力端及びラッチ
回路１６の入力端間にスイッチ（ＳＷ）回路３４を介在
し、このＳＷ回路３４を前記ＷＥ倍信号よシ切換制御す
るようＫしている。このＳＷ回路３４は、例えば第８図
に示すように、トランスファ・ｌ’−）Ｊ（ａ及びイン
バータ、９４　ｂで構成されるもので、上記ＷＥ倍信号
よシトランスファ・Ｉｆ　−）　、９４　ａをスイッチ
ングするようにしたものである。尚、との装置では前記
ＷＴＤ回路３３を用いていない。

上記のような構成において、以下その動作について説明
する。

まず、この装置では、上記ＷＥ倍信号Ｌレベル（イネー
ブル状態）のとき入力データ書込み可能状態とな、６．
ｗｇ倍信号Ｈレベル（ディスニーツル状態）のとき読出
し可能状態となる。ここで、書込み可能状態において、
上記ＷＥ１！号がＬし々ルであるとき上記ＳＷ回路３４
はオン状態となシ、仁の装置は入力バッファ回路１２か
ら出力されるデータを直接記憶回路１３に書込むパスと
、上記ＳＷ回路３４を介してラッチ回路１６に書込むパ
スとを有するようになる。そして、この状態で前記Ｓ／
Ａ回路１５をディスエーブル状態に設定すれば、８／Ａ
回路１５では第４図に示した電流１１．ｉ２を遮断する
ので、消費電力を削減することができるよう忙なる。

一方、アドレスが変化せずＷＥ倍信号ＬレベルからＨレ
ベルに変化した場合、この装置は前述したように読出し
可能状態となシ、出力ペソフ子回路１７がイネーブル状
態になると同時にＳＷ回路３４がオフ状態になる。この
ため、上記書込み時にラッチ回路１６にラッチされたデ
ータが出力バッファ回路１７を介して前記Ｉ１０端子１
１より外部出力されるようになる。すなわち、上記ＷＥ
倍信号第９図（−に示すようにＨレベルからＬレベルに
変化すると、上記Ｉ１０端子１１には第９図（ｂ）に示
すような出力信号が現われ、第６図（ｂ）に示したよう
な不要な信号は発生しない。

したがって、半導体メモリ装置の入出力回路を上記のよ
うに構成すれば、書込み動作時の消費電力を低減するこ
とができ、　Ｓ／Ａ回路１５がディスニーゾル状態にな
ってもラッチ回路１６にはすでに記憶回路１３に書込ん
だデータがラッチされているので、読出し動作に切替わ
っても出力にひげ上の不要な４５号が発生するような可
能性はまったくなくなシ、これによってノイズ成分も低
減するようになる。また、同様にラッチされているデー
タと逆のデータを書込み、その後読出し動作状態になっ
たときデータ同士がかち合って大電流が流れるようなこ
とは全くなくなるようになる。これによシ信頼性の高い
半導体メモリ装置を提供することが可能になる。

ところで、上記装置が前述したようなＡＴＤ方式である
場合、ＷＥ倍信号変化するのを検知しパルスを発生し、
それに伴って前記メモリセルをアクセスするようにして
も出力までの時間が遅くなってしまい、　ノ４ルスのタ
イミング等の複雑な問題が多くなるが、上記入出力回路
によシ入カデータを記憶回路１３に書込むと同時に直接
ランチ回路１６には書込むので、読出し時に非常に高速
で読み出すことができ、またタイミングを厳密に設定す
る必要はなくなる。

尚、上記実施例では半導体メモリ装置を例にして説明し
たが、この発明はその他の半導体装置にも実施可能なも
のであシ、特にメモリ装置の場合では、ノイズによって
記憶データが破壊されることがあるため、極めて重要性
が高い。

さらに、この発明は上記Ｉ１０端子１１に接続するのみ
ならず、内部バスとやシとりする入出力回路にも適用す
ることができるものである。

〔発明の効果〕

以上のようにこの発明によれば、入出力の動作状態が切
替わったときに不要信号を出力してしまりことなく、高
速で低消費電力かつ高信頼性の極めて良好な半導体装置
の入出力回路を提供することができる。

【図面の簡単な説明】

第１図は従来の半導体装置の入出力回路の構成を示すブ
ロック回路図、第２図は上記半導体装置に用いられるラ
ッチ型Ｓ／Ａ回路の構成を示す回路図、第３図は上記半
導体装置に用いられる従来のラッチ型Ｓ／Ａ回路の欠点
を説明するための波形図、第４図は上記ラッチｉｌｌ　
Ｓ／Ａ回路に代わるカレントミラー型Ｓ／Ａ回路の構成
を示す回路図、第５図はメモリセルの構成を示す回路図
、第６図は上記入出力回路の動作状態切換時の出力波形
を示す波形図、第７図はこの発明に係る半導体装置の入
出力回路の一実施例を示すブロック回路図、第８図は上
記実施例のＳＷ回路の具体的な構成を示す回路図、第９
図は上記実施例における入出力回路の動作状態切換時の
出力波形を示す波形図である。 １１・・・Ｉ１０端子、１２・・・入カパツファ回路、
１３・・・記憶回路、１４・・・ＡＴＤ回路、１５・・
・Ｓ／Ａ回路、１６・・・ラッチ回路、１７・・・出カ
バソファ回路、１８〜３２・・・ＭＯＳ　）ランジスタ
、３３・・・ＷＴＤ回路、３４・・・ＳＷ回路、３４ａ
・・・トランスファ・ダート。 出願人代理人　弁理士　鈴　江　武　彦第　１　図 ＷＥ 第　２　図 第　３　図 第４図 ｍ５図 第　６　図 ’ＴＴ　Ｔ２　−−− 第７図 １／。 Ｗ［ 第　８　図 ＵＴ 第１頁の続き Ｏ発明者大谷　孝之 ＠発明者飯塚　哲哉 ［相］発　明　者　青　野　明 用崎市幸区小向東芝町１番地　東京芝浦電気株式会社総
合川崎市川崎区東田町２番地１１号　東芝マイコンエン
ジニアリング株式会社内

Claims (2)

【特許請求の範囲】
1. （１）　入出力を共用した入出力端子と、この入出力端
   子に入力端が接続される入カバソファ回路と、前記入出
   力端子に出力端が接続される出方８フフフ 力端に接続されるランチ回路とを有し、入出力切換制御
   信号の発生に応じてデータの入力状態及び出力状態を切
   換制御するようにした半導体装置の入出力回路において
   、前記入カパツファ回路の出力端及びラッチ回路の入力
   端間に介在され前記入出力切換制御信号の発生に応じて
   前記入力バッファ回路の出力を直接ラッチ回路へ導出す
   るスイッチ回路を具備してなることを特徴とする半導体
   装置の入出力回路。
2. （２）前記入出力端子が半導体メモリの入出力端子であ
   ることな特徴とする特許請求の範囲第１項記載の半導体
   装置の入出力回路。