JPH04331506A - パルス発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特にスタ
ティックＲＡＭ等の内部にあって、ＣＰＵ等の外部装置
からのパルス信号に基いて、所定の一定の幅を有するパ
ルス信号を発生するパルス発生器に関する。

【０００２】スタティックＲＡＭに入力される書き込み
命令の信号は、内部回路にパルス発生器を介して入力さ
れるものがある。このパルス発生器は、パルス幅のバラ
バラな信号を一定幅にし、内部回路における信号のセッ
トアップ時間とホールド時間のマージンを確保するもの
で、これにより内部回路の動作を安定化させることがで
きる。

【０００３】

【従来の技術】従来のパルス発生器の例を図５に示す。 従来のパルス発生器では、ＮＯＲ回路の２つの入力Ａ，
Ｂのうち一方が外部からの入力に直接接続されており、
他方が遅延回路１を介して外部からの入力に接続されて
いる。遅延回路１の内部にはＮＯＴ回路が直列に奇数個
接続されており、入力信号を遅らせて出力すると同時に
信号レベルを反転させることも行う。

【０００４】このようにしてパルス発生器に入力された
信号は、ＮＯＲ回路の入力の一方Ａに入力されると同時
に、遅延回路１にも入力され、遅延回路１で遅れてさら
に反転されてからＮＯＲ回路の入力の他方Ｂに入力され
る。

【０００５】また、図６及び図７は、このパルス発生器
のタイミングチャート図であり、上から順にそれぞれ入
力（Ａ点での）信号レベル，Ｂ点での信号レベル，出力
信号レベルを示している。また、第一の遅延時間９１は
入力信号が立ち下がるときからＢ点での信号が立ち上が
るまでの時間を表しており、第二の遅延時間９２は入力
信号が立ち上がるときからＢ点での信号が立ち下がるま
での時間を表している。さらに、９３は入力信号のパル
ス幅を示しており、図６は入力信号のパルス幅９３が第
二の遅延時間９２よりも大きい場合を、図７は入力信号
のパルス幅９３が第二の遅延時間９２よりも小さい場合
をそれぞれ示している。

【０００６】次に、このパルス発生器の動作を、始めに
図６を参照しながら説明する。高いレベルを”Ｈ”，低
いレベルを”Ｌ”とすると、入力信号は、始めＨの定常
状態になっている。点Ｂでは、入力信号がＨの定常状態
であるので、その信号を反転したＬの状態になっている
。そして、入力信号がＬに変化すると、Ｂ点では第一の
遅延時間９１を経た後にＨに変化する。

【０００７】次に、入力信号がＬからＨに変化すると、
Ｂ点では第二の遅延時間９２を経た後にＨからＬに変化
する。第一の遅延時間９１と第二の遅延時間９２はほぼ
等しい。

【０００８】また、出力信号は入力信号とＢ点での信号
で、両方がともにＬのときのみＨに変化し、その他のと
きはＬになっている。出力信号のパルス幅は遅延回路の
第一の遅延時間９１により決まり、一定となる。

【０００９】このようにして従来では入力信号であるパ
ルス信号のレベルがＨからＬに立ち下がると、出力に一
定時間のＨレベルの出力が現れる。

【００１０】

【発明が解決しようとする課題】ところが、従来の回路
では、入力信号のパルス幅が第二の遅延時間９２よりも
小さくなると、図７に示すように、出力パルスが、入力
パルスの立ち下がりのエッジではなくＢ点でのパルスの
立ち下がりにより作成され、パルス幅が小さくなるもの
が出てくる。すると、出力パルスの幅にバラツキができ
てしまい一定ではなくなってしまう。

【００１１】また、これを防ぐため、第二の遅延時間９
２を入力信号のパルス幅より小さく設定する（遅延回路
内部のＮＯＴ回路１１の数を減らす）と、第一の遅延時
間９１も小さくなってしまい、これに伴い、出力信号の
パルス幅も小さくなってしまう。

【００１２】本発明は、比較的短い幅のパルスが入力さ
れても、一定の幅を有するパルスを発生することができ
、さらに出力するパルスの幅を第一の遅延時間によらず
自由に設定できるパルス発生器を提供することを目的と
する。

【００１３】

【課題を解決するための手段】図１は、本発明の原理を
示すブロック図である。本発明は、以上のような問題点
に鑑み、以下のように構成される。図１に示すように、
一方の端子に外部信号が直接入力され、他方に、外部信
号が遅延回路３１を介して入力される第一のＮＯＲ（Ｎ
ＡＮＤ）回路２１を有し、該遅延回路は、第一の一段の
ＮＯＴ回路３２と、それに直列に接続された一段以上の
遅延ブロック３１から構成され、該遅延ブロック３１は
、入力信号を受ける第二のＮＯＴ回路と、該第二のＮＯ
Ｔ回路の出力が入力される第一の端子と前記外部信号が
直接入力される第二の端子と出力端子からなる第二のＮ
ＯＲ回路からなることを特徴とする。

【００１４】

【作用】図２は、本発明によるパルス発生器の、遅延回
路３とＮＯＲ回路２１で構成した場合のタイミングチャ
ート図である。上から順に、パルス発生器の入力（Ａ点
の）レベル、図１におけるＢ点のレベル、出力レベルを
それぞれ示している。また、図２は入力信号のパルス幅
が第一の遅延時間よりも短い場合、即ち、従来の回路で
は一定のパルスを作成することができなかった場合の入
力信号を示している。

【００１５】また、９１は、入力パルスが立ち下がった
変化がＢ点に現れるまでの遅延時間を、９２は入力パル
スが立ち上がった変化がＢ点に現れるまでの遅延時間を
それぞれ示しており、この場合では第二の遅延時間９２
が第一の遅延時間９１よりも極めて短くなっている。

【００１６】次に、動作を説明する。Ｂ点でのレベルは
遅延回路３で反転も行われるので、図２に示すように、
入力パルスが立ち下がったときから第一の遅延時間９１
遅れて立ち上がるので、その間はＡ点のレベルとＢ点の
レベルは共にＬになり、ＮＯＲ回路２からはＨが出力さ
れる。つまり、入力パルスが立ち下がった時に、第一の
遅延時間９１の幅を有するパルスが出力されることにな
る。

【００１７】次に、入力パルスが立ち上がった時は、Ｂ
点のレベルは、その時から第二の遅延時間９２遅れて立
ち下がる。ここで、第二の遅延時間９２は極めて短い時
間なので、比較的短い入力パルスが入ってきても、パル
スが立ち下がる前にＢ点のレベルが先に立ち下がるので
、出力パルスは、常に入力パルスが立ち下がった時に立
ち上がるようになっている。

【００１８】このように本発明は、パルス幅の短い入力
信号を入力しても、常に一定の幅のパルスを出力し、第
一の遅延時間９１を変化させることによって、その出力
するパルスの幅を自由に調整するものである。

【００１９】

【実施例】図３は、本発明の一実施例であるパルス発生
器の回路図である。この図において、従来例を示す図５
と同じものには同じ符号を付し、その説明を省略する。

【００２０】３は遅延回路を表す。入力パルスの立ち上
がり、立ち下がりのそれぞれの遅延時間がほぼ等しい従
来例の中の遅延回路１と異なり、遅延回路３では、入力
パルスのそれぞれの変化の遅延時間が大きく異なるよう
に設定されている。

【００２１】３１は、遅延回路３を構成する最小単位の
遅延ブロックであり、入力側のＮＯＴ回路と出力側のＮ
ＯＲ回路からなり、ＮＯＲ回路の入力の一方にはＮＯＴ
回路の出力が接続され、他方はパルス発生器の入力に接
続されている。本実施例では、パルス発生器の入力に接
続される１つのＮＯＴ回路３２と、その出力に直列に接
続される２つの遅延ブロック３１から遅延回路３が構成
されている。

【００２２】次に、この回路の動作を、図２を参照しな
がら説明する。入力信号は、始めＨの定常状態になって
いる。点Ｂでは、入力信号がＨの定常状態であるので、
遅延回路３内のＮＯＴ回路３２の出力はＬであり、それ
に伴って、前段の遅延ブロック３１内のＮＯＴ回路は、
ＨをＮＯＲ回路の入力の一方に出力する。ＮＯＲ回路の
入力の他方には入力信号のＨが接続されているので、そ
の出力はＬになっている。従って、Ｌ信号を受けた後段
の遅延ブロック３１は前段と同様にしてＬを出力するの
でＢ点はＬになり、Ａ点はＨであるので、ＮＯＲ回路２
１の出力はＬとなっている。

【００２３】次に、入力信号がＨからＬに変化すると、
そのＬ信号は後段遅延ブロック３１のＮＯＲ回路の入力
の他方に入力される。しかし、そのＮＯＲ回路の入力の
一方には、入力信号から接続される回路の動作の遅れに
より依然としてＨが入力されているため、入力の他方が
Ｈ，Ｌを問わず、後段遅延ブロック３１内のＮＯＲ回路
の出力、即ち、Ｂ点ではＬが出力され続ける。また、Ａ
点では入力信号の変化と同時にＬになるので、ＮＯＲ回
路２１の出力は、Ａ点での出力がＬになった時に立ち上
がり始め、さらに、遅延回路の動作の遅れを経てＢ点が
Ｈに変化した時に下がり始める。このときに出力される
パルス幅は遅延回路の遅延時間に等しく、直列に接続さ
れる遅延ブロック３１の数を増減することによって調整
できる。

【００２４】次に、入力信号がＬからＨに変化すると、
後段のＮＯＲ回路の入力の他方にＨがリアルタイムで入
力される。従って、Ｂ点には、遅延回路３内の後段のＮ
ＯＲ回路の動作時間分だけ遅れてＨからＬに変化する。 この時間は第二の遅延時間９２であり、ＮＯＲ回路１つ
分の動作時間であるので、遅延回路３内の素子全体の動
作時間である第一の遅延時間９１に比べて極めて短い時
間である。また、この時、前段の遅延ブロックの出力Ｃ
も同時にＨからＬに変化して、次の入力に対する待ち状
態となる。

【００２５】最後に、前の変化から入力信号のパルス幅
９３の分だけ時間を経た後に、入力信号がＨからＬに変
化すると最初の変化と同様に、Ｂ点では第一の遅延時間
９１を経てからＬからＨに立ち上がるが、その間、Ａ点
とＢ点は共にＬであるので、第一の遅延時間９１と同じ
幅の出力パルスが立ち上がる。

【００２６】このように、この回路では、入力信号のパ
ルスの立ち下がり時に第一の遅延時間９１の幅を有する
パルスを出力する。さらに、入力パルスが立ち上がる時
のＢ点に対する変化の遅延時間、即ち、第二の遅延時間
９２が極めて短い時間となるので、比較的短いパルス信
号を入力しても、常に一定の幅を有するパルスを作成し
、出力することができる。

【００２７】次に、このようなパルス発生器を適用した
例として、スタティックＲＡＭの書き込み時の構成ブロ
ック図を図４に示す。４１は、ライトバッファであり、
ＣＰＵから入力したパルスのＨ及びＬレベルのそれぞれ
の電位を内部の回路に適合するように変換したり、入力
パルスの波形を整形したりするものである。

【００２８】４２は、デコーダであり、遅延回路等によ
りパルスの位相をずらすもの、４３は、本実施例のパル
ス発生器である。４４は、ライトドライバであり、後に
続くセンスアンプの選択機能や、メモリセルへの書き込
みを駆動するためのもの、４５は、センスアンプであり
、メモリセルへのデータの書き込みと読み出しを選択す
るもの、４６は、メモリセルであり、データを格納する
ものである。

【００２９】次に、このスタティックＲＡＭの書き込み
動作を図４を参照しながら説明する。ＣＰＵからスタテ
ィックＲＡＭにデータの書き込み命令を表すライトパル
スが送られると、始めに、ライトバッファ４１で入力信
号レベルの変換及び波形整形を行い、さらにデコーダ４
２で、ライトパルスの位相を調整する。そして次のパル
ス発生器４３で、十分なセットアップ時間及びホールド
時間が確保できるようライトパルスの幅の大きさを決め
、ライトドライバ４４へ出力する。すると、ライトドラ
イバ４４はセンスアンプ４５が書き込み状態になるよう
信号を出し、センスアンプ４５は外部からのデータをメ
モリセル４６に格納する。

【００３０】次に、パルス発生器４３の出力とメモリセ
ル４６の入力との間に接続された、ライトドライバ４４
及びセンスアンプ４５の基本回路図を図８に示す。図８
では、ライトドライバは１段のＮＯＴ回路からなり、セ
ンスアンプ４５は、入力の一方をライトドライバ４４の
出力に接続され、他方をデータＤ１，Ｄ２にそれぞれ接
続された二組のＮＡＮＤ回路と、そのＮＡＮＤ回路の出
力にそれぞれ接続された２つのＮＯＴ回路からなる。２
つのＮＯＴ回路の出力はビット線Ｂ１，Ｂ２としてそれ
ぞれメモリセル４６に接続される。そして、データＤ２
はデータＤ１とは反対のレベルが入力される。なお、図
８では１つのメモリセル及びそのセルに接続する一組の
ビット線対Ｂ１，Ｂ２のみを示したが、通常のメモリセ
ル，ビット線は複数設けられていることは言うまでもな
い。

【００３１】次に、パルス発生器４３の出力信号とメモ
リセル４６の入力信号のタイミングチャート図を図９に
示す。上から順に、パルス信号の出力レベル、ビット線
Ｂ１のレベル、ビット線Ｂ２のレベルをそれぞれ示して
いる。

【００３２】図９では、図８におけるデータＤ１をＨに
、データＤ２をＬに保持した場合の信号レベルをそれぞ
れ示している。ただし、ライトドライバ４４及びセンス
アンプ４５における信号の遅れ時間は、図の簡素化のた
め示していない。

【００３３】以下、図８及び図９を参照しながら回路の
動作について説明する。まず、ビット線Ｂ１は、それに
接続されているＮＡＮＤ回路の入力の一方であるデータ
Ｄ１がＨに保持されているので、パルス信号の出力信号
にかかわらず常にＨに保持され、ビット線Ｂ２のみが対
応して変動する。

【００３４】パルス発生器４３の出力信号レベルがＨの
とき、その信号はライトドライバ４４で反転されてＬに
なり、２つのＮＡＮＤ回路の入力の一方にそれぞれ入力
される。一方、データＤ１はＨ、データＤ２はＬであり
、２つのＮＡＮＤ回路の他方の入力にそれぞれ入力され
、それぞれのＮＡＮＤ回路の出力はＮＯＴ回路により反
転されるので、ビット線Ｂ１にはＨが、ビット線Ｂ２に
はＬがそれぞれ現れる。

【００３５】同様にして、パルス発生器４３の出力レベ
ルがＬのときは、ビット線Ｂ１，Ｂ２ともにＨが現れる
。ここで、メモリセル４６では、ビット線Ｂ１，Ｂ２の
レベルが異なっているときに書込み状態になるように内
部回路が構成されており、Ｈがビット線Ｂ１，Ｂ２のど
ちらに現れるかによって書き込まれるデータのレベルが
決まるようになっている。

【００３６】即ち、パルス発生器４３の出力信号レベル
がＨのときにメモリセル４６は書込み状態となり、その
状態の保持時間は、パルス発生器４３の出力信号のＨレ
ベルのパルスの幅にほぼ等しい。

【００３７】従って、従来の如く、短い入力パルスに対
して一定のパルス幅を有するパルスを出力できないパル
ス発生器をこのスタティックＲＡＭに適用した場合は、
メモリセルへの書き込み時間がその出力パルス幅に対応
して一定でなくなってしまい、十分な書き込み時間が確
保できなくなって誤作動を起こしてしまう。

【００３８】そこで、本発明のパルス発生器を用いるこ
とにより、外部かなお短い入力パルスに対しても一定の
パルス幅を有する出力パルスが得られ、さらに出力する
パルスの幅を自由に設定できるので、メモリセルへの書
き込みに際して、マージンの十分に大きなセットアップ
時間及びホールド時間を安定して確保することができ、
前の信号から次の信号までの定常状態を長く保つことが
できるので回路動作の安定性の向上を図ることができる
。

【００３９】以上、本発明による一実施例を説明したが
、本発明はこの実施例に限られるものではない。例えば
、本実施例においての遅延回路３内の遅延ブロック３１
の数を、作成するパルスの幅により増減することは前述
の通りで、遅延ブロック３内のＮＯＲ回路及びＮＯＲ回
路２１を全てＮＡＮＤ回路に置き換えることも可能であ
る。ただし、この場合は、本実施例の図２に示したタイ
ムチャートに対してＨとＬが逆になる。

【００４０】また、本発明のパルス発生器の応用分野と
してはスタティックＲＡＭに限らず、マイコンやゲート
アレイ等の一定のパルス幅を必要とする回路を有する半
導体装置に応用することができる。

【００４１】

【発明の効果】以上説明した様に、本発明によれば、外
部から入力されたパルスの幅が小さくても一定の幅を有
するパルスを出力することができ、さらに、出力するパ
ルスの幅を調整できるので、内部回路の動作を安定化さ
せるためのパルスのセットアップ及びホールドのマージ
ンを十分確保することができ、内部回路の安定な動作を
保つことができる。

【図面の簡単な説明】

【図１】本発明の原理図，

【図２】本発明によるパルス発生器のタイミングチャー
ト図，

【図３】本発明の一実施例によるパルス発生器の回路図
，

【図４】本発明の一実施例によるパルス発生器を用いた
書き込み時のスタティックＲＡＭの構成ブロック図，

【
図５】パルス発生器の従来例図，

【図６】従来のパルス発生器の第一のタイミングチャー
ト図，

【図７】従来のパルス発生器の第二のタイミングチャー
ト図，である。

【図８】ライトドライバ及びセンスアンプの基本回路図
，

【図９】パルス発生器の出力信号とメモリセルの入力信
号のタイミングチャート図である。

【符号の説明】

２１．ＮＯＲ回路 ３．遅延回路 ３１．遅延ブロック ３２．第一のＮＯＴ回路 ９１．第一の遅延時間 ９２．第二の遅延時間 ９３．入力信号のパルス幅

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　外部信号が直接入力される第一の端子
   と、該外部信号が遅延回路（３）を介して入力される第
   二の端子と、出力端子からなる第一のＮＯＲ回路（２１
   ）を有し、該遅延回路（３）は、第一の一段のＮＯＴ回
   路（３２）と、それに直列に接続された一段以上の遅延
   ブロック（３１）から構成され、該遅延ブロック（３１
   ）は、入力信号を受ける第二のＮＯＴ回路と、該第二の
   ＮＯＴ回路の出力が入力される第一の端子と前記外部信
   号が直接入力される第二の端子と出力端子からなる第二
   のＮＯＲ回路からなることを特徴とするパルス発生器。
2. 【請求項２】　　外部信号が直接入力される第一の端子
   と、該外部信号が遅延回路を（３）介して入力される第
   二の端子と、出力端子からなる第一のＮＡＮＤ回路（２
   １）を有し、該遅延回路（３）は、第一の一段のＮＯＴ
   回路（３２）と、それに直列に接続された一段以上の遅
   延ブロック（３１）から構成され、該遅延ブロック（３
   １）は、入力信号を受ける第二のＮＡＮＤ回路と、該第
   二のＮＯＴ回路の出力が入力される第一の端子と前記外
   部信号が直接入力される第二の端子と出力信号からなる
   第二のＮＡＮＤ回路からなることを特徴とするパルス発
   生器。