JP6442321B2 - 半導体装置及びその駆動方法、並びに電子機器 - Google Patents

Description

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＰＬＤ）やＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、その用途によって多種多様な構成を有している。ＰＬＤにはレジスタ及びコンフィギュレーションメモリ、ＣＰＵにはレジスタ及びキャッシュメモリなど、記憶装置が設けられていることが多い。

これらの記憶装置は、主にＤＲＡＭが使われるメインメモリと比較して、データの書き込み及び読み出しなどの動作が高速であることが求められる。よって、レジスタとしてはフリップフロップが、コンフィギュレーションメモリ及びキャッシュメモリとしてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられることが多い。

ＳＲＡＭは、トランジスタの微細化を図ることで動作の高速化を実現しているものの、微細化に伴いリーク電流の増大が顕在化し、消費電力が増大するといった問題がある。そこで消費電力を抑えるため、例えばデータの入出力が行われない期間において、半導体装置への電源電位の供給を停止することが試みられている。

ただしレジスタとして用いられるフリップフロップ、及びキャッシュメモリとして用いられるＳＲＡＭは、揮発性である。よって、半導体装置への電源電位の供給を停止する場合には、電源電位の供給を再開後にレジスタ及びキャッシュメモリ等の揮発性の記憶装置において消失したデータを復元することが必要となる。

そこで揮発性の記憶装置の周辺に不揮発性の記憶装置が配置されている半導体装置が開発されている。例えば、特許文献１では、電源電位の供給を停止する前にフリップフロップなどに保持されているデータを強誘電体メモリへと退避させ、電源電位の供給を再開した後に強誘電体メモリに退避されているデータをフリップフロップなどに復元する技術が開示されている。

特開平１０−０７８８３６号公報

本発明の一態様は、消費電力を低減する半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力を低減する半導体装置の駆動方法を提供することを課題の一とする。又は、本発明の一態様は、電源電位の供給の停止と再開に伴う動作遅延を抑制する半導体装置を提供することを課題の一とする。又は、本発明の一態様は、電源電位の供給の停止と再開に伴う動作遅延を抑制する半導体装置の駆動方法を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置及びその駆動方法を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一態様は、第１乃至第３の回路を有する半導体装置である。第１の回路は、第１及び第２のノードと、第１及び第２のトランジスタと、第１及び第２の配線と、を有する。第２の回路は、第３乃至第８のトランジスタと、第３及び第４のノードと、第３の配線と、を有する。第３の回路は、第１及び第２のＮＡＮＤ回路と、第１及び第２のインバータ回路と、を有する。第１のノードは、第１の電位及び第２の電位の一方を保持する機能を有する。第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有する。第１のトランジスタは、第２のノードと、第１の配線との導通を制御する機能を有する。第２のトランジスタは、第１のノードと、第２の配線との導通を制御する機能を有する。第１及び第２の配線は、第１の電位が与えられる。第１のノードは、第３のトランジスタを介して、第３のノードに電気的に接続される。第１のノードは、第７及び第８のトランジスタを介して、第３の配線に電気的に接続される。第２のノードは、第６のトランジスタを介して、第４のノードに電気的に接続される。第２のノードは、第４及び第５のトランジスタを介して、第３の配線に電気的に接続される。第４のトランジスタのゲートは、第３のノードに電気的に接続される。第７のトランジスタのゲートは、第４のノードに電気的に接続される。第５のトランジスタのゲート及び第８のトランジスタのゲートは、第１の信号が与えられる。第３の配線は、第２の電位が与えられる。第１のＮＡＮＤ回路の第１入力端子は、第１の信号が与えられる。第１のＮＡＮＤ回路の第２入力端子は、第３のノードに電気的に接続される。第１のＮＡＮＤ回路の出力端子は、第１のインバータ回路を介して、第１のトランジスタのゲートに電気的に接続される。第２のＮＡＮＤ回路の第１入力端子は、第１の信号が与えられる。第２のＮＡＮＤ回路の第２入力端子は、第４のノードに電気的に接続される。第２のＮＡＮＤ回路の出力端子は、第２のインバータ回路を介して、第２のトランジスタのゲートに電気的に接続される。第３及び第６のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。

上記態様において、第３のノードは、第１乃至第３の回路への電源電位の供給が停止された状態において、第１のノードに与えられた電位を保持する機能を有する。第４のノードは、第１乃至第３の回路への電源電位の供給が停止された状態において、第２のノードに与えられた電位を保持する機能を有する。

本発明の一態様は、第１乃至第３の回路を有する半導体装置である。第１の回路は、第１及び第２のノードと、第１及び第２のトランジスタと、第１及び第２の配線と、を有する。第２の回路は、第１及び第２のインバータ回路と、第３乃至第８のトランジスタと、第３及び第４のノードと、第３の配線と、を有する。第３の回路は、第１及び第２のＮＡＮＤ回路と、第３及び第４のインバータ回路と、を有する。第１のノードは、第１の電位及び第２の電位の一方を保持する機能を有する。第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有する。第１のトランジスタは、第２のノードと、第１の配線との導通を制御する機能を有する。第２のトランジスタは、第１のノードと、第２の配線との導通を制御する機能を有する。第１及び第２の配線は、第１の電位が与えられる。第１のノードは、第１のインバータ回路及び第３のトランジスタを介して、第３のノードに電気的に接続される。第１のノードは、第４及び第５のトランジスタを介して、第３の配線に電気的に接続される。第２のノードは、第２のインバータ回路及び第６のトランジスタを介して、第４のノードに電気的に接続される。第２のノードは、第７及び第８のトランジスタを介して、第３の配線に電気的に接続される。第４のトランジスタのゲートは、第３のノードに電気的に接続される。第７のトランジスタのゲートは、第４のノードに電気的に接続される。第５のトランジスタのゲート及び第８のトランジスタのゲートは、第１の信号が与えられる。第３の配線は、第２の電位が与えられる。第１のＮＡＮＤ回路の第１入力端子は、第１の信号が与えられる。第１のＮＡＮＤ回路の第２入力端子は、第４のノードに電気的に接続される。第１のＮＡＮＤ回路の出力端子は、第３のインバータ回路を介して、第１のトランジスタのゲートに電気的に接続される。第２のＮＡＮＤ回路の第１入力端子は、第１の信号が与えられる。第２のＮＡＮＤ回路の第２入力端子は、第３のノードに電気的に接続される。第２のＮＡＮＤ回路の出力端子は、第４のインバータ回路を介して、第２のトランジスタのゲートに電気的に接続される。第３及び第６のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。

上記態様において、第３のノードは、第１乃至第３の回路への電源電位の供給が停止された状態において、第２のノードに与えられた電位を保持する機能を有する。第４のノードは、第１乃至第３の回路への電源電位の供給が停止された状態において、第１のノードに与えられた電位を保持する機能を有する。

本発明の一態様は、上記態様に記載の半導体装置と、表示装置、マイクロフォン、スピーカー、操作キー、または、筐体と、を有する電子機器である。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路ブロックで別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書において、トランジスタがオン状態（単にオンと呼ぶ場合もある）とは、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）よりも高い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態をいう。また、トランジスタがオフ状態（単にオフと呼ぶ場合もある）とは、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。また、本明細書において、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０^−２１Ａ以下である、とは、トランジスタのオフ電流が１０^−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。

また、トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。

本発明の一態様により、消費電力を低減する半導体装置を提供することが可能になる。又は、本発明の一態様により、消費電力を低減する半導体装置の駆動方法を提供することが可能になる。又は、本発明の一態様により、電源電位の供給の停止と再開に伴う動作遅延を抑制する半導体装置を提供することが可能になる。又は、本発明の一態様により、電源電位の供給の停止と再開に伴う動作遅延を抑制する半導体装置の駆動方法を提供することが可能になる。又は、本発明の一態様は、新規な半導体装置及びその駆動方法を提供することが可能になる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 半導体装置の動作の一例を示すタイミングチャート。 半導体装置の一例を示す回路図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するための回路図。 半導体装置の具体例を説明するためのブロック図。 半導体装置の具体例を説明するためのブロック図。 トランジスタの上面図及び断面図。 トランジスタの断面図及びトランジスタのエネルギーバンド図。 トランジスタの上面図及び断面図。 半導体装置の断面及び回路を説明する図。 電子機器の一例を示す図。 ＲＦタグの一例を示す図。 半導体装置のＳＰＩＣＥシミュレーションの結果を示す図。 半導体装置のＳＰＩＣＥシミュレーションの結果を示す図。 半導体装置の一例を示す回路図。 半導体装置の一例を示す回路図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 電子照射による結晶部の変化を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 半導体装置に流れる貫通電流を説明するための回路図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。また、以下に説明する実施の形態および実施例において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成及びその駆動方法について説明する。

〈〈回路構成〉〉
図１及び図２に示す回路図は、本発明の一態様である半導体装置の回路図である。図１に示す半導体装置１０は、記憶回路１００（第１の記憶回路ともいう）と記憶回路１２０（第２の記憶回路ともいう）とに大別することができる。また、図２に示す半導体装置１０ａは、記憶回路１１０と記憶回路１２０と回路１４０に大別することができる。

〈第１の記憶回路〉
図１に示す記憶回路１００は、電源電位の供給が継続されている期間において、データに対応する電位の保持ができる回路である。

記憶回路１００は、インバータ回路１０１、インバータ回路１０２、スイッチ１０３、インバータ回路１０４及びスイッチ１０５を有している。また、記憶回路１００は、電源電位が供給されている期間において、１又は０に対応する電位をデータとして保持することが可能なノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２を有する。

また、記憶回路１００は、データ信号Ｄ、クロック信号Ｃ、及び反転クロック信号ＣＢが入力され、データ信号Ｑを出力する。

インバータ回路１０１の入力端子はノードＮｏｄｅ＿１に接続され、インバータ回路１０１の出力端子はノードＮｏｄｅ＿２に接続されている。

インバータ回路１０２の入力端子はノードＮｏｄｅ＿２に接続され、インバータ回路１０２の出力端子はスイッチ１０５の一方の端子に接続されている。またスイッチ１０５の他方の端子はノードＮｏｄｅ＿１に接続されている。スイッチ１０５は反転クロック信号ＣＢによってオン又はオフが制御される。

スイッチ１０３の一方の端子はデータ信号Ｄが与えられる配線に接続されている。スイッチ１０３の他方の端子はノードＮｏｄｅ＿１に接続されている。スイッチ１０３は、クロック信号Ｃによってオン又はオフが制御される。

インバータ回路１０４の入力端子はノードＮｏｄｅ＿２に接続され、インバータ回路１０４の出力端子はデータ信号Ｑを与える配線に接続されている。

インバータ回路１０１、１０２、１０４には、電位Ｖ１と電位Ｖ２（Ｖ１＞Ｖ２とする）が電源電位として供給される。インバータ回路１０１、１０２、１０４は、入力端子に電位Ｖ１を印加すると出力端子に電位Ｖ２を出力し、入力端子に電位Ｖ２を印加すると出力端子に電位Ｖ１を出力する。

なお、一例として、電位Ｖ１は、高電源電位ＶＤＤであり、電位Ｖ２は、低電源電位ＶＳＳとする。なお電位Ｖ２は、グラウンド電位ＧＮＤでもよい。

なお、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２にデータ「１」を保持するとは、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の電位が電位Ｖ１であることに対応するものとして説明する。また、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２にデータ「０」を保持するとは、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の電位が電位Ｖ２であることに対応するものとして説明する。

なお前述したように、電位Ｖ１は電位Ｖ２より高い。そのため、電位Ｖ１に基づいて各ノードまたは各端子に、保持または印加される電位を「Ｈレベル」の電位、電位Ｖ２に基づいて各ノードまたは各端子に、保持または印加される電位を「Ｌレベル」の電位ということもある。

ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に保持される電位は、互いに反転した信号が保持される関係にある。すなわち、ノードＮｏｄｅ＿１は、Ｈレベル及びＬレベルの一方の電位を保持し、ノードＮｏｄｅ＿２は、Ｈレベル及びＬレベルの他方の電位を保持する。

スイッチ１０３及び１０５は、一例としてアナログスイッチで構成すればよい。他にもスイッチ１０３及び１０５には、トランジスタを用いることもできる。

なおインバータ回路１０２及びスイッチ１０５は、別々の構成として示しているが、クロックドインバータを用いることで一つの構成としてもよい。

なお記憶回路１００は、図１に示した回路に限定されず、例えば揮発性のレジスタ、フリップフロップ、又はラッチ回路などを用いることができる。記憶回路１００は、適用するデータの種類に応じて、レジスタであれば、Ｄ型レジスタ、Ｔ型レジスタ、ＪＫ型レジスタ、又はＲＳ型レジスタのいずれかを用いることができる。また、記憶回路１００は、適用するデータの種類に応じて、フリップフロップであれば、Ｄ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、又はＲＳ型フリップフロップのいずれかを用いることができる。

ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に保持される電位は、電源電位の供給が停止する期間において、記憶回路１２０に退避される（図中、点線矢印Ｓａｖｅ）。記憶回路１２０に退避された電位は、電源電位の供給が再開する期間において、記憶回路１００に復元される。なお記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に保持される電位は、電源電位の供給が停止すると共に、消失する。

なお、本明細書中における電源電位の供給の停止とは、電位Ｖ１が与えられる配線の電位を電位Ｖ１から電位Ｖ２に切り替えることで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２）を０に切り替えることをいう。例えば、半導体装置１０における電源電位の供給の停止は、電位Ｖ１が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチをオンからオフに切り替えることでもよい。また、例えば、半導体装置１０における電源電位の供給の停止は、電位Ｖ２が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチをオンからオフに切り替えることでもよい。

なお、本明細書中における電源電位の供給の再開とは、電位Ｖ１が与えられる配線の電位を電位Ｖ２から電位Ｖ１に切り替えることで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２）を０から０を超える値に切り替えることをいう。例えば、半導体装置１０における電源電位の供給の再開は、電位Ｖ１が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチをオフからオンに切り替えることでもよい。また、例えば、半導体装置１０における電源電位の供給の再開は、電位Ｖ２が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチをオフからオンに切り替えることでもよい。

なお、本明細書中における電源電位の供給の継続とは、電位Ｖ１が与えられる配線の電位を電位Ｖ１で保持することで、電位Ｖ１と電位Ｖ２の電位差（Ｖ１−Ｖ２）が０を超える値となる電位Ｖ１の印加を継続することをいう。例えば、半導体装置１０における電源電位の供給の継続は、電位Ｖ１が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチをオンにし続けることで行ってもよい。また、例えば、半導体装置１０における電源電位の供給の継続は、電位Ｖ２が与えられる配線と記憶回路１００との間にスイッチを設け、該スイッチをオンにし続けることで行ってもよい。

〈第２の記憶回路〉
図１に示す記憶回路１２０は、電源電位の供給が停止されている期間において、データに対応する電位の保持ができる回路である。

記憶回路１２０は、トランジスタ１２１と、容量素子１２２と、トランジスタ１２３と、トランジスタ１２４と、トランジスタ１２５と、容量素子１２６と、トランジスタ１２７と、トランジスタ１２８と、を有する。また、記憶回路１２０は、少なくとも電源電位の供給が停止している期間において、１又は０に対応する電位をデータとして保持することが可能なノードＮｏｄｅ＿３及びＮｏｄｅ＿４を有する。

ノードＮｏｄｅ＿３は、少なくとも電源電位の供給が停止する期間において、ノードＮｏｄｅ＿１の電位を保持する。ノードＮｏｄｅ＿４は、少なくとも電源電位の供給が停止する期間において、ノードＮｏｄｅ＿２の電位を保持する。

トランジスタ１２１のゲートは、制御信号Ｓａｖｅ（図中、Ｓで表記）が与えられる配線に接続されている。トランジスタ１２１のソース及びドレインの一方はノードＮｏｄｅ＿１に接続されている。トランジスタ１２１のソース及びドレインの他方はノードＮｏｄｅ＿３に接続されている。なおトランジスタ１２１は、一例として、ｎチャネル型のトランジスタとして説明する。

容量素子１２２の一方の電極はノードＮｏｄｅ＿３に接続されている。容量素子１２２の他方の電極は電位Ｖ２が与えられる配線に接続されている。なお容量素子１２２は、トランジスタ１２３のゲート容量等を大きくしておくことで、省略することが可能である。

トランジスタ１２３のゲートはノードＮｏｄｅ＿３に接続されている。トランジスタ１２３のソース及びドレインの一方は電位Ｖ２が与えられる配線に接続されている。なおトランジスタ１２３は、一例として、ｎチャネル型のトランジスタとして説明する。

トランジスタ１２４のゲートは、制御信号Ｌｏａｄ（図中、Ｌで表記）が与えられる配線に接続されている。トランジスタ１２４のソース及びドレインの一方はトランジスタ１２３のソース及びドレインの他方に接続されている。トランジスタ１２４のソース及びドレインの他方はノードＮｏｄｅ＿２に接続されている。なおトランジスタ１２４は、一例として、ｎチャネル型のトランジスタとして説明する。

トランジスタ１２５のゲートは、制御信号Ｓａｖｅが与えられる配線に接続されている。トランジスタ１２５のソース及びドレインの一方はノードＮｏｄｅ＿２に接続されている。トランジスタ１２５のソース及びドレインの他方はノードＮｏｄｅ＿４に接続されている。なおトランジスタ１２５は、一例として、ｎチャネル型のトランジスタとして説明する。

容量素子１２６の一方の電極はノードＮｏｄｅ＿４に接続されている。容量素子１２６の他方の電極は電位Ｖ２が与えられる配線に接続されている。なお容量素子１２６は、トランジスタ１２７のゲート容量等を大きくしておくことで、省略することが可能である。

トランジスタ１２７のゲートはノードＮｏｄｅ＿４に接続されている。トランジスタ１２７のソース及びドレインの一方は電位Ｖ２が与えられる配線に接続されている。なおトランジスタ１２７は、一例として、ｎチャネル型のトランジスタとして説明する。

トランジスタ１２８のゲートは制御信号Ｌｏａｄが与えられる配線に接続されている。トランジスタ１２８のソース及びドレインの一方はトランジスタ１２７のソース及びドレインの他方に接続されている。トランジスタ１２８のソース及びドレインの他方はノードＮｏｄｅ＿１に接続されている。なおトランジスタ１２８は、一例として、ｎチャネル型のトランジスタとして説明する。

制御信号Ｓａｖｅは、ノードＮｏｄｅ＿１とノードＮｏｄｅ＿３との間の導通状態を切り替えるための信号である。また制御信号Ｓａｖｅは、ノードＮｏｄｅ＿２とノードＮｏｄｅ＿４との間の導通状態を切り替えるための信号である。図１の回路構成において、ノードＮｏｄｅ＿１とノードＮｏｄｅ＿３との間、及びノードＮｏｄｅ＿２とノードＮｏｄｅ＿４との間は、制御信号ＳａｖｅがＨレベルで導通状態となり、Ｌレベルで非導通状態となる。

制御信号ＳａｖｅをＨレベルに切り替えることで、記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２のデータは、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に格納することができる。また、制御信号ＳａｖｅをＬレベルに切り替えることで、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４は、電気的にフローティングとなり、データを電位として保持し続けることができる。

制御信号Ｌｏａｄは、ノードＮｏｄｅ＿２とトランジスタ１２３のソース及びドレインの他方との導通状態を切り替えるための信号である。また制御信号Ｌｏａｄは、ノードＮｏｄｅ＿１とトランジスタ１２７のソース及びドレインの他方との導通状態を切り替えるための信号である。図１の回路構成において、ノードＮｏｄｅ＿２とトランジスタ１２３のソース及びドレインの他方との間、及びノードＮｏｄｅ＿１とトランジスタ１２７のソース及びドレインの他方との間は、制御信号ＬｏａｄがＨレベルで導通状態となり、Ｌレベルで非導通状態となる。

電源電位の供給が停止している期間において、記憶回路１２０のノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に電位として保持されるデータは、電源電位の供給再開時に、制御信号Ｌｏａｄの制御により、記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に復元することが可能である（図中、点線矢印Ｌｏａｄ）。

例えば電源電位の供給を停止する前に、ノードＮｏｄｅ＿３にノードＮｏｄｅ＿１に格納されている電位Ｖ１に対応するデータ「１」を格納し、ノードＮｏｄｅ＿４にノードＮｏｄｅ＿２に格納されている電位Ｖ２に対応するデータ「０」を格納している場合を考える。なお、電源電位の供給を停止しても、ノードＮｏｄｅ＿３の電位は電位Ｖ１、ノードＮｏｄｅ＿４の電位は電位Ｖ２を保つが、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の電位は不定値となる。

ここで、トランジスタ１２３は、ゲートの電位Ｖ１が電位Ｖ２より高いため、トランジスタ１２７よりもチャネル抵抗が低い。そのため、制御信号ＬｏａｄをＨレベルとして、トランジスタ１２４及びトランジスタ１２８を導通状態とした場合、ノードＮｏｄｅ＿２に接続されたトランジスタ１２４のソース及びドレインの他方の電位は、ノードＮｏｄｅ＿１に接続されたトランジスタ１２８のソース及びドレインの他方の電位よりも低くなる。記憶回路１００側では、トランジスタ１２４及びトランジスタ１２８が導通状態となると共に、ノードＮｏｄｅ＿１とノードＮｏｄｅ＿２とで電位差が生じることになる。

この電位差により、記憶回路１００における電源電位の供給を再開する際に、ノードＮｏｄｅ＿２を電位Ｖ２とし、ノードＮｏｄｅ＿１を電位Ｖ１とすることができる。このときのノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の電位に対応するデータは、記憶回路１２０のノードＮｏｄｅ＿３、Ｎｏｄｅ＿４にデータを保持した際、言い換えれば電源電位の供給を停止する直前の、記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２のデータに一致する。

トランジスタ１２１、１２５は、チャネル形成領域にシリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いればよい。例えば、当該半導体材料として酸化物半導体が好ましい。チャネル形成領域に酸化物半導体を用いた酸化物半導体トランジスタはオフ電流値が著しく小さい。ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４に対する電荷の供給経路は、トランジスタ１２１、１２５のソース及びドレインを介する経路のみである。ここで、トランジスタ１２１、１２５を酸化物半導体トランジスタとすることで、これらトランジスタがオフする期間においては、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４の電位を概略一定に保持することが可能である。その結果、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４は、電源電位が供給されるか否かに依存せずにデータを保持することが可能である。すなわち、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４には記憶回路１００のノードＮｏｄｅ＿１、Ｎｏｄｅ＿２で保持されているデータを退避させることが可能である。なお、オフ電流が著しく小さいとは、室温において、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０^−２１Ａ以下であることをいう。

また、トランジスタ１２３、１２４、１２７、１２８は、各種の半導体材料を用いて構成することが可能である。例えば、シリコン又はゲルマニウムなどの材料を用いることができる。また、化合物半導体又は酸化物半導体を用いることも可能である。なお、トランジスタ１２３、１２４、１２７、１２８としては、移動度が高いトランジスタ（例えば、チャネルが単結晶シリコンに形成されるトランジスタなど）を適用することが好ましい。

ところで、図１の構成では、ノードＮｏｄｅ＿１のＨレベルの電位をノードＮｏｄｅ＿３に格納した後、ノードＮｏｄｅ＿２の電位をＨレベルにした状態（インバータ回路１０１に高電源電位（電位Ｖ１）を与える配線と、ノードＮｏｄｅ＿２が、導通した状態）で、トランジスタ１２４をオンにしてデータの復元を行うと、前述の高電源電位を与える配線（配線１４１と呼称する）と、トランジスタ１２３に低電源電位（電位Ｖ２）を与える配線（配線１４３と呼称する）が、一時的に導通状態になり、貫通電流が流れ、消費電力が増大してしまう。前述の貫通電流の経路を図２４（図中、破線矢印Ｌｅａｋ）に示す。

〈貫通電流の制御回路〉
上記の問題点を解決するために、ノードＮｏｄｅ＿１及びノードＮｏｄｅ＿２にデータを復元する際に、ノードＮｏｄｅ＿１と高電源電位を与える配線との接続、または、ノードＮｏｄｅ＿２と高電源電位を与える配線との接続を遮断し、貫通電流が流れないようにすることが好ましい。データの復元が完了したら、再び、接続を再開させればよい。以下では、これらの接続の制御を実現するための半導体装置１０ａについて、図２を用いて説明を行う。

図２に示す半導体装置１０ａは、記憶回路１１０と、記憶回路１２０と、回路１４０と、ノードＰＣ１と、ノードＰＣ２と、を有している。記憶回路１２０は、図１に示す記憶回路１２０と同一であり、説明を省略する。

図２に示す記憶回路１１０は、トランジスタ１０６とトランジスタ１０７を有している点で、図１に示す記憶回路１００と異なる。

トランジスタ１０６のゲートはノードＰＣ１に電気的に接続され、トランジスタ１０６のソース及びドレインの一方は、インバータ回路１０１の高電源電位入力端子に電気的に接続され、トランジスタ１０６のソース及びドレインの他方は、電位Ｖ１が与えられる配線（配線１４１）に電気的に接続される。なおトランジスタ１０６は、一例として、ｐチャネル型のトランジスタとして説明する。

トランジスタ１０７のゲートはノードＰＣ２に電気的に接続され、トランジスタ１０７のソース及びドレインの一方は、インバータ回路１０２の高電源電位入力端子に電気的に接続され、トランジスタ１０７のソース及びドレインの他方は、電位Ｖ１が与えられる配線（配線１４２と呼称する）に電気的に接続される。なおトランジスタ１０７は、一例として、ｐチャネル型のトランジスタとして説明する。

記憶回路１１０において、トランジスタ１０６、１０７以外の構成要素は、図１に示す記憶回路１００と同一であるので、説明を省略する。

図２に示す回路１４０は、ＮＡＮＤ回路１３１と、インバータ回路１３２と、ＮＡＮＤ回路１３３と、インバータ回路１３４と、を有する。

ＮＡＮＤ回路１３１の第１の入力端子は、制御信号Ｌｏａｄが与えられる配線に電気的に接続され、ＮＡＮＤ回路１３１の第２の入力端子は、ノードＮｏｄｅ＿３に電気的に接続され、ＮＡＮＤ回路１３１の出力端子はインバータ回路１３２の入力端子に電気的に接続される。

インバータ回路１３２の出力端子はノードＰＣ１に電気的に接続される。

ＮＡＮＤ回路１３３の第１の入力端子は、制御信号Ｌｏａｄが与えられる配線に電気的に接続され、ＮＡＮＤ回路１３３の第２の入力端子は、ノードＮｏｄｅ＿４に電気的に接続され、ＮＡＮＤ回路１３３の出力端子はインバータ回路１３４の入力端子に電気的に接続される。

インバータ回路１３４の出力端子はノードＰＣ２に電気的に接続される。

図２に示す回路１４０は、制御信号ＬｏａｄにＨレベルの電位を与えてノードＮｏｄｅ＿１、Ｎｏｄｅ＿２のデータを復元する際に、トランジスタ１０６またはトランジスタ１０７をオフ状態にし、配線１４１とインバータ回路１０１の接続、または配線１４２とインバータ回路１０２の接続を非導通にすることができる。これらの接続を非導通にすることで、配線１４１、１４２と、配線１４３とが、一時的に導通状態になることを防ぎ、貫通電流を抑制し、消費電力を低減すること可能になる。

トランジスタ１０６、トランジスタ１０７、ＮＡＮＤ回路１３１、インバータ回路１３２、ＮＡＮＤ回路１３３及びインバータ回路１３４は、各種の半導体材料を用いて構成することが可能である。例えば、シリコン又はゲルマニウムなどの材料を用いることができる。また、化合物半導体又は酸化物半導体を用いることも可能である。なお、トランジスタ１０６、トランジスタ１０７、ＮＡＮＤ回路１３１、インバータ回路１３２、ＮＡＮＤ回路１３３及びインバータ回路１３４には、移動度が高いトランジスタ（例えば、チャネルが単結晶シリコンに形成されるトランジスタなど）を適用することが好ましい。

〈〈タイミングチャート〉〉
次に、図２で示した半導体装置１０ａの回路動作について、図３に示すタイミングチャートを用いて説明を行う。

図３に示すタイミングチャート図において、Ｃはクロック信号Ｃが与えられる配線の電位を表す。またＣＢは反転クロック信号ＣＢが与えられる配線の電位を表す。またＤはデータ信号Ｄが与えられる配線の電位を表す。またＱはデータ信号Ｑが与えられる配線の電位を表す。またＳは制御信号Ｓａｖｅが与えられる配線の電位を表す。またＬは制御信号Ｌｏａｄが与えられる配線の電位を表す。またＰＣ１はノードＰＣ１の電位を表す。またＰＣ２はノードＰＣ２の電位を表す。またＮｏｄｅ＿３はノードＮｏｄｅ＿３の電位を表す。またＮｏｄｅ＿４は、ノードＮｏｄｅ＿４の電位を表す。

図３に示すタイミングチャート図において、時刻Ｔ０乃至Ｔ４は、動作のタイミングを説明するために付したものである。

時刻Ｔ０において制御信号Ｓａｖｅの電位をＨレベルにすると、記憶回路１１０から記憶回路１２０へのデータの退避動作が開始される。ノードＮｏｄｅ＿３にはノードＮｏｄｅ＿１と同じＨレベルの電位が書き込まれ、ノードＮｏｄｅ＿４にはノードＮｏｄｅ＿２と同じＬレベルの電位が書き込まれる。

時刻Ｔ１において制御信号Ｓａｖｅの電位をＬレベルにすると、記憶回路１１０から記憶回路１２０へのデータの退避動作が終了する。ノードＮｏｄｅ＿３及びノードＮｏｄｅ＿４は電気的にフローティングであるため、ノードＮｏｄｅ＿３の電位はＨレベル、ノードＮｏｄｅ＿４の電位はＬレベルをそれぞれ維持する。なお、この時のノードＮｏｄｅ＿３のＨレベルの電位は、電位Ｖ１よりもトランジスタ１２１のしきい値分だけ低い電位Ｖ３を維持する。

時刻Ｔ２においてクロック信号Ｃの電位がＨレベルになると、データ信号Ｄの電位（Ｌレベル）が記憶回路１１０に取り込まれ、データ信号Ｑの電位がＬレベルになる。

時刻Ｔ２から時刻Ｔ３の間の期間に、半導体装置１０ａの電源電位の供給を停止してもよい。電源電位の供給を停止すれば、記憶回路１１０が保持していたデータは消去されてしまうが、記憶回路１２０に退避させたデータは消去されずに残る。

半導体装置１０ａに電源電位の供給が再開された後の時刻Ｔ３において、制御信号Ｌｏａｄの電位をＨレベルにすると、記憶回路１２０から記憶回路１１０へのデータの復元が開始される。ノードＮｏｄｅ＿４の電位はＬレベルであるため、ノードＮｏｄｅ＿１と配線１４３は非導通を維持し、ノードＮｏｄｅ＿１の電位は変化しない。一方で、ノードＮｏｄｅ＿３の電位はＨレベルであるため、ノードＮｏｄｅ＿２と配線１４３は導通し、ノードＮｏｄｅ＿２の電位はＬレベルに変化する。このとき、ノードＰＣ１の電位がＨレベルであるため、トランジスタ１０６がオフ状態となり、インバータ回路１０１の出力はハイインピーダンスとなる。したがって、配線１４１と配線１４３は非導通となり、貫通電流の発生を抑制することができる。また、ノードＰＣ２の電位はＬレベルであるから、トランジスタ１０７はオン状態となり、インバータ回路１０２に高電源電位が与えられる。ノードＮｏｄｅ＿２の電位がＬレベルになると、インバータ回路１０２によってノードＮｏｄｅ＿１の電位がＨレベルに変化する。データ信号Ｑは、退避動作が完了した時刻Ｔ１以前の電位であるＨレベルの電位に復元される。

時刻Ｔ４において制御信号Ｌｏａｄの電位をＬレベルにすると、記憶回路１２０から記憶回路１１０へのデータの復元が終了する。また、同時にノードＰＣ１の電位もＬレベルへと変化し、トランジスタ１０６がオン状態になり、インバータ回路１０１に高電源電位が与えられ、記憶回路１１０が復元したデータを保持できるようになる。

以上の回路動作により、記憶回路１１０から記憶回路１２０へのデータ退避及び記憶回路１２０から記憶回路１１０へのデータ復元が実現できる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置の変形例について説明する。

〈変形例１〉
図４に示す半導体装置１０ｂは、記憶回路１１０と記憶回路１２０ａと回路１４０ａに大別することができる。なお、図４に示す記憶回路１１０については、図２に示す記憶回路１１０と同一であるので、説明を省略する。

図４に示す記憶回路１２０ａは、電源電位の供給が停止されている期間において、データに対応する電位の保持ができる回路である。

図４に示す半導体装置１０ｂが、図２に示す半導体装置１０ａと異なる点は、ノードＮｏｄｅ＿１とトランジスタ１２１との間にインバータ回路１２９を有する点、ノードＮｏｄｅ＿２とトランジスタ１２５との間にインバータ回路１３０を有する点、トランジスタ１２４のソース及びドレインの他方がノードＮｏｄｅ＿１に接続されている点、トランジスタ１２８のソース及びドレインの他方がノードＮｏｄｅ＿２に接続されている点、ＮＡＮＤ回路１３１の第２の入力端子がノードＮｏｄｅ＿４と接続されている点、及び、ＮＡＮＤ回路１３３の第２の入力端子がノードＮｏｄｅ＿３と接続されている点である。すなわち図４では、インバータ回路１２９、１３０を追加したことにより、配線１４３及びノードＮｏｄｅ＿１、Ｎｏｄｅ＿２の結線関係が変更され、ＮＡＮＤ回路１３１、１３３及びノードＮｏｄｅ＿３、Ｎｏｄｅ＿４の結線関係が変更されている。

半導体装置１０ｂにおいて、ノードＮｏｄｅ＿１にデータ「１」が与えられ、ノードＮｏｄｅ＿２にデータ「０」が与えられている場合、電源電位の供給を停止する前に、ノードＮｏｄｅ＿３にデータ「０」が格納され、ノードＮｏｄｅ＿４にデータ「１」が格納される。電源電位の供給が開始されると、トランジスタ１２７、１２８を介して、ノードＮｏｄｅ＿２に電位Ｖ２が与えられる。その結果、ノードＮｏｄｅ＿１にデータ「１」が与えられ、ノードＮｏｄｅ＿２にデータ「０」が与えられる。すなわち、記憶回路１１０は、電源電位の供給が停止される前の状態に復帰する。

半導体装置１０ｂのその他の構成要素に関する詳細は、半導体装置１０ａの記載を参照すればよい。

半導体装置１０ｂは、半導体装置１０ａと比較して、誤動作を軽減することが可能になる。具体的に説明すると、制御信号Ｓａｖｅの電位をＨレベルにしてトランジスタ１２１、１２５を導通状態とする際、半導体装置１０ａにおいて、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４からノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に電荷が移動することで、逆にノードＮｏｄｅ＿１、Ｎｏｄｅ＿２のデータが書き換わってしまうといった誤動作が起こりえる。特にデータの保持特性を向上する目的で容量素子１２２、１２６の静電容量を大きくするときに前述の誤動作が生じやすくなる。

一方、半導体装置１０ｂにおいては、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４から直接、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に電荷が移動する経路がないので、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２のデータが書き換わることが起こりにくい。そのため、容量素子１２２、１２６の静電容量を大きくしても前述の誤動作が生じにくい。

半導体装置１０ｂは、誤動作が起きる可能性が低いため、半導体装置の信頼性を高めることが可能になる。

〈変形例２〉
図１８に示す半導体装置１０ｃは、記憶回路１１０と記憶回路１２０と回路１４０ｂに大別することができる。図１８の記憶回路１１０は図２の記憶回路１１０と同一であり、図１８の記憶回路１２０は図２の記憶回路１２０と同一であるため説明を省略する。

図１８に示す半導体装置１０ｃと図２に示す半導体装置１０ａの相違点は、図２のインバータ回路１３２、１３４が省略され、ＮＡＮＤ回路１３１の第２の入力端子がノードＮｏｄｅ＿４に接続され、ＮＡＮＤ回路１３３の第２の入力端子がノードＮｏｄｅ＿３に接続されている点である。すなわち図１８では、インバータ回路１３２、１３４を省略したことにより、ＮＡＮＤ回路１３１、１３３及びノードＮｏｄｅ＿３、Ｎｏｄｅ＿４の結線関係が変更されている。

半導体装置１０ｃは、半導体装置１０ａと同様の効果が得られ、さらに回路構成を単純にすることが可能になる。

〈変形例３〉
図１９に示す半導体装置１０ｄは、記憶回路１１０と記憶回路１２０ａと回路１４０ｃに大別することができる。図１９の記憶回路１１０は図４の記憶回路１１０と同一であり、図１９の記憶回路１２０ａは図４の記憶回路１２０ａと同一であるため説明を省略する。

図１９に示す半導体装置１０ｄと図４に示す半導体装置１０ｂとの相違点は、図４のインバータ回路１３２、１３４が省略され、ＮＡＮＤ回路１３１の第２の入力端子がノードＮｏｄｅ＿３に接続され、ＮＡＮＤ回路１３３の第２の入力端子がノードＮｏｄｅ＿４に接続されている点である。すなわち図１９では、インバータ回路１３２、１３４を省略したことにより、ＮＡＮＤ回路１３１、１３３及びノードＮｏｄｅ＿３、Ｎｏｄｅ＿４の結線関係が変更されている。

半導体装置１０ｄは、半導体装置１０ｂと同様の効果が得られ、さらに回路構成を単純にすることが可能になる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様であるＰＬＤについて説明する。

図５はＰＬＤが有するロジックアレイのブロック図についての一例を示す図である。ロジックアレイ３００は、アレイ状の複数のロジックエレメント（以下、ＬＥ）３０１を有する。ここでアレイ状とは、行列状にＬＥが周期的に配列していることを指し、配列は図５の配列に限られない。

また、ＬＥ３０１を囲むように、複数の配線が形成されている。図５においては、これらの配線は複数の水平な配線群３０３と複数の垂直な配線群３０４とにより構成される。配線群とは、複数の配線からなる配線の束である。水平な配線群３０３と垂直な配線群３０４とが交わる部分にはスイッチ部３０２が設けられる。また、水平な配線群３０３及び垂直な配線群３０４は入出力端子３０５に接続され、ロジックアレイ３００の外部回路と信号の授受を行う。

複数のＬＥ３０１の入出力端子は、それぞれ周囲に設けられた水平な配線群３０３や垂直な配線群３０４に接続している。例えば、ＬＥ３０１の入出力端子は図５においてそれぞれ上下左右の側で水平な配線群３０３や垂直な配線群３０４と接続している。この入出力端子を用いることで、ＬＥ３０１は他のＬＥ３０１に接続することができる。任意のＬＥ３０１と、これと異なるＬＥ３０１との接続経路は、スイッチ部３０２内に設けられた配線間の接続を切り替えるためのスイッチによって決定される。

スイッチ部３０２内における、配線間の接続を切り替えるスイッチのオン又はオフは、コンフィギュレーションデータに応じて決定される。スイッチ部３０２に設けられるコンフィギュレーションメモリは、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電位の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

図６は図５で示したＬＥ３０１のブロック図である。図６に示すＬＥ３０１は、一例として、ルックアップテーブル（以下、ＬＵＴ）３１１、フリップフロップ３１２及びマルチプレクサ３１３を有する。また図６では、ＬＵＴ３１１及びマルチプレクサ３１３に接続されて、コンフィギュレーションメモリ３１４、３１５が設けられている。

なおコンフィギュレーションメモリ３１４、３１５は、書き換え可能な構成とする場合、記憶するコンフィギュレーションデータが電源電位の供給の停止により消失しないよう、不揮発性の記憶素子を有する構成とすることが好ましい。

なおコンフィギュレーションデータとは、一例としては、ＬＵＴ３１１のデータ、マルチプレクサ３１３の入力信号の選択情報、スイッチ部３０２の導通又は非導通のデータをいう。またコンフィギュレーションメモリとは、コンフィギュレーションデータを記憶する記憶回路をいう。

ＬＵＴ３１１は、コンフィギュレーションメモリ３１４に記憶されたコンフィギュレーションデータの内容によって、定められる論理回路が異なる。そして、コンフィギュレーションデータが確定すると、ＬＵＴ３１１は、入力端子３１６に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ３１１からは、上記出力値を含む信号が出力される。

フリップフロップ３１２は、ＬＵＴ３１１から出力される信号を保持し、クロック信号Ｃに同期して当該信号に対応した出力信号が、マルチプレクサ３１３に出力される。

マルチプレクサ３１３は、ＬＵＴ３１１からの出力信号と、フリップフロップ３１２からの出力信号とが入力されている。そして、マルチプレクサ３１３は、コンフィギュレーションメモリ３１５に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方に切り替えて出力する。マルチプレクサ３１３からの出力信号は、出力端子３１７から出力される。

本発明の一態様では、フリップフロップ３１２といった回路内における一時的なデータの記憶を行う回路に、上記実施の形態で示した半導体装置を用いることで、電源電位の供給の停止によるフリップフロップ内のデータの消失を防ぐことができる。また、電源電位の供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源電位の供給を再開した後、短時間で上記データを復元することができる。よって、ＰＬＤを構成する複数のロジックエレメントにおいて、電源電位の供給の停止を行うことができる。従って、ＰＬＤの消費電力を小さく抑えることができる。

ここでスイッチ部３０２に設けられるコンフィギュレーションメモリとして用いることのできる不揮発性の記憶素子の一例について図７（Ａ）に示す。図７（Ａ）に示す不揮発性の記憶素子は、酸化物半導体を用いたトランジスタでコンフィギュレーションメモリを形成する構成例である。コンフィギュレーションメモリに用いる不揮発性の記憶素子に、酸化物半導体を用いたトランジスタのオフ電流が小さいという特性を利用してデータの保持を行う構成を採用することで、トランジスタの作製工程によりコンフィギュレーションメモリを作製することができ、且つトランジスタ同士を積層して作製することができる等、低コスト化の点でメリットが大きい。

なお、チャネル部に酸化物半導体層を有するトランジスタにおいて、オフ電流が極めて小さいということを利用する記憶回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、記憶回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、記憶回路は不揮発性であると表現することができる。

図７（Ａ）に、一例として、スイッチ部３０２に設けられるコンフィギュレーションメモリ５００を示す。コンフィギュレーションメモリ５００は、ノードｍｅｍに保持されるコンフィギュレーションデータに従って、端子Ｓ１と端子Ｓ２との電気的な接続を制御する。

図７（Ａ）に示すコンフィギュレーションメモリ５００は、トランジスタ５１１、トランジスタ５１２及びトランジスタ５１３並びに容量素子５１４を有する。

また図７（Ｂ）に、一例として、ＬＵＴ３１１及びマルチプレクサ３１３を制御可能なコンフィギュレーションメモリ５２０を示す。コンフィギュレーションメモリ５２０は、ノードｍｅｍ１、ｍｅｍ２に保持されるコンフィギュレーションデータに従って、出力端子ＯＵＴの信号を制御する。電位ＶＨ及び電位ＶＬは、それぞれＬＵＴ３１１又はマルチプレクサ３１３を制御するための信号である。

図７（Ｂ）に示すコンフィギュレーションメモリ５２０は、トランジスタ５３１、トランジスタ５３２、トランジスタ５３３、容量素子５３４、トランジスタ５３５、トランジスタ５３６、トランジスタ５３７及び容量素子５３８を有する。

トランジスタ５１１、トランジスタ５３１及びトランジスタ５３５のチャネル形成領域には、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いればよい。例えば、当該半導体材料として酸化物半導体が好ましい。一方、トランジスタ５１２、トランジスタ５１３、トランジスタ５３２、トランジスタ５３３、トランジスタ５３６及びトランジスタ５３７のチャネル形成領域には、例えばシリコンなどの半導体材料を用いるとよい。

なお図面において、トランジスタ５１１、トランジスタ５３１及びトランジスタ５３５は、酸化物半導体をチャネル形成領域に具備するトランジスタであることを示すために、ＯＳの符号を付している。

コンフィギュレーションメモリ５００の詳細について図７（Ａ）を参照して説明する。図７（Ａ）に示すように、トランジスタ５１１のゲートは、第１のワード線５０２に接続されている。また、トランジスタ５１１のソース及びドレインの一方はデータ線５０１に接続されている。また、トランジスタ５１１のソース及びドレインの他方は、トランジスタ５１２のゲート及び容量素子５１４に接続されている。トランジスタ５１２のソース及びドレインの一方は、端子Ｓ１に接続されている。トランジスタ５１２のソース及びドレインの他方は、トランジスタ５１３のソース及びドレインの一方に接続されている。トランジスタ５１３のゲートは、第２のワード線５０３に接続されている。トランジスタ５１３のソース及びドレインの他方は、端子Ｓ２に接続されている。

図７（Ａ）に示すコンフィギュレーションメモリ５００では、ノードｍｅｍにＨレベル又はＬレベルに対応する電位をコンフィギュレーションデータとして保持する。トランジスタ５１１は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍにコンフィギュレーションデータを記憶することができる。コンフィギュレーションデータの電位に応じてコンフィギュレーションメモリ５００では、トランジスタ５１２の導通状態が制御される。そしてトランジスタ５１３を導通状態とするタイミングで、端子Ｓ１及び端子Ｓ２間のオン又はオフの制御を実現することができる。

次いでコンフィギュレーションメモリ５２０の詳細について図７（Ｂ）を参照して説明する。図７（Ｂ）に示すように、トランジスタ５３１のゲートは、第１のワード線５４２に接続されている。また、トランジスタ５３１のソース及びドレインの一方はデータ線５４１に接続されている。また、トランジスタ５３１のソース及びドレインの他方は、トランジスタ５３２のゲート及び容量素子５３４に接続されている。トランジスタ５３２のソース及びドレインの一方は、電位ＶＨが与えられる配線に接続されている。トランジスタ５３２のソース及びドレインの他方は、トランジスタ５３３のソース及びドレインの一方に接続されている。トランジスタ５３３のゲートは、第２のワード線５４３に接続されている。トランジスタ５３３のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。トランジスタ５３５のゲートは、第１のワード線５４２に接続されている。また、トランジスタ５３５のソース及びドレインの一方は、インバータ回路５４０を介して、データ線５４１に接続されている。また、トランジスタ５３５のソース及びドレインの他方は、トランジスタ５３６のゲート及び容量素子５３８に接続されている。トランジスタ５３６のソース及びドレインの一方は、電位ＶＬが与えられる配線に接続されている。トランジスタ５３６のソース及びドレインの他方は、トランジスタ５３７のソース及びドレインの一方に接続されている。トランジスタ５３７のゲートは、第２のワード線５４３に接続されている。トランジスタ５３７のソース及びドレインの他方は、出力端子ＯＵＴに接続されている。

図７（Ｂ）に示すコンフィギュレーションメモリ５２０では、ノードｍｅｍ１、ｍｅｍ２にＨレベル、Ｌレベルの組み合わせ、又はＬレベル、Ｈレベルの組み合わせに対応する電位をコンフィギュレーションデータとして保持する。トランジスタ５３１、５３５は、オフ電流が極めて小さいトランジスタを用いることで、ノードｍｅｍ１、ｍｅｍ２にコンフィギュレーションデータを記憶することができる。コンフィギュレーションメモリ５２０では、コンフィギュレーションデータの電位に応じて、トランジスタ５３２、５３６の導通状態が制御される。そしてトランジスタ５３３、５３７を導通状態とするタイミングで、出力端子ＯＵＴより出力される信号を電位ＶＨ又は電位ＶＬに切り替える制御を実現することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、本発明の一態様であるＣＰＵについて図を用いて説明を行う。

図８は、ＣＰＵ４００のブロック図の一例を示す図である。

ＣＰＵ４００は、一例として、プログラムカウンタ４１１、命令レジスタ４１２、命令デコーダ４１３、汎用レジスタ４１４、及びＡＬＵ４１５（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）を有する。ＣＰＵ４００の外部には、ＣＰＵ４００とのデータの入出力を行うための主記憶装置４０１が設けられる。

プログラムカウンタ４１１は、主記憶装置４０１から読み出す（フェッチする）命令（コマンド）のアドレスを指定する機能を有する。命令レジスタ４１２は、主記憶装置４０１から命令デコーダ４１３に送られるデータを一時的に記憶する機能を有する。命令デコーダ４１３は、入力されたデータをデコードし、汎用レジスタ４１４のレジスタを指定する機能を有する。また、命令デコーダ４１３は、ＡＬＵ４１５の演算方法を指定する信号を生成する機能を有する。汎用レジスタ４１４は、主記憶装置４０１から読み出されたデータ、ＡＬＵ４１５の演算処理の途中で得られたデータ、或いはＡＬＵ４１５の演算処理の結果得られたデータ、などを記憶する機能を有する。ＡＬＵ４１５は、四則演算、論理演算などの各種演算処理を行う機能を有する。なお、ＣＰＵ４００には、別途データキャッシュ等を設け、演算結果などを一時的に記憶する回路があってもよい。

次いで、ＣＰＵ４００の動作について説明する。

まず、プログラムカウンタ４１１が、主記憶装置４０１に記憶された命令のアドレスを指定する。次いで、プログラムカウンタ４１１に指定された命令が、主記憶装置４０１から読み出され、命令レジスタ４１２に記憶される。

命令デコーダ４１３は、命令レジスタ４１２に記憶されたデータをデコードし、汎用レジスタ４１４及びＡＬＵ４１５にデータを渡す。具体的には、汎用レジスタ４１４内のレジスタを指定する信号、及びＡＬＵ４１５での演算方法指定等の信号を生成する。

汎用レジスタ４１４は、命令デコーダ４１３が指定したデータを、ＡＬＵ４１５又は主記憶装置４０１に出力する。ＡＬＵ４１５は、命令デコーダ４１３が指定した演算方法に基づいて、演算処理を実行し、演算結果を汎用レジスタ４１４に記憶させる。

命令の実行が終了すると、ＣＰＵ４００は、上記一連の動作（命令の読み出し、命令のデコード、命令の実行）を再び繰り返す。

本発明の一態様では、プログラムカウンタ４１１、命令レジスタ４１２、命令デコーダ４１３、汎用レジスタ４１４といった回路内における一時的なデータの記憶を行うレジスタに、実施の形態１及び２で示した半導体装置を用いることで、電源電位の供給の停止によるレジスタ内のデータの消失を防ぐことができる。また、電源電位の供給を停止する前に保持していたデータの退避を短時間で行うことができ、さらに、電源電位の供給を再開した後、短時間で上記データを復元することができる。よって、ＣＰＵ４００全体、又はＣＰＵ４００を構成する各種回路において、電源電位の供給の停止を行うことができる。従って、ＣＰＵ４００の消費電力を小さく抑えることができる。

次いで、ＣＰＵ４００に対して電源電位の供給を停止又は再開するための構成を、一例として図９に示す。図９には、ＣＰＵ４００と、パワースイッチ４２１と、電源制御回路４２２とを有する。

パワースイッチ４２１は、オン又はオフの状態に従って、ＣＰＵ４００への電源電位の供給の停止又は再開を制御することができる。具体的には、電源制御回路４２２が、パワースイッチ４２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮを出力し、ＣＰＵ４００への電源電位の供給の停止又は再開を制御する。パワースイッチ４２１をオンにすることで、電位Ｖ１、Ｖ２が与えられる配線より、ＣＰＵ４００への電源電位の供給が行われる。またパワースイッチ４２１をオフにすることで、電位Ｖ１、Ｖ２が与えられる配線間の電流のパスが切断されるため、ＣＰＵ４００への電源電位の供給が停止する。

電源制御回路４２２は、入力されるデータＤａｔａの頻度に応じて、パワースイッチ４２１及びＣＰＵ４００の動作を統轄的に制御する機能を有する。具体的には、電源制御回路４２２は、パワースイッチ４２１のオン又はオフするためのパワー制御信号Ｐｏｗｅｒ＿ＥＮ、並びにレジスタで退避及び復元されるデータを制御する制御信号Ｓａｖｅ及び制御信号Ｌｏａｄを出力する。制御信号Ｓａｖｅ及び制御信号Ｌｏａｄは、上述したように、レジスタ内の電位の保持を揮発性の記憶回路、又は不揮発性の記憶部との間で退避及び復元するための信号である。

次いで、図９に示したＣＰＵ４００、パワースイッチ４２１及び電源制御回路４２２の動作の一例について説明する。

電源電位の供給を継続、若しくは停止又は再開する際、電源制御回路４２２に入力されるデータＤａｔａの頻度をもとに判断する。具体的には、データＤａｔａがＣＰＵ４００に継続して入力される場合、電源制御回路４２２は電源電位の供給を継続するよう制御する。またデータＤａｔａがＣＰＵ４００に間欠的に入力される場合、データＤａｔａが入力されるタイミングに従って、電源制御回路４２２は電源電位の供給を停止又は再開するよう制御する。

なお、電源制御回路４２２は、ＣＰＵ４００への電源電位の供給が停止している間も継続して電源電位の供給が行われる構成とすることが好ましい。当該構成とすることで、ＣＰＵ４００への電源電位の供給を停止又は再開を、所望のタイミングで行うことができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態で用いた酸化物半導体トランジスタについて、図を用いて説明する。なお、本実施の形態に示す酸化物半導体トランジスタは一例であり、上記実施の形態に用いることができるトランジスタの形状はこれに限定されない。

〈酸化物半導体トランジスタの構成例〉
図１０（Ａ）乃至図１０（Ｄ）は、トランジスタ６００の上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１０（Ｂ）に相当し、図１０（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１０（Ｃ）に相当し、図１０（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１０（Ｄ）に相当する。なお、図１０（Ａ）乃至図１０（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

トランジスタ６００は、基板６４０上の絶縁膜６５２と、絶縁膜６５２上に、第１の酸化物半導体６６１、第２の酸化物半導体６６２の順で形成された積層と、該積層の一部と電気的に接続するソース電極６７１およびドレイン電極６７２と、該積層の一部、ソース電極６７１の一部、およびドレイン電極６７２の一部を覆う第３の酸化物半導体６６３と、該積層の一部、ソース電極６７１の一部、ドレイン電極６７２の一部、第３の酸化物半導体６６３と重なるゲート絶縁膜６５３およびゲート電極６７３と、ソース電極６７１およびドレイン電極６７２、ならびにゲート電極６７３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半導体６６３をまとめて、酸化物半導体６６０と呼称する。

なお、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）に設けられている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）と、接触している。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の少なくとも一部（又は全部）と、接触している。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）と、電気的に接続されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）と、電気的に接続されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）に、近接して配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）に、近接して配置されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の横側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の横側に配置されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の斜め上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の斜め上側に配置されている。

または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）の上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の上側に配置されている。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上１０００ｎｍ以下、好ましくはチャネル長が２０ｎｍ 以上５００ｎｍ以下、より好ましくはチャネル長が３０ｎｍ以上３００ｎｍ以下のトップゲート型構造である。

以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。

〈基板〉
基板６４０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ６００のゲート電極６７３、ソース電極６７１、およびドレイン電極６７２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

〈下地絶縁膜〉
絶縁膜６５２は、基板６４０からの不純物の拡散を防止する役割を有するほか、酸化物半導体６６０に酸素を供給する役割を担うことができる。したがって、絶縁膜６５２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板６４０が他のデバイスが形成された基板である場合、絶縁膜６５２は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁膜６５２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。

〈酸化物半導体〉
酸化物半導体６６０は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある。とくに、酸化物半導体６６０としては、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いると好ましい。

ただし、酸化物半導体６６０は、インジウムを含む酸化物に限定されない。酸化物半導体６６０は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

酸化物半導体６６０がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３が好ましい。なお、成膜される酸化物半導体６６０の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。

次に、第１の酸化物半導体６６１、第２の酸化物半導体６６２、および第３の酸化物半導体６６３の積層により構成される酸化物半導体６６０の機能およびその効果について、図１１（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１１（Ａ）は、図１０（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図１１（Ｂ）は、図１１（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。

図１１（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６３、ゲート絶縁膜６５３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。

絶縁膜６５２とゲート絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。

また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面近傍、および、第２の酸化物半導体６６２と第３の酸化物半導体６６３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子は第２の酸化物半導体６６２を主として移動することになる。そのため、第１の酸化物半導体６６１と絶縁膜６５２との界面、または、第３の酸化物半導体６６３とゲート絶縁膜６５３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面、および第３の酸化物半導体６６３と第２の酸化物半導体６６２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するトランジスタ６００は、高い電界効果移動度を実現することができる。

なお、図１１（Ｂ）に示すように、第１の酸化物半導体６６１と絶縁膜６５２の界面、および第３の酸化物半導体６６３とゲート絶縁膜６５３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ６００が形成され得るものの、第１の酸化物半導体６６１、および第３の酸化物半導体６６３があることにより、第２の酸化物半導体６６２と当該トラップ準位とを遠ざけることができる。

特に、本実施の形態に例示するトランジスタ６００は、チャネル幅方向において、第２の酸化物半導体６６２の上面と側面が第３の酸化物半導体６６３と接し、第２の酸化物半導体６６２の下面が第１の酸化物半導体６６１と接して形成されている（図１０（Ｃ）参照）。このように、第２の酸化物半導体６６２を第１の酸化物半導体６６１と第３の酸化物半導体６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、第２の酸化物半導体６６２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

また、第１の酸化物半導体６６１、および第３の酸化物半導体６６３のバンドギャップは、第２の酸化物半導体６６２のバンドギャップよりも広いほうが好ましい。

第１の酸化物半導体６６１および第３の酸化物半導体６６３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体６６２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体６６１および第３の酸化物半導体６６３は、第２の酸化物半導体６６２よりも酸素欠損が生じにくいということができる。

なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体６６１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化物半導体６６２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物半導体６６３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体６６２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

第１の酸化物半導体６６１および第３の酸化物半導体６６３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体６６２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

第１の酸化物半導体６６１および第３の酸化物半導体６６３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２は、第１の酸化物半導体６６１および第３の酸化物半導体６６３より厚い方が好ましい。

なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半導体６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

本実施の形態に例示するトランジスタ６００は、酸化物半導体６６０のチャネル幅方向を電気的に取り囲むようにゲート電極６７３が形成されているため、酸化物半導体６６０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（図１０（Ｃ）参照）。すなわち、酸化物半導体の全体的にゲート電界が印加させることとなり、電流はチャネルとなる第２の酸化物半導体６６２全体に流れるようになり、さらにオン電流を大きくすることができる。

〈ゲート絶縁膜〉
ゲート絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜６５３は上記材料の積層であってもよい。なお、ゲート絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。

また、ゲート絶縁膜６５３の積層構造の一例について説明する。ゲート絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

〈ソース電極およびドレイン電極〉
ソース電極６７１およびドレイン電極６７２は、ゲート電極６７３と同様の材料で作製することができる。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体６６０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

〈保護絶縁膜〉
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、酸化物半導体６６０からの酸素の外部への拡散と、外部から酸化物半導体６６０への水素、水等の入り込みを防ぐことができる。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体６６０への混入防止、酸化物半導体６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁膜６５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

〈層間絶縁膜〉
また、絶縁膜６５４上には絶縁膜６５５が形成されていることが好ましい。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。

〈第２のゲート電極〉
なお、図１０において、トランジスタにゲート電極が１つ設けられている場合の例を示したが、本発明の一態様は、これに限定されない。トランジスタに複数のゲート電極が設けられていてもよい。一例として、図１０に示したトランジスタ６００に、第２のゲート電極として導電膜６７４が設けられている例を、図１２（Ａ）乃至図１２（Ｄ）に示す。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ｃ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１２（Ｄ）に相当する。なお、図１２（Ａ）乃至図１２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

導電膜６７４は、ゲート電極６７３において述べた材料や、積層構造を適用することが出来る。導電膜６７４は、ゲート電極層としての機能を有する。なお、導電膜６７４は、一定の電位が供給されていてもよいし、ゲート電極６７３と同じ電位や、同じ信号が供給されていてもよい。

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、上記実施の形態で示した半導体装置について、図１３を用いて説明する。なお、本実施の形態に示す半導体装置は一例であり、本発明の一態様に用いることができる半導体装置の構成はこれに限定されない。

〈断面構造〉
図１３（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ２２００と、第２の半導体材料を用いたトランジスタ２４００と、基板２０００と、素子分離層２００１と、プラグ２００２と、配線２００３と、プラグ２００４と、絶縁膜２００５と、配線２００６と、配線２００８と、を有し、トランジスタ２２００は、ゲート電極２２０５と、ゲート絶縁膜２２０４と、側壁絶縁層２２０６と、ソース領域又はドレイン領域として機能する不純物領域２２０３と、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域２２０２と、チャネル形成領域２２０１と、を有する。

第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。半導体材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が小さい。図１３（Ａ）では、第２の半導体材料を用いたトランジスタ２４００として、先の実施の形態５で例示したトランジスタ６００を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。

基板２０００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板２０００としてｐ型の単結晶シリコン基板を用いた場合、基板２０００の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。

また、基板２０００は金属基板上又は絶縁基板上に半導体膜を設けたものでもよい。該金属基板としては、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。

なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

トランジスタ２２００は、素子分離層２００１により、基板２０００に形成される他のトランジスタと分離されている。素子分離層２００１は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。

トランジスタ２２００としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層２２０６を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、不純物領域２２０３の不純物濃度は、不純物領域２２０２よりも高い。ゲート電極２２０５および側壁絶縁層２２０６をマスクとして用いて、不純物領域２２０３及び不純物領域２２０２を自己整合的に形成することができる。

ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２４００に酸化物半導体を用いた場合、トランジスタ２４００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２４００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２４００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２００５を設けることは特に効果的である。絶縁膜２００５により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２４００の信頼性も同時に向上させることができる。

絶縁膜２００５としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。特に、酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高く好ましい。

プラグ２００２と、配線２００３、プラグ２００４及び配線２００８は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、該酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

なお、図１３において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。当該領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１３（Ｄ）に示す。

図１３（Ｄ）では、基板２０００の上に、絶縁膜２００７が設けられている。基板２０００は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、基板２０００がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。基板２０００の凸部の上には、ゲート絶縁膜２６０４が設けられ、その上には、ゲート電極２６０５及び側壁絶縁層２６０６が設けられている。基板２０００には、ソース領域又はドレイン領域として機能する不純物領域２６０３と、ＬＤＤ領域やエクステンション領域として機能する不純物領域２６０２と、チャネル形成領域２６０１が形成されている。なお、ここでは、基板２０００が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。

〈回路構成例〉
上記構成において、トランジスタ２２００やトランジスタ２４００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。

図１３（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２４００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路（インバータ回路）の構成を示している。

また、図１３（Ｃ）に示す回路図は、トランジスタ２２００とトランジスタ２４００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。

以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。

（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１４に示す。

図１４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図１４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図１４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。

図１４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図１５を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図１５（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、食品類、植物類、動物類、人体、衣類、身の回り品（鞄や眼鏡等）、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

（実施の形態９）
本実施の形態では、上記実施の形態で示した酸化物半導体トランジスタに使用することができる酸化物半導体膜の結晶構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

図２０（ａ）は、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像である。また、図２０（ｂ）は、図２０（ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。

図２０（ｃ）は、図２０（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図２０（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２１（Ａ）参照。）。

断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図２１（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（０ ０ ９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞と格子縞との間が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応すると見なした。その格子縞の観察される領域のおける最大長を、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさとする。なお、結晶部の大きさは、０．８ｎｍ以上のものを選択的に評価する。

図２２は、高分解能ＴＥＭ像により、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部（２０箇所から４０箇所）の平均の大きさの変化を調査した例である。図２２より、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜は、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部が、累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、良質なｎｃ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２になるまでの範囲で、電子の累積照射量によらず結晶部の大きさに変化が見られないことがわかる。

また、図２２に示す、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの変化を線形近似して、電子の累積照射量０ｅ⁻／ｎｍ^２まで外挿すると、結晶部の平均の大きさが正の値をとることがわかる。そのため、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部が、ＴＥＭによる観察前から存在していることがわかる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。

図２１（Ｃ）に、電子銃室１５と、電子銃室１５の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２５と、観察室２５に設置されたカメラ１８と、観察室２５の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２５内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。

また、図２１（Ｄ）に、図２１（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１５に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２５内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。

カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。

試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。

次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。

例えば、図２１（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図２１（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図２１（Ｂ）に示したような回折パターンが観測される。

ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。

各試料におけるＣＡＡＣ化率を図２３（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図２３（Ｂ）および図２３（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像である。図２３（Ｂ）と図２３（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。

なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。

本実施例では、図１に示す半導体装置１０と、図２に示す半導体装置１０ａについてＳＰＩＣＥシミュレーションを行い、半導体装置１０ａの効果について説明を行う。

図１６（Ａ）は、図１に示す半導体装置１０において、記憶回路１２０から記憶回路１００へデータの復元を行う際の、制御信号Ｌｏａｄ（図中ではＬと表示）の電位とインバータ回路１０１に流れる貫通電流の時間変化を示している。

図１６（Ｂ）は、図１６（Ａ）と同様に、図２に示す半導体装置１０ａにおいて、記憶回路１２０から記憶回路１１０へデータの復元を行う際の、制御信号Ｌｏａｄ（図中ではＬと表示）の電位とインバータ回路１０１に流れる貫通電流の時間変化を示している。

図１６（Ａ）及び図１６（Ｂ）では、初期状態（時刻０ｓｅｃ）において、制御信号ＬｏａｄはＬレベルの電位が与えられ、ノードＮｏｄｅ＿１はＬレベルの電位が与えられ、ノードＮｏｄｅ＿２はＨレベルの電位が与えられ、ノードＮｏｄｅ＿３はＨレベルの電位が与えられ、Ｎｏｄｅ＿４はＬレベルの電位が与えられている。

図１６（Ａ）及び図１６（Ｂ）では、制御信号ＬｏａｄがＬレベルからＨレベルへ変化する際に、貫通電流が発生している様子が確認された。

図１６（Ａ）と図１６（Ｂ）を比較すると、半導体装置１０ａの方が、貫通電流が小さいようすが確認された。これは、実施の形態１で示したように、半導体装置１０ａは、制御信号ＬｏａｄがＨレベルになると、トランジスタ１０６またはトランジスタ１０７をオフにし、貫通電流の経路を遮断するためである。なお、図１６（Ｂ）で僅かに確認された貫通電流は、トランジスタ１０６またはトランジスタ１０７をオフする前に復元動作が開始されるためであり、トランジスタ１０６またはトランジスタ１０７のオフと復元動作のタイミングを調整することで、貫通電流をさらに抑制することが可能である。

図１６の結果より、図２に示す半導体装置１０ａは、貫通電流が小さく、消費電力が少ない半導体装置であることが確認された。

図１７（Ａ）は、図１に示す半導体装置１０において、記憶回路１２０から記憶回路１００へデータの復元を行う際の、制御信号Ｌｏａｄ（図中ではＬと表示）、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２、Ｎｏｄｅ＿３、Ｎｏｄｅ＿４の電位の時間変化を示している。

図１７（Ｂ）は、図１７（Ａ）と同様に、図２に示す半導体装置１０ａにおいて、記憶回路１２０から記憶回路１１０へデータの復元を行う際の、制御信号Ｌｏａｄ（図中ではＬと表示）、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２、Ｎｏｄｅ＿３、Ｎｏｄｅ＿４の電位の時間変化を示している。

図１７（Ａ）及び図１７（Ｂ）では、初期状態（時刻０ｓｅｃ）において、制御信号ＬｏａｄはＬレベルの電位が与えられ、ノードＮｏｄｅ＿１はＬレベルの電位が与えられ、ノードＮｏｄｅ＿２はＨレベルの電位が与えられ、ノードＮｏｄｅ＿３はＨレベルの電位が与えられ、Ｎｏｄｅ＿４はＬレベルの電位が与えられている。制御信号Ｌｏａｄの電位をＨレベルにすることで、ノードＮｏｄｅ＿３、Ｎｏｄｅ＿４から、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２へ、データの復元動作が開始され、ノードＮｏｄｅ＿１の電位はＨレベルへ遷移し、ノードＮｏｄｅ＿２の電位はＬレベルへ遷移するようすが、それぞれ確認された。

図１７（Ａ）と図１７（Ｂ）を比較すると、図１７（Ａ）よりも図１７（Ｂ）の方が短時間でデータの復元が完了するようすが確認された。これは、半導体装置１０ａは、データを復元させる際の貫通電流が小さく、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に安定して電荷が供給されるためである。一方、半導体装置１０は、データを復元させる際の貫通電流が大きいため、ノードＮｏｄｅ＿１、Ｎｏｄｅ＿２に安定して電荷が供給されず、これらのノードが中間電位をとる時間が長くなり、電位の遷移に時間を要した。

図１７の結果より、図２に示す半導体装置１０ａは、データの復元を短時間で行うことが可能な半導体装置であることが確認された。

以上、本発明の一態様の半導体装置は、電源電位の供給の停止と再開に伴う動作遅延を抑制することが確認された。

ｍｅｍ ノード
ｍｅｍ１ ノード
ｍｅｍ２ ノード
Ｎｏｄｅ＿１ ノード
Ｎｏｄｅ＿２ ノード
Ｎｏｄｅ＿３ ノード
Ｎｏｄｅ＿４ ノード
ＰＣ１ ノード
ＰＣ２ ノード
Ｓ１ 端子
Ｓ２ 端子
Ｔ０ 時刻
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｖ１ 電位
Ｖ２ 電位
Ｖ３ 電位
１０ 半導体装置
１０ａ 半導体装置
１０ｂ 半導体装置
１０ｃ 半導体装置
１０ｄ 半導体装置
１２ 光学系
１４ 試料室
１５ 電子銃室
１６ 光学系
１８ カメラ
２２ フィルム室
２４ 電子
２５ 観察室
２８ 物質
３２ 蛍光板
１００ 記憶回路
１０１ インバータ回路
１０２ インバータ回路
１０３ スイッチ
１０４ インバータ回路
１０５ スイッチ
１０６ トランジスタ
１０７ トランジスタ
１１０ 記憶回路
１２０ 記憶回路
１２０ａ 記憶回路
１２１ トランジスタ
１２２ 容量素子
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ 容量素子
１２７ トランジスタ
１２８ トランジスタ
１２９ インバータ回路
１３０ インバータ回路
１３１ ＮＡＮＤ回路
１３２ インバータ回路
１３３ ＮＡＮＤ回路
１３４ インバータ回路
１４０ 回路
１４０ａ 回路
１４０ｂ 回路
１４０ｃ 回路
１４１ 配線
１４２ 配線
１４３ 配線
３００ ロジックアレイ
３０１ ＬＥ
３０２ スイッチ部
３０３ 配線群
３０４ 配線群
３０５ 入出力端子
３１１ ＬＵＴ
３１２ フリップフロップ
３１３ マルチプレクサ
３１４ コンフィギュレーションメモリ
３１５ コンフィギュレーションメモリ
３１６ 入力端子
３１７ 出力端子
４００ ＣＰＵ
４０１ 主記憶装置
４１１ プログラムカウンタ
４１２ 命令レジスタ
４１３ 命令デコーダ
４１４ 汎用レジスタ
４１５ ＡＬＵ
４２１ パワースイッチ
４２２ 電源制御回路
５００ コンフィギュレーションメモリ
５０１ データ線
５０２ ワード線
５０３ ワード線
５１１ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ 容量素子
５２０ コンフィギュレーションメモリ
５３１ トランジスタ
５３２ トランジスタ
５３３ トランジスタ
５３４ 容量素子
５３５ トランジスタ
５３６ トランジスタ
５３７ トランジスタ
５３８ 容量素子
５４０ インバータ回路
５４１ データ線
５４２ ワード線
５４３ ワード線
６００ トランジスタ
６４０ 基板
６５２ 絶縁膜
６５３ ゲート絶縁膜
６５４ 絶縁膜
６５５ 絶縁膜
６６０ 酸化物半導体
６６１ 酸化物半導体
６６２ 酸化物半導体
６６３ 酸化物半導体
６７１ ソース電極
６７２ ドレイン電極
６７３ ゲート電極
６７４ 導電膜
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
２０００ 基板
２００１ 素子分離層
２００２ プラグ
２００３ 配線
２００４ プラグ
２００５ 絶縁膜
２００６ 配線
２００７ 絶縁膜
２００８ 配線
２２００ トランジスタ
２２０１ チャネル形成領域
２２０２ 不純物領域
２２０３ 不純物領域
２２０４ ゲート絶縁膜
２２０５ ゲート電極
２２０６ 側壁絶縁層
２４００ トランジスタ
２６０１ チャネル形成領域
２６０２ 不純物領域
２６０３ 不純物領域
２６０４ ゲート絶縁膜
２６０５ ゲート電極
２６０６ 側壁絶縁層
４０００ ＲＦタグ

Claims (5)

1. 第１乃至第３の回路を有し、
   前記第１の回路は、第１及び第２のノードと、第１及び第２のトランジスタと、第１及び第２の配線と、を有し、
   前記第２の回路は、第３乃至第８のトランジスタと、第３及び第４のノードと、第３の配線と、を有し、
   前記第３の回路は、第１及び第２のＮＡＮＤ回路と、第１及び第２のインバータ回路と、を有し、
   前記第１のノードは、第１の電位及び第２の電位の一方を保持する機能を有し、
   前記第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有し、
   前記第１のトランジスタは、前記第２のノードと、前記第１の配線との導通を制御する機能を有し、
   前記第２のトランジスタは、前記第１のノードと、前記第２の配線との導通を制御する機能を有し、
   前記第１及び第２の配線は、前記第１の電位が与えられ、
   前記第１のノードは、前記第３のトランジスタを介して、前記第３のノードに電気的に接続され、
   前記第１のノードは、前記第７及び第８のトランジスタを介して、前記第３の配線に電気的に接続され、
   前記第２のノードは、前記第６のトランジスタを介して、前記第４のノードに電気的に接続され、
   前記第２のノードは、前記第４及び第５のトランジスタを介して、前記第３の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第３のノードに電気的に接続され、
   前記第７のトランジスタのゲートは、前記第４のノードに電気的に接続され、
   前記第５のトランジスタのゲート及び前記第８のトランジスタのゲートは、第１の信号が与えられ、
   前記第３の配線は、前記第２の電位が与えられ、
   前記第１のＮＡＮＤ回路の第１入力端子は、前記第１の信号が与えられ、
   前記第１のＮＡＮＤ回路の第２入力端子は、前記第３のノードに電気的に接続され、
   前記第１のＮＡＮＤ回路の出力端子は、前記第１のインバータ回路を介して、前記第１のトランジスタのゲートに電気的に接続され、
   前記第２のＮＡＮＤ回路の第１入力端子は、前記第１の信号が与えられ、
   前記第２のＮＡＮＤ回路の第２入力端子は、前記第４のノードに電気的に接続され、
   前記第２のＮＡＮＤ回路の出力端子は、前記第２のインバータ回路を介して、前記第２のトランジスタのゲートに電気的に接続され、
   前記第３及び第６のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第３のノードは、前記第１乃至第３の回路への電源電位の供給が停止された状態において、前記第１のノードに与えられた電位を保持し、
   前記第４のノードは、前記第１乃至第３の回路への電源電位の供給が停止された状態において、前記第２のノードに与えられた電位を保持することを特徴とする半導体装置。
3. 第１乃至第３の回路を有し、
   前記第１の回路は、第１及び第２のノードと、第１及び第２のトランジスタと、第１及び第２の配線と、を有し、
   前記第２の回路は、第１及び第２のインバータ回路と、第３乃至第８のトランジスタと、第３及び第４のノードと、第３の配線と、を有し、
   前記第３の回路は、第１及び第２のＮＡＮＤ回路と、第３及び第４のインバータ回路と、を有し、
   前記第１のノードは、第１の電位及び第２の電位の一方を保持する機能を有し、
   前記第２のノードは、第１の電位及び第２の電位の他方を保持する機能を有し、
   前記第１のトランジスタは、前記第２のノードと、前記第１の配線との導通を制御する機能を有し、
   前記第２のトランジスタは、前記第１のノードと、前記第２の配線との導通を制御する機能を有し、
   前記第１及び第２の配線は、前記第１の電位が与えられ、
   前記第１のノードは、前記第１のインバータ回路及び前記第３のトランジスタを介して、前記第３のノードに電気的に接続され、
   前記第１のノードは、前記第４及び第５のトランジスタを介して、前記第３の配線に電気的に接続され、
   前記第２のノードは、前記第２のインバータ回路及び前記第６のトランジスタを介して、前記第４のノードに電気的に接続され、
   前記第２のノードは、前記第７及び第８のトランジスタを介して、前記第３の配線に電気的に接続され、
   前記第４のトランジスタのゲートは、前記第３のノードに電気的に接続され、
   前記第７のトランジスタのゲートは、前記第４のノードに電気的に接続され、
   前記第５のトランジスタのゲート及び前記第８のトランジスタのゲートは、第１の信号が与えられ、
   前記第３の配線は、前記第２の電位が与えられ、
   前記第１のＮＡＮＤ回路の第１入力端子は、前記第１の信号が与えられ、
   前記第１のＮＡＮＤ回路の第２入力端子は、前記第４のノードに電気的に接続され、
   前記第１のＮＡＮＤ回路の出力端子は、前記第３のインバータ回路を介して、前記第１のトランジスタのゲートに電気的に接続され、
   前記第２のＮＡＮＤ回路の第１入力端子は、前記第１の信号が与えられ、
   前記第２のＮＡＮＤ回路の第２入力端子は、前記第３のノードに電気的に接続され、
   前記第２のＮＡＮＤ回路の出力端子は、前記第４のインバータ回路を介して、前記第２のトランジスタのゲートに電気的に接続され、
   前記第３及び第６のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
4. 請求項３において、
   前記第３のノードは、前記第１乃至第３の回路への電源電位の供給が停止された状態において、前記第２のノードに与えられた電位を保持し、
   前記第４のノードは、前記第１乃至第３の回路への電源電位の供給が停止された状態において、前記第１のノードに与えられた電位を保持することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一に記載の半導体装置と、
   表示装置、マイクロフォン、スピーカー、操作キー、または、筐体と、
   を有する電子機器。