JPH10334671A - データ保護回路 - Google Patents
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- JPH10334671A JPH10334671A JP9136937A JP13693797A JPH10334671A JP H10334671 A JPH10334671 A JP H10334671A JP 9136937 A JP9136937 A JP 9136937A JP 13693797 A JP13693797 A JP 13693797A JP H10334671 A JPH10334671 A JP H10334671A
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Abstract
(57)【要約】
【課題】 電源の供給が遮断されてもメモリに記憶され
たデータが破壊されないようにする。 【解決手段】 論理回路１からメモリ回路３に接続され
る一方及び他方の入力の信号路が、それぞれＮＭＯＳ素
子７ａ、７ｂを通じて強誘電体素子８ａ、８ｂの一端に
接続される。またこれらの信号路とＮＭＯＳ素子７ａ、
７ｂの各接続中点が、それぞれＮＭＯＳ素子９ａ、９ｂ
を通じて接地される。そしてＮＭＯＳ素子７ａ、７ｂの
ゲートが共通に制御信号Ｖa1の供給される端子１０に接
続される。また強誘電体素子８ａ、８ｂの他端が共通に
制御信号Ｖp1の供給される端子１１に接続される。さら
にＮＭＯＳ素子９ａ、９ｂのゲートが共通に制御信号Ｖ
b1の供給される端子１２に接続される。このようにして
論理回路１とメモリ回路３を含むサブブロック１３が形
成される。
たデータが破壊されないようにする。 【解決手段】 論理回路１からメモリ回路３に接続され
る一方及び他方の入力の信号路が、それぞれＮＭＯＳ素
子７ａ、７ｂを通じて強誘電体素子８ａ、８ｂの一端に
接続される。またこれらの信号路とＮＭＯＳ素子７ａ、
７ｂの各接続中点が、それぞれＮＭＯＳ素子９ａ、９ｂ
を通じて接地される。そしてＮＭＯＳ素子７ａ、７ｂの
ゲートが共通に制御信号Ｖa1の供給される端子１０に接
続される。また強誘電体素子８ａ、８ｂの他端が共通に
制御信号Ｖp1の供給される端子１１に接続される。さら
にＮＭＯＳ素子９ａ、９ｂのゲートが共通に制御信号Ｖ
b1の供給される端子１２に接続される。このようにして
論理回路１とメモリ回路３を含むサブブロック１３が形
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば携帯電話機
や携帯情報端末機のような、いわゆるモーバイル機器用
のＬＳＩ等に使用して好適なデータ保護回路に関するも
のである。
や携帯情報端末機のような、いわゆるモーバイル機器用
のＬＳＩ等に使用して好適なデータ保護回路に関するも
のである。
【０００２】
【従来の技術】例えば携帯電話機や携帯情報端末機のよ
うな、いわゆるモーバイル機器用のＬＳＩ（大規模集積
回路）においては、省電力化の要素技術としてＭＴ−Ｃ
ＭＯＳ（multi-threshold CMOS）の使用が期待されてい
る。すなわち図４において、ＬＳＩ４１は、複数の論理
回路等のサブブロック４２ａ、４２ｂ・・・によって構
成されている。
うな、いわゆるモーバイル機器用のＬＳＩ（大規模集積
回路）においては、省電力化の要素技術としてＭＴ−Ｃ
ＭＯＳ（multi-threshold CMOS）の使用が期待されてい
る。すなわち図４において、ＬＳＩ４１は、複数の論理
回路等のサブブロック４２ａ、４２ｂ・・・によって構
成されている。
【０００３】また、これらのサブブロック４２ａ、４２
ｂ・・・には、それぞれ例えばＭＯＳ素子からなる電源
スイッチ４３ａ、４３ｂ・・・を通じて電源端子４４か
らの電源Ｖddが供給されるようになされている。そして
これらの電源スイッチ４３ａ、４３ｂ・・・を構成する
素子が標準のスレショルドレベルの素子で形成されると
共に、サブブロック４２ａ、４２ｂ・・・を構成する素
子が標準より低いスレショルドレベルの素子で形成され
る。
ｂ・・・には、それぞれ例えばＭＯＳ素子からなる電源
スイッチ４３ａ、４３ｂ・・・を通じて電源端子４４か
らの電源Ｖddが供給されるようになされている。そして
これらの電源スイッチ４３ａ、４３ｂ・・・を構成する
素子が標準のスレショルドレベルの素子で形成されると
共に、サブブロック４２ａ、４２ｂ・・・を構成する素
子が標準より低いスレショルドレベルの素子で形成され
る。
【０００４】従ってこのようなＬＳＩ４１において、サ
ブブロック４２ａ、４２ｂ・・・の一部を待機状態とす
る場合には、対応する電源スイッチ４３ａ、４３ｂ・・
・に制御端子４５ａ、４５ｂ・・・を通じてそれぞれ制
御信号を供給して、電源端子４４からの電源Ｖddの供給
を遮断する。これによって、対象とされるサブブロック
４２ａ、４２ｂ・・・への電源Ｖddの供給が遮断され、
対象のサブブロック４２ａ、４２ｂ・・・が不動作とな
って待機状態にされる。
ブブロック４２ａ、４２ｂ・・・の一部を待機状態とす
る場合には、対応する電源スイッチ４３ａ、４３ｂ・・
・に制御端子４５ａ、４５ｂ・・・を通じてそれぞれ制
御信号を供給して、電源端子４４からの電源Ｖddの供給
を遮断する。これによって、対象とされるサブブロック
４２ａ、４２ｂ・・・への電源Ｖddの供給が遮断され、
対象のサブブロック４２ａ、４２ｂ・・・が不動作とな
って待機状態にされる。
【０００５】
【発明が解決しようとする課題】ところがこのような装
置において、例えば待機状態にされるサブブロックにメ
モリが含まれていると、電源Ｖddの供給が遮断されたと
きに、このメモリに記憶されたデータが破壊されてしま
う恐れがある。すなわちこのようなメモリには例えばフ
リップフロップ形式のメモリセルが設けられるが、この
ようなメモリセルでは、電源Ｖddの供給が遮断されたと
きに記憶されたデータが保持されずに破壊されてしまう
ことになる。
置において、例えば待機状態にされるサブブロックにメ
モリが含まれていると、電源Ｖddの供給が遮断されたと
きに、このメモリに記憶されたデータが破壊されてしま
う恐れがある。すなわちこのようなメモリには例えばフ
リップフロップ形式のメモリセルが設けられるが、この
ようなメモリセルでは、電源Ｖddの供給が遮断されたと
きに記憶されたデータが保持されずに破壊されてしまう
ことになる。
【０００６】これに対して、例えばサブブロック内のメ
モリ部分のみに電源を供給する方法が考えられる。しか
しながらこのような方法では、上述のように標準より低
いスレショルドレベルの素子で形成されたメモリ等の回
路でリーク電流が流れることになり、省電力化の障害に
なる恐れが生じるものである。
モリ部分のみに電源を供給する方法が考えられる。しか
しながらこのような方法では、上述のように標準より低
いスレショルドレベルの素子で形成されたメモリ等の回
路でリーク電流が流れることになり、省電力化の障害に
なる恐れが生じるものである。
【０００７】この出願はこのような点に鑑みて成された
ものであって、解決しようとする問題点は、従来の装置
では、例えばメモリを含むサブブロックが待機状態にさ
れ、電源の供給が遮断されると、上述のメモリに記憶さ
れたデータが破壊されてしまうなどの恐れがあるという
ものである。
ものであって、解決しようとする問題点は、従来の装置
では、例えばメモリを含むサブブロックが待機状態にさ
れ、電源の供給が遮断されると、上述のメモリに記憶さ
れたデータが破壊されてしまうなどの恐れがあるという
ものである。
【０００８】
【課題を解決するための手段】このため本発明において
は、メモリ回路に強誘電体素子を含む電位保持回路を接
続して待機時にデータを保持させるようにしたものであ
って、これによれば、電源の供給が遮断されてもメモリ
に記憶されたデータが破壊されないようにすることがで
きる。
は、メモリ回路に強誘電体素子を含む電位保持回路を接
続して待機時にデータを保持させるようにしたものであ
って、これによれば、電源の供給が遮断されてもメモリ
に記憶されたデータが破壊されないようにすることがで
きる。
【０００９】
【発明の実施の形態】すなわち本発明においては、論理
ブロック部に対して半導体の電源スイッチが設けられ、
論理ブロック部を電源スイッチの半導体よりスレショル
ドレベルの低い半導体で構成すると共に、論理ブロック
部の任意のデータの供給されるメモリ回路に強誘電体素
子を含む電位保持回路を接続して待機時にデータを保持
させてなるものである。
ブロック部に対して半導体の電源スイッチが設けられ、
論理ブロック部を電源スイッチの半導体よりスレショル
ドレベルの低い半導体で構成すると共に、論理ブロック
部の任意のデータの供給されるメモリ回路に強誘電体素
子を含む電位保持回路を接続して待機時にデータを保持
させてなるものである。
【００１０】
【実施例】以下、図面を参照して本発明を説明するに、
図１は本発明によるデータ保護回路を適用したＬＳＩ
（大規模集積回路）の、例えばメモリを含む論理ブロッ
ク部（サブブロック）の一例の要部の構成を示す回路接
続図である。
図１は本発明によるデータ保護回路を適用したＬＳＩ
（大規模集積回路）の、例えばメモリを含む論理ブロッ
ク部（サブブロック）の一例の要部の構成を示す回路接
続図である。
【００１１】この図１において、左右の一点鎖線の外側
は例えば論理回路１であって、この論理回路１からの高
電位及び低電位の相補的な一対のデータが、スイッチン
グ素子２ａ、２ｂを通じてメモリ回路３に入力されると
共に、このメモリ回路３から論理回路１に出力されてい
る。
は例えば論理回路１であって、この論理回路１からの高
電位及び低電位の相補的な一対のデータが、スイッチン
グ素子２ａ、２ｂを通じてメモリ回路３に入力されると
共に、このメモリ回路３から論理回路１に出力されてい
る。
【００１２】このメモリ回路３には、論理回路１からの
一対の入力に対して、例えばＰＭＯＳ素子４ａ、４ｂ、
及びＮＭＯＳ素子５ａ、５ｂからなるフリップフロップ
形式のメモリセルが設けられる。すなわち、ＰＭＯＳ素
子４ａ及びＮＭＯＳ素子５ａの直列回路と、ＰＭＯＳ素
子４ｂ及びＮＭＯＳ素子５ｂの直列回路が、電源Ｖs1が
供給される端子６と接地との間に設けられる。
一対の入力に対して、例えばＰＭＯＳ素子４ａ、４ｂ、
及びＮＭＯＳ素子５ａ、５ｂからなるフリップフロップ
形式のメモリセルが設けられる。すなわち、ＰＭＯＳ素
子４ａ及びＮＭＯＳ素子５ａの直列回路と、ＰＭＯＳ素
子４ｂ及びＮＭＯＳ素子５ｂの直列回路が、電源Ｖs1が
供給される端子６と接地との間に設けられる。
【００１３】そして論理回路１からの一方の入力が、Ｐ
ＭＯＳ素子４ａ及びＮＭＯＳ素子５ａの直列回路の接続
中点に接続されると共に、ＰＭＯＳ素子４ｂ及びＮＭＯ
Ｓ素子５ｂのゲートに接続される。また、論理回路１か
らの他方の入力が、ＰＭＯＳ素子４ｂ及びＮＭＯＳ素子
５ｂの直列回路の接続中点に接続されると共に、ＰＭＯ
Ｓ素子４ａ及びＮＭＯＳ素子５ａのゲートに接続され
る。
ＭＯＳ素子４ａ及びＮＭＯＳ素子５ａの直列回路の接続
中点に接続されると共に、ＰＭＯＳ素子４ｂ及びＮＭＯ
Ｓ素子５ｂのゲートに接続される。また、論理回路１か
らの他方の入力が、ＰＭＯＳ素子４ｂ及びＮＭＯＳ素子
５ｂの直列回路の接続中点に接続されると共に、ＰＭＯ
Ｓ素子４ａ及びＮＭＯＳ素子５ａのゲートに接続され
る。
【００１４】ここでこのメモリ回路３では、例えば論理
回路１からの相補的な一対のデータが入力されると、一
方の入力がＰＭＯＳ素子４ｂ及びＮＭＯＳ素子５ｂを通
じてＰＭＯＳ素子４ａ及びＮＭＯＳ素子５ａの直列回路
の接続中点の電位を決定する。また、他方の入力がＰＭ
ＯＳ素子４ａ及びＮＭＯＳ素子５ａを通じてＰＭＯＳ素
子４ｂ及びＮＭＯＳ素子５ｂの直列回路の接続中点の電
位を決定する。これによって、これらのデータがメモリ
回路３に記憶される。
回路１からの相補的な一対のデータが入力されると、一
方の入力がＰＭＯＳ素子４ｂ及びＮＭＯＳ素子５ｂを通
じてＰＭＯＳ素子４ａ及びＮＭＯＳ素子５ａの直列回路
の接続中点の電位を決定する。また、他方の入力がＰＭ
ＯＳ素子４ａ及びＮＭＯＳ素子５ａを通じてＰＭＯＳ素
子４ｂ及びＮＭＯＳ素子５ｂの直列回路の接続中点の電
位を決定する。これによって、これらのデータがメモリ
回路３に記憶される。
【００１５】さらに論理回路１からの一方の入力の信号
路がＮＭＯＳ素子７ａを通じて強誘電体素子８ａの一端
に接続され、この信号路とＮＭＯＳ素子７ａの接続中点
がＮＭＯＳ素子９ａを通じて接地される。また、論理回
路１からの他方の入力の信号路がＮＭＯＳ素子７ｂを通
じて強誘電体素子８ｂの一端に接続され、この信号路と
ＮＭＯＳ素子７ｂの接続中点がＮＭＯＳ素子９ｂを通じ
て接地される。
路がＮＭＯＳ素子７ａを通じて強誘電体素子８ａの一端
に接続され、この信号路とＮＭＯＳ素子７ａの接続中点
がＮＭＯＳ素子９ａを通じて接地される。また、論理回
路１からの他方の入力の信号路がＮＭＯＳ素子７ｂを通
じて強誘電体素子８ｂの一端に接続され、この信号路と
ＮＭＯＳ素子７ｂの接続中点がＮＭＯＳ素子９ｂを通じ
て接地される。
【００１６】そしてＮＭＯＳ素子７ａ、７ｂのゲートが
共通に接続されて、この接続中点が制御信号Ｖa1の供給
される端子１０に接続される。また、強誘電体素子８
ａ、８ｂの他端が共通に接続されて、この接続中点が制
御信号Ｖp1の供給される端子１１に接続される。さらに
ＮＭＯＳ素子９ａ、９ｂのゲートが共通に接続されて、
この接続中点が制御信号Ｖb1の供給される端子１２に接
続される。このようにして、論理回路１とメモリ回路３
を含むサブブロック１３が形成される。
共通に接続されて、この接続中点が制御信号Ｖa1の供給
される端子１０に接続される。また、強誘電体素子８
ａ、８ｂの他端が共通に接続されて、この接続中点が制
御信号Ｖp1の供給される端子１１に接続される。さらに
ＮＭＯＳ素子９ａ、９ｂのゲートが共通に接続されて、
この接続中点が制御信号Ｖb1の供給される端子１２に接
続される。このようにして、論理回路１とメモリ回路３
を含むサブブロック１３が形成される。
【００１７】さらに図２は、このようなサブブロック１
３の設けられたＬＳＩの構成を示している。なおこの図
２では、例えば２個のサブブロック１３Ａ、１３Ｂが設
けられている場合である。
３の設けられたＬＳＩの構成を示している。なおこの図
２では、例えば２個のサブブロック１３Ａ、１３Ｂが設
けられている場合である。
【００１８】この図２において、サブブロック１３Ａに
は上述の論理回路１とメモリ回路３とが設けられると共
に、これらの論理回路１とメモリ回路３とには、それぞ
れ独立の電源スイッチ（ＰＭＯＳ素子）１Ａ、３Ａを通
じて電源端子１４からの電源Ｖddが供給されている。な
お電源スイッチ１Ａ、３Ａのゲートには、それぞれ端子
１５Ａ、１６Ａを通じて制御信号Ｖl1、Ｖm1が供給され
る。またメモリ回路３には、上述の制御信号Ｖa1、Ｖ
p1、Ｖb1が供給されている。
は上述の論理回路１とメモリ回路３とが設けられると共
に、これらの論理回路１とメモリ回路３とには、それぞ
れ独立の電源スイッチ（ＰＭＯＳ素子）１Ａ、３Ａを通
じて電源端子１４からの電源Ｖddが供給されている。な
お電源スイッチ１Ａ、３Ａのゲートには、それぞれ端子
１５Ａ、１６Ａを通じて制御信号Ｖl1、Ｖm1が供給され
る。またメモリ回路３には、上述の制御信号Ｖa1、Ｖ
p1、Ｖb1が供給されている。
【００１９】またこの図２において、電源スイッチ１
Ａ、３Ａを構成する素子は標準のスレショルドレベルの
素子で形成されると共に、サブブロック１３Ａ、１３Ｂ
を構成する素子は標準より低いスレショルドレベルの素
子で形成される。このようにして、複数のサブブロック
１３Ａ、１３Ｂの設けられたＬＳＩが形成される。なお
サブブロック１３Ｂにもメモリ回路が設けられている場
合には、図示のように電源スイッチ１Ｂ、３Ｂが独立し
て設けられる。
Ａ、３Ａを構成する素子は標準のスレショルドレベルの
素子で形成されると共に、サブブロック１３Ａ、１３Ｂ
を構成する素子は標準より低いスレショルドレベルの素
子で形成される。このようにして、複数のサブブロック
１３Ａ、１３Ｂの設けられたＬＳＩが形成される。なお
サブブロック１３Ｂにもメモリ回路が設けられている場
合には、図示のように電源スイッチ１Ｂ、３Ｂが独立し
て設けられる。
【００２０】そして上述のＬＳＩにおいて、例えばサブ
ブロック１３Ａを待機状態（スタンバイ）にするために
は、各端子１５Ａ、１６Ａ、及び端子１０〜１２には、
例えば図３に示すような制御信号Ｖl1、Ｖm1、Ｖa1、Ｖ
p1、Ｖb1が供給される。すなわち図３において、動作状
態では図３のＡ、Ｂに示すように制御信号Ｖl1、Ｖm1は
共に低電位（０）で、電源スイッチ１Ａ、３Ａを通じて
電源端子１４からの電源Ｖddがサブブロック１３Ａに供
給されている。
ブロック１３Ａを待機状態（スタンバイ）にするために
は、各端子１５Ａ、１６Ａ、及び端子１０〜１２には、
例えば図３に示すような制御信号Ｖl1、Ｖm1、Ｖa1、Ｖ
p1、Ｖb1が供給される。すなわち図３において、動作状
態では図３のＡ、Ｂに示すように制御信号Ｖl1、Ｖm1は
共に低電位（０）で、電源スイッチ１Ａ、３Ａを通じて
電源端子１４からの電源Ｖddがサブブロック１３Ａに供
給されている。
【００２１】そしてこの図３において、例えばサブブロ
ック１３Ａを動作状態から待機状態に移行する場合に
は、まず図３のＡに示すように制御信号Ｖl1が高電位
（Ｖdd）にされて電源スイッチ１Ａがオフにされ、論理
回路１の電源が遮断される。なお、以下の動作において
は必ずしも論理回路１の電源は遮断されていなくても良
いが、省電力化の目的では電源の遮断は必要である。
ック１３Ａを動作状態から待機状態に移行する場合に
は、まず図３のＡに示すように制御信号Ｖl1が高電位
（Ｖdd）にされて電源スイッチ１Ａがオフにされ、論理
回路１の電源が遮断される。なお、以下の動作において
は必ずしも論理回路１の電源は遮断されていなくても良
いが、省電力化の目的では電源の遮断は必要である。
【００２２】次に図３のＣに示すように制御信号Ｖa1が
所定期間高電位にされる。これによって、ＮＭＯＳ素子
７ａ、７ｂがオンにされて、強誘電体素子８ａ、８ｂの
一端が論理回路１からの一方及び他方の入力の信号路に
接続される。そしてこの制御信号Ｖa1が高電位の期間中
に、図３のＤに示すように制御信号Ｖp1に所定電位の矩
形波信号が形成される。
所定期間高電位にされる。これによって、ＮＭＯＳ素子
７ａ、７ｂがオンにされて、強誘電体素子８ａ、８ｂの
一端が論理回路１からの一方及び他方の入力の信号路に
接続される。そしてこの制御信号Ｖa1が高電位の期間中
に、図３のＤに示すように制御信号Ｖp1に所定電位の矩
形波信号が形成される。
【００２３】これによって、例えば論理回路１から入力
されたデータが低電位“Ｌ”のときは、この制御信号Ｖ
p1の矩形波信号の立ち上がり時にこの低電位“Ｌ”のデ
ータが強誘電体素子８ａ、８ｂに書き込まれる。また、
論理回路１から入力されたデータが高電位“Ｈ”のとき
は、この制御信号Ｖp1の矩形波信号の立ち下がり時にこ
の高電位“Ｈ”のデータが強誘電体素子８ａ、８ｂに書
き込まれる。
されたデータが低電位“Ｌ”のときは、この制御信号Ｖ
p1の矩形波信号の立ち上がり時にこの低電位“Ｌ”のデ
ータが強誘電体素子８ａ、８ｂに書き込まれる。また、
論理回路１から入力されたデータが高電位“Ｈ”のとき
は、この制御信号Ｖp1の矩形波信号の立ち下がり時にこ
の高電位“Ｈ”のデータが強誘電体素子８ａ、８ｂに書
き込まれる。
【００２４】さらに、これらの情報が強誘電体素子８
ａ、８ｂに書き込まれた後に、図３のＢに示すように制
御信号Ｖm1が高電位（Ｖdd）にされて電源スイッチ３Ａ
がオフにされ、メモリ回路３の電源が遮断される。この
ようにして論理回路１から入力されたデータが強誘電体
素子８ａ、８ｂに書き込まれて、メモリ回路３に書き込
まれたデ−タが退避される。
ａ、８ｂに書き込まれた後に、図３のＢに示すように制
御信号Ｖm1が高電位（Ｖdd）にされて電源スイッチ３Ａ
がオフにされ、メモリ回路３の電源が遮断される。この
ようにして論理回路１から入力されたデータが強誘電体
素子８ａ、８ｂに書き込まれて、メモリ回路３に書き込
まれたデ−タが退避される。
【００２５】そしてさらにこの装置において、例えばサ
ブブロック１３Ａを待機状態から動作状態に復帰する場
合には、まず図３のＡ、Ｂに示すように制御信号Ｖl1、
Ｖm1は共に高電位の状態で、図３のＥに示すように制御
信号Ｖb1に所定電位の矩形波信号が形成される。これに
よってＮＭＯＳ素子９ａ、９ｂがオンにされて、信号路
とＮＭＯＳ素子７ａ、７ｂの接続中点が接地電位にリセ
ットされる。
ブブロック１３Ａを待機状態から動作状態に復帰する場
合には、まず図３のＡ、Ｂに示すように制御信号Ｖl1、
Ｖm1は共に高電位の状態で、図３のＥに示すように制御
信号Ｖb1に所定電位の矩形波信号が形成される。これに
よってＮＭＯＳ素子９ａ、９ｂがオンにされて、信号路
とＮＭＯＳ素子７ａ、７ｂの接続中点が接地電位にリセ
ットされる。
【００２６】またこの制御信号Ｖb1が高電位の期間に、
図３のＣに示すように制御信号Ｖa1が高電位にされる。
さらにこの制御信号Ｖa1が高電位の期間でで、制御信号
Ｖb1の矩形波信号が終了した後に、図３のＤに示すよう
に制御信号Ｖp1に所定電位の矩形波信号が形成される。
これによって、この制御信号Ｖp1の矩形波信号の立ち上
がり時に、強誘電体素子８ａ、８ｂに書き込まれたデー
タが復元される。
図３のＣに示すように制御信号Ｖa1が高電位にされる。
さらにこの制御信号Ｖa1が高電位の期間でで、制御信号
Ｖb1の矩形波信号が終了した後に、図３のＤに示すよう
に制御信号Ｖp1に所定電位の矩形波信号が形成される。
これによって、この制御信号Ｖp1の矩形波信号の立ち上
がり時に、強誘電体素子８ａ、８ｂに書き込まれたデー
タが復元される。
【００２７】すなわちこの装置において、図３のメモリ
データ退避期間の終了時点で制御信号Ｖm1が高電位にな
ると、電源スイッチ３Ａはオフにされるが、メモリ回路
３の電源Ｖs1は図３のＦに示すように高電位に保持され
ている。しかしメモリ回路３のリーク電流などによって
徐々に低下され、スタンバイ期間の終了時には低電位に
近くなっている。なおこの電位の低下によってメモリ回
路３のデータが破壊されるものである。
データ退避期間の終了時点で制御信号Ｖm1が高電位にな
ると、電源スイッチ３Ａはオフにされるが、メモリ回路
３の電源Ｖs1は図３のＦに示すように高電位に保持され
ている。しかしメモリ回路３のリーク電流などによって
徐々に低下され、スタンバイ期間の終了時には低電位に
近くなっている。なおこの電位の低下によってメモリ回
路３のデータが破壊されるものである。
【００２８】また、上述のメモリデータ退避期間の終了
時点で、上述の信号路とＮＭＯＳ素子７ａ、７ｂの各接
続中点には、それぞれメモリ回路３に書き込まれていた
デ−タに従って、例えば図３のＧ、Ｈに示すように低電
位“Ｌ”の電圧信号ＶA と、高電位“Ｈ”の電圧信号Ｖ
B が保持されている。しかしこの内の高電位“Ｈ”の電
圧信号ＶB は、メモリ回路３のリーク電流などによって
徐々に低下され、スタンバイ期間の終了時には低電位に
近くなっているものである。
時点で、上述の信号路とＮＭＯＳ素子７ａ、７ｂの各接
続中点には、それぞれメモリ回路３に書き込まれていた
デ−タに従って、例えば図３のＧ、Ｈに示すように低電
位“Ｌ”の電圧信号ＶA と、高電位“Ｈ”の電圧信号Ｖ
B が保持されている。しかしこの内の高電位“Ｈ”の電
圧信号ＶB は、メモリ回路３のリーク電流などによって
徐々に低下され、スタンバイ期間の終了時には低電位に
近くなっているものである。
【００２９】そして図３のメモリデータ復元期間になる
と、まず制御信号Ｖb1の矩形波信号によって、メモリ回
路３の電源Ｖs1、電圧信号ＶA 、ＶB が接地電位にリセ
ットされる。次に制御信号Ｖp1の矩形波信号が立ち上が
ると、電圧信号ＶA 、ＶB には、それぞれ制御信号Ｖp1
の矩形波信号の電位（Ｖdd）が強誘電体素子８ａ、８ｂ
を通じて供給され、それぞれ図示の変化ａ、ｂを生じ
る。
と、まず制御信号Ｖb1の矩形波信号によって、メモリ回
路３の電源Ｖs1、電圧信号ＶA 、ＶB が接地電位にリセ
ットされる。次に制御信号Ｖp1の矩形波信号が立ち上が
ると、電圧信号ＶA 、ＶB には、それぞれ制御信号Ｖp1
の矩形波信号の電位（Ｖdd）が強誘電体素子８ａ、８ｂ
を通じて供給され、それぞれ図示の変化ａ、ｂを生じ
る。
【００３０】すなわちこの電位の変化ａ、ｂは、強誘電
体素子８ａ、８ｂの容量値をＣf 、信号路とＮＭＯＳ素
子７ａ、７ｂの各接続中点の浮遊容量値をＣs 、強誘電
体素子８ａ、８ｂの出力電荷をＸとして、
体素子８ａ、８ｂの容量値をＣf 、信号路とＮＭＯＳ素
子７ａ、７ｂの各接続中点の浮遊容量値をＣs 、強誘電
体素子８ａ、８ｂの出力電荷をＸとして、
【数１】 となる。
【００３１】そして上述の場合に、高電位“Ｈ”の書き
込まれた強誘電体素子８ｂの出力電荷は０、低電位
“Ｌ”の書き込まれた強誘電体素子８ａの出力電荷はΔ
Ｖであることから、
込まれた強誘電体素子８ｂの出力電荷は０、低電位
“Ｌ”の書き込まれた強誘電体素子８ａの出力電荷はΔ
Ｖであることから、
【数２】 となる。
【００３２】ここで上述の装置で、各信号路とＮＭＯＳ
素子７ａ、７ｂの接続中点の電位がＶA ＜ＶB となるこ
とから、制御信号Ｖm1が低電位になってメモリ回路３に
電源Ｖs1が投入された時点でこの電位差が増幅され、上
述の電圧信号ＶA 、ＶB が、それぞれ例えば図３のＧ、
Ｈに示すように低電位“Ｌ”と、高電位“Ｈ”にされ
る。これによって上述のメモリ回路３のデータが復元さ
れる。
素子７ａ、７ｂの接続中点の電位がＶA ＜ＶB となるこ
とから、制御信号Ｖm1が低電位になってメモリ回路３に
電源Ｖs1が投入された時点でこの電位差が増幅され、上
述の電圧信号ＶA 、ＶB が、それぞれ例えば図３のＧ、
Ｈに示すように低電位“Ｌ”と、高電位“Ｈ”にされ
る。これによって上述のメモリ回路３のデータが復元さ
れる。
【００３３】従ってこの装置において、メモリ回路に強
誘電体素子を含む電位保持回路を接続して待機時にデー
タを保持させることによって、電源の供給が遮断されて
もメモリに記憶されたデータが破壊されないようにする
ことができる。
誘電体素子を含む電位保持回路を接続して待機時にデー
タを保持させることによって、電源の供給が遮断されて
もメモリに記憶されたデータが破壊されないようにする
ことができる。
【００３４】これによって、従来の装置では、例えばメ
モリを含むサブブロックが待機状態にされ、電源の供給
が遮断されると、上述のメモリに記憶されたデータが破
壊されてしまうなどの恐れがあったものを、本発明によ
ればこれらの問題点を容易に解消することができるもの
である。
モリを含むサブブロックが待機状態にされ、電源の供給
が遮断されると、上述のメモリに記憶されたデータが破
壊されてしまうなどの恐れがあったものを、本発明によ
ればこれらの問題点を容易に解消することができるもの
である。
【００３５】また上述の装置によれば、スタンバイ時に
標準より低いスレショルドレベルの素子で形成されたメ
モリ等の回路でリーク電流が流れることがないので、こ
れらのリーク電流によって省電力化の障害になる恐れも
解消することができる。
標準より低いスレショルドレベルの素子で形成されたメ
モリ等の回路でリーク電流が流れることがないので、こ
れらのリーク電流によって省電力化の障害になる恐れも
解消することができる。
【００３６】こうして上述のデータ保護回路によれば、
論理ブロック部に対して半導体の電源スイッチが設けら
れ、論理ブロック部を電源スイッチの半導体よりスレシ
ョルドレベルの低い半導体で構成すると共に、論理ブロ
ック部の任意のデータの供給されるメモリ回路に強誘電
体素子を含む電位保持回路を接続して待機時にデータを
保持させることにより、電源の供給が遮断されてもメモ
リに記憶されたデータが破壊されないようにすることが
できるものである。
論理ブロック部に対して半導体の電源スイッチが設けら
れ、論理ブロック部を電源スイッチの半導体よりスレシ
ョルドレベルの低い半導体で構成すると共に、論理ブロ
ック部の任意のデータの供給されるメモリ回路に強誘電
体素子を含む電位保持回路を接続して待機時にデータを
保持させることにより、電源の供給が遮断されてもメモ
リに記憶されたデータが破壊されないようにすることが
できるものである。
【００３７】
【発明の効果】従って請求項１の発明によれば、メモリ
回路に強誘電体素子を含む電位保持回路を接続して待機
時にデータを保持させることによって、電源の供給が遮
断されてもメモリに記憶されたデータが破壊されないよ
うにすることができるものである。
回路に強誘電体素子を含む電位保持回路を接続して待機
時にデータを保持させることによって、電源の供給が遮
断されてもメモリに記憶されたデータが破壊されないよ
うにすることができるものである。
【００３８】これによって、従来の装置では、例えばメ
モリを含むサブブロックが待機状態にされ、電源の供給
が遮断されると、上述のメモリに記憶されたデータが破
壊されてしまうなどの恐れがあったものを、請求項１の
発明によればこれらの問題点を容易に解消することがで
きるものである。
モリを含むサブブロックが待機状態にされ、電源の供給
が遮断されると、上述のメモリに記憶されたデータが破
壊されてしまうなどの恐れがあったものを、請求項１の
発明によればこれらの問題点を容易に解消することがで
きるものである。
【００３９】また、請求項１の発明によれば、スタンバ
イ時に標準より低いスレショルドレベルの素子で形成さ
れたメモリ等の回路でリーク電流が流れることがないの
で、これらのリーク電流によって省電力化の障害になる
恐れも解消することができるものである。
イ時に標準より低いスレショルドレベルの素子で形成さ
れたメモリ等の回路でリーク電流が流れることがないの
で、これらのリーク電流によって省電力化の障害になる
恐れも解消することができるものである。
【図１】本発明の適用されるデータ保護回路の一例の構
成図である。
成図である。
【図２】本発明のデータ保護回路の適用されたＬＳＩの
一例の構成図である。
一例の構成図である。
【図３】その動作の説明のためのタイムチャート図であ
る。
る。
【図４】従来のＬＳＩの構成図である。
１…論理回路、２ａ，２ｂ…スイッチング素子、３…メ
モリ回路、４ａ，４ｂ…ＰＭＯＳ素子、５ａ，５ｂ…Ｎ
ＭＯＳ素子、６…電源Ｖs1が供給される端子、７ａ，７
ｂ…ＮＭＯＳ素子、８ａ，８ｂ…強誘電体素子、９ａ，
９ｂ…ＮＭＯＳ素子、１０…制御信号Ｖa1の供給される
端子、１１…制御信号Ｖp1の供給される端子、１２…制
御信号Ｖb1の供給される端子、１３…サブブロック
モリ回路、４ａ，４ｂ…ＰＭＯＳ素子、５ａ，５ｂ…Ｎ
ＭＯＳ素子、６…電源Ｖs1が供給される端子、７ａ，７
ｂ…ＮＭＯＳ素子、８ａ，８ｂ…強誘電体素子、９ａ，
９ｂ…ＮＭＯＳ素子、１０…制御信号Ｖa1の供給される
端子、１１…制御信号Ｖp1の供給される端子、１２…制
御信号Ｖb1の供給される端子、１３…サブブロック
Claims (5)
- 【請求項１】 論理ブロック部に対して半導体の電源ス
イッチが設けられ、 上記論理ブロック部を上記電源スイッチの半導体よりス
レショルドレベルの低い半導体で構成すると共に、 上記論理ブロック部の任意のデータの供給されるメモリ
回路に強誘電体素子を含む電位保持回路を接続して待機
時に上記データを保持させることを特徴とするデータ保
護回路。 - 【請求項２】 請求項１記載のデータ保護回路におい
て、 高電位または低電位からなるデータが供給される信号路
に接続され、 上記信号路を第１のスイッチング素子を介して上記強誘
電体素子の一端に接続すると共に、 上記信号路と第１のスイッチング素子との接続中点を第
２のスイッチング素子を介して接地することを特徴とす
るデータ保護回路。 - 【請求項３】 請求項２記載のデータ保護回路におい
て、 上記待機時の開始の所定期間に上記第１のスイッチング
素子をオンにし、 この上記第１のスイッチング素子のオン期間に上記強誘
電体素子の他端に所定電位の矩形波信号を印加して上記
データの保持を行い、 この矩形波信号の後に上記メモリ回路の待機状態を開始
することを特徴とするデータ保護回路。 - 【請求項４】 請求項２記載のデータ保護回路におい
て、 上記待機時の終了の所定期間に上記第２のスイッチング
素子の制御端子に所定電位の第１の矩形波信号を印加
し、 この第１の矩形波信号の期間に上記第１のスイッチング
素子のオン期間を開始し、 この上記第１のスイッチング素子のオン期間に上記強誘
電体素子の他端に所定電位の第２の矩形波信号を印加し
て上記データを読み出し、 この第２の矩形波信号の期間に上記メモリ回路の待機状
態を解除することを特徴とするデータ保護回路。 - 【請求項５】 請求項２記載のデータ保護回路におい
て、 １ビット２セルからなる上記メモリ回路に対して２組１
対の上記電位保持回路を設けることを特徴とするデータ
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136937A JPH10334671A (ja) | 1997-05-27 | 1997-05-27 | データ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136937A JPH10334671A (ja) | 1997-05-27 | 1997-05-27 | データ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334671A true JPH10334671A (ja) | 1998-12-18 |
Family
ID=15187036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136937A Pending JPH10334671A (ja) | 1997-05-27 | 1997-05-27 | データ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10334671A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134961A (ja) * | 2010-12-03 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 回路、回路の駆動方法、及び半導体装置 |
| KR20120087087A (ko) * | 2011-01-27 | 2012-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 회로 |
| JP2015181078A (ja) * | 2014-03-07 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法、並びに電子機器 |
| JP2016139450A (ja) * | 2015-01-26 | 2016-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
| TWI547945B (zh) * | 2011-03-30 | 2016-09-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其驅動方法 |
| JP2017204323A (ja) * | 2011-05-20 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-05-27 JP JP9136937A patent/JPH10334671A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134961A (ja) * | 2010-12-03 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 回路、回路の駆動方法、及び半導体装置 |
| US9257971B2 (en) | 2010-12-03 | 2016-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Integrated circuit, method for driving the same, and semiconductor device |
| JP2016029851A (ja) * | 2010-12-03 | 2016-03-03 | 株式会社半導体エネルギー研究所 | 回路 |
| TWI632551B (zh) * | 2010-12-03 | 2018-08-11 | 半導體能源研究所股份有限公司 | 積體電路，其驅動方法，及半導體裝置 |
| KR20120087087A (ko) * | 2011-01-27 | 2012-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 회로 |
| JP2012257192A (ja) * | 2011-01-27 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶回路 |
| US9202567B2 (en) | 2011-01-27 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory circuit |
| TWI547945B (zh) * | 2011-03-30 | 2016-09-01 | 半導體能源研究所股份有限公司 | 半導體裝置及其驅動方法 |
| JP2017204323A (ja) * | 2011-05-20 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015181078A (ja) * | 2014-03-07 | 2015-10-15 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法、並びに電子機器 |
| JP2016139450A (ja) * | 2015-01-26 | 2016-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
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