JPH0210517B2 - - Google Patents
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- JPH0210517B2 JPH0210517B2 JP56142741A JP14274181A JPH0210517B2 JP H0210517 B2 JPH0210517 B2 JP H0210517B2 JP 56142741 A JP56142741 A JP 56142741A JP 14274181 A JP14274181 A JP 14274181A JP H0210517 B2 JPH0210517 B2 JP H0210517B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- output node
- output
- power supply
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ
を用いた記憶装置に係り、特にそのパワー・オ
ン・リセツト回路に関するものである。
を用いた記憶装置に係り、特にそのパワー・オ
ン・リセツト回路に関するものである。
従来、集積回路装置では、電源を入れた場合内
部状態を初期状態に設定するパワー・オン・リセ
ツト型記憶回路が多用されている。
部状態を初期状態に設定するパワー・オン・リセ
ツト型記憶回路が多用されている。
以下、従来の回路の動作を第１図の回路図に従
い説明する。
い説明する。
第１のインバータIN１において、デプリーシ
ヨン型の負荷トランジスタＱ１はドレインを電源
側Ｄに、ゲート及びソースを出力側に接続してあ
る。第２のインバータIN２のエンハンスメント
型負荷トランジスタＱ２はドレイン及びゲートを
電源側Ｄに、ソースを出力２側に接続してある。
又増幅用トランジスタＱ３，Ｑ４はそれぞれ図示
の如く接続され、全体として２つのインバータ
IN１，IN２の入出力が正帰還する様に構成され
ている。又、出力点１，２と接地間には配線容量
等の浮遊容量及びMOS容量から成るＣ１，Ｃ２
が存在する。又、出力点１，２と接地間には書込
み用トランジスタＱ５，Ｑ６がそれぞれ接続され
ている。
ヨン型の負荷トランジスタＱ１はドレインを電源
側Ｄに、ゲート及びソースを出力側に接続してあ
る。第２のインバータIN２のエンハンスメント
型負荷トランジスタＱ２はドレイン及びゲートを
電源側Ｄに、ソースを出力２側に接続してある。
又増幅用トランジスタＱ３，Ｑ４はそれぞれ図示
の如く接続され、全体として２つのインバータ
IN１，IN２の入出力が正帰還する様に構成され
ている。又、出力点１，２と接地間には配線容量
等の浮遊容量及びMOS容量から成るＣ１，Ｃ２
が存在する。又、出力点１，２と接地間には書込
み用トランジスタＱ５，Ｑ６がそれぞれ接続され
ている。
電源電圧が接地電圧と同じ場合、平衡状態では
すべての接点は接地電圧であるため、電源が入つ
た瞬間はＱ３，Ｑ４共オフしている。（Ｑ５，Ｑ
６もオフしているとする。）このため、Ｑ１，Ｑ
２のオン抵抗R1，R2及びC1，C2によつて決定さ
れるR1C1，R2C2の時定数に従つて出力(1)、(2)は
Ｑ４あるいはＱ３のしきい値電圧VT1に達するま
で充電される。R1C1≪R2C2と設計されている場
合、出力点１は先にVT1に達するためＱ４はオン
し始める。一般に増幅用トランジスタのオン抵抗
は負荷トランジスタのオン抵抗より十分に小さい
ため、出力点２の電位上昇は小さくなる。一方Ｑ
３はオフしたままなので出力点１は更に充電さ
れ、Ｑ４のオン抵抗を更に下げ出力点２の電位を
下降させる様に働く。以上の如く、R1C1≪R2C2
となる様に設計された回路では、平衡状態時に電
源を入れた場合、出力点１側は目的とする初期状
態である電源電位に必ず引上げられる。以上の場
合は、電源の立上りがR1C1に比べ十分に速い場
合である。電源の立上りが十分に遅い場合は以下
の様になる。平衡状態時に電源が入つた場合、出
力点１はデプリーシヨン型負荷により電源電位と
同電位で上昇するが、出力点２は負荷トランジス
タのしきい値電圧VTQ2に達するまで電位は上昇し
ない。すなわち、上記増幅用トランジスタＱ３，
Ｑ４がオフしている限り、出力点１は電源電圧
VDに、出力点２はVD−VTQ2になる。VD＝VT1で
トランジスタＱ４はオンし始めるが、この時Ｑ３
はオフしたままなので、電源電圧の上昇と共に出
力点１は更に上昇し、一方出力点２は下降し始め
る。以上の如く、出力点１は電源電圧の立上がり
の速度にかかわらず目的とする初期状態である電
源電位に引上げられる。
すべての接点は接地電圧であるため、電源が入つ
た瞬間はＱ３，Ｑ４共オフしている。（Ｑ５，Ｑ
６もオフしているとする。）このため、Ｑ１，Ｑ
２のオン抵抗R1，R2及びC1，C2によつて決定さ
れるR1C1，R2C2の時定数に従つて出力(1)、(2)は
Ｑ４あるいはＱ３のしきい値電圧VT1に達するま
で充電される。R1C1≪R2C2と設計されている場
合、出力点１は先にVT1に達するためＱ４はオン
し始める。一般に増幅用トランジスタのオン抵抗
は負荷トランジスタのオン抵抗より十分に小さい
ため、出力点２の電位上昇は小さくなる。一方Ｑ
３はオフしたままなので出力点１は更に充電さ
れ、Ｑ４のオン抵抗を更に下げ出力点２の電位を
下降させる様に働く。以上の如く、R1C1≪R2C2
となる様に設計された回路では、平衡状態時に電
源を入れた場合、出力点１側は目的とする初期状
態である電源電位に必ず引上げられる。以上の場
合は、電源の立上りがR1C1に比べ十分に速い場
合である。電源の立上りが十分に遅い場合は以下
の様になる。平衡状態時に電源が入つた場合、出
力点１はデプリーシヨン型負荷により電源電位と
同電位で上昇するが、出力点２は負荷トランジス
タのしきい値電圧VTQ2に達するまで電位は上昇し
ない。すなわち、上記増幅用トランジスタＱ３，
Ｑ４がオフしている限り、出力点１は電源電圧
VDに、出力点２はVD−VTQ2になる。VD＝VT1で
トランジスタＱ４はオンし始めるが、この時Ｑ３
はオフしたままなので、電源電圧の上昇と共に出
力点１は更に上昇し、一方出力点２は下降し始め
る。以上の如く、出力点１は電源電圧の立上がり
の速度にかかわらず目的とする初期状態である電
源電位に引上げられる。
ところで、上記初期状態に設定された後、上記
書込み用トランジスタＱ５をオンさせて出力点１
を接地電位に引下げると、出力点２はＱ２により
充電され高レベルVD−VTQ2となる。そしてVD−
VTQ2が上記第１のインバータの論理しきい値より
高ければＱ５をオフさせてもこの状態（第２の安
定状態）を保つ。さて、上記第２の安定状態の
後、電源電位を下げた場合Ｑ２，Ｑ４はオフして
いるため出力点２の電位は保持される。保持時間
はリーク電流ILと接点容量Ｃ２により決まるが、
ILは通常十分小さいため、すなわちリーク抵抗RL
は非常に大きいため、保持時間は十分に長くなる
恐れがある。従つて上記保持期間中に電源電圧が
再び上昇すると本回路は第２の安定状態のままと
なり、目的とする初期状態に設定されない。
書込み用トランジスタＱ５をオンさせて出力点１
を接地電位に引下げると、出力点２はＱ２により
充電され高レベルVD−VTQ2となる。そしてVD−
VTQ2が上記第１のインバータの論理しきい値より
高ければＱ５をオフさせてもこの状態（第２の安
定状態）を保つ。さて、上記第２の安定状態の
後、電源電位を下げた場合Ｑ２，Ｑ４はオフして
いるため出力点２の電位は保持される。保持時間
はリーク電流ILと接点容量Ｃ２により決まるが、
ILは通常十分小さいため、すなわちリーク抵抗RL
は非常に大きいため、保持時間は十分に長くなる
恐れがある。従つて上記保持期間中に電源電圧が
再び上昇すると本回路は第２の安定状態のままと
なり、目的とする初期状態に設定されない。
以上の如く、従来回路では電源のオン・オフの
間隔が短い場合、目的とするパワー・オン・リセ
ツト機能が働かない欠点があつた。
間隔が短い場合、目的とするパワー・オン・リセ
ツト機能が働かない欠点があつた。
本発明は上記従来回路の欠点を改善し、目的と
する機能の確実な動作を提供するものである。
する機能の確実な動作を提供するものである。
以下、本発明の実施例を第２図に従い説明す
る。
る。
トランジスタＱ１〜Ｑ５，Ｑ６、容量C1，C2
の種類及び接続方法は第１図と同じである。トラ
ンジスタＱ７はデプリーシヨン型でありドレイン
は電源Ｄに、ゲート・ソースは出力点３に接続さ
れている。トランジスタＱ８はエンハンスメント
型であり図示の如くドレイン・ゲート・ソースは
それぞれ出力点３、電源Ｄ、接地に接続されてい
る。トランジスタＱ９はエンハンスメント型であ
りドレイン・ゲート・ソースはそれぞれ出力点
２，３、および接地に接続されている。トランジ
スタＱ７，Ｑ８により電源電圧検出回路が構成さ
れている。出力点３の特性の一例を第３図に示す
が出力３での出力電圧Ｖ３はVTVDVmにお
いてしきい値電圧VTを越える事がわかる。平衡
状態時に電源が入つた場合、VDVTでは上記従
来回路と同じ動作となる。VD＞VTではQ4がオン
し始めるが、同時にＱ９もオンし始めるため、出
力２の電位は上記従来回路に比べより確実に下降
を開始する。すなわち、目的とする初期状態に、
より確実に設定される事になる。VD＞Vmの場
合、09はオフしているため、Ｑ５により第２の安
定状態に設定する場合は上記従来回路と同一の動
作を行う。上記第２の安定状態に達した後、電源
電圧がVT＜VD＜Vmになつた時、09は再びオン
する。VT＜VD＜Vmの範囲で出力３の電圧Ｖ３
がトランジスタＱ２とＱ９で成るインバータの論
理しきい値VLOGを越えるならば、上記出力２の電
位は低レベルに、出力１は従つて高レベル側にな
るため、本回路は再び初期状態に設定される事に
なる。上記初期状態の設定に要する時間はＱ９の
オン抵抗Ｒ９と容量Ｃ２により決まるが、上記従
来回路の場合のリークによる抵抗RLに比べＲ９
は数桁小さいため、極めて速く初期状態に設定さ
れる。
の種類及び接続方法は第１図と同じである。トラ
ンジスタＱ７はデプリーシヨン型でありドレイン
は電源Ｄに、ゲート・ソースは出力点３に接続さ
れている。トランジスタＱ８はエンハンスメント
型であり図示の如くドレイン・ゲート・ソースは
それぞれ出力点３、電源Ｄ、接地に接続されてい
る。トランジスタＱ９はエンハンスメント型であ
りドレイン・ゲート・ソースはそれぞれ出力点
２，３、および接地に接続されている。トランジ
スタＱ７，Ｑ８により電源電圧検出回路が構成さ
れている。出力点３の特性の一例を第３図に示す
が出力３での出力電圧Ｖ３はVTVDVmにお
いてしきい値電圧VTを越える事がわかる。平衡
状態時に電源が入つた場合、VDVTでは上記従
来回路と同じ動作となる。VD＞VTではQ4がオン
し始めるが、同時にＱ９もオンし始めるため、出
力２の電位は上記従来回路に比べより確実に下降
を開始する。すなわち、目的とする初期状態に、
より確実に設定される事になる。VD＞Vmの場
合、09はオフしているため、Ｑ５により第２の安
定状態に設定する場合は上記従来回路と同一の動
作を行う。上記第２の安定状態に達した後、電源
電圧がVT＜VD＜Vmになつた時、09は再びオン
する。VT＜VD＜Vmの範囲で出力３の電圧Ｖ３
がトランジスタＱ２とＱ９で成るインバータの論
理しきい値VLOGを越えるならば、上記出力２の電
位は低レベルに、出力１は従つて高レベル側にな
るため、本回路は再び初期状態に設定される事に
なる。上記初期状態の設定に要する時間はＱ９の
オン抵抗Ｒ９と容量Ｃ２により決まるが、上記従
来回路の場合のリークによる抵抗RLに比べＲ９
は数桁小さいため、極めて速く初期状態に設定さ
れる。
以上述べた如く、本発明により従来技術では得
られなかつたパワー・オン・リセツト機能の確実
な動作を達成する事ができる。なお、本発明のト
ランジスタＱ９は電源の投入時および遮断時の双
方においてセルの出力節点２の電荷を強制的に放
電することができる。従つて、セルを平衡型のも
のに変えても、その電源投入時には出力節点２は
放電され、必然的に出力節点１の方が先に上昇す
るので、初期状態１、０を設定することができ
る。
られなかつたパワー・オン・リセツト機能の確実
な動作を達成する事ができる。なお、本発明のト
ランジスタＱ９は電源の投入時および遮断時の双
方においてセルの出力節点２の電荷を強制的に放
電することができる。従つて、セルを平衡型のも
のに変えても、その電源投入時には出力節点２は
放電され、必然的に出力節点１の方が先に上昇す
るので、初期状態１、０を設定することができ
る。
本発明において、トランジスタＱ２はＱ３，Ｑ
４，Ｑ５等と同一のエンハンスメント型トランジ
スタに限らず、０＜｜VTQ2｜＜｜VT｜なるしき
い値のエンハンスメント型素子でも良い。又、ソ
ース・ゲートを共通接続したＱ１と同じデプリー
シヨン型素子でも同様の効果が得られる事も明ら
かである。
４，Ｑ５等と同一のエンハンスメント型トランジ
スタに限らず、０＜｜VTQ2｜＜｜VT｜なるしき
い値のエンハンスメント型素子でも良い。又、ソ
ース・ゲートを共通接続したＱ１と同じデプリー
シヨン型素子でも同様の効果が得られる事も明ら
かである。
第１図は従来技術による回路図である。第２図
は本発明の回路図である。第３図は電源電圧検出
回路の出力特性を示す図である。 Q1，Q7……デプリーシヨン型トランジスタ、
Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９……
エンハンスメント型トランジスタ、Ｄ……電源、
Ｇ……接地点、C1，C2……浮遊容量あるいはゲ
ート容量。
は本発明の回路図である。第３図は電源電圧検出
回路の出力特性を示す図である。 Q1，Q7……デプリーシヨン型トランジスタ、
Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９……
エンハンスメント型トランジスタ、Ｄ……電源、
Ｇ……接地点、C1，C2……浮遊容量あるいはゲ
ート容量。
Claims (1)
- １ 一方のインバータの出力が他方のインバータ
の入力に供給される如く相互に接続された双安定
状態を有する記憶回路において、前記一方のイン
バータの負荷素子の抵抗とその出力節点の容量と
によつて形成される時定数を前記他方のインバー
タの負荷素子の抵抗とその出力節点の容量とによ
つて形成される時定数よりも大きくし、かつ前記
一方のインバータの出力節点のみの電荷を電源遮
断時及び投入時に放電する放電回路を付加し、前
記放電回路は前記一方のインバータの出力節点と
基準電圧を受ける基準電圧端子との間に接続され
たスイツチ手段と、電源電圧端子と前記基準電圧
端子との間に接続され、前記電源電圧端子の電圧
値が前記基準電圧よりも大きい第１の値から該第
１の値よりも大きい第２の値の時に前記スイツチ
手段を導通させ、前記基準電圧から前記第１の値
の時又は前記第２の値より大きい時に非導通とさ
せる制御回路とを有し、よつて電源遮断時及び投
入時に前記一方のインバータの出力節点を他方の
インバータの出力節点よりも低電位に設定するよ
うにしたことを特徴とする絶縁ゲート型記憶回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142741A JPS5845695A (ja) | 1981-09-10 | 1981-09-10 | 絶縁ゲ−ト型記憶回路 |
| GB08225843A GB2109652B (en) | 1981-09-10 | 1982-09-10 | Memory circuit |
| US06/416,765 US4594688A (en) | 1981-09-10 | 1982-09-10 | Power supply circuit for flip-flop memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142741A JPS5845695A (ja) | 1981-09-10 | 1981-09-10 | 絶縁ゲ−ト型記憶回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247174A Division JPS63100699A (ja) | 1986-10-17 | 1986-10-17 | 絶縁ゲ−ト型記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5845695A JPS5845695A (ja) | 1983-03-16 |
| JPH0210517B2 true JPH0210517B2 (ja) | 1990-03-08 |
Family
ID=15322494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142741A Granted JPS5845695A (ja) | 1981-09-10 | 1981-09-10 | 絶縁ゲ−ト型記憶回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4594688A (ja) |
| JP (1) | JPS5845695A (ja) |
| GB (1) | GB2109652B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201460A (ja) * | 1983-04-30 | 1984-11-15 | Sharp Corp | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 |
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| GB8518692D0 (en) * | 1985-07-24 | 1985-08-29 | Gen Electric Co Plc | Power-on reset circuit arrangements |
| JPS6448296A (en) * | 1987-05-01 | 1989-02-22 | Texas Instruments Inc | Hybrid cmos bipolar memory cell |
| US4858183A (en) * | 1987-06-02 | 1989-08-15 | Texas Instruments Incorporated | ECL high speed semiconductor memory and method of accessing stored information therein |
| JP2588936B2 (ja) * | 1988-07-04 | 1997-03-12 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP2724893B2 (ja) * | 1989-12-28 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5353248A (en) * | 1992-04-14 | 1994-10-04 | Altera Corporation | EEPROM-backed FIFO memory |
| US5517634A (en) * | 1992-06-23 | 1996-05-14 | Quantum Corporation | Disk drive system including a DRAM array and associated method for programming initial information into the array |
| US5986962A (en) * | 1998-07-23 | 1999-11-16 | International Business Machines Corporation | Internal shadow latch |
| DE102004006254A1 (de) * | 2004-02-09 | 2005-09-01 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung |
| CN114696587B (zh) * | 2020-12-28 | 2025-01-10 | 圣邦微电子（北京）股份有限公司 | 电源监控电路及开关电源 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1311342A (en) * | 1970-07-14 | 1973-03-28 | Plessey Co Ltd | Electrical plug-in circuit card |
| US3753011A (en) * | 1972-03-13 | 1973-08-14 | Intel Corp | Power supply settable bi-stable circuit |
| US4366560A (en) * | 1980-09-22 | 1982-12-28 | Motorola, Inc. | Power down detector |
| JPS57152593A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Insulated gate type storing circuit |
-
1981
- 1981-09-10 JP JP56142741A patent/JPS5845695A/ja active Granted
-
1982
- 1982-09-10 US US06/416,765 patent/US4594688A/en not_active Expired - Lifetime
- 1982-09-10 GB GB08225843A patent/GB2109652B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4594688A (en) | 1986-06-10 |
| GB2109652B (en) | 1986-06-25 |
| JPS5845695A (ja) | 1983-03-16 |
| GB2109652A (en) | 1983-06-02 |
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