JPS5845695A - 絶縁ゲ−ト型記憶回路 - Google Patents
絶縁ゲ−ト型記憶回路Info
- Publication number
- JPS5845695A JPS5845695A JP56142741A JP14274181A JPS5845695A JP S5845695 A JPS5845695 A JP S5845695A JP 56142741 A JP56142741 A JP 56142741A JP 14274181 A JP14274181 A JP 14274181A JP S5845695 A JPS5845695 A JP S5845695A
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- JP
- Japan
- Prior art keywords
- output
- power supply
- potential
- state
- voltage
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタを用いた
記憶装置に係り、特にそのパワー・オン・リセント回路
に関するものである。
記憶装置に係り、特にそのパワー・オン・リセント回路
に関するものである。
従来、集積回路装置では、電源を入れた場合内部状態全
初期状態に設定するパワー・オン・リセット型記憶回路
が多用されている。
初期状態に設定するパワー・オン・リセット型記憶回路
が多用されている。
以下、従来の回路の動作全第１図の回路図に従い説明す
る。
る。
第１のインバータＩＮＩにおいて、デプリーション型の
負荷トランジスタＱ１はドレインを電源側りに、ゲート
及びソースを出方側に接続しである。第２のインバータ
ＩＮ２のエンハンスメント型負荷トランジスタＱ２はド
レイン及びゲートを電源側りに、ソース全出力２側に接
続しである。
負荷トランジスタＱ１はドレインを電源側りに、ゲート
及びソースを出方側に接続しである。第２のインバータ
ＩＮ２のエンハンスメント型負荷トランジスタＱ２はド
レイン及びゲートを電源側りに、ソース全出力２側に接
続しである。
又増１隔用トランジスタＱ３．Ｑ４はそれぞれ図示の如
く接続され、全体として２つのインバータＩＮＩ、ＩＮ
２ の入出力が正帰還する様に構成されている。又、
出力点１．２と接地間には配線容量等の浮遊容針及びＭ
Ｏ８容量から成るＣＩ、 Ｃ２が存在する。又、出力点
１．２と接地間には書込み用トランジスタ０５，０６が
それぞれ後続されている。
く接続され、全体として２つのインバータＩＮＩ、ＩＮ
２ の入出力が正帰還する様に構成されている。又、
出力点１．２と接地間には配線容量等の浮遊容針及びＭ
Ｏ８容量から成るＣＩ、 Ｃ２が存在する。又、出力点
１．２と接地間には書込み用トランジスタ０５，０６が
それぞれ後続されている。
電源電圧が接地電圧と同じ場合、平衡状態ではすべての
接点は接地電圧であるため、電源が入った瞬間は０３，
０４共オフしている。（０５，０６もオフしているとす
る。）このため、Ｑｌ、Ｑ２のオン抵抗１１１．Ｒ２及
びＣＩ、Ｃ２によって決定されるＲＩＣｘ、ＲＩ２Ｃ２
の時定数に従って出力（１）。
接点は接地電圧であるため、電源が入った瞬間は０３，
０４共オフしている。（０５，０６もオフしているとす
る。）このため、Ｑｌ、Ｑ２のオン抵抗１１１．Ｒ２及
びＣＩ、Ｃ２によって決定されるＲＩＣｘ、ＲＩ２Ｃ２
の時定数に従って出力（１）。
（２）はＣ４あるいはＣ３のしきい値電圧■Ｔ１に達す
るまで充電される１、ＲＩＣｌ〈くＲ２Ｃ２と設計され
ている場合、出力点１は先にＶＴＩに達するためＣ４は
オンし始める。一般に増幅用トランジスタのオン抵Ｍは
負荷トランジスタのオン抵抗より十分に小さいため、出
力点２の電位上昇は小さくなる。一方Ｑ３はオフしたま
まなので出力点１は更に充電され、Ｃ４のオン抵抗を更
に下げ出力点２の電位全下降させる様に働く。以上の如
く、ＲＩＣＩ＜＜Ｒ２Ｃ２と々る様に設計された回路で
は、平衡状態時に電源を入れた場合、出力点１側は目的
とする初期状態である電源電位に必ず引上げられる。以
上の場合は、電源の立上りがＲＩＣＩに叱べ十分に速い
場合である。電源の立上りが十分に遅い場合は以下の様
になる。平衡状態時に電源が入った場合、出力点１はデ
プリーション型負荷により電源電位と同電位で上昇する
が、出力点２は負荷トランジスタのしきい値電圧ＶＴＱ
２に達するまで電位は上昇しない。すなわち、上記増幅
用トランジスタＱ３．Ｑ４がオフしている限り、出力点
１１ｒｆ−Ｎ、源ＮｆｆＥ、 ＶＤＦ、ｔｉｆｌＥ点２
１ｒｉ ＶＤ−ＶＴＱ２Ｖこなる。ＶＤ−ｖＴ□でトラ
ンジスタＱ４はオンし始めるが、この時Ｑ３はオフした
１土なので、電源電圧の上昇と共に出力点１ｉｌ′ｊ：
更に上昇し、−力出力点２は下降し始める。以上の如く
、出力点１は電源電圧の立上がりの速度にかかわらず目
的とする初期状態であゐ電源電位に引上げられる。
るまで充電される１、ＲＩＣｌ〈くＲ２Ｃ２と設計され
ている場合、出力点１は先にＶＴＩに達するためＣ４は
オンし始める。一般に増幅用トランジスタのオン抵Ｍは
負荷トランジスタのオン抵抗より十分に小さいため、出
力点２の電位上昇は小さくなる。一方Ｑ３はオフしたま
まなので出力点１は更に充電され、Ｃ４のオン抵抗を更
に下げ出力点２の電位全下降させる様に働く。以上の如
く、ＲＩＣＩ＜＜Ｒ２Ｃ２と々る様に設計された回路で
は、平衡状態時に電源を入れた場合、出力点１側は目的
とする初期状態である電源電位に必ず引上げられる。以
上の場合は、電源の立上りがＲＩＣＩに叱べ十分に速い
場合である。電源の立上りが十分に遅い場合は以下の様
になる。平衡状態時に電源が入った場合、出力点１はデ
プリーション型負荷により電源電位と同電位で上昇する
が、出力点２は負荷トランジスタのしきい値電圧ＶＴＱ
２に達するまで電位は上昇しない。すなわち、上記増幅
用トランジスタＱ３．Ｑ４がオフしている限り、出力点
１１ｒｆ−Ｎ、源ＮｆｆＥ、 ＶＤＦ、ｔｉｆｌＥ点２
１ｒｉ ＶＤ−ＶＴＱ２Ｖこなる。ＶＤ−ｖＴ□でトラ
ンジスタＱ４はオンし始めるが、この時Ｑ３はオフした
１土なので、電源電圧の上昇と共に出力点１ｉｌ′ｊ：
更に上昇し、−力出力点２は下降し始める。以上の如く
、出力点１は電源電圧の立上がりの速度にかかわらず目
的とする初期状態であゐ電源電位に引上げられる。
ところで、上記初期状態Ｖこ設定された後、上記１、込
み用トランジスタＣ５’ｆｉ＝オンさせて出力点１を接
地電位に引下げると、出力点２ばＣ２により充電され高
レベルＶＤ−ＶＴＱ２となる。そしてＶＤ−ＶＴＱ２が
上記第１のインパークの論理しきい値より高ければＣ５
’ｔオフさせてもこの状態（第２の安定状態）を保つ。
み用トランジスタＣ５’ｆｉ＝オンさせて出力点１を接
地電位に引下げると、出力点２ばＣ２により充電され高
レベルＶＤ−ＶＴＱ２となる。そしてＶＤ−ＶＴＱ２が
上記第１のインパークの論理しきい値より高ければＣ５
’ｔオフさせてもこの状態（第２の安定状態）を保つ。
さて、上記第２の安定状態の後、電源電位を下げた場合
Ｑ２．Ｑ４はオフしているため出力点２の電位は保持さ
れる。保持時間はリーク電流■Ｌと接点容量Ｃ２により
決まるが、■Ｌは通常十分小さいため、すなわちリーク
抵抗ＲＬｉ、ｊ：非常に大きいため、保持時間は十分に
長くなる恐れがある。従って上記保持期間中に電源電圧
が再び上昇すると本回路は第２の安定状態の！１．まと
なり、目的とする初期状態に設定され彦い。
Ｑ２．Ｑ４はオフしているため出力点２の電位は保持さ
れる。保持時間はリーク電流■Ｌと接点容量Ｃ２により
決まるが、■Ｌは通常十分小さいため、すなわちリーク
抵抗ＲＬｉ、ｊ：非常に大きいため、保持時間は十分に
長くなる恐れがある。従って上記保持期間中に電源電圧
が再び上昇すると本回路は第２の安定状態の！１．まと
なり、目的とする初期状態に設定され彦い。
以上の如く、従来回路では電源のオン・オフの間隔が短
い場合、目的とするパワー・オン・リセット機能が働か
ない欠点があった。
い場合、目的とするパワー・オン・リセット機能が働か
ない欠点があった。
本発明は上記従来回路の欠点を改善し、目的とする機能
の確実な動作を提供するものである。
の確実な動作を提供するものである。
以下、本発明の実施例を第２図に従い説明する。
トランジスタＱ１〜Ｑ５ （Ｃ６）、容量ＣＩ、 Ｃ２
の種類及び接続方法は第１図と同じである。トランジス
タＱ７はデプリーション型でありドレインは電源Ｄ［、
ゲート・ソースは出力点３に接続されている。トランジ
スタＱ８はエンハンスメント型であり図示の如くドレイ
ン・ゲート・ソースはそれぞれ出力点３．電＃、Ｄ、接
地に接続されている。トランジスタＱ９はエンハンスメ
ント型であリドレイン・ゲート・ソースはそれぞれ出力
点２゜３、および接地に接続されている。トランジスタ
５− Ｃ７，Ｃ８により電源電圧検出回路が構成されている。
の種類及び接続方法は第１図と同じである。トランジス
タＱ７はデプリーション型でありドレインは電源Ｄ［、
ゲート・ソースは出力点３に接続されている。トランジ
スタＱ８はエンハンスメント型であり図示の如くドレイ
ン・ゲート・ソースはそれぞれ出力点３．電＃、Ｄ、接
地に接続されている。トランジスタＱ９はエンハンスメ
ント型であリドレイン・ゲート・ソースはそれぞれ出力
点２゜３、および接地に接続されている。トランジスタ
５− Ｃ７，Ｃ８により電源電圧検出回路が構成されている。
出力点３の特性の一例を第３図に示すが出力３での出力
電圧Ｖ３はｖＴンＶ Ｄ ’ｎＶｍにおいてしきい値電
圧ｖＴを越える事がわかる。平衡状態時に電源が入った
場合、ｖＤ＜ｖＴでは上記従来回路と同じ動作となる。
電圧Ｖ３はｖＴンＶ Ｄ ’ｎＶｍにおいてしきい値電
圧ｖＴを越える事がわかる。平衡状態時に電源が入った
場合、ｖＤ＜ｖＴでは上記従来回路と同じ動作となる。
ＶＤ＞ＶＴでばＣ４がオンし始めるが、同時に０９もオ
ンし始めるため、出力２の電位は上記従来回路に比べよ
り確実に下降全開始する。す疫わち、目的とする初期状
態に、より確実に設定される事になる。ＶＤ＞Ｖｍの場
合、０９はオフしているため、Ｃ５により第２の安定状
態に設定する場合は上記従来回路と同一の動作を行う。
ンし始めるため、出力２の電位は上記従来回路に比べよ
り確実に下降全開始する。す疫わち、目的とする初期状
態に、より確実に設定される事になる。ＶＤ＞Ｖｍの場
合、０９はオフしているため、Ｃ５により第２の安定状
態に設定する場合は上記従来回路と同一の動作を行う。
上記第２の安定状態に達した後、電源電圧がＶ Ｔ ＜
Ｖ ｎ ＜Ｖｍ Ｉｃなった時、０９１ｄ再びオンスる
。Ｖ、＜Ｖ。くＶｍの範囲で出力３の電圧■３がトラン
ジスタＱ２とＱ９で成るインバータの論理しきい値ＶＬ
ＯＧを越えるならば、上記出力２の電位は低レベルに、
出力１は従って高レベル側になるため、本回路は再び初
期状態に設定される事になる。上記初期状態の設定に要
する時間はＱ９のオ ６− ン抵抗Ｒ１９と容量Ｃ２により決まるが、上記従来回路
の場合のリークによる抵抗ＲＬに比べＲ９は数桁小さい
ため、極めて速く初期状態に設定される。
Ｖ ｎ ＜Ｖｍ Ｉｃなった時、０９１ｄ再びオンスる
。Ｖ、＜Ｖ。くＶｍの範囲で出力３の電圧■３がトラン
ジスタＱ２とＱ９で成るインバータの論理しきい値ＶＬ
ＯＧを越えるならば、上記出力２の電位は低レベルに、
出力１は従って高レベル側になるため、本回路は再び初
期状態に設定される事になる。上記初期状態の設定に要
する時間はＱ９のオ ６− ン抵抗Ｒ１９と容量Ｃ２により決まるが、上記従来回路
の場合のリークによる抵抗ＲＬに比べＲ９は数桁小さい
ため、極めて速く初期状態に設定される。
以上述べた如く、本発明により従来技術では得られ々か
ったパワー・オン・リセ、ト機能の確実な動作全達成す
る事ができる。
ったパワー・オン・リセ、ト機能の確実な動作全達成す
る事ができる。
本発明において、トランジスタＱ ２１ｄ Ｑ ３ 、
Ｑ４゜Ｑ５等と同一のエンハンスメント型トランジス
タに限らず、Ｏ＜１ＶＴＱ２１＜ＩＶＴｌ がるしき
い値のエンハンスメン）Ｗ素子でも良い。又、ソース・
ゲート全共通接続したＱｌと同じデプリーション型素子
でも同様の効果が得られる事も明らかである。
Ｑ４゜Ｑ５等と同一のエンハンスメント型トランジス
タに限らず、Ｏ＜１ＶＴＱ２１＜ＩＶＴｌ がるしき
い値のエンハンスメン）Ｗ素子でも良い。又、ソース・
ゲート全共通接続したＱｌと同じデプリーション型素子
でも同様の効果が得られる事も明らかである。
第１図は従来技術による回路図である。第２図は本発明
の回路図である。第３図は電源電圧検出回路の出力特性
を示す図である。 Ｑｌ，Ｑ７・・・・・デプリーション型トランジスタ、
Ｑ２，Ｑａ，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９・・・・・
エンハンスメン１・型トランジスタ，Ｄ・山・・電源、
Ｏ・・・・・・接地点、ＣＩ，Ｃ２ ・・浮遊容量あ
るいはノー１・容量。
の回路図である。第３図は電源電圧検出回路の出力特性
を示す図である。 Ｑｌ，Ｑ７・・・・・デプリーション型トランジスタ、
Ｑ２，Ｑａ，Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９・・・・・
エンハンスメン１・型トランジスタ，Ｄ・山・・電源、
Ｏ・・・・・・接地点、ＣＩ，Ｃ２ ・・浮遊容量あ
るいはノー１・容量。
Claims (1)
- 互いに正帰還する様に接続した第１．第２のインバータ
と、入力端子を電源側に接続した第３のインパータラ含
み、上記第３のインバータの出力全上記第２のインバー
タに並列に入力する様に接続したこと全特徴とする絶縁
ゲート型記憶回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142741A JPS5845695A (ja) | 1981-09-10 | 1981-09-10 | 絶縁ゲ−ト型記憶回路 |
| US06/416,765 US4594688A (en) | 1981-09-10 | 1982-09-10 | Power supply circuit for flip-flop memory |
| GB08225843A GB2109652B (en) | 1981-09-10 | 1982-09-10 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142741A JPS5845695A (ja) | 1981-09-10 | 1981-09-10 | 絶縁ゲ−ト型記憶回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61247174A Division JPS63100699A (ja) | 1986-10-17 | 1986-10-17 | 絶縁ゲ−ト型記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5845695A true JPS5845695A (ja) | 1983-03-16 |
| JPH0210517B2 JPH0210517B2 (ja) | 1990-03-08 |
Family
ID=15322494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142741A Granted JPS5845695A (ja) | 1981-09-10 | 1981-09-10 | 絶縁ゲ−ト型記憶回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4594688A (ja) |
| JP (1) | JPS5845695A (ja) |
| GB (1) | GB2109652B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203088A (ja) * | 1989-12-28 | 1991-09-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201460A (ja) * | 1983-04-30 | 1984-11-15 | Sharp Corp | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 |
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| GB8518692D0 (en) * | 1985-07-24 | 1985-08-29 | Gen Electric Co Plc | Power-on reset circuit arrangements |
| JPS6448296A (en) * | 1987-05-01 | 1989-02-22 | Texas Instruments Inc | Hybrid cmos bipolar memory cell |
| US4858183A (en) * | 1987-06-02 | 1989-08-15 | Texas Instruments Incorporated | ECL high speed semiconductor memory and method of accessing stored information therein |
| JP2588936B2 (ja) * | 1988-07-04 | 1997-03-12 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5353248A (en) * | 1992-04-14 | 1994-10-04 | Altera Corporation | EEPROM-backed FIFO memory |
| US5517634A (en) * | 1992-06-23 | 1996-05-14 | Quantum Corporation | Disk drive system including a DRAM array and associated method for programming initial information into the array |
| US5986962A (en) * | 1998-07-23 | 1999-11-16 | International Business Machines Corporation | Internal shadow latch |
| DE102004006254A1 (de) * | 2004-02-09 | 2005-09-01 | Infineon Technologies Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung |
| CN114696587B (zh) * | 2020-12-28 | 2025-01-10 | 圣邦微电子（北京）股份有限公司 | 电源监控电路及开关电源 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1311342A (en) * | 1970-07-14 | 1973-03-28 | Plessey Co Ltd | Electrical plug-in circuit card |
| US3753011A (en) * | 1972-03-13 | 1973-08-14 | Intel Corp | Power supply settable bi-stable circuit |
| US4366560A (en) * | 1980-09-22 | 1982-12-28 | Motorola, Inc. | Power down detector |
| JPS57152593A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Insulated gate type storing circuit |
-
1981
- 1981-09-10 JP JP56142741A patent/JPS5845695A/ja active Granted
-
1982
- 1982-09-10 US US06/416,765 patent/US4594688A/en not_active Expired - Lifetime
- 1982-09-10 GB GB08225843A patent/GB2109652B/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203088A (ja) * | 1989-12-28 | 1991-09-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210517B2 (ja) | 1990-03-08 |
| GB2109652B (en) | 1986-06-25 |
| GB2109652A (en) | 1983-06-02 |
| US4594688A (en) | 1986-06-10 |
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