[go: up one dir, main page]

KR102164990B1 - 기억 소자의 구동 방법 - Google Patents

기억 소자의 구동 방법 Download PDF

Info

Publication number
KR102164990B1
KR102164990B1 KR1020130053128A KR20130053128A KR102164990B1 KR 102164990 B1 KR102164990 B1 KR 102164990B1 KR 1020130053128 A KR1020130053128 A KR 1020130053128A KR 20130053128 A KR20130053128 A KR 20130053128A KR 102164990 B1 KR102164990 B1 KR 102164990B1
Authority
KR
South Korea
Prior art keywords
transistor
potential
oxide semiconductor
semiconductor layer
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020130053128A
Other languages
English (en)
Other versions
KR20130132271A (ko
Inventor
타츠야 오누키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20130132271A publication Critical patent/KR20130132271A/ko
Application granted granted Critical
Publication of KR102164990B1 publication Critical patent/KR102164990B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 전원 공급이 정지되더라도 저장되어 있는 논리 상태가 소거되지 않는 기억 소자를 제공한다. 또한, 기억 소자의 단시간 동안의 전원 공급의 정지를 용이하게 실현하고, 소비 전력을 저감시키는 효과를 높인다.
논리 회로 내의 노드에 유지된 데이터(전위)를 기억 회로가 갖는 트랜지스터의 소스 및 드레인 중 하나와 용량 소자의 전극 중 하나가 접속된 노드에 저장시키는 동작에서 트랜지스터를 온 상태로 하기 전에 용량 소자의 전극 중 다른 하나의 전위를 낮춤으로써 데이터를 신속히 저장시킬 수 있다. 또한, 트랜지스터를 온 상태로 하였을 때의 용량 소자의 전극 중 다른 하나의 전위보다 트랜지스터를 오프 상태로 하였을 때의 용량 소자의 전극 중 다른 하나의 전위를 높게 함으로써 전원 공급을 정지하여도 용량 소자의 전극 중 하나가 접속된 노드의 전위를 확실히 유지할 수 있다.

Description

기억 소자의 구동 방법{METHOD FOR DRIVING MEMORY ELEMENT}
본 발명은 기억 소자, 상기 기억 소자를 이용한 기억 장치, 그 제작 방법, 및 그 구동 방법에 관한 것이다. 또한, 상기 기억 소자 또는 상기 기억 장치를 갖는 신호 처리 회로에 관한 것이다. 또한, 상기 기억 소자 또는 상기 기억 장치를 갖는 반도체 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 예를 들어 전기 광학 장치, 표시 장치, 기억 장치, 신호 처리 회로, 반도체 회로, 및 전자 기기는 모두 반도체 장치다.
최근, 퍼스널 컴퓨터나 휴대 전화 등의 전자 기기의 보급에 따라 전자 기기의 고성능화에 대한 요구가 높아지고 있다. 이와 같은 전자 기기의 고성능화를 실현하기 위해서는 메모리의 고성능화, 인터페이스의 고속화, 외부 기기의 처리 성능의 향상 등을 들 수 있지만, 특히 메모리의 고성능화가 요구되고 있다.
여기서 말하는 메모리(기억 장치)란 데이터나 프로그램을 저장하기 위한 메인 메모리 외에 CPU(Central Processing Unit) 등의 신호 처리 회로에 포함되는 레지스터나 캐쉬 메모리 등도 포함된다. 레지스터는 연산 처리나 프로그램의 실행 상태의 유지 등의 목적으로 일시적으로 데이터를 유지하기 위하여 설치된다. 또한, 캐쉬 메모리는 연산 회로와 메인 메모리 사이에 개재(介在)되고, 저속의 메인 메모리로의 액세스를 줄여 연산 처리를 고속으로 실시하기 위하여 설치된다. 레지스터나 캐시 메모리 등의 기억 장치는 메인 메모리보다 고속으로 데이터를 기록할 필요가 있다. 따라서, 보통 레지스터로서 플립플롭이 사용되고, 캐쉬 메모리로서 SRAM(Static Random Access Memory) 등의 휘발성 기억 회로가 사용된다.
그런데, 소비 전력을 억제하기 위하여 데이터가 입출력되지 않는 기간에 신호 처리 회로로의 전원 공급을 일시적으로 정지한다는 방법이 제안되어 있다. 이 방법은 레지스터나 캐쉬 메모리 등의 휘발성 기억 회로 주변에 비휘발성 기억 회로를 배치하고, 상기 데이터를 그 비휘발성 기억 회로에 일시적으로 저장시키는 것이다. 이와 같이 하여, 신호 처리 회로로의 전원 공급을 정지하는 동안에도 레지스터나 캐쉬 메모리 등에 저장된 데이터 신호는 유지된다(예를 들어 특허문헌 1 참조).
또한, 신호 처리 회로에서 장시간 동안 전원 공급을 정지할 때는 전원 공급을 정지하기 전에 휘발성의 기억 회로 내의 데이터를 하드디스크, 플래시 메모리 등의 외부의 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다.
일본 공개 특허 출원 H10-078836호 공보
특허문헌 1에 기재된 바와 같은 신호 처리 회로에서 전원 공급을 정지하는 동안, 외부의 기억 장치에 휘발성의 기억 회로의 데이터를 저장시키는 방법에서는 전원 공급을 재개한 후, 외부의 기억 장치로부터 휘발성의 기억 회로로 데이터를 회복시키기 위한 시간을 필요로 한다. 따라서, 이와 같은 신호 처리 회로는 소비 전력의 저감을 목적으로 한 단시간 동안의 전원 공급의 정지에는 적합하지 않다.
상술한 과제를 감안하여 본 발명의 일 형태는 전원 공급이 정지되어도 저장되어 있는 논리 상태가 소거되지 않는 기억 소자 또는 상기 기억 소자를 이용한 기억 장치를 제공하는 것을 목적 중 하나로 한다.
본 발명의 일 형태는 단시간 동안의 전원 공급의 정지를 용이하게 한 기억 소자 또는 상기 기억 소자를 이용한 기억 장치를 제공하는 것을 목적 중 하나로 한다.
또한, 상기 기억 소자 또는 상기 기억 장치를 사용함으로써 소비 전력이 저감된 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
본 발명의 일 형태에 따른 기억 소자는 논리 회로와 기억 회로를 갖는다. 또한, 기억 회로는 트랜지스터와 용량 소자를 갖는다.
비선택 상태의 논리 회로가 갖는 논리값을 기억 회로에 유지하고, 비선택 상태의 논리 회로로의 전원 공급을 정지함으로써 기억 소자의 전력 소비를 저감시킬 수 있다.
또한, 본 명세서에서 "전원 공급을 정지한다"란 전원으로부터 반도체 장치에 전력을 공급하기 위한 배선의 일부 또는 전부를 전기적으로 차단하여 전원으로부터 상기 반도체 장치에 전력이 공급되지 않는 상태로 하는 경우에 한정되지 않고, 전원으로부터 반도체 장치에 전력을 공급하기 위한 모든 배선을 실질적으로 동전위로 함으로써 상기 반도체 장치에 어떤 신호가 입력되더라도 실질적으로 전력이 소비되지 않는 상태로 하는 경우도 포함한다.
본 발명의 일 형태는 제 1 노드와 제 2 노드에 서로 다른 전위를 유지하는 논리 회로와, 제 1 트랜지스터 및 제 1 용량 소자를 갖는 제 1 기억 회로와, 제 2 트랜지스터 및 제 2 용량 소자를 갖는 제 2 기억 회로를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 노드에 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인 중 다른 하나와 제 1 용량 소자의 전극 중 하나는 제 3 노드에 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인 중 하나는 제 2 노드에 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인 중 다른 하나와 제 2 용량 소자의 전극 중 하나는 제 4 노드에 접속되어 있고, 제 1 트랜지스터의 게이트와 제 2 트랜지스터의 게이트는 제 1 배선에 접속되어 있고, 제 1 용량 소자의 전극 중 다른 하나와 제 2 용량 소자의 전극 중 다른 하나는 제 2 배선에 접속되어 있는 것을 특징으로 하는 기억 소자다.
또한, 제 1 기간에 제 1 배선에 제 1 트랜지스터와 제 2 트랜지스터를 온 상태로 하는 전위를 공급하여, 제 3 노드에 제 1 노드의 전위를 공급하고 제 4 노드에 제 2 노드의 전위를 공급하고, 제 2 배선에 제 1 바이어스 전위를 공급하고, 제 2 기간에 제 1 배선에 제 1 트랜지스터와 제 2 트랜지스터를 오프 상태로 하는 전위를 공급한 후에 제 2 배선에 제 2 바이어스 전위를 공급하고, 제 3 기간에 논리 회로로의 전원 공급을 정지하는 것을 특징으로 한다.
또한, 제 1 바이어스 전위는 제 2 바이어스 전위보다 낮은 것이 바람직하다.
제 1 노드의 전위를 제 3 노드에 공급할 때, 제 1 용량 소자의 전극 중 다른 하나의 전위를 제 1 바이어스 전위로 하고, 제 1 트랜지스터를 오프 상태로 한 후에, 제 1 용량 소자의 전극 중 다른 하나의 전위를 제 2 바이어스 전위로 함으로써, 제 3 노드에 유지된 전위(전하)가 제 1 노드로 누설되는 현상을 억제할 수 있다. 따라서, 제 1 기억 회로에 기록된 정보를 오랜 기간 동안 유지할 수 있다.
제 2 노드의 전위를 제 4 노드에 공급할 때, 제 2 용량 소자의 전극 중 다른 하나의 전위를 제 1 바이어스 전위로 하고, 제 2 트랜지스터를 오프 상태로 한 후에, 제 2 용량 소자의 전극 중 다른 하나의 전위를 제 2 바이어스 전위로 함으로써, 제 4 노드에 유지된 전위(전하)가 제 2 노드로 누설되는 현상을 억제할 수 있다. 따라서, 제 2 기억 회로에 기록된 정보를 오랜 기간 동안 유지할 수 있다.
즉, 제 1 기억 회로가 갖는 제 3 노드와 제 2 기억 회로가 갖는 제 4 노드의 전위차를 오랜 기간 동안 유지할 수 있다. 기억 회로에 유지된 데이터를 논리 회로에 회복시킬 때 기억 회로의 제 3 노드와 제 4 노드의 전위차가 작으면 논리 회로로 데이터가 회복되기 어렵게 되지만, 본 발명의 일 형태에 따르면, 전원 공급을 정지하기 전에 기억 회로에 기록된 데이터를 확실히 논리 회로에 회복시킬 수 있어 기억 소자의 신뢰성을 높일 수 있다.
본 발명의 일 형태는 제 2 배선에 제 2 바이어스 전위가 공급되고, 논리 회로로의 전원 공급이 정지된 상태에서 제 4 기간에 제 2 배선에 제 3 바이어스 전위를 공급한 후, 제 1 배선에 제 1 트랜지스터와 제 2 트랜지스터를 온 상태로 하는 전위를 공급하여, 제 1 노드에 제 3 노드의 전위를 공급하고 제 2 노드에 제 4 노드의 전위를 공급하고, 제 5 기간에 논리 회로로의 전원 공급을 시작하는 것을 특징으로 한다.
기억 회로가 갖는 트랜지스터의 채널이 형성되는 반도체층에는 산화물 반도체를 사용하는 것이 바람직하다. 또한, 제 1 바이어스 전위는 제 2 바이어스 전위보다 낮고, 제 2 바이어스 전위는 제 3 바이어스 전위보다 낮은 것이 바람직하다.
또한, 제 4 기간 전에 제 1 노드와 제 2 노드에 프리차지 전위를 공급하는 기간을 설정하는 것이 바람직하다. 바꿔 말하면, 제 4 기간에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 온 상태로 하기 전에 제 1 노드와 제 2 노드에 프리차지 전위를 공급하는 것이 바람직하다. 프리차지 전위는 특별히 한정되지 않지만, 예를 들어 논리 회로의 전원으로서 이후 VDD와 VSS를 공급하는 경우에는, VDD와 VSS 중간의 전위((VDD+VSS)/2)로 하는 것이 바람직하다.
또한, 제 1 기억 회로가 갖는 제 1 트랜지스터는 인핸스먼트(enhancement) 트랜지스터인 것이 바람직하다. 또한, 제 2 기억 회로가 갖는 제 2 트랜지스터는 인핸스먼트 트랜지스터인 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 기억 소자는 전원 공급을 정지하는 동작 및 전원 공급을 재개하는 동작이 빠르기 때문에 단시간 동안의 전원 공급의 정지를 용이하게 실시할 수 있다. 따라서, 상기 기억 소자를 사용한 반도체 장치의 소비 전력을 효율적으로 저감시킬 수 있다.
본 발명의 일 형태에 의하여 전원의 공급이 정지되더라도 저장된 논리 상태가 소거되지 않는 기억 소자 또는 상기 기억 소자를 이용한 기억 장치를 제공할 수 있다.
본 발명의 일 형태에 의하여 기억 소자의 전원 공급의 정지 동작을 빠르게 하는 구동 방법을 제공할 수 있다. 또한, 기억 소자의 전원 공급을 재개하는 동작을 빠르게 하는 구동 방법을 제공할 수 있다. 따라서, 단시간 동안의 전원 공급의 정지를 용이하게 한 기억 소자 또는 상기 기억 소자를 이용한 기억 장치를 제공할 수 있다.
상기 기억 소자 또는 상기 기억 장치를 사용함으로써 소비 전력이 저감된 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 기억 장치의 회로도.
도 2는 기억 장치의 동작을 나타내는 타이밍 차트.
도 3은 기억 장치의 동작을 나타내는 타이밍 차트.
도 4의 (a1), 도 4의 (a2), 도 4의 (b1), 및 도 4의 (b2)는 기억 장치의 동작을 나타내는 타이밍 차트.
도 5a 및 도 5b는 트랜지스터의 전기 특성을 설명하기 위한 도면.
도 6은 메모리 셀 어레이의 회로도.
도 7은 메모리 셀 어레이의 회로도.
도 8a 내지 도 8e는 기억 장치의 제작 방법을 도시한 도면.
도 9a 내지 도 9d는 기억 장치의 제작 방법을 도시한 도면.
도 10a 내지 도 10d는 기억 장치의 제작 방법을 도시한 도면.
도 11a 및 도 11b는 기억 장치의 제작 방법을 도시한 도면.
도 12a 내지 도 12d는 트랜지스터의 구성을 설명하기 위한 단면도.
도 13은 신호 처리 장치를 설명하기 위한 도면.
도 14a 내지 도 14f는 전자 기기를 설명하기 위한 도면.
실시형태에 대하여 도면을 사용하여 아래에 자세히 설명한다. 다만, 본 발명은 아래의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, "소스"나 "드레인"의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 전압은 어떤 전위와 기준 전위(예를 들어 접지 전위)의 전위차를 나타내는 경우가 많다. 따라서, 본 명세서에서 전압, 전위, 전위차를 각각, 전위, 전압, 전압차로 바꿔 말할 수 있다.
"위"나 "아래"라는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아니다. 예를 들어 "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 경우를 제외하지 않는다.
도면 등에 도시된 각 구성의 위치, 크기, 범위 등은 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 도시하지 않는 경우가 있다. 따라서, 본 발명은 반드시 도면 등에 도시된 위치, 크기, 범위 등에 한정되지 않는다.
"제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다.
(실시형태 1)
본 발명의 일 형태에 따른 기억 소자(110)에 대하여 도 1a 및 도 1b를 참조하여 설명한다. 도 1a 및 도 1b는 기억 소자(110)의 회로 구성을 도시한 회로도다. 도 1a는 도 1b의 일부를 논리 기호에 치환한 것이다. 또한, 회로도에서 산화물 반도체를 사용한 트랜지스터인 것을 명시하기 위하여 OS(Oxide Semiconductor의 약칭)의 부호를 붙인 경우가 있다.
도 1a 및 도 1b에 도시된 기억 소자(110)는 논리 회로(101), 기억 회로(102), 기억 회로(103), 스위치(106), 및 스위치(107)를 갖는다. 또한, 논리 회로(101)는 제 1 인버터 회로(104)와, 제 2 인버터 회로(105)를 갖는다. 제 1 인버터 회로(104)는 p채널형 트랜지스터(111) 및 n채널형 트랜지스터(113)를 포함하여 구성되고, 제 2 인버터 회로(105)는 p채널형 트랜지스터(112) 및 n채널형 트랜지스터(114)를 포함하여 구성된다.
본 실시형태에 예시되는 논리 회로(101)는 제 1 인버터 회로(104)의 출력 신호를 제 2 인버터 회로(105)에 입력하고, 제 2 인버터 회로(105)의 출력 신호를 제 1 인버터 회로(104)에 입력함으로써, 안정된 2개의 상태를 갖는 플립플롭으로서 기능한다.
제 1 인버터 회로(104)의 출력 단자와 제 2 인버터 회로(105)의 입력 단자가 전기적으로 접속되는 접속점을 노드 O로 하고, 제 1 인버터 회로의 입력 단자와 제 2 인버터 회로의 출력 단자가 전기적으로 접속되는 접속점을 노드 P로 한다. 또한, 트랜지스터(113)의 소스 및 드레인 중 하나와 트랜지스터(114)의 소스 및 드레인 중 하나가 전기적으로 접속되는 접속점을 노드 Q로 하고, 트랜지스터(111)의 소스 및 드레인 중 하나와 트랜지스터(112)의 소스 및 드레인 중 하나가 전기적으로 접속되는 접속점을 노드 R로 한다. 또한, 노드 Q에는 제 2 전위 V2가 입력되고, 노드 R에는 제 3 전위 V3이 입력된다.
예를 들어 제 2 전위 V2로서 저전위 측 전원 전위인 전위 VSS(아래에서 단순히 "VSS"라고도 함)를 입력하고, 제 3 전위 V3으로서 고전위 측 전원 전위인 전위 VDD(아래에서 단순히 "VDD"라고도 함)를 입력하면 좋다. 또한, 접지 전위를 VDD 또는 VSS로 하여 사용할 수도 있다. 예를 들어 VDD가 접지 전위인 경우에는 VSS는 접지 전위보다 낮은 전위이고, VSS가 접지 전위인 경우에는 VDD는 접지 전위보다 높은 전위다.
스위치(106)는 트랜지스터(123)로 구성된다. 스위치(106)의 제 1 단자는 트랜지스터(123)의 소스 및 드레인 중 하나에 상당하고, 제 2 단자는 트랜지스터(123)의 소스 및 드레인 중 다른 하나에 상당하고, 제 3 단자(도시하지 않았음)는 트랜지스터(123)의 게이트에 상당한다. 스위치(106)의 제 1 단자는 논리 회로(101)의 노드 O와 접속된다. 또한, 스위치(106)의 제 2 단자에는 데이터 D가 입력된다.
스위치(107)는 트랜지스터(124)로 구성된다. 스위치(107)의 제 1 단자는 트랜지스터(124)의 소스 및 드레인 중 하나에 상당하고, 제 2 단자는 트랜지스터(124)의 소스 또는 드레인 중 다른 하나에 상당하고, 제 3 단자(도시하지 않았음)는 트랜지스터(124)의 게이트에 상당한다. 스위치(107)의 제 1 단자는 논리 회로(101)의 노드 P와 접속된다. 또한, 스위치(107)의 제 2 단자에는 데이터 DB가 입력된다.
본 실시형태에서는 스위치(106) 및 스위치(107)로서 n채널형 트랜지스터를 사용하는 예를 설명하지만, 스위치(106) 및 스위치(107) 중 어느 하나 또는 양쪽 모두에 p채널형 트랜지스터를 사용하여도 좋다. 또한, 스위치(106) 및 스위치(107)로서 각각 n채널형 트랜지스터와 p채널형 트랜지스터를 조합한 것을 사용하여도 좋다. 예를 들어 스위치(106)에 n채널형 트랜지스터와 p채널형 트랜지스터를 조합한 아날로그 스위치를 적용하여도 좋다. 스위치(107)도 마찬가지다.
또한, 스위치(106)의 제 3 단자 및 스위치(107)의 제 3 단자에는 제어 신호 S1이 입력된다. 스위치(106)의 제 3 단자에 입력되는 제어 신호 S1에 의하여 스위치(106)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(트랜지스터(123)의 온 상태 또는 오프 상태)이 선택된다. 마찬가지로, 스위치(107)의 제 3 단자에 입력되는 제어 신호 S1에 의하여 스위치(107)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(트랜지스터(124)의 온 상태 또는 오프 상태)이 선택된다.
기억 회로(102)는 트랜지스터(115) 및 용량 소자(116)를 갖는다. 여기서, 트랜지스터(115)의 소스 및 드레인 중 하나는 논리 회로(101)의 노드 P와 접속되어 있고, 트랜지스터(115)의 소스 및 드레인 중 다른 하나는 용량 소자(116)가 갖는 한 쌍의 전극 중 하나와 접속되어 있다. 또한, 트랜지스터(115)와 용량 소자(116)의 접속점을 노드 M으로 한다.
기억 회로(103)는 트랜지스터(117) 및 용량 소자(118)를 갖는다. 여기서, 트랜지스터(117)의 소스 및 드레인 중 하나는 논리 회로(101)의 노드 O와 접속되어 있고, 트랜지스터(117)의 소스 및 드레인 중 다른 하나는 용량 소자(118)가 갖는 한 쌍의 전극 중 하나와 접속되어 있다. 또한, 트랜지스터(117) 및 용량 소자(118)의 접속점을 노드 N으로 한다.
또한, 트랜지스터(115) 및 트랜지스터(117)의 게이트에는 제어 신호 S2가 입력된다. 또한, 용량 소자(116) 및 용량 소자(118)가 각각 갖는 한 쌍의 전극 중 다른 하나에는 제 4 전위 V4가 입력된다.
트랜지스터(115)의 게이트에 입력되는 제어 신호 S2에 의하여 트랜지스터(115)의 소스와 드레인 사이의 도통 또는 비도통(트랜지스터(115)의 온 상태 또는 오프 상태)이 선택된다. 마찬가지로, 트랜지스터(117)의 게이트에 입력되는 제어 신호 S2에 의하여 트랜지스터(117)의 소스와 드레인 사이의 도통 또는 비도통(트랜지스터(117)의 온 상태 또는 오프 상태)이 선택된다.
여기서, 트랜지스터(115) 및 트랜지스터(117)는 오프 전류가 낮은 것이 바람직하다. 구체적으로 말하면, 채널 폭 1μm당의 오프 전류를 100zA 이하, 바람직하게는 10zA 이하로 하는 것이 바람직하다. 오프 전류가 낮은 트랜지스터로서 실리콘보다 밴드 갭이 큰 반도체로 이루어지는 층이나 기판 내에 채널이 형성되는 트랜지스터를 사용하는 것이 바람직하다. 밴드 갭이 2eV(전자 볼트) 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 반도체로서 예를 들어 산화물 반도체를 들 수 있다. 채널이 산화물 반도체에 형성되는 트랜지스터는 오프 전류가 매우 낮은 특징을 갖는다.
본 실시형태에서는 트랜지스터(115) 및 트랜지스터(117)로서 채널이 산화물 반도체에 형성되는 트랜지스터를 사용한다. 트랜지스터(115)로서 채널이 산화물 반도체에 형성되는 트랜지스터를 사용함으로써 트랜지스터(115)가 오프 상태인 경우에 노드 M의 전위를 오랜 기간 동안 유지할 수 있다. 마찬가지로, 트랜지스터(117)에 채널이 산화물 반도체에 형성되는 트랜지스터를 사용함으로써 트랜지스터(117)가 오프 상태인 경우에 노드 N의 전위를 오랜 기간 동안 유지할 수 있다.
또한, 산화물 반도체 재료로서 In-Sn-Zn계 산화물을 사용하면, 트랜지스터의 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 할 수 있기 때문에 기억 회로(102) 및 기억 회로(103)를 고속 동작시킬 수 있다.
본 실시형태에서는 트랜지스터(111) 및 트랜지스터(112)를 p채널형 트랜지스터로 하고, 트랜지스터(113), 트랜지스터(114), 트랜지스터(115), 트랜지스터(117), 트랜지스터(123), 및 트랜지스터(124)를 n채널형 트랜지스터로 하는 예를 설명하지만, 이것에 한정되지 않고 트랜지스터의 도전형은 적절히 설정할 수 있다.
<기억 소자의 구동 방법>
다음에, 도 1a 및 도 1b에 도시된 기억 소자(110)의 구동 방법 중 하나에 대하여 도 2, 도 3, 도 4의 (a1), 도 4의 (a2), 도 4의 (b1), 및 도 4의 (b2)에 도시된 타이밍 차트를 참조하여 설명한다. 또한, 기억 소자(110)를 사용하여 구성되는 기억 장치(100)의 주전원 전위를 제 1 전위 V1로 한다.
도 2, 도 3, 도 4의 (a1), 도 4의 (a2), 도 4의 (b1), 및 도 4의 (b2)에 도시된 타이밍 차트에서 V1은 제 1 전위 V1이고, V2는 제 2 전위 V2이고, V3은 제 3 전위 V3이고, V4는 제 4 전위 V4이고, S1은 제어 신호 S1의 전위이고, S2는 제어 신호 S2의 전위이고, O는 논리 회로(101)의 노드 O의 전위이고, P는 논리 회로(101)의 노드 P의 전위이고, Q는 노드 Q의 전위이고, R는 노드 R의 전위이고, M은 노드 M의 전위이고, N은 노드 N의 전위이고, D는 데이터 D의 전위이고, DB는 데이터 DB의 전위다.
본 실시형태에서는 논리 회로(101)에 데이터 D로서 하이 레벨 전위를 공급하고, 논리 회로(101)에 데이터 DB로서 로 레벨 전위를 공급하는 예를 설명하지만, 논리 회로(101)에 데이터 D로서 로 레벨 전위를 공급하고, 논리 회로(101)에 데이터 DB로서 하이 레벨 전위를 공급할 수도 있다.
또한, 본 실시형태에서는 데이터 D 또는 데이터 DB로서 논리 회로(101)에 공급하는 하이 레벨 전위를 VDD로 하고, 로 레벨 전위를 VSS로 한다. 또한, 하이 레벨 전위는 로 레벨 전위보다 높은 전위를 뜻하고, 반드시 VDD에 한정되지 않는다. 또한, 로 레벨 전위는 하이 레벨 전위보다 낮은 전위를 뜻하고, 반드시 VSS에 한정되지 않는다.
또한, 본 실시형태에서는 프리차지 전위 VPRE를 VDD와 VSS 중간의 전위((VDD+VSS)/2)로 하여 설명하지만, 반드시 이것에 한정되지 않는다. 예를 들어 프리차지 전위 VPRE를 VSS 이상 VDD 이하의 전위로 하여도 좋다. 또한, 프리차지 전위 VPRE를 VSS보다 낮은 전위 또는 VDD보다 높은 전위로 하여도 좋다.
기간(701)은 논리 회로(101)에 데이터를 기록하는 기간이다. 제 1 전위 V1로서 VDD가 공급되고 제 2 전위 V2로서 VSS가 공급되고 제 3 전위 V3으로서 VDD가 공급된 상태에서 제어 신호 S1로서 하이 레벨 전위 S1H를 공급한다(도 2 참조).
하이 레벨 전위 S1H는 트랜지스터(123) 및 트랜지스터(124)를 온 상태로 하기 위한 전위다. 본 실시형태에서는 트랜지스터(123) 및 트랜지스터(124)는 n채널형 트랜지스터이기 때문에 하이 레벨 전위 S1H는 트랜지스터(123) 및 트랜지스터(124)의 문턱 전압 Vth(아래에서 단순히 "Vth"라고도 함)보다 충분히 높은 전위로 하면 좋다. 예를 들어 하이 레벨 전위 S1H를 VDD로 하여도 좋다.
또한, 로 레벨 전위 S1L은 트랜지스터(123) 및 트랜지스터(124)를 오프 상태로 하기 위한 전위다. 본 실시형태에서는 트랜지스터(123) 및 트랜지스터(124)는 n채널형 트랜지스터이기 때문에 로 레벨 전위 S1L은 트랜지스터(123) 및 트랜지스터(124)의 Vth보다 충분히 낮은 전위로 하면 좋다. 예를 들어 로 레벨 전위 S1L을 VSS로 하여도 좋다.
제어 신호 S1에 하이 레벨 전위 S1H가 공급되면, 스위치(106)의 제 1 단자 및 제 2 단자가 도통 상태가 되어 데이터 D의 전위가 노드 O에 공급된다. 또한, 스위치(107)의 제 1 단자 및 제 2 단자가 도통 상태가 되어 데이터 DB의 전위가 노드 P에 공급된다. 이 때, VDD를 공급하는 데이터 D의 전위와 하이 레벨 전위 S1H의 전위차가 Vth보다 작으면, 노드 O에 VDD보다 낮은 전위가 공급될 수 있다. 다만, 노드 P에 VSS가 공급되면, 제 1 인버터 회로(104)로부터 VDD가 출력되기 때문에 노드 O의 전위는 바로 VDD가 된다.
상기 제 1 인버터 회로(104)의 동작은 다음과 같이 설명할 수 있다. 제 1 인버터 회로(104)의 입력 단자(노드 P)에 VSS가 공급되면, p채널형 트랜지스터(111)와 n채널형 트랜지스터(113)의 게이트에도 VSS가 공급된다. 이 때, 트랜지스터(113)의 소스와 동전위인 노드 Q의 전위는 VSS이기 때문에 트랜지스터(113)의 게이트와 소스 사이에 전위차가 생기지 않고, 트랜지스터(113)는 오프 상태가 된다. 또한, 트랜지스터(111)의 소스와 동전위인 노드 R의 전위는 VDD이기 때문에 상대적으로 트랜지스터(111)의 게이트에 음 전압이 인가되어 트랜지스터(111)가 온 상태가 된다. 따라서, 노드 R과 노드 O가 도통되어 제 1 인버터 회로(104)로부터 VDD가 출력된다. 또한, 제 1 인버터 회로(104)의 입력 단자에 VDD가 공급되면, 트랜지스터(111)가 오프 상태가 되고 트랜지스터(113)가 온 상태가 됨으로써, VSS가 출력된다. 또한, 제 2 인버터 회로(105)의 동작도 제 1 인버터 회로(104)와 마찬가지로 설명할 수 있다.
또한, 기간(701)에 제어 신호 S2는 하이 레벨 전위 S2H라도 좋고, 로 레벨 전위 S2L이라도 좋다.
하이 레벨 전위 S2H는 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 하기 위한 전위다. 본 실시형태에서는 트랜지스터(115) 및 트랜지스터(117)는 n채널형 트랜지스터이기 때문에 하이 레벨 전위 S2H는 트랜지스터(115) 및 트랜지스터(117)의 Vth보다 충분히 높은 전위로 하면 좋다. 또한, 하이 레벨 전위 S2H는 노드 O 또는 노드 P에 공급되는 하이 레벨 전위에 트랜지스터(117)의 Vth 또는 트랜지스터(115)의 Vth 중 높은 쪽의 Vth를 더한 전위 이상으로 하는 것이 바람직하다.
로 레벨 전위 S2L은 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 하기 위한 전위다. 본 실시형태에서는 트랜지스터(115) 및 트랜지스터(117)는 n채널형 트랜지스터이기 때문에 로 레벨 전위 S2L은 트랜지스터(115) 및 트랜지스터(117)의 Vth보다 충분히 낮은 전위로 하면 좋다. 본 실시형태에서는 로 레벨 전위 S2L을 VSS로 한다.
다만, 기간(701)은 논리 회로(101)에 데이터를 기록하는 기간이며, 논리 회로(101)에 유지된 데이터를 재기록하는 기간이기도 하다. 이러한 기간은 고속 동작이 요구된다. 기억 소자(110)에 제어 신호 S2로서 하이 레벨 전위 S2H를 공급하면, 기억 회로(102)와 기억 회로(103)에도 데이터 D 및 데이터 DB의 전위(노드 O 및 노드 P의 전위)가 공급되기 때문에 기록 동작이 늦어져 소비 전력도 증가된다. 따라서, 기간(701)에는 제어 신호 S2로서 로 레벨 전위 S2L을 공급하여 기억 회로(102)와 기억 회로(103)에 전위가 공급되지 않도록 하는 것이 바람직하다. 본 실시형태에서는 기간(701)의 제어 신호 S2를 로 레벨 전위 S2L로 한다.
또한, 기간(701)의 제 4 전위 V4는 어떤 전위라도 좋다. 도 2에는 기간(701)의 제 4 전위 V4가 VSS인 것으로 하여 도시하였다.
기간(702)은 논리 회로(101)에 기록된 데이터를 노드 O 및 노드 P에 유지시키는 기간이다. 데이터의 유지는 제어 신호 S1로서 로 레벨 전위 S1L을 트랜지스터(123)의 게이트와 트랜지스터(124)의 게이트에 공급하여 트랜지스터(123)와 트랜지스터(124)를 오프 상태로 함으로써 실시한다. 트랜지스터(123)가 오프 상태가 되면, 스위치(106)의 제 1 단자 및 제 2 단자가 비도통 상태가 된다. 또한, 트랜지스터(124)가 오프 상태가 되면, 스위치(107)의 제 1 단자 및 제 2 단자가 비도통 상태가 된다(도 2 참조).
기간(702)에는 논리 회로(101)에 전원이 공급된 상태에서 노드 O 및 노드 P에 데이터가 유지된다. 따라서, 논리 회로(101)에 유지된 데이터의 재기록이나 논리 회로(101)에 유지된 데이터의 판독이 필요한 경우에 이들 동작을 신속히 실시할 수 있다.
기간(703)은 논리 회로(101)로의 전원 공급을 정지하기 전에 노드 O 및 노드 P에 기록된 데이터를 기억 회로(103) 및 기억 회로(102)에 저장시키는 기간이다. 기간(703)에는 제어 신호 S2로서 하이 레벨 전위 S2H를 트랜지스터(117)의 게이트 및 트랜지스터(115)의 게이트에 공급함으로써 트랜지스터(117) 및 트랜지스터(115)를 온 상태로 한다. 이로써, 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터가 노드 N 및 노드 M에 각각 공급된다. 또한, 제 4 전위 V4로서는 하이 레벨 전위 V4H, 로 레벨 전위 V4L, 또는 VSS를 공급한다(도 2 참조).
하이 레벨 전위 V4H는 VSS보다 높은 전위를 뜻하고, 로 레벨 전위 V4L은 VSS보다 낮은 전위를 뜻한다. 또한, 하이 레벨 전위 V4H는 VSS에 트랜지스터(117)의 Vth 또는 트랜지스터(115)의 Vth 중 큰 쪽의 Vth를 더한 전위 이상으로 하는 것이 바람직하다. 또한, 로 레벨 전위 V4L은 VSS에서 트랜지스터(117)의 Vth 또는 트랜지스터(115)의 Vth 중 큰 쪽의 Vth를 뺀 전위로 하는 것이 바람직하다.
본 실시형태에서는 제 4 전위 V4로서 로 레벨 전위 V4L을 공급한다. 또한, 로 레벨 전위 V4L은 하이 레벨 전위 S2H를 공급하기 전에 공급하는 것이 바람직하다. 하이 레벨 전위 S2H를 공급하기 전에 로 레벨 전위 V4L을 공급하면, 노드 N 및 노드 M의 전위를 각각 노드 O 및 노드 P보다 낮게 할 수 있다. 따라서, 노드 O와 노드 N의 전위차 및 노드 P와 노드 M의 전위차가 커져 노드 N 및 노드 M으로의 데이터 기록을 신속히 실시할 수 있다.
본 실시형태에서는 노드 M에 VDD가 기록되고 노드 N에 VSS가 기록된다.
또한, 기간(703)의 동작과 기간(702)의 동작을 동시에 실시하여도 좋다. 논리 회로(101)에 기록된 데이터를 노드 O 및 노드 P에 유지시키는 기간(702) 동안에 노드 O 및 노드 P에 유지된 데이터를 기억 회로(103) 및 기억 회로(102)에 저장시키는 동작을 실시함으로써 실질적으로 기간(703)을 생략할 수 있어 기억 소자(110)의 동작 속도를 높일 수 있다.
기간(704)은 기억 회로(103) 및 기억 회로(102)에 기록된 데이터를 유지하기 위한 동작을 실시하는 기간이다. 기간(704)에는 제어 신호 S2로서 로 레벨 전위 S2L을 트랜지스터(117)의 게이트 및 트랜지스터(115)의 게이트에 공급함으로써 트랜지스터(117) 및 트랜지스터(115)를 오프 상태로 하고, 이 후, 노드 M 또는 노드 N의 전위가 변화되는 것을 방지하기 위하여 제 4 전위 V4를 VSS로 한다(도 2 참조).
여기서, 기간(704)의 동작에 대하여 도 4의 (a1), 도 4의 (a2), 도 4의 (b1), 도 4의 (b2), 도 5a, 및 도 5b를 사용하여 자세히 설명한다. 도 4의 (a1)은 기간(704)에 제어 신호 S2를 로 레벨 전위 S2L로 한 후에, 제 4 전위 V4를 그대로 로 레벨 전위 V4L로 한 경우의 타이밍 차트이고, 도 4의 (a2)는 도 4의 (a1)에 도시된 부위(721)의 노드 M과 노드 N의 전위 변화를 도시한 도면이다. 도 4의 (b1)은 기간(704)에 제어 신호 S2를 로 레벨 전위 S2L로 한 후에, 제 4 전위 V4를 VSS로 한 경우의 타이밍 차트이고, 도 4의 (b2)는 도 4의 (b1)에 도시된 부위(722)의 노드 M과 노드 N의 전위 변화를 도시한 도면이다. 또한, 도 4의 (a1) 및 도 4의 (b1)에 도시된 "Vth"는 트랜지스터(115) 및 트랜지스터(117)의 Vth를 나타낸 것이다. 또한, 설명을 간단하게 하기 위하여 트랜지스터(115)의 Vth와 트랜지스터(117)의 Vth는 같은 것으로 한다.
도 5a 및 도 5b는 전계 효과 트랜지스터의 전기 특성에 대하여 설명하기 위한 도면이다. 도 5a 및 도 5b에는 n채널형 트랜지스터(330)를 예시하였다. 도 5a에 트랜지스터(330)의 회로 기호를 도시하였다. 일반적으로, 전계 효과 트랜지스터는 게이트 G, 소스 S, 드레인 D의 3개의 단자를 갖고, 게이트 G에 인가되는 전압에 의하여 소스 S와 드레인 D 사이의 도통 및 비도통을 제어할 수 있다.
도 5b는 트랜지스터(330)의 소스 S를 기준으로 한 게이트 G와 소스 S 사이의 전압(아래에서 "Vgs"라고도 기재함)을 변화시켰을 때의 소스 S와 드레인 D 사이를 흐르는 전류(아래에서 "Ids"라고도 기재함)의 변화를 도시한 것이다. 도 5b에서 가로 축은 Vgs의 변화를 나타내고, 세로 축은 Ids의 변화를 대수축(對數軸)으로 도시한 것이다. 곡선(331)은 Vgs와 Ids의 관계를 나타낸 곡선이고, 일반적으로 "V-I 곡선"이나 "Vg-Id 곡선" 등이라고도 불린다. 또한, 곡선(331)은 인핸스먼트(노멀리 오프) 트랜지스터의 Vg-Id 곡선을 예시한 것이다.
n채널형 트랜지스터(330)는 Vgs가 Vth를 넘으면 Ids가 급격히 증가된다. 또한, Vgs가 Vth를 밑돌면 Ids가 급격히 감소되고(도 5b의 세로 축은 대수축인 것에 유의하여야 함), Vgs가 0V 이하가 되면 Ids가 거의 흐르지 않게 된다. 따라서, Vth를 경계로 하여 소스 S와 드레인 D 사이의 도통(트랜지스터의 온 상태) 및 비도통(트랜지스터의 오프 상태)을 제어할 수 있다.
다만, 도 5b에 예시된 바와 같이, Vgs가 Vth보다 작더라도 Vgs가 0V 이하일 때의 Ids보다 많은 Ids가 흐르는 영역이 존재한다. 일반적으로 이 영역은 "문턱 전압 이하의 영역(subthreshold region)"이라고 불린다.
또한, p채널형 트랜지스터의 Vg-Id 곡선은 가로축의 0V를 통과하는 세로축을 중심축으로 하여 곡선(331)의 좌우를 반전시켜 나타낼 수 있다.
기간(704)에 제어 신호 S2의 전위를 하이 레벨 전위 S2H로부터 로 레벨 전위 S2L로 변화시킨다. 이 때, 제어 신호 S2의 전위가 Vth보다 큰 기간 동안(기간(704a))은 트랜지스터(115) 및 트랜지스터(117)가 온 상태이기 때문에 노드 M 및 노드 N에 전위가 공급되지만, 제어 신호 S2의 전위가 Vth보다 낮게 되면, 트랜지스터(115) 및 트랜지스터(117)가 오프 상태가 되고, 노드 M 및 노드 N으로의 전위 공급이 정지된다. 이 후, 제어 신호 S2의 전위는 더 저하되고, 최종적으로 로 레벨 전위 S2L이 되지만, 트랜지스터(115)와 트랜지스터(117)는 오프 상태이기 때문에 노드 M 및 노드 N의 전위는 제어 신호 S2의 전위 변화에 따라 변화되어 최종적으로 수학식 1로 나타내어지는 전위가 된다(기간(704b)). 또한, 실제로는 Vth로부터 로 레벨 전위 S2L에 도달될 때까지 문턱 전압 이하의 영역을 통과하기 때문에 문턱 전압 이하의 영역에서 노드 M 및 노드 N에 전위가 공급된다. 그러나, Vth로부터 로 레벨 전위 S2L로의 변화는 매우 단시간에 실시되기 때문에 문턱 전압 이하의 영역을 무시할 수 있다.
Figure 112013041488946-pat00001
수학식 1에서 Vmn은 트랜지스터(115)가 온 상태일 때의 노드 M의 전위 또는 트랜지스터(117)가 온 상태일 때의 노드 N의 전위를 나타내고, Cp는 트랜지스터(115)의 게이트와 노드 M 사이에 생기는 기생 용량, 또는 트랜지스터(117)의 게이트와 노드 N 사이에 생기는 기생 용량을 나타내고, Cs는 용량 소자(116) 또는 용량 소자(118)의 용량값을 나타낸다.
예를 들어 VDD를 3V로 하고, VSS를 0V로 하고, Vth를 1V로 하고, 트랜지스터(117)가 온 상태일 때의 노드 N의 전위를 VSS로 하고, 로 레벨 전위 S2L을 VSS로 하고, Cp와 Cs의 용량비를 Cp:Cs=1:4로 하면, 제어 신호 S2의 전위가 로 레벨 전위 S2L(0V)이 되었을 때의 노드 N의 전위는 0-(1-0)×1/(1+4)=-0.2V가 된다.
여기서, 노드 O의 전위는 VSS(0V)이고, 노드 N의 전위는 -0.2V이기 때문에 트랜지스터(117)의 노드 N과 접속되는 단자가 소스가 된다. 또한, 트랜지스터(117)의 게이트 전위는 VSS(0V)이기 때문에 상대적으로 게이트에 0.2V가 인가되어 트랜지스터(117)의 소스와 드레인 사이가 약간 도통 상태가 될 수 있다(도 5b의 Ileak 참조). 그러므로, 노드 N의 전위가 VSS(0V)로 변화된다(기간(704c)).
한편, 트랜지스터(115)가 온 상태일 때 노드 M의 전위는 VDD(3V)이고, 제어 신호 S2의 전위가 로 레벨 전위 S2L(0V)일 때 노드 M의 전위는 3-(1-0)×1/(1+4)=2.8V가 된다.
한편, 노드 P의 전위는 VDD(3V)이고, 노드 M의 전위는 2.8V이기 때문에 트랜지스터(115)의 노드 M과 접속되는 단자가 소스가 된다. 또한, 트랜지스터(115)의 게이트 전위는 VSS(0V)이기 때문에 상대적으로 게이트에 -2.8V가 인가되어 트랜지스터(115)의 소스와 드레인 사이는 비도통 상태가 된다. 그러므로, 기간(704c)에 노드 M의 전위는 그대로 2.8V로 유지된다.
본 실시형태에서 기간(703)이 종료된 시점의 노드 M과 노드 N의 전위차 dV(아래에서 단순히 "dV"라고도 함)는 3V이지만, 기간(704)에 제어 신호 S2를 로 레벨 전위 S2L로 한 후에 제 4 전위 V4를 그대로 로 레벨 전위 V4L로 하면, 노드 M과 노드 N의 전위차 dV가 기간(704c)에 작게 될 우려가 있다. 노드 M과 노드 N의 전위차 dV가 작게 되면, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)에 데이터를 기록할 때의 마진이 감소되어 기억 소자(110)의 동작이 불안정하게 되므로 신뢰성이 저하되는 원인 중 하나가 되기 쉽다.
특히, dV의 감소는 반도체 장치의 미세화나 고집적화가 진행되고, Cp가 증대 또는 Cs가 감소되어 Cp와 Cs의 용량비(Cs/Cp)가 작아질수록 현저하게 된다. 그리고, 저소비 전력화를 위하여 동작 전압이 작아질수록 dV의 감소가 현저하게 된다.
그리고, 기간(704)에 제어 신호 S2를 로 레벨 전위 S2L로 한 후에 제 4 전위 V4를 VSS로 한 경우의 노드 M 및 노드 N의 전위 변화에 대하여 도 4의 (b1) 및 도 4의 (b2)를 사용하여 설명한다.
또한, 도 4의 (b1) 및 도 4의 (b2)의 기간(704a) 및 기간(704b)은 도 4의 (a1) 및 도 4의 (a2)와 마찬가지이므로 설명은 생략하였다. 기간(704b) 후 기간(704c)에 제 4 전위 V4를 VSS(0V)로 한다. 로 레벨 전위 V4L이 -1V일 때, 기간(704c)에 제 4 전위 V4를 VSS로 하면, 노드 N의 전위는 -0.2+1=0.8V가 되고, 노드 M의 전위는 2.8+1=3.8V가 된다.
노드 N의 전위가 0.8V가 되면, 트랜지스터(117)의 노드 O와 접속되는 단자가 소스가 되고, 게이트와 소스 사이의 전압은 0V가 된다. 따라서, 기간(704c) 동안에도 트랜지스터(115)의 소스와 드레인 사이의 비도통 상태가 유지되고, 노드 N의 전위는 그대로 0.8V로 유지된다. 마찬가지의 이유로 노드 M의 전위도 그대로 3.8V로 유지된다.
이 때 dV는 3.8-0.8=3V이기 때문에 기간(703) 종료 시점에서의 dV를 기간(704)에도 유지할 수 있고, 기억 소자(110)의 동작을 안정시켜 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시형태에서는 기간(703)에 제 4 전위 V4를 로 레벨 전위 V4L로 하고, 기간(704)에 제 4 전위 V4를 VSS로 하는 예를 설명하였지만, 이것에 한정되지 않는다. 기간(704)의 제 4 전위 V4를 기간(703)의 제 4 전위 V4보다 높게 하는 것이 중요하고, 예를 들어 기간(703)에 제 4 전위 V4를 VSS로 하고, 기간(704)에 제 4 전위 V4를 하이 레벨 전위 V4H로 하여도 좋다.
기간(705)은 전원 공급을 정지하는 기간이다. 기간(705)에는 제 1 전위 V1을 VSS로 함으로써 기억 장치(100)로의 전원 공급을 정지한다. 마찬가지로, 제 3 전위 V3을 VSS로 한다. 기간(705)에 제 1 전위 V1 내지 제 4 전위 V4, 제어 신호 S1, 및 제어 신호 S2가 모두 동전위가 되기 때문에 기억 장치(100)의 전력 소비를 정지시킬 수 있다(도 2 참조).
전원의 공급을 정지함으로써 트랜지스터(123) 및 트랜지스터(124)가 오프 상태가 되고, 논리 회로(101)의 노드 O 및 노드 P의 전위를 유지할 수 없게 된다.
또한, 트랜지스터(115) 및 트랜지스터(117)도 오프 상태가 된다. 그러나, 본 발명의 일 형태에서는 트랜지스터(115) 및 트랜지스터(117)로서 채널이 산화물 반도체에 형성되는 트랜지스터를 사용하기 때문에 트랜지스터(115) 및 트랜지스터(117)가 오프 상태가 되더라도 용량 소자(116)에 의하여 유지된 전위(노드 M의 전위) 및 용량 소자(118)에 의하여 유지된 전위(노드 N의 전위)를 오랜 기간 동안 유지할 수 있다. 즉, 전원 공급이 정지된 후에도 논리 회로(101)의 노드 O 및 노드 P에 기록된 데이터(전위)를 노드 M 및 노드 N에 유지할 수 있다.
기간(706)은 전원의 공급을 재개하는 기간이다. 제 1 전원 전위 V1을 VDD로 함으로써 기억 장치(100)로의 전원 공급을 시작한다. 또한, 제어 신호 S1로서 하이 레벨 전위 S1H를 공급하여 트랜지스터(123) 및 트랜지스터(124)를 온 상태로 하고, 제 2 전위 V2, 제 3 전위 V3, 데이터 D, 및 데이터 DB로서 프리차지 전위 VPRE를 공급한다. 그러면, 노드 O, 노드 P, 노드 Q, 및 노드 R이 프리차지 전위 VPRE가 된다(도 3 참조).
또한, 기간(706)에 제 2 전위 V2와 제 3 전위 V3은 동전위이기 때문에 논리 회로(101)에서 전력은 소비되지 않는다.
기간(707)은 기억 회로(102) 및 기억 회로(103)에 유지된 데이터를 논리 회로(101)에 회복시키는(기록하는) 기간이다. 기간(707)에 제 4 전위 V4를 하이 레벨 전위 V4H로 한다. 그러면, 노드 N의 전위가 V4H와 VSS의 전위의 차이만큼 상승되어 본 실시형태에서는 전위 VSSB가 된다. 또한, 노드 M의 전위가 V4H와 VSS의 전위의 차이만큼 상승되어 본 실시형태에서는 전위 VDDB가 된다.
또한, 제어 신호 S1로서 로 레벨 전위 S1L을 공급하여 트랜지스터(123) 및 트랜지스터(124)를 오프 상태로 한다. 데이터 D 및 데이터 DB의 전위는 로 레벨 전위 S1L이 공급될 때까지 프리차지 전위 VPRE로 하는 것이 바람직하다.
트랜지스터(123) 및 트랜지스터(124)를 오프 상태로 한 후에 제어 신호 S2로서 하이 레벨 전위 S2H를 공급하여 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 한다. 그러면, 노드 M 및 노드 N의 전위가 노드 P 및 노드 O에 각각 공급된다(도 3 참조).
또한, 기간(707)에 제 4 전위 V4를 로 레벨 전위 V4L로 하면, 기간(703)에 노드 N과 노드 M에 기록되었을 때의 전위를 그대로 노드 O와 노드 P로 회복시킬 수 있지만, 본 실시형태에서는 제 4 전위 V4를 하이 레벨 전위 V4H로 하였다. 상술한 바와 같이, 제 4 전위 V4를 하이 레벨 전위 V4H로 하면, 노드 M 및 노드 N의 전위가 하이 레벨 전위 V4H만큼 상승된다. 그러면, 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 하기 전의 노드 O와 노드 N의 전위차 및 노드 P와 노드 M의 전위차가 커져 논리 회로(101)로의 데이터의 기록(데이터의 회복)을 단시간에 실시할 수 있다. 즉, 기억 소자(110)의 동작 속도를 높일 수 있다.
이 경우에는, 노드 O와 노드 P에 기간(703)과 다른 전위가 기록된다. 다만, 노드 O와 노드 P의 전위차 dV는 노드 N과 노드 M의 전위차 dV와 실질적으로 같게 할 수 있다. 즉, 본 실시형태에 기재된 기억 소자(110)는 전원 공급을 정지하기 직전의 논리 회로(101)의 노드 O와 노드 P의 전위차를 기억 회로(102) 및 기억 회로(103)에 유지한다.
본 실시형태에서는 기간(707)에 노드 O보다 dV만큼 높은 전위가 노드 P에 기록된다. 또한, 기간(706)에 제 4 전위 V4를 하이 레벨 전위 V4H로 하여도 좋다.
기간(708)은 논리 회로(101)로의 전원 공급을 재개하는 기간이다. 기간(708)에 제 2 전위 V2로서 VSS를 노드 Q에 공급하고, 제 3 전위 V3으로서 VDD를 노드 R에 공급한다. 그러면, 인버터 회로(104)와 인버터 회로(105)가 동작하여 노드 P의 전위가 VDD가 되고, 노드 O가 VSS가 된다. 또한, 노드 M의 전위가 VDD가 되고, 노드 N의 전위가 VSS가 된다(도 3 참조).
또한, 기억 회로(102) 및 기억 회로(103)를 사용하여 유지되는 전위차 dV는 전원 공급을 정지하기 직전의 논리 회로(101)의 노드 O와 노드 P의 전위차 dV와 같을 필요는 없고, 노드 O와 노드 P에 유지된 전위의 고저 관계가 변하지 않으면 좋다. 예를 들어 본 실시형태에서는 노드 O보다 노드 P가 더 높은 전위를 유지하면 좋다.
상술한 바와 같이, 논리 회로(101)로의 전원 공급을 재개하여 노드 O 및 노드 P에 다시 데이터 D 및 데이터 DB를 유지한 상태로 할 수 있다. 이 후, 제어 신호 S2로서 로 레벨 전위 S2L을 트랜지스터(115)의 게이트 및 트랜지스터(117)의 게이트에 공급함으로써 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다.
기간(709)은 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터를 판독하는 기간이다. 기간(709)에 제어 신호 S1로서 하이 레벨 전위 S1H를 스위치(106)의 제 3 단자 및 스위치(107)의 제 3 단자(트랜지스터(123)의 게이트 및 트랜지스터(124)의 게이트)에 공급함으로써, 스위치(106)의 제 1 단자와 제 2 단자 및 스위치(107)의 제 1 단자와 제 2 단자를 도통 상태로 한다. 스위치(106)를 통하여 논리 회로(101)의 노드 O에 유지된 데이터 D를 판독할 수 있고, 스위치(107)를 통하여 논리 회로(101)의 노드 P에 유지된 데이터 DB를 판독할 수 있다. 판독이 종료되면, 제어 신호 S1로서 로 레벨 전위 S1L을 스위치(106)의 제 3 단자 및 스위치(107)의 제 3 단자에 공급함으로써, 스위치(106)의 제 1 단자와 제 2 단자 및 스위치(107)의 제 1 단자와 제 2 단자를 비도통 상태로 한다(도 3 참조).
또한, 본 실시형태에서는 기간(709)에 제어 신호 S2를 로 레벨 전위 S2L로 하였지만, 기간(709)에 제어 신호 S2를 하이 레벨 전위 S2H로 하여도 좋다.
상술한 바와 같이 기억 소자(110) 또는 기억 소자(110)를 사용한 반도체 장치를 동작시킬 수 있다.
본 발명의 일 형태의 반도체 장치에서는 기억 소자 내에 오프 전류가 낮은 트랜지스터를 갖는 기억 회로를 제공하는 구성으로 하였다. 오프 전류가 낮은 트랜지스터의 일례로서 채널이 산화물 반도체에 형성되는 트랜지스터를 들 수 있다. 상기 트랜지스터는 오프 전류가 매우 낮은 특징을 갖는다. 그러므로, 상기 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 접속된 용량 소자에 의하여 오랜 기간 동안 전위를 유지할 수 있다. 따라서, 전원 공급이 정지되더라도 기억 소자가 갖는 논리 회로의 논리 상태를 유지할 수 있다. 이와 같은 기억 소자를 사용함으로써, 전원이 꺼져도 저장된 논리 상태가 지워지지 않는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서는 전원 공급이 정지되기 전에 논리 회로(101)에 유지된 데이터 D 및 데이터 DB를 논리 회로(101)에 접속된 기억 회로(102) 및 기억 회로(103)에 각각 유지시킨다. 그러므로, 전원 공급을 정지하기 전에 반도체 장치에 유지된 데이터를 다른 반도체 장치로 옮길 필요가 없어지므로 단시간 동안에 전원 공급을 정지할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서는 기간(704) 내지 기간(706)의 제 4 전위 V4를 기간(703)의 제 4 전위 V4보다 높게 한다. 이로써, 기억 회로(102) 및 기억 회로(103)에 각각 유지된 데이터 사이의 전위차 dV의 감소를 방지하여 논리 회로(101)로의 데이터 회복 동작을 안정적으로 실시할 수 있다. 따라서, 기억 소자(110)의 동작을 안정시켜 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 형태에 따른 기억 소자(110)에서는 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)에 데이터를 회복시킬 때 제 4 전위 V4를 상승시킨다. 이로써, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)에 단시간에 데이터를 회복시킬 수 있다. 즉, 기억 소자(110)의 동작 속도를 높일 수 있고, 기억 소자(110)를 사용한 반도체 장치의 동작 속도를 높일 수 있다. 본 발명의 일 형태에 따른 기억 소자(110)를 사용한 반도체 장치는 필요에 따라 전원 공급을 정지할 수 있어 소비 전력을 저감시킬 수 있다. 또한, 본 발명의 일 형태에 따른 기억 소자(110)는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에 단시간 동안의 전원 공급 정지도 용이하게 실시할 수 있다. 따라서, 전원 공급의 정지를 빈번하게 실시할 수 있고, 반도체 장치의 소비 전력을 더 저감시킬 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 도 1a 및 도 1b에 도시된 기억 소자(110)를 복수개 사용하여 메모리 셀 어레이를 구성하는 예를 도 6 및 도 7을 사용하여 설명한다. 도 6은 (m×n)개의 기억 소자(110)를 갖는 반도체 장치의 블록도의 일례다.
도 6에 도시된 기억 장치(200)는 m개(m은 2 이상의 정수)의 신호 라인 SL1, m개의 신호 라인 SL2, n개(n은 2 이상의 정수)의 비트 라인 BL, n개의 반전 비트 라인 BLB, 제 1 배선(221)(도시하지 않았음), 제 2 배선(222), 제 3 배선(223), m개의 제 4 배선(224), 세로 m개(행)×가로 n개(열)의 기억 소자(110)가 매트릭스 형상으로 배치된 메모리 셀 어레이(210), 제 1 구동 회로(211), 및 제 2 구동 회로(212)를 갖는다. 제 1 구동 회로(211)는 n개의 비트 라인 BL 및 반전 비트 라인 BLB와 접속되어 있고, 제 2 구동 회로(212)는 m개의 신호 라인 SL1, 신호 라인 SL2, 및 제 4 배선(224)과 접속되어 있다. 또한, 제 1 배선(221)은 기억 장치(200)에 전원을 공급하고(도시하지 않았음), 제 2 배선(222) 및 제 3 배선(223)은 기억 소자(110(1, 1)) ~ 기억 소자(110(m, n)) 각각에 접속되어 있다.
신호 라인 SL1에는 제어 신호 S1이 공급되고, 신호 라인 SL2에는 제어 신호 S2가 입력된다. 또한, 비트 라인 BL에 데이터 D가 공급되고, 반전 비트 라인 BLB에 데이터 DB가 공급된다. 또한, 제 1 배선(221)에는 제 1 전원 V1이 공급되고, 제 2 배선(222)에는 제 2 전위 V2가 공급되고, 제 3 배선(223)에는 제 3 전위 V3이 공급되고, 제 4 배선(224)에는 제 4 전위 V4가 공급된다.
기억 소자(110(1, 1)) ~ 기억 소자(110(m, n))로의 액세스는 신호 라인 SL1과 신호 라인 SL2를 통하여 실시되고, 비트 라인 BL 및 반전 비트 라인 BLB는 접속된 메모리 셀로부터 데이터를 판독하거나 접속된 메모리 셀에 데이터를 기록한다.
제 1 구동 회로(211)는 비트 라인 BL 및 반전 비트 라인 BLB가 열 방향의 메모리 셀에 액세스하는 것을 제어한다. 한편, 제 2 구동 회로(212)는 신호 라인 SL1 및 신호 라인 SL2가 행 방향의 메모리 셀에 액세스하는 것을 제어한다.
도 6에 도시된 기억 장치(200)는 실시형태 1에 기재된 기억 소자(110)의 구동 방법을 적용할 수 있다. 또한, 메모리 셀 어레이(210) 내의 기억 소자(110)에 행 단위로 액세스할 수 있다. 또한, 메모리 셀 어레이(210) 내의 기억 소자(110)에 랜덤 액세스할 수도 있다.
도 7에 도시된 기억 장치(201)는 도 6에 도시된 기억 장치(200)가 갖는 제 3 배선(223)을 m개로 하고, 행 단위로 기억 소자(110)에 접속되는 예를 도시한 것이다. 또한, 도 7에서는 제 3 배선(223)을 제 2 구동 회로(212)에 접속시키는 구성을 예시하였지만, 제 3 배선(223)을 제 1 구동 회로(211)에 접속시키는 구성으로 하여도 좋다. 또한, 제 1 구동 회로(211) 및 제 2 구동 회로(212) 외에 제 3 배선(223)과 접속되는 구동 회로를 제공하여도 좋다.
제 3 배선(223)을 행 단위로 제공함으로써 기억 소자(110)로의 전력 공급을 행 단위로 제어할 수 있어 소비 전력을 저감시키는 효과를 높일 수 있다. 또한, 제 3 배선(223)은 열 단위로 제공하여도 좋다. 또한, 제 2 배선(222)을 행 단위 또는 열 단위로 제공하여도 좋다. 또한, n개의 제 2 배선(222)과 m개의 제 3 배선(223)을 매트릭스 형상으로 제공하고, 기억 소자(110)로의 전력 공급을 랜덤하게 제어할 수도 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에 기재된 기억 장치의 제작 방법의 일례에 대하여 도 8a 내지 도 11b를 참조하여 설명한다. 우선, 기억 장치의 하부에 형성되는 트랜지스터의 제작 방법에 대하여 설명하고, 그리고, 상부에 형성되는 트랜지스터 및 용량 소자의 제작 방법에 대하여 설명한다. 또한, 제작 공정을 도시한 단면도에서 A1-A2에 따른 단면은 n채널형 트랜지스터를 제작하는 공정을 도시한 것이고, B1-B2에 따른 단면은 p채널형 트랜지스터를 제작하는 공정을 도시한 것이다.
<하부 트랜지스터의 제작 방법>
우선, 절연층(302)을 개재하여 반도체층(304)이 제공된 기판(300)을 준비한다(도 8a 참조).
기판(300)으로서 예를 들어 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄, 갈륨 비소, 인듐 인 등으로 이루어진 화합물 반도체 기판을 적용할 수 있다. 또한, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등의 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판 등도 들 수 있다.
절연층(302)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 등을 포함한 단층 구조 또는 적층 구조로 한다. 또한, 절연층(302)의 형성 방법으로서 열 산화법, CVD법, 스퍼터링법 등을 들 수 있다. 절연층(302)의 막 두께는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 한다.
또한, 반도체층(304)은 실리콘이나 탄소화 실리콘 등의 단결정 반도체 재료, 다결정 반도체 재료, 실리콘 게르마늄, 갈륨 비소, 인듐 인 등의 화합물 반도체 재료를 적용할 수 있다. 또한, 반도체층(304)은 산화물 반도체 재료를 포함하지 않으므로, 반도체층(304)의 재료를 산화물 반도체 이외의 반도체 재료라고도 기재한다.
반도체층(304)에 실리콘 등의 단결정 반도체 재료를 사용하면, 실시형태 1에 기재된 논리 회로(101), 스위치(106), 및 스위치(107) 등의 동작을 고속화시킬 수 있으므로 바람직하다.
또한, 절연층(302)을 개재하여 반도체층(304)이 제공된 기판(300)으로서 SOI 기판을 적용할 수도 있다. 또한, 일반적으로 "SOI 기판"은 절연 표면 위에 실리콘층이 형성된 구성의 기판을 뜻하지만, 본 명세서 등에서는 절연 표면 위에 실리콘 이외의 재료로 이루어진 반도체층이 제공된 구성의 기판도 포함한다. 즉, "SOI 기판"이 갖는 반도체층은 실리콘층에 한정되지 않는다. 또한, SOI 기판은 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체층이 제공된 구성도 포함한다. 본 실시형태에서는 절연층(302)을 개재하여 반도체층(304)이 제공된 기판(300)으로서 단결정 실리콘 기판 위에 산화 실리콘층을 개재하여 실리콘층이 제공된 SOI 기판을 사용하는 경우에 대하여 설명한다.
다음에, 반도체층(304)을 섬 형상으로 가공하여 반도체층(304a) 및 반도체층(304b)을 형성한다(도 8b 참조). 상기 가공의 방법으로서 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액은 에칭 대상인 재료에 따라 적절히 선택할 수 있다.
다음에, 반도체층(304a) 및 반도체층(304b)을 덮도록 게이트 절연층(306a) 및 게이트 절연층(306b)을 형성한다(도 8b 참조). 게이트 절연층(306a) 및 게이트 절연층(306b)은 예를 들어 반도체층(304a) 표면 및 반도체층(304b) 표면을 가열 처리(열 산화 처리나 열 질화 처리 등)함으로써 형성할 수 있다. 가열 처리 대신에, 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는 예를 들어 산소, 질소, 산화 질소, 암모니아 등의 산소 또는 질소를 포함한 가스나 이들을 혼합한 가스를 사용하여 실시할 수 있다. 또한, 산소 또는 질소를 포함한 가스에 수소나 희가스를 혼합한 가스를 사용할 수도 있다.
또한, 게이트 절연층(306a) 및 게이트 절연층(306b)은 CVD법이나 스퍼터링법 등을 사용하여 형성하여도 좋다. 또한, 게이트 절연층(306a) 및 게이트 절연층(306b)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈 등의 재료를 사용하여 형성할 수 있다. 또한, 게이트 절연층으로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)) 등의 고유전율(high-k) 재료를 사용하여도 좋다. 게이트 절연층은 상술한 재료 및 방법을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 또한, 게이트 절연층(306a) 및 게이트 절연층(306b)의 막 두께는 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
또한, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인한 게이트 누설이 문제로 된다. 게이트 누설의 문제를 해소하기 위해서는 게이트 절연층에 상술한 high-k 재료를 사용하면 좋다. high-k 재료를 게이트 절연층에 사용함으로써, 전기적 특성을 확보하면서 게이트 누설을 억제하기 위하여 막 두께를 크게 할 수 있다. 또한, high-k 재료를 포함한 층과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중 어느 재료를 포함한 층의 적층 구조로 하여도 좋다.
본 실시형태에서는 열 산화 처리를 사용하여 반도체층(304a) 및 반도체층(304b) 위에 산화 실리콘을 형성함으로써, 게이트 절연층(306a) 및 게이트 절연층(306b)을 형성한다.
다음에, 트랜지스터의 문턱 전압을 제어하기 위하여 n형 도전성을 부여하는 불순물 원소 및 p형 도전성을 부여하는 불순물 원소를 게이트 절연층(306a) 및 게이트 절연층(306b)을 통하여 반도체층(304a) 및 반도체층(304b)에 첨가한다(도 8c 참조). 반도체층(304a) 및 반도체층(304b)이 실리콘인 경우, n형 도전성을 부여하는 불순물 원소로서는 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, p형 도전성을 부여하는 불순물 원소로서는 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다. 본 실시형태에서는 문턱 전압을 제어하기 위하여 게이트 절연층(306a)을 통하여 반도체층(304a)에 붕소를 첨가함으로써 반도체층(308)을 형성하고, 게이트 절연층(306b)을 통하여 반도체층(304b)에 인을 첨가함으로써 반도체층(310)을 형성한다.
다음에, 게이트 절연층(306a) 및 게이트 절연층(306b) 위에 게이트 전극(이것과 동일한 층으로 형성되는 다른 전극 또는 배선을 포함함)을 형성하기 위한 도전층(312)(도시하지 않았음)을 형성하고, 상기 도전층을 가공하여 게이트 전극(312a), 게이트 전극(312b), 및 전극(313)을 형성한다(도 8d 참조).
게이트 전극(312a), 게이트 전극(312b), 및 전극(313)을 형성하기 위한 도전층으로서는 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전층을 형성하여도 좋다. 도전층의 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전층은 레지스트 마스크를 사용한 에칭에 의하여 가공할 수 있다. 본 실시형태에서는 스퍼터링법을 사용하여 질화 탄탈과 텅스텐을 적층시고 가공함으로써 게이트 전극(312a), 게이트 전극(312b), 및 전극(313)을 형성한다.
다음에, 게이트 전극(312a)을 마스크로서 사용하여 n형 도전형을 부여하는 불순물 원소를 게이트 절연층(306a)을 통하여 반도체층(308)에 첨가한다. 또한, 게이트 전극(312b)을 마스크로서 사용하여 p형 도전성을 부여하는 불순물 원소를 게이트 절연층(306b)을 통하여 반도체층(310)에 첨가한다(도 8e 참조). 본 실시형태에서는 게이트 절연층(306a)을 통하여 반도체층(308)에 인을 첨가함으로써 불순물 영역(314a) 및 불순물 영역(314b)을 형성하고, 게이트 절연층(306b)을 통하여 반도체층(310)에 붕소를 첨가함으로써 불순물 영역(316a) 및 불순물 영역(316b)을 형성한다.
다음에, 게이트 전극(312a) 및 게이트 전극(312b)의 측면에 측벽(318a), 측벽(318b), 측벽(318c), 및 측벽(318d)을 형성한다(도 9a 참조). 측벽(318a) 내지 측벽(318d)은 게이트 전극(312a) 및 게이트 전극(312b)을 덮는 절연층을 형성한 후, 이것을 RIE(Reactive ion etching: 반응성 이온 에칭)법에 의한 이방성 에칭에 의하여 절연층을 가공하여 게이트 전극(312a)의 측벽 및 게이트 전극(312b)의 측벽에 자기 정합적으로 형성하면 좋다.
측벽(318a) 내지 측벽(318d)을 형성하기 위한 절연층에 특별히 한정은 없지만, 예를 들어 TEOS(Tetraethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화 질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화 실리콘을 사용할 수 있다. 또한, 저온 산화(LTO: Low Temperature Oxidation)법에 의하여 형성하는 산화 실리콘을 사용하여도 좋다. 절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의하여 형성할 수 있다.
또한, 측벽(318a) 내지 측벽(318d)이 형성됨과 동시에 전극(313) 측면에도 측벽이 형성된다.
다음에, 게이트 전극(312a), 게이트 전극(312b), 및 측벽(318a) 내지 측벽(318d)을 마스크로서 사용하여 n형 도전형을 부여하는 불순물 원소 및 p형 도전성을 부여하는 불순물 원소를 게이트 절연층(306a) 및 게이트 절연층(306b)을 통하여 반도체층(308) 및 반도체층(310)에 첨가한다(도 9b 참조). 본 실시형태에서는 게이트 절연층(306a)을 통하여 반도체층(308)에 인을 첨가함으로써 불순물 영역(320a) 및 불순물 영역(320b)을 형성하고, 게이트 절연층(306b)을 통하여 반도체층(310)에 붕소를 첨가함으로써 불순물 영역(322a) 및 불순물 영역(322b)을 형성한다. 또한, 불순물 영역(320a) 및 불순물 영역(320b)의 농도가 불순물 영역(314a) 및 불순물 영역(314b)의 농도보다 높게 되도록 불순물 원소를 첨가하는 것이 바람직하고, 불순물 영역(322a) 및 불순물 영역(322b)의 농도가 불순물 영역(316a) 및 불순물 영역(316b)의 농도보다 높게 되도록 불순물 원소를 첨가하는 것이 바람직하다.
상기 공정을 거쳐 산화물 반도체 이외의 반도체 재료를 포함한 기판(300)을 사용하여 n채널형 트랜지스터(113) 및 p채널형 트랜지스터(111)를 제작할 수 있다(도 9b 참조). 상기 트랜지스터는 고속 동작이 가능한 특징을 갖는다. 그러므로, 상기 트랜지스터를 논리 회로(101), 스위치(106), 스위치(107), 및 프리차지 회로(108) 등에 적용함으로써 이들의 동작을 고속화시킬 수 있으므로 바람직하다.
다음에, 트랜지스터(113) 및 트랜지스터(111)를 덮도록 절연층(324)을 형성한다(도 9c 참조). 절연층(324)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료를 포함한 재료를 사용하여 형성할 수 있다. 절연층(324)으로서 유전율이 낮은(low-k) 재료를 사용하면 각종 전극이나 배선이 중첩됨에 기인한 용량을 충분히 저감시킬 수 있으므로 바람직하다. 또한, 절연층(324)으로서 상술한 재료를 사용한 다공성 절연 재료를 사용하여도 좋다. 다공성 절연 재료는 밀도가 높은 절연 재료와 비교하여 유전율이 저하되므로, 전극이나 배선에 기인한 용량을 더 저감시킬 수 있다. 또한, 절연층(324)으로서 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성하여도 좋다. 본 실시형태에서는 산화 질화 실리콘을 사용하여 절연층(324)을 형성하는 경우에 대하여 설명한다.
다음에, 절연층(324)을 형성한 후, 반도체층(308) 및 반도체층(310)에 첨가된 불순물 원소를 활성화시키기 위한 가열 처리를 실시한다. 가열 처리는 어닐링로를 사용하여 실시한다. 이 외, 레이저 어닐링법 또는 래피드 서멀 어닐링법(RTA법)을 적용할 수 있다. 가열 처리는 질소 분위기하에서 400℃ ~ 600℃, 대표적으로는 450℃ ~ 500℃로 1시간 ~ 4시간 동안 실시한다. 이 가열 처리에 의하여 불순물 원소의 활성화와 동시에 절연층(324)의 산화 질화 실리콘 내의 수소가 반도체층(308) 및 반도체층(310)으로 확산된다. 반도체층(308) 및 반도체층(310)으로 확산된 수소에 의하여 게이트 절연층(306a)과 반도체층(308)의 계면 및 게이트 절연층(306b)과 반도체층(310)의 계면에 존재하는 결함을 저감시킬 수 있다. 또한, 반도체층(308) 내 및 반도체층(310) 내에 존재하는 결함을 저감시킬 수 있다.
또한, 상술한 각 공정의 전후에 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하여도 좋다. 예를 들어 하부 트랜지스터와 상부 트랜지스터를 접속시키기 위한 전극이나 배선 등을 형성하여도 좋다. 또한, 배선의 구조로서 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여 고도로 집적된 반도체 장치를 실현할 수도 있다.
<상부 트랜지스터의 제작 방법>
다음에, 절연층(324) 위에 트랜지스터(115) 및 용량 소자(116)를 형성하기 위한 제작 방법의 일례를 설명한다. 우선, 절연층(324)의 표면 요철을 경감시키기 위하여 절연층(324)의 표면에 평탄화 처리를 실시한다(도 9d 참조). 평탄화 처리로서는 화학적 기계 연마(CMP: Chemical Mechanical Polishing, 아래에서 CMP 처리라고 기재함) 등의 연마 처리 외에 에칭 처리 등을 적용할 수도 있다. 또한, CMP 처리와 에칭 처리를 조합하여도 좋다. 절연층(324)의 표면은 트랜지스터(115)의 특성을 향상시키기 위하여 가능한 한 평탄하게 하는 것이 바람직하다.
또한, CMP 처리란 피가공물의 표면을 화학적·기계적인 복합 작용에 의하여 평탄화시키는 방법이다. 더 구체적으로 말하면 연마 스테이지에 연마포를 부착하고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜 슬러리와 피가공물의 화학 반응과, 연마포와 피가공물의 기계 연마의 작용에 의하여 피가공물의 표면을 연마하는 방법이다.
다음에, 평탄화된 절연층(324)의 표면에 산화물 반도체층(342)을 형성한다(도 10a 참조).
산화물 반도체층(342)을 형성하기 위한 재료로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서 In과 Zn에 추가적으로 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al) 중 어느 하나 또는 복수를 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들어 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로 포함한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다.
예를 들어 In:Ga:Zn＝1:1:1(＝1/3:1/3:1/3) 또는 In:Ga:Zn＝2:2:1(＝2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는 In:Sn:Zn＝1:1:1(＝1/3:1/3:1/3), In:Sn:Zn＝2:1:3(＝1/3:1/6:1/2) 또는 In:Sn:Zn＝2:1:5(＝1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 문턱 값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어 In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn＝a:b:c(a＋b＋c＝1)인 산화물의 조성이 원자수비가 In:Ga:Zn＝A:B:C(A＋B＋C＝1)의 산화물의 조성의 근방이라는 것은 a, b, c가 (a―A)2＋(b―B)2＋(c―C)2≤r2를 만족시키는 것을 뜻하고, r은 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체는 단결정이라도 좋고, 비단결정이라도 좋다. 후자의 경우에는, 비정질(어모퍼스)이라도 좋고, 다결정이라도 좋다. 또한, 비정질과 결정질이 혼재하는 부분을 포함한 구조라도 좋다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있으므로, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내 결함을 더 저감시킬 수 있으므로 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로 말하면, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다. 또한, Ra는 JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표현할 수 있고, 수학식 2로 정의된다.
Figure 112013041488946-pat00002
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이고, 좌표(x1, ｙ1, f(x1,ｙ1))(x1, ｙ2, f(x1, ｙ2))(x2, ｙ1, f(x2, ｙ1))(x2, ｙ2, f(x2, ｙ2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. 평균 면 거칠기(Ra)는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
또한, 산화물 반도체층(342)으로서 In-Zn계 산화물을 사용하는 경우, 사용하는 타깃의 금속 원소의 원자수비로 In:Zn＝50:1 ~ 1:2(mol수비로 환산하면 In2O3:ZnO＝25:1 ~ 1:4), 바람직하게는 In:Zn＝20:1 ~ 1:1(mol수비로 환산하면 In2O3:ZnO＝10:1 ~ 1:2), 더 바람직하게는 In:Zn＝15:1 ~ 1.5:1(mol수비로 환산하면 In2O3:ZnO＝15:2 ~ 3:4)로 한다. 예를 들어 In-Zn-O계 산화물의 형성에 사용되는 타깃은 원자수비가 In:Zn:O= X:Y:Z인 경우에 Z>1.5X＋Y로 한다.
산화물 반도체층(342)으로서 In-Ga-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn＝1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4인 In-Ga-Zn계 산화물 타깃을 사용한다.
또한, 산화물 반도체층(342)으로서 In-Sn-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Sn:Zn＝1:1:1, 2:1:3, 1:2:2, 또는 20:45:35인 In-Sn-Zn계 산화물 타깃을 사용한다.
또한, 타깃의 상대 밀도는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하다. 상대 밀도가 높은 타깃을 사용함으로써 산화물 반도체층(342)을 치밀한 막으로 할 수 있다.
산화물 반도체층(342)은 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법에 의하여 형성할 수 있다. 또한, 산화물 반도체층(342)의 막 두께는 5nm 이상 100nm 이하, 바람직하게는 10nm 이상 30nm 이하로 한다.
또한, 산화물 반도체층(342)은 비정질이라도 좋고, 결정성을 가져도 좋다. 산화물 반도체층(342)은 예를 들어 비단결정을 가져도 좋다. 비단결정은 예를 들어 CAAC(C Axis Aligned Crystal), 다결정, 미결정, 비정질부를 갖는다. 비정질부는 미결정 및 CAAC보다 결함 준위 밀도가 높다. 또한, 미결정은 CAAC보다 결함 준위 밀도가 높다. 또한, CAAC를 갖는 산화물 반도체를 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라고 부른다.
산화물 반도체층(342)은 예를 들어 CAAC-OS를 가져도 좋다. CAAC-OS는 예를 들어 c축 배향하고, a축 또는/및 b축은 거시적으로 보면 정렬되어 있지 않다.
산화물 반도체층(342)은 예를 들어 미결정을 가져도 좋다. 또한, 미결정을 갖는 산화물 반도체를 미결정 산화물 반도체라고 부른다. 미결정 산화물 반도체막은 예를 들어 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 막 내에 갖는다.
산화물 반도체층(342)은 예를 들어 비정질부를 가져도 좋다. 또한, 비정질부를 갖는 산화물 반도체를 비정질 산화물 반도체라고 부른다. 비정질 산화물 반도체막은 예를 들어 원자 배열이 불규직한 막이고, 결정 성분을 갖지 않는다. 또는, 비정질 산화물 반도체막은 예를 들어 완전한 비정질이고, 결정부를 갖지 않는다.
또한, 산화물 반도체층(342)은 예를 들어 단결정을 가져도 좋다.
산화물 반도체층(342)은 복수의 결정부를 갖고, 상기 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 배향하는 것이 바람직하다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 이와 같은 산화물 반도체층의 일례로서 CAAC-OS막이 있다.
CAAC-OS막에 포함되는 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 결정부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에 명확한 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 예를 들어 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 배향되고, 또 ab면에 수직인 방향에서 볼 때 금속 원자가 삼각형 또는 육각형으로 배열되며, c축에 수직인 방향에서 볼 때 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우, 80° 이상 100° 이하의 범위, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는 -10° 이상 10° 이하의 범위, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어 CAAC-OS막의 형성 과정에서 산화물 반도체층의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 결정성이 저하되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 배향되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 성막하였을 때 또는 성막 후에 가열 처리 등의 결정화 처리를 행하였을 때, 결정부는 형성된다. 따라서, 결정부의 c축은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 배향된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
다음에, 산화물 반도체층(342)으로서 CAAC-OS막을 형성하는 방법에 대하여 설명한다. 산화물 반도체층(342)으로서 CAAC-OS막을 형성하는 방법은 예를 들어 다음의 2가지 방법이 있다. 하나의 방법은 기판을 가열하면서 산화물 반도체층(342)을 형성하는 방법이고, 또 하나의 방법은 산화물 반도체층(342)의 형성을 2번으로 나누어 첫 번째 성막 후와 2번째 성막 후 각각에 가열 처리하는 방법이다.
기판을 가열하면서 산화물 반도체층(342)을 한번에 형성하는 경우에는, 기판 온도를 100℃ 이상 600℃ 이하로 하면 좋고, 바람직하게는 기판 온도를 200℃ 이상 500℃ 이하로 한다. 또한, 산화물 반도체층(342)을 형성할 때 기판을 가열하는 온도를 높게 함으로써, 비정질 부분보다 결정 부분이 차지하는 비율이 많은 CAAC-OS막으로 할 수 있다.
또한, 산화물 반도체층(342)을 2번으로 나누어 형성하는 경우에는, 기판 온도를 100℃ 이상 450℃ 이하로 유지하면서, 절연층(324) 위에 첫 번째 층의 산화물 반도체층(342)을 형성하고, 질소, 산소, 희가스, 또는 건조 공기의 분위기하에서 550℃ 이상 기판의 변형점 미만으로 가열 처리한다. 상기 가열 처리에 의하여 첫 번째 층의 산화물 반도체층(342)의 표면을 포함한 영역에 결정 영역(판 형상 결정을 포함함)이 형성된다. 그리고, 두 번째 층의 산화물 반도체층(342)을 첫 번째 층의 산화물 반도체층(342)보다 두껍게 형성한다. 이 후, 다시 550℃ 이상 기판의 변형점 미만으로 가열 처리함으로써 표면을 포함한 영역에 결정 영역(판 형상 결정을 포함함)이 형성된 첫 번째 층의 산화물 반도체층(342)을 결정 성장의 씨로서 이용하여 상방으로 결정 성장시켜 두 번째 층의 산화물 반도체층(342) 전체를 결정화시킨다. 또한, 첫 번째 층의 산화물 반도체층(342)은 1nm 이상 10nm 이하로 형성하는 것이 바람직하다.
상술한 성막 방법에 따르면, 산화물 반도체층(342)이 5nm 정도의 막 두께를 가져도 단채널 효과를 억제할 수 있으므로 바람직하다.
또한, CAAC-OS막에 포함되는 결정 부분의 결정성은 피형성면의 거칠기의 영향을 받으므로 상술한 바와 같이 절연층(324)의 표면은 가능한 한 평탄하게 하는 것이 바람직하다. 또한, 절연층(324) 표면의 평균 면 거칠기는 예를 들어 0.1nm 이상 0.5nm 미만으로 하는 것이 바람직하다. 절연층(324) 표면을 평탄화시킴으로써, CAAC-OS막에 포함되는 결정 부분의 연속성을 향상시킬 수 있다. 또한, 절연층(324)의 표면을 평탄화시킴으로써, 비정질 부분보다 결정 부분이 차지하는 비율이 많은 CAAC-OS막으로 할 수 있다.
스퍼터링법에 의하여 성막되는 산화물 반도체층(342) 중에는 수소, 물, 수산기를 포함한 화합물 등이 포함되어 있는 경우가 있다. 수소나 물 등은 도너 준위를 형성하기 쉬우므로 산화물 반도체에서는 불순물이다. 따라서, 스퍼터링법을 사용하여 산화물 반도체층(342)을 형성할 때, 가능한 한 산화물 반도체층(342)에 포함되는 수소 농도를 저감시키는 것이 바람직하다.
수소 농도를 저감시키기 위해서는 산화물 반도체층(342)을 형성할 때 스퍼터링 장치의 처리실의 누설량을 1×10―10Pa·m3/초 이하로 함으로써, 스퍼터링법에 의하여 형성 도중의 산화물 반도체층(342) 내로 알칼리 금속, 수소화물 등의 불순물이 혼입되는 것을 저감시킬 수 있다. 또한, 배기계로서 흡착형 진공 펌프(예를 들어 크라이오 펌프 등)를 사용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기를 포함한 화합물, 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다.
또한, 타깃의 순도를 99.99％ 이상으로 함으로써, 산화물 반도체층에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감시킬 수 있다. 또한, 상기 타깃을 사용함으로써, 산화물 반도체층 내의 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감시킬 수 있다.
또한, 산화물 반도체는 불순물에 대하여 둔감하고, 막 내에 상당한 양의 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨(Na) 등의 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되어 있다(가미야, 노무라, 호소노, "어모퍼스 산화물 반도체의 물성과 디바이스 개발의 현상", 고체 물리, 2009년 9월호, Vol.44, pp.621-633). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니므로 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체층과 접촉된 절연층이 산화물인 경우, 그 절연층 내로 확산되어 Na＋가 된다. 또한, Na는 산화물 반도체층 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는 그 결합 중에 끼어든다. 결과적으로 예를 들어 문턱 전압이 음 방향으로 시프트됨에 따른 노멀리온화나 이동도의 저하 등의 트랜지스터의 특성 열화가 일어나고, 그리고, 특성의 편차도 생긴다. 이 불순물에 의하여 초래되는 트랜지스터의 특성 열화와 특성의 편차는 산화물 반도체층 내의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체층 내의 수소 농도가 1×1018／cm3 이하, 더 바람직하게는 1×1017／cm3 이하인 경우에는 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로 말하면, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016／cm3 이하, 바람직하게는 1×1016／cm3 이하, 더 바람직하게는 1×1015／cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015／cm3 이하, 바람직하게는 1×1015／cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015／cm3 이하, 바람직하게는 1×1015／cm3 이하로 하면 좋다.
스퍼터링 장치의 처리실 내에 공급하는 스퍼터링 가스로서 수소, 물, 수산기를 포함한 화합물, 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다. 예를 들어 아르곤의 순도를 9N(99.9999999％) 이상(H2O는 0.1ppb, H2는 0.5ppb)으로 하고, 노점 ―121℃로 한다. 또한, 산소의 농도는 8N(99.999999％) 이상(H2O는 1ppb, H2는 1ppb)으로 하고, 노점 ―112℃로 한다. 또한, 희가스와 산소의 혼합 가스를 사용하는 경우에는, 산소의 유량 비율을 크게 하는 것이 바람직하다.
성막 조건의 일례로서 기판과 타깃 사이의 거리를 100mm, 압력을 0.6Pa, 직류(DC) 전원 전력을 0.5kW, 스퍼터링 가스로서 산소(산소 유량 비율 100％)를 사용하는 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막할 때 발생하는 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되므로 바람직하다.
상술한 바와 같이 함으로써, 수소의 혼입이 저감된 산화물 반도체층(342)을 형성할 수 있다. 또한, 상기 스퍼터링 장치를 사용하여도 산화물 반도체층(342)은 적지 않게 질소를 포함하여 형성된다. 예를 들어 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 산화물 반도체층(342)의 질소 농도는 5×1018cm―3 미만이 된다.
산화물 반도체층(342) 내의 수분 또는 수소 등의 불순물을 더 저감(탈수화 또는 탈수소화)시키기 위하여 산화물 반도체층(342)을 가열 처리하는 것이 바람직하다. 예를 들어 감압 분위기하, 질소나 희가스 등의 불활성 분위기하, 산화성 분위기하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법)) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 ―55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기 분위기하에서 산화물 반도체층(342)에 가열 처리를 실시한다. 또한, 산화성 분위기란 산소, 오존, 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유한 분위기를 뜻한다. 또한, 불활성 분위기란 상술한 산화성 가스가 10ppm 미만이고, 이 외에 질소 또는 희가스로 충전된 분위기를 뜻한다.
가열 처리의 온도는 예를 들어 150℃ 이상 기판 변형점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다. 처리 시간은 3분 ~ 24시간으로 한다. 24시간을 초과하는 가열 처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
가열 처리에 사용하는 가열 장치에 특별한 한정은 없고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여 피처리물을 가열하는 장치를 구비하여도 좋다. 예를 들어 전기로나, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치다.
가열 처리를 실시함으로써 산화물 반도체층(342)으로부터 수소(물, 수산기를 포함한 화합물) 등의 불순물을 방출시킬 수 있다. 이로써, 산화물 반도체층(342) 내의 불순물을 저감시킬 수 있다.
또한, 가열 처리를 실시함으로써 산화물 반도체층(342)으로부터 불안정한 캐리어원인 수소를 이탈시킬 수 있으므로, 트랜지스터의 문턱 전압이 음 방향으로 시프트되는 것을 억제시킬 수 있다. 또한, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(342)을 복수의 산화물 반도체층이 적층된 구조로 하여도 좋다. 예를 들어 산화물 반도체층(342)을 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층으로 하여, 제 1 산화물 반도체층과 제 2 산화물 반도체층에 각각 조성이 다른 금속 산화물을 사용하여도 좋다. 예를 들어 제 1 산화물 반도체층에 3원계 금속의 산화물을 사용하고 제 2 산화물 반도체층에 2원계 금속의 산화물을 사용하여도 좋다. 또한, 예를 들어 제 1 산화물 반도체층과 제 2 산화물 반도체층의 양쪽 모두를 3원계 금속의 산화물로 하여도 좋다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 구성 원소를 동일하게 하고, 양쪽의 조성을 각각 상이하게 하여도 좋다. 예를 들어 제 1 산화물 반도체층의 원자수비를 In:Ga:Zn=1:1:1로 하고, 제 2 산화물 반도체층의 원자수비를 In:Ga:Zn=3:1:2로 하여도 좋다. 또한, 제 1 산화물 반도체층의 원자수비를 In:Ga:Zn＝1:3:2로 하고, 제 2 산화물 반도체층의 원자수비를 In:Ga:Zn＝2:1:3으로 하여도 좋다.
이 때, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중 게이트 전극에 가까운 측(채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In>Ga로 하면 좋다. 또한, 게이트 전극으로부터 먼 측(백 채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In≤Ga로 하면 좋다.
산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 높게 함으로써 s궤도의 오버랩이 많아질 경향이 있기 때문에 In＞Ga의 조성을 갖는 산화물은 In≤Ga의 조성을 갖는 산화물과 비교하여 높은 이동도를 갖는다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 크고 산소 결손이 생기기 어렵기 때문에 In≤Ga의 조성을 갖는 산화물은 In＞Ga의 조성을 갖는 산화물과 비교하여 안정된 특성을 갖는다.
채널 측에 In>Ga의 조성을 갖는 산화물 반도체를 적용하고, 백 채널 측에 In≤Ga의 조성을 갖는 산화물 반도체를 적용함으로써, 트랜지스터의 이동도 및 신뢰성을 더 높일 수 있다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층에 결정성이 다른 산화물 반도체를 적용하여도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 또는 CAAC-OS를 적절히 조합한 구성으로 하여도 좋다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중 적어도 어느 한쪽에 비정질 산화물 반도체를 적용하면 산화물 반도체층(342)의 내부 응력이나 외부로부터의 응력을 완화시키고, 트랜지스터의 특성 변동이 저감되고, 트랜지스터의 신뢰성을 더 높일 수 있다.
한편, 비정질 산화물 반도체는 수소 등 도너가 되는 불순물을 흡수하기 쉽고, 또한, 산소 결손이 생기기 쉬우므로 n형화되기 쉽다. 그러므로, 채널 측의 산화물 반도체층에는 CAAC-OS 등의 결정성을 갖는 산화물 반도체를 적용하는 것이 바람직하다.
또한, 트랜지스터로서 보텀 게이트 구조의 채널 에칭형 트랜지스터를 사용하는 경우, 백 채널 측에 비정질 산화물 반도체를 사용하면, 소스 전극 및 드레인 전극을 형성할 때 에칭 처리에 의하여 산소 결손이 생기고 n형화되기 쉽다. 그러므로, 채널 에칭형 트랜지스터를 사용하는 경우에는, 백 채널 측의 산화물 반도체층에 결정성을 갖는 산화물 반도체를 적용하는 것이 바람직하다.
또한, 산화물 반도체층(342)을 3층 이상의 적층 구조로 하여 복수 층의 결정성을 갖는 산화물 반도체층으로 비정질 산화물 반도체층을 끼우는 구조로 하여도 좋다. 또한, 결정성을 갖는 산화물 반도체층과 비정질 산화물 반도체층을 교대로 적층시키는 구조로 하여도 좋다.
산화물 반도체층(342)을 복수 층의 적층 구조로 하는 경우의 상기 구성은 서로 적절히 조합하여 사용할 수 있다.
다음에, 포토리소그래피법에 의하여 산화물 반도체층(342) 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 산화물 반도체층(342)을 원하는 형상으로 에칭함으로써, 섬 형상 산화물 반도체층(342a)을 형성한다(도 10b 참조).
또한, 포토리소그래피법을 사용하여 도전층이나 절연층 위에 임의 형상의 레지스트 마스크를 형성하는 공정을 포토리소그래피 공정이라고 하지만, 일반적으로 레지스트 마스크를 형성한 후에 에칭 공정과 레지스트 마스크의 박리 공정이 실시되는 경우가 많다. 따라서, 특별히 설명이 없는 한, 본 명세서에서 말하는 포토리소그래피 공정에는 레지스트 마스크의 형성 공정과, 도전층 또는 절연층의 에칭 공정과, 레지스트 마스크의 박리 공정이 포함되는 것으로 한다.
산화물 반도체층(342)의 에칭은 드라이 에칭법이라도 좋고, 웨트 에칭법이라도 좋고, 양쪽을 사용하여도 좋다. 웨트 에칭법에 의하여 산화물 반도체층(342)의 에칭을 실시하는 경우에는, 에칭액으로서 인산과 초산과 질산을 섞은 용액이나, 옥살산을 포함한 용액 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc. 제조)을 사용하여도 좋다. 또한, 드라이 에칭법으로 산화물 반도체층(342)의 에칭을 실시하는 경우에는, 예를 들어 ECR 또는 ICP 등의 고밀도 플라즈마 소스를 사용한 드라이 에칭법을 사용할 수 있다.
또한, 섬 형상 산화물 반도체층(342a)을 형성하기 위한 산화물 반도체층(342)의 에칭은 섬 형상 산화물 반도체층(342a)의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 섬 형상 산화물 반도체층(342a)의 단부를 테이퍼 형상으로 함으로써 산화물 반도체층(342a)의 단부를 넘어 형성되는 층의 단절을 방지할 수 있으므로, 산화물 반도체층(342a) 위에 형성되는 층의 피복성을 향상시킬 수 있다.
또한, 본 실시형태에서는 산화물 반도체층(342)을 형성한 직후에 가열 처리를 실시하는 경우에 대하여 설명하였지만, 산화물 반도체층(342)을 섬 형상 산화물 반도체층(342a)으로 가공한 후에 가열 처리를 실시하여도 좋다.
다음에, 포토리소그래피 공정을 사용하여 절연층(324)의 일부를 선택적으로 제거하여 전극(313)에 도달되는 개구(325)를 형성한다.
다음에, 산화물 반도체층(342a) 등 위에 도전층(343)(도시하지 않았음)을 형성한 후, 도전층(343)에 포토리소그래피 공정과 에칭을 실시하여 소스 전극(344a) 및 드레인 전극(344b)을 형성한다(도 10c 참조). 여기서, 소스 전극(344a)은 용량 소자의 한 쌍의 전극 중 하나로서 기능한다. 또한, 드레인 전극(344b)은 개구(325)를 통하여 전극(313)과 전기적으로 접속된다.
도전층(343)은 스퍼터링법, 진공 증착법, 또는 도금법을 사용하여 형성할 수 있다. 또한, 도전층(343)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 스칸듐(Sc) 중에서 선택된 금속 재료, 상술한 금속 원소를 성분으로 포함한 합금 재료, 상술한 금속 원소의 질화물 재료 등을 사용하여 형성할 수 있다. 또한, 망간(Mn), 마그네슘(Mg), 지르코늄(Zr), 베릴륨(Be) 중에서 선택된 어느 하나 또는 복수의 금속 원소를 포함한 재료를 사용하여도 좋다.
또한, 소스 전극(344a) 및 드레인 전극(344b)이 되는 도전층은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어 실리콘을 포함한 알루미늄을 사용한 단층 구조, 알루미늄 위에 티타늄이 적층된 2층 구조, 질화 티타늄 위에 티타늄이 적층된 2층 구조, 질화 티타늄 위에 텅스텐이 적층된 2층 구조, 질화 탄탈 위에 텅스텐이 적층된 2층 구조, Cu-Mg-Al 합금 위에 구리가 적층된 2층 구조, 질화 티타늄과 구리와 텅스텐이 순차적으로 적층된 3층 구조, 텅스텐과 구리와 질화 탄탈이 순차적으로 적층된 3층 구조 등이 있다. 전극이 되는 도전층에 구리를 사용함으로써, 전극의 배선 저항을 저감시킬 수 있다. 또한, 구리를 텅스텐, 몰리브덴, 탄탈 등 고융점 금속이나 상기 금속의 질화물과 적층함으로써 구리가 다른 층으로 확산되는 것을 방지할 수 있다. 또한, 도전층(343)을 티타늄이나 질화 티타늄의 단층 구조로 하는 경우에는, 소스 전극(344a) 및 드레인 전극(344b)의 단부를 테이퍼 형상을 갖도록 가공하는 것이 용이하게 되는 장점이 있다.
또한, 도전층(343)으로서 산화 인듐, 산화 인듐-산화 주석(ITO라고도 함), 산화 인듐-산화 아연, 산화 아연, 갈륨이 첨가된 산화 아연, 그라펜 등을 사용할 수도 있다. 도전층(343)의 에칭은 드라이 에칭법 또는 웨트 에칭법에 의하여 실시할 수 있다. 또한, 드라이 에칭법과 웨트 에칭법의 양쪽 모두를 조합하여 실시하여도 좋다.
도전층(343)의 에칭을 드라이 에칭법으로 실시하는 경우에는 에칭 가스로서 할로겐 원소를 포함한 가스를 사용할 수 있다. 할로겐 원소를 포함한 가스의 일례로서는 염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 또는 4염화 탄소(CCl4) 등으로 대표되는 염소계 가스, 4불화 탄소(CF4), 6불화 황(SF6), 3불화 질소(NF3), 또는 트라이플루오로 메탄(CHF3) 등으로 대표되는 불소계 가스, 브로민화 수소(HBr), 또는 산소를 적절히 사용할 수 있다. 또한, 사용하는 에칭용 가스에 불활성 가스를 첨가하여도 좋다. 또한, 드라이 에칭법으로서는 반응성 이온 에칭(RIE: Reactive Ion Etching)법을 사용할 수 있다.
또한, 플라즈마 소스로서 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma), 유도 결합 플라즈마(ICP: Inductively Coupled Plasma), 전자 사이클로트론 공명(ECR: Electron Cyclotron Resonance) 플라즈마, 헬리콘파 여기 플라즈마(HWP: Helicon Wave Plasma), 마이크로파 여기 표면파 플라즈마(SWP: Surface Wave Plasma) 등을 사용할 수 있다. 특히, ICP, ECR, HWP, 및 SWP는 고밀도 플라즈마를 생성할 수 있다. 드라이 에칭법으로 실시하는 에칭(이하, "드라이 에칭 처리"라고도 함)은 원하는 가공 형상으로 에칭할 수 있도록 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)은 적절히 조절하여 실시한다.
도전층(343)의 일부를 선택적으로 에칭함으로써 형성되는 소스 전극(344a) 및 드레인 전극(344b)(이것과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)은 그 단부를 데이터 형상으로 하는 것이 바람직하다. 구체적으로 말하면, 단부의 테이퍼각 θ(도 10c 참조)를 80˚ 이하, 바람직하게는 60˚ 이하, 더 바람직하게는 45˚ 이하로 한다. 또한, 테이퍼각 θ란 테이퍼 형상을 갖는 층을 그 단면(기판 표면과 직교되는 면) 방향으로부터 관찰하였을 때 상기 층의 측면과 저면이 이루는 상기 층 내의 각도를 나타낸다. 또한, 테이퍼 각이 90° 미만인 경우를 순 테이퍼라고 하고, 테이퍼 각이 90° 이상인 경우를 역 테이퍼라고 한다.
또한, 소스 전극(344a) 및 드레인 전극(344b)의 단부의 단면 형상을 복수 단 갖는 계단 형상으로 함으로써 그 위에 형성하는 층에 의한 피복성을 향상시킬 수도 있다. 또한, 소스 전극(344a) 및 드레인 전극(344b)에 한정되지 않고, 각 층의 단부의 단면 형상을 순 테이퍼 형상 또는 계단 형상으로 함으로써, 그 위에 형성되는 층이 끊어지는 현상(단절)을 방지하여 피복성을 양호하게 할 수 있다.
다음에, 소스 전극(344a), 드레인 전극(344b), 및 산화물 반도체층(342a)을 덮도록 게이트 절연층(346)을 형성한다(도 10d 참조).
게이트 절연층(346)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(346)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 탄탈 등을 사용할 수 있다. 또한, 게이트 절연층(346)으로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)) 등의 고유전율(high-k) 재료를 사용할 수도 있다. 게이트 절연층(346)은 단층 구조로 하여도 좋고, 상술한 재료를 조합하여 적층 구조로 하여도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 기억 장치를 미세화시키는 경우에는, 트랜지스터의 동작을 확보하기 위하여 얇게 하는 것이 바람직하다. 예를 들어 산화 실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
또한, 게이트 절연층(346)은 산화물 반도체층(342a)과 같은 종류의 성분을 포함한 재료를 사용하는 것이 바람직하다. 이러한 재료는 산화물 반도체와의 상성(相性)이 좋고 이 재료를 산화물 반도체와 접촉된 층에 사용함으로써, 산화물 반도체층과 상기 층의 계면 상태를 양호한 상태로 유지할 수 있기 때문이다. 여기서, "산화물 반도체와 같은 종류의 성분"이란 산화물 반도체의 구성 원소 중에서 선택되는 하나 또는 복수의 원소를 포함하는 것을 의미한다. 예를 들어 산화물 반도체가 In-Ga-Zn계 산화물 반도체 재료로 구성되는 경우에는, 같은 종류의 성분을 포함한 절연 재료로서 산화 갈륨이나 산화 갈륨 아연 등이 있다.
또한, 게이트 절연층(346)을 적층 구조로 하는 경우에는, 산화물 반도체와 같은 종류의 성분으로 이루어진 절연 재료로 형성된 층 a와, 층 a와 다른 재료를 포함한 층 b의 적층 구조로 하여도 좋다. 예를 들어 산화물 반도체가 In-Ga-Zn계 산화물 반도체 재료로 구성되는 경우에는, 산화물 반도체와 접촉된 층 a를 산화 갈륨으로 형성하고, 층 b를 산화 질화 실리콘으로 형성하여도 좋다.
또한, 게이트 절연층(346)에 산화물 반도체층(342a)의 성분 원소와 같은 족에 속하는 원소를 사용하면 같은 효과를 얻을 수 있다. 예를 들어 산화 알루미늄을 포함한 재료를 사용하여 게이트 절연층(346)을 형성하는 것도 유효하다. 또한, 산화 알루미늄은 물을 투과시키기 어려운 특성을 갖기 때문에 상기 재료를 사용하는 것은 산화물 반도체층으로의 물의 침입을 방지하는 점에서도 바람직하다.
또한, 산화물 반도체층(342)(또는 산화물 반도체층(342a))을 가열 처리하면, 수소 등이 방출됨과 동시에 산화물 반도체층(342)에 포함된 산소도 방출된다. 산소가 방출됨으로써 산화물 반도체층(342)에는 산소 결손이 생긴다. 산소 결손의 일부는 도너가 되므로, 산화물 반도체층(342)에 캐리어를 발생시키는 원인이 되어 트랜지스터의 특성에 영향을 미칠 우려가 있다.
그래서, 산화물 반도체층(342a)과 접촉되는 게이트 절연층(346)으로서 가열 처리에 의하여 산소가 이탈되는 절연층을 사용하는 것이 바람직하다.
본 명세서 등에서 "가열 처리에 의하여 산소가 이탈된다"라는 표현은 TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에 의하여 산소 원자로 환산한 산소의 이탈량(또는 방출량)이 1.0×1018cm―3 이상, 바람직하게는 3.0×1020cm―3 이상인 것을 말한다. 또한, "가열 처리에 의하여 산소가 이탈되지 않는다"라는 표현은 TDS 분석에 의하여 산소 원자로 환산한 산소의 이탈량(또는 방출량)이 1.0×1018cm―3 미만인 것을 말한다.
산소의 방출량을 TDS 분석에 의하여 산소 원자로 환산하여 정량하는 방법에 대하여 아래에서 설명한다.
TDS 분석하였을 때의 기체의 이탈량은 이온 강도의 적분값에 비례한다. 그러므로, 절연층의 이온 강도의 적분값과 표준 시료의 기준값의 비율에 의하여 기체의 이탈량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 밀도의 원자를 포함한 시료에서 상기 원자에 상당하는 이온 강도의 적분값에 대한 상기 원자의 밀도의 비율이다.
예를 들어 표준 시료인 소정의 밀도의 수소를 포함한 실리콘 웨이퍼의 TDS 분석 결과 및 절연층의 TDS 분석 결과에 의거하여 절연층의 산소 분자의 이탈량(NO2)은 수학식 3으로 구할 수 있다. 여기서, TDS 분석에 의하여 검출된 질량수가 32인 가스의 모두가 산소 분자에서 유래된다고 가정한다. 질량수거 32인 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수가 17인 산소 원자 및 질량수가 18인 산소 원자를 포함한 산소 분자에 대해서도 자연계에서 존재하는 비율이 매우 미량이므로 고려하지 않는다.
Figure 112013041488946-pat00003
NH2는 표준 시료로부터 이탈된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2／SH2라고 한다. SO2는 절연층을 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수다. 상술한 수학식의 상세한 내용에 관해서는 일본 공개 특허 출원 H6-275697 공보를 참조할 수 있다. 또한, 상술한 산소의 이탈량의 수치는 승온 이탈 분석 장치 EMD-WA1000S／W(ESCO, Ltd., 제작)를 사용하고, 표준 시료로서 1×1016cm―3의 수소 원자를 포함한 실리콘 웨이퍼를 사용하여 측정한 수치다.
또한, TDS 분석에서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하므로 산소 분자의 이탈량을 평가함으로써, 산소 원자의 이탈량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 이탈량이다. 절연층에서는 산소 원자로 환산하였을 때의 산소의 이탈량은 산소 분자의 이탈량의 2배가 된다.
가열 처리에 의하여 산소가 이탈되는 막의 일례로서 산소가 과잉인 산화 실리콘(SiOx(x＞2))이 있다. 산소가 과잉인 산화 실리콘(SiOx(x＞2))이란 단위 체적당 실리콘 원자의 개수의 2배보다 많은 산소 원자를 포함하는 것을 뜻한다. 단위 체적당의 실리콘 원자의 개수 및 산소 원자의 개수는 러더퍼드 후방 산란법에 의하여 측정한 값이다.
산화물 반도체층(342a)과 접촉되는 절연층(예를 들어 절연층(324)이나 게이트 절연층(346))으로서 가열 처리에 의하여 산소가 이탈되는 절연층을 사용하고, 게이트 절연층(346)의 성막 후의 어느 공정 후에 가열 처리를 실시함으로써, 절연층(324)이나 게이트 절연층(346)으로부터 산소가 이탈되어 산화물 반도체층(342a)에 산소를 공급할 수 있다. 이로써, 산화물 반도체층(342a)에 생긴 산소 결손을 보상하여 산소 결손을 저감시킬 수 있다. 따라서, 산화물 반도체층(342a)에 캐리어가 생성되는 것을 억제할 수 있으므로 트랜지스터의 특성의 변동을 억제할 수 있다.
다음에, 게이트 절연층(346) 위에 도전층(348)(도시하지 않았음)을 형성한 후, 도전층(348)에 포토리소그래피 공정과 에칭을 실시하여 게이트 전극(348a) 및 전극(348b)(이것과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)을 형성한다(도 10d 참조). 전극(348b)은 용량 소자의 전극으로서 기능한다.
도전층(348)은 도전층(343)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 도전층(348)은 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 산소를 포함한 도전성 재료를 적용할 수도 있다. 또한, 상기 산소를 포함한 도전성 재료와, 상술한 것 이외의 금속 원소를 포함한 재료의 적층 구조로 할 수도 있다.
또한, 노멀리 오프의 스위칭 소자를 실현하기 위하여 5eV 이상, 바람직하게는 5.5eV 이상의 일 함수를 갖는 재료를 게이트 전극(348a)이 되는 도전층(348)에 사용하여 트랜지스터의 문턱 전압을 양으로 하는 것이 바람직하다. 구체적으로 말하면, In-N 결합을 갖고 또 고유 저항이 1×10-1Ω·cm ~ 1×10-4Ω·cm, 바람직하게는 고유 저항이 5×10-2Ω·cm ~ 1×10-4Ω·cm를 갖는 재료를 도전층(348)으로서 사용한다. 이 재료의 일례로서는 질소를 포함한 In-Ga-Zn계 산화물, 질소를 포함한 In-Sn계 산화물, 질소를 포함한 In-Ga계 산화물, 질소를 포함한 In-Zn계 산화물, 질소를 포함한 In계 산화물, 금속 질화물(InN 등) 등을 들 수 있다. 도전층(348)은 드라이 에칭법 또는 웨트 에칭법에 의하여 에칭할 수 있다. 또한, 드라이 에칭법과 웨트 에칭법의 양쪽 모두를 조합하여 실시하여도 좋다.
다음에, 게이트 전극(348a) 및 전극(348b)이 형성된 후에, 게이트 전극(348a), 소스 전극(344a), 및 드레인 전극(344b)을 마스크로서 사용하여 산화물 반도체층(342a)에 n형 도전성을 부여하는 도펀트를 첨가하여 한 쌍의 도펀트 영역(도펀트 영역(349a) 및 도펀트 영역(349b))을 형성한다(도 11a 참조). 또한, 산화물 반도체층(342a)에서 도펀트 영역(349a)과 도펀트 영역(349b) 사이에 끼워진 영역이 채널 형성 영역이 된다.
또한, 채널 형성 영역은 산화물 반도체층(342a)에서 게이트 절연층(346)을 개재하여 게이트 전극(348a)과 중첩되는 영역에 형성된다. 따라서, 트랜지스터의 채널 길이(L)는 게이트 전극(348a)의 소스·드레인 방향의 길이에 따라 결정된다(도 11a 참조). 또한, 채널 길이(L)가 30nm 미만인 트랜지스터를 형성하는 경우에 사용하는 레지스트 마스크를 형성하기 위하여 노광할 때는 수nm ~ 수십nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하로 할 수도 있으므로, 회로의 동작 속도를 높일 수 있다. 또한, 미세화에 의하여 반도체 장치의 소비 전력을 저감할 수도 있다.
또한, 채널 길이(L)가 30nm 미만인 트랜지스터를 형성하는 경우에는, 전자선 묘화 장치(EB(Electron Beam) 노광기라고도 함)를 사용하여 레지스트 마스크를 형성할 수도 있다. EB 노광기를 사용하면, 매우 미세한 레지스트 마스크를 형성할 수 있으므로 미세화된 트랜지스터를 제작하기에 적합하다.
도펀트 영역(349a) 및 도펀트 영역(349b)을 형성하기 위한 도펀트의 첨가는 이온 주입법을 사용할 수 있다. 도펀트는 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 사용할 수 있다. 예를 들어 질소를 도펀트로서 사용하는 경우에는, 도펀트 영역(349a) 및 도펀트 영역(349b) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. n형 도전성을 부여하는 도펀트가 첨가된 도펀트 영역(349a) 및 도펀트 영역(349b)은 산화물 반도체층(342a) 내의 다른 영역과 비교하여 도전성이 높다. 따라서, 도펀트 영역(349a) 및 도펀트 영역(349b)을 산화물 반도체층(342a)에 제공함으로써, 소스 전극(344a)과 드레인 전극(344b) 사이의 저항을 낮출 수 있다.
다음에, 게이트 절연층(346), 게이트 전극(348a), 및 전극(348b) 위에 절연층(350) 및 절연층(352)을 형성한다(도 11a 참조). 절연층(350) 및 절연층(352)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함한 재료, 폴리이미드, 아크릴 등의 유기 재료를 포함한 재료를 사용하여 형성할 수 있다. 또한, 절연층(350) 및 절연층(352)에는 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성 구조 등)를 사용하는 것이 바람직하다. 절연층(350) 및 절연층(352)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감시켜 동작의 고속화를 도모할 수 있기 때문이다. 예를 들어 절연층(350)에 무기 재료를 포함한 재료를 사용하고, 절연층(352)에 유기 재료를 포함한 재료를 사용할 수도 있다.
또한, 산화 알루미늄은 수소나 물 등에 대한 블로킹성을 갖기 때문에 절연층(350)으로서 사용함으로써, 반도체 장치 외부로부터 혼입되는 수소나 물 등이 산화물 반도체층(342a)에 혼입되는 것을 방지할 수 있으므로 바람직하다. 또한, 산화 알루미늄은 산소에 대한 블로킹성도 갖기 때문에 산화물 반도체층(342a)에 포함된 산소가 외방으로 확산되는 것을 억제할 수도 있다. 절연층(350)으로서 산화 알루미늄을 사용함으로써, 수소나 물 등이 산화물 반도체층(342a)에 혼입되는 것을 방지함과 함께 산화물 반도체층(342a)에 포함된 산소가 외방으로 확산되는 것을 억제할 수 있으므로, 트랜지스터의 전기적 특성이 변동되는 것을 억제할 수 있다.
다음에, 게이트 절연층(346), 절연층(350), 및 절연층(352)에 드레인 전극(344b)에 도달되는 개구(355)를 형성한다. 개구(355)는 포토리소그래피 공정에 의하여 형성할 수 있다. 이 후, 드레인 전극(344b)과 접촉되는 도전층을 형성한다. 다음에, 도전층에 에칭 처리 또는 CMP 처리를 실시함으로써 전극(354)을 형성한다(도 11b 참조).
다음에, 절연층(352) 위에 전극(354)과 접촉되도록 배선(356)을 형성한다(도 11b 참조). 전극(354) 및 배선(356)은 게이트 전극(348a), 소스 전극(344a) 등과 같은 재료 및 방법을 사용하여 형성할 수 있다.
또한, 전극(354)을 제공하지 않고, 개구(355)를 통하여 배선(356)과 드레인 전극(344b)을 접속시켜도 좋다. 또한, 전극(354)을 형성하기 전에 개구(325)를 포함한 영역에 PVD법에 의하여 티타늄을 얇게 형성하고, 이 후, 전극(354) 또는 드레인 전극(344b)을 형성하여도 좋다. 여기서, PVD법에 의하여 형성되는 티타늄은 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기서는, 드레인 전극(344b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 티타늄과 알루미늄을 적층함으로써 알루미늄층의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화 티타늄 등으로 이루어진 배리어층을 형성한 후에 도금법에 의하여 구리를 형성하여도 좋다.
트랜지스터(113)의 게이트 전극(312a), 트랜지스터(111)의 게이트 전극(312b), 및 전극(313)은 전기적으로 접속되어 있다. 따라서, 트랜지스터(113)의 게이트 전극(312a) 및 트랜지스터(111)의 게이트 전극(312b)은 트랜지스터(115)의 드레인 전극(344b)과 전기적으로 접속되어 있다. 또한, 도시되지 않은 다른 트랜지스터나 단자와, 트랜지스터(111), 트랜지스터(113), 및 트랜지스터(115)를 배선(356)을 통하여 접속시킬 수도 있다.
상술한 제작 방법을 사용함으로써, 기억 소자(110)가 갖는 트랜지스터(111), 트랜지스터(113), 및 트랜지스터(115)를 형성할 수 있다(도 11b 참조). 또한, 기억 소자(110)가 갖는 트랜지스터(112), 트랜지스터(114), 및 트랜지스터(117)도 마찬가지로 제작할 수 있다. 또한, 트랜지스터(111), 트랜지스터(113), 및 트랜지스터(115) 등과 동시에 제작할 수 있다.
상술한 제작 방법을 사용함으로써, 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터 위에 산화물 반도체 재료를 사용한 트랜지스터가 형성된 반도체 장치를 제작할 수 있다.
상술한 제작 방법을 사용함으로써, 수소나 알칼리 금속 등의 불순물이 매우 저감된 산화물 반도체층(342a)을 얻을 수 있다. 이와 같이 산화물 반도체층(342a)에 포함되는 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 할 수 있다. 또한, 산화물 반도체층(342a) 내에 포함되는 Li, Na 등의 알칼리 금속 및 Ca 등의 알칼리 토금속 등의 불순물 농도는 구체적으로 말하면 2차 이온 질량 분석법에 의한 Na 농도의 측정값이 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 할 수 있다.
상술한 바와 같은 산화물 반도체층(342a)을 채널이 형성되는 반도체층에 사용한 트랜지스터는 오프 전류를 매우 낮게 할 수 있다. 구체적으로 말하면 오프 전류를 채널 폭 1μm당 100zA 이하, 바람직하게는 10zA 이하로 할 수 있다. 이 오프 전류는 채널이 형성되는 반도체층에 결정성을 갖는 실리콘을 사용한 트랜지스터의 오프 전류와 비교하여 매우 낮다. 이와 같이, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(115)는 오프 전류가 매우 낮기 때문에 도 1a 및 도 1b에 도시된 기억 소자(110)가 갖는 기억 회로(102) 및 기억 회로(103)에 저장시킨 데이터를 오랜 기간 동안 유지할 수 있다.
또한, 본 실시형태에 따른 트랜지스터는 비교적 높은 전계 효과 이동도를 가지므로, 도 1a 및 도 1b에 도시된 트랜지스터(115) 및 트랜지스터(117)에 사용함으로써, 기억 회로(102) 및 기억 회로(103)를 고속 동작시킬 수 있다. 따라서, 도 1a 및 도 1b에 도시된 반도체 장치에서 전원 공급을 정지하기 전에 논리 회로(101)로부터 기억 회로(102) 및 기억 회로(103)에 단시간에 데이터를 옮길 수 있다. 또한, 전원 공급을 재개한 후, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)에 단시간에 데이터를 회복시킬 수 있다.
본 발명의 일 형태에 따른 기억 소자는 채널이 형성되는 반도체층에 산화물 반도체 이외의 반도체를 사용한 트랜지스터로 구성되는 논리 회로(101) 위에 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(115)로 구성되는 기억 회로(102) 및 트랜지스터(117)로 구성되는 기억 회로(103)를 형성할 수 있다. 상술한 바와 같이, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터(115) 및 트랜지스터(117)는 채널이 형성되는 반도체층에 산화물 반도체 이외의 반도체를 사용한 트랜지스터 위에 적층할 수 있으므로 3차원적으로 기억 소자를 구성할 수 있다. 따라서, 기억 소자의 점유 면적을 삭감할 수 있다.
그런데, 비휘발성 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ(Magnetic Tunneling Junction) 소자)가 알려져 있다. MTJ 소자는 절연층을 개재하여 상하에 배치된 자성체의 스핀의 방향이 병행인 경우에는 저저항 상태가 되고, 병행이 아닌 경우는 고저항 상태가 됨으로써 정보를 저장하는 소자다. 따라서, 본 발명의 일 형태에 따른 기억 소자와는 원리가 전혀 다르다. 표 1은 MTJ 소자와 본 발명의 일 형태에 따른 기억 소자를 대비한 것이다.
Figure 112013041488946-pat00004
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성을 잃게 되는 결점이 있다. 또한, MTJ 소자는 전류로 구동되기 때문에 실리콘의 바이폴러 디바이스와 호환성이 좋지만, 바이폴러 디바이스는 집적화에 적합하지 않다. 그리고, MTJ 소자는 기록 전류가 미소하다고는 하나 메모리의 대용량화에 따라 소비 전력이 증대되는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성이 약하며 강자계에 노출되면 자화의 방향이 쉽게 변화된다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 따라 생기는 자화 변동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에 금속 오염을 피하는 실리콘 반도체의 프로세스에 포함시키려면 상당한 주의가 필요하다. MTJ 소자는 비트당 재료 비용의 측면에서 봐도 비싸다.
한편, 본 실시형태에 기재된 산화물 반도체를 사용한 트랜지스터는 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외는 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 일으키지 않는 특징을 갖는다. 따라서, 실리콘 집적 회로와 정합성이 매우 좋다고 할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터의 구성의 다른 예에 대하여 설명한다.
도 12a에 도시된 트랜지스터(411)는 하지층(412) 위에 형성된 소스 전극(414a) 및 드레인 전극(414b)과, 소스 전극(414a) 및 드레인 전극(414b) 위에 형성된 산화물 반도체층(413)과, 산화물 반도체층(413), 소스 전극(414a), 및 드레인 전극(414b) 위의 게이트 절연층(415)과, 게이트 절연층(415) 위에서 산화물 반도체층(413)과 중첩되는 위치에 제공된 게이트 전극(416)과, 게이트 전극(416) 위에서 산화물 반도체층(413)을 덮는 보호 절연층(417)을 갖는다.
도 12a에 도시된 트랜지스터(411)는 게이트 전극(416)이 산화물 반도체층(413) 위에 형성되어 있는 톱 게이트 트랜지스터이고, 또 소스 전극(414a) 및 드레인 전극(414b)이 산화물 반도체층(413) 아래에 형성되어 있는 보텀 콘택트 트랜지스터다. 그리고, 트랜지스터(411)는 소스 전극(414a) 및 드레인 전극(414b)과, 게이트 전극(416)이 중첩되지 않으므로 소스 전극(414a) 또는 드레인 전극(414b)과 게이트 전극(416) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(413)은 게이트 전극(416)이 형성된 후에 산화물 반도체층(413)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 도펀트 영역(도펀트 영역(418a) 및 도펀트 영역(418b))을 갖는다. 또한, 산화물 반도체층(413)에서 게이트 절연층(415)을 개재하여 게이트 전극(416)과 중첩되는 영역이 채널 형성 영역(419)이다. 산화물 반도체층(413)에서는 한 쌍의 도펀트 영역(도펀트 영역(418a) 및 도펀트 영역(418b)) 사이에 채널 형성 영역(419)이 제공된다. 도펀트 영역(418a) 및 도펀트 영역(418b)을 형성하기 위한 도펀트의 첨가에는 이온 주입법을 사용할 수 있다. 도펀트로서 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬, 붕소 등을 사용할 수 있다.
예를 들어 질소를 도펀트로서 사용한 경우, 도펀트 영역(418a) 및 도펀트 영역(418b) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가되어 있는 도펀트 영역(418a) 및 도펀트 영역(418b)은 산화물 반도체층(413) 내의 다른 영역과 비교하여 도전성이 높다. 따라서, 도펀트 영역(418a) 및 도펀트 영역(418b)을 산화물 반도체층(413)에 제공함으로써, 소스 전극(414a)과 드레인 전극(414b) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물을 산화물 반도체층(413)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 도펀트 영역(418a) 및 도펀트 영역(418b) 내의 산화물 반도체는 섬유아연석(wurtzite)형 결정 구조를 갖게 된다. 도펀트 영역(418a) 및 도펀트 영역(418b) 내의 산화물 반도체가 섬유아연석형 결정 구조를 가짐으로써, 도펀트 영역(418a) 및 도펀트 영역(418b)의 도전성을 더 높여, 소스 전극(414a)과 드레인 전극(414b) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(414a)과 드레인 전극(414b) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우 도펀트 영역(418a) 및 도펀트 영역(418b) 내의 질소 원자의 농도를 1×1020/cm3 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자의 농도가 상기 범위보다 낮아도 섬유아연석형 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(413)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(413)이 CAAC-OS로 구성되는 경우, 비정질의 경우와 비교하여 산화물 반도체층(413)의 도전율을 높일 수 있으므로, 소스 전극(414a)과 드레인 전극(414b) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(414a)과 드레인 전극(414b) 사이의 저항을 낮춤으로써, 트랜지스터(411)를 더 미세화시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(411)의 미세화에 의하여 상기 트랜지스터를 사용한 반도체 장치가 차지하는 면적을 줄여 단위 면적당의 트랜지스터의 개수를 높일 수 있다.
도 12b에 도시된 트랜지스터(421)는 하지층(422) 위에 형성된 산화물 반도체층(423)과, 산화물 반도체층(423) 위에 형성된 소스 전극(424a) 및 드레인 전극(424b)과, 산화물 반도체층(423), 소스 전극(424a) 및 드레인 전극(424b) 위의 게이트 절연층(425)과, 게이트 절연층(425) 위에서 산화물 반도체층(423)과 중첩되는 위치에 제공된 게이트 전극(426)과, 게이트 전극(426) 위에서 산화물 반도체층(423)을 덮는 보호 절연층(427)을 갖는다. 또한, 트랜지스터(421)는 게이트 전극(426) 측면에 형성되며 절연층으로 형성된 측벽(420a) 및 측벽(420b)을 갖는다.
도 12b에 도시된 트랜지스터(421)는 게이트 전극(426)이 산화물 반도체층(423) 위에 형성되어 있는 톱 게이트 트랜지스터이고, 또 소스 전극(424a) 및 드레인 전극(424b)이 산화물 반도체층(423) 위에 형성되어 있는 톱 콘택트 트랜지스터다. 그리고, 트랜지스터(421)는 트랜지스터(411)와 마찬가지로 소스 전극(424a) 또는 드레인 전극(424b)과 게이트 전극(426)이 중첩되지 않으므로 소스 전극(424a) 또는 드레인 전극(424b)과 게이트 전극(426) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(423)은 게이트 전극(426)이 형성된 후에 산화물 반도체층(423)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 도펀트 영역(고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b))과, 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b))을 갖는다. 또한, 산화물 반도체층(423)에서 게이트 절연층(425)을 개재하여 게이트 전극(426)과 중첩되는 영역이 채널 형성 영역(451)이다. 산화물 반도체층(423)에서는 한 쌍의 고농도 도펀트 영역(고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b)) 사이에 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b))이 제공되고, 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b)) 사이에 채널 형성 영역(451)이 제공된다. 그리고, 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b))은 산화물 반도체층(423)에서 게이트 절연층(425)을 개재하여 측벽(420a) 및 측벽(420b)과 중첩되는 영역에 제공된다.
고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b), 및 저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b)은 상술한 트랜지스터(411)가 갖는 도펀트 영역(418a) 및 도펀트 영역(418b)의 경우와 마찬가지로 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b)을 형성하기 위한 도펀트의 종류에 대해서는 도펀트 영역(418a) 및 도펀트 영역(418b)의 경우를 참조할 수 있다.
예를 들어 질소를 도펀트로서 사용한 경우, 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b) 내의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가된 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b)은 산화물 반도체층(423)의 다른 영역과 비교하여 도전성이 높다. 따라서, 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b)을 산화물 반도체층(423)에 제공함으로써, 소스 전극(424a)과 드레인 전극(424b) 사이의 저항을 낮출 수 있다. 또한, 저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b)을 채널 형성 영역(451)과 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b) 사이에 제공함으로써, 단채널 효과에 기인하여 문턱 전압이 음 방향으로 시프트되는 것을 경감할 수 있다.
또한, In-Ga-Zn계 산화물을 산화물 반도체층(423)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b) 내의 산화물 반도체는 섬유아연석형 결정 구조를 갖게 된다. 또한, 저농도 도펀트 영역(429a) 및 저농도 도펀트 영역(429b)도 질소의 농도에 따라서는 상기 가열 처리에 의하여 섬유아연석형 결정 구조를 갖는 경우도 있다. 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b) 내의 산화물 반도체가 섬유아연석형 결정 구조를 가짐으로써, 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b)의 도전성을 더 높여 소스 전극(424a)과 드레인 전극(424b) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(424a)과 드레인 전극(424b) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우 고농도 도펀트 영역(428a) 및 고농도 도펀트 영역(428b) 내의 질소 원자의 농도를 1×1020/cm3 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자의 농도가 상기 범위보다 낮아도 섬유아연석형 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(423)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(423)이 CAAC-OS로 구성되어 있는 경우, 비정질의 경우와 비교하여 산화물 반도체층(423)의 도전율을 높일 수 있으므로 소스 전극(424a)과 드레인 전극(424b) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(424a)과 드레인 전극(424b) 사이의 저항을 낮춤으로써, 트랜지스터(421)를 더 미세화시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(421)의 미세화에 의하여 상기 트랜지스터가 사용된 메모리 셀이 차지하는 면적을 줄여 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
도 12c에 도시된 트랜지스터(431)는 하지층(432) 위에 형성된 소스 전극(434a) 및 드레인 전극(434b)과, 소스 전극(434a) 및 드레인 전극(434b) 위에 형성된 활성층으로서 기능하는 산화물 반도체층(433)과, 산화물 반도체층(433), 소스 전극(434a), 및 드레인 전극(434b) 위의 게이트 절연층(435)과, 게이트 절연층(435) 위에서 산화물 반도체층(433)과 중첩되는 위치에 제공된 게이트 전극(436)과, 게이트 전극(436) 위에서 산화물 반도체층(433)을 덮는 보호 절연층(437)을 갖는다. 또한, 트랜지스터(431)는 게이트 전극(436) 측면에 형성되며 절연층으로 형성된 측벽(430a) 및 측벽(430b)을 갖는다.
도 12c에 도시된 트랜지스터(431)는 게이트 전극(436)이 산화물 반도체층(433) 위에 형성되어 있는 톱 게이트 트랜지스터이고, 또 소스 전극(434a) 및 드레인 전극(434b)이 산화물 반도체층(433) 아래에 형성되어 있는 보텀 콘택트 트랜지스터다. 그리고, 트랜지스터(431)는 트랜지스터(411)와 마찬가지로 소스 전극(434a) 및 드레인 전극(434b)과 게이트 전극(436)이 중첩되지 않으므로 소스 전극(434a)과 게이트 전극(436) 사이 또는 드레인 전극(434b)과 게이트 전극(436) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(433)은 게이트 전극(436)이 형성된 후에 산화물 반도체층(433)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 도펀트 영역(고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b))과, 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b))을 갖는다. 또한, 산화물 반도체층(433)에서 게이트 절연층(435)을 개재하여 게이트 전극(436)과 중첩되는 영역이 채널 형성 영역(461)이다. 산화물 반도체층(433)에서는 한 쌍의 고농도 도펀트 영역(고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b)) 사이에 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b))이 제공되고, 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b)) 사이에 채널 형성 영역(461)이 제공되어 있다. 그리고, 한 쌍의 저농도 도펀트 영역(저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b))은 산화물 반도체층(433) 내에서 게이트 절연층(435)을 개재하여 측벽(430a) 및 측벽(430b)과 중첩되는 영역에 제공되어 있다.
고농도 도펀트 영역(438a), 고농도 도펀트 영역(438b), 저농도 도펀트 영역(439a), 및 저농도 도펀트 영역(439b)은 상술한 트랜지스터(411)가 갖는 도펀트 영역(418a) 및 도펀트 영역(418b)의 경우와 마찬가지로 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b)을 형성하기 위한 도펀트의 종류에 대해서는 도펀트 영역(418a) 및 도펀트 영역(418b)의 경우를 참조할 수 있다.
예를 들어 질소를 도펀트로서 사용한 경우, 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들어 질소를 도펀트로서 사용한 경우, 저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b) 내의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가된 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b)은 산화물 반도체층(433) 내의 다른 영역과 비교하여 도전성이 높다. 따라서, 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b)을 산화물 반도체층(433)에 제공함으로써, 소스 전극(434a)과 드레인 전극(434b) 사이의 저항을 낮출 수 있다. 또한, 저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b)을 채널 형성 영역(461)과 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b) 사이에 제공함으로써, 단채널 효과에 기인하여 문턱 전압이 음 방향으로 시프트되는 것을 경감할 수 있다.
또한, In-Ga-Zn계 산화물을 산화물 반도체층(433)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b) 내의 산화물 반도체는 섬유아연석형 결정 구조를 갖게 된다. 또한, 저농도 도펀트 영역(439a) 및 저농도 도펀트 영역(439b)도 질소의 농도에 따라서는 상기 가열 처리에 의하여 섬유아연석형 결정 구조를 갖는 경우도 있다. 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b) 내의 산화물 반도체가 섬유아연석형 결정 구조를 가짐으로써, 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b)의 도전성을 더 높여 소스 전극(434a)과 드레인 전극(434b) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형 결정 구조를 갖는 산화물 반도체를 형성하여 소스 전극(434a)과 드레인 전극(434b) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우 고농도 도펀트 영역(438a) 및 고농도 도펀트 영역(438b) 내의 질소 원자의 농도를 1×1020/cm3 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도라도 섬유아연석형 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체층(433)은 CAAC-OS로 구성되어 있어도 좋다. 산화물 반도체층(433)이 CAAC-OS로 구성되어 있는 경우, 비정질의 경우와 비교하여 산화물 반도체층(433)의 도전율을 높일 수 있으므로 소스 전극(434a)과 드레인 전극(434b) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(434a)과 드레인 전극(434b) 사이의 저항을 낮춤으로써, 트랜지스터(431)를 더 미세화시켜도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(431)의 미세화에 의하여 상기 트랜지스터를 사용한 반도체 장치가 차지하는 면적을 줄여 단위 면적당의 트랜지스터의 개수를 높일 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터에서 소스 영역 또는 드레인 영역으로서 기능하는 고농도 도펀트 영역을 자기 정합적으로 제작하는 방법 중 하나로서 산화물 반도체층의 표면을 노출시키고 아르곤 플라즈마 처리를 실시하여 산화물 반도체층에서 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 기재되어 있다(S. Jeon et al."180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp.504―507, 2010.).
그러나, 상기 제작 방법에서는 게이트 절연층을 형성한 후에, 소스 영역 또는 드레인 영역이 되는 부분을 노출시키기 위하여 게이트 절연층을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연층이 제거될 때 아래 층의 산화물 반도체층도 부분적으로 오버 에칭되어 소스 영역 또는 드레인 영역이 되는 부분의 막 두께가 작게 된다. 결과적으로, 소스 영역 또는 드레인 영역의 저항이 증가되고 또한 오버 에칭에 의한 트랜지스터의 특성 불량이 발생하기 쉬워진다.
트랜지스터를 더 미세화시키기 위해서는 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은 산화물 반도체층과 게이트 절연층의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에 현저하게 발생하기 쉽다.
예를 들어 산화물 반도체층이 충분한 두께를 가지면 오버 에칭도 문제가 되지는 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하기 위하여 채널 형성 영역이 되는 부분의 산화물 반도체층의 두께는 20nm 이하, 바람직하게는 10nm 이하인 것이 요구된다. 이러한 얇은 산화물 반도체층을 다루는 경우에는, 산화물 반도체층의 오버 에칭은 상술한 바와 같은 소스 영역 또는 드레인 영역의 저항의 증가나 트랜지스터의 특성 불량을 발생시키므로 바람직하지 않다.
그러나, 본 발명의 일 형태와 같이, 산화물 반도체층으로의 도펀트의 첨가를 산화물 반도체층을 노출시키지 않고 게이트 절연층을 남긴 상태에서 실시함으로써, 산화물 반도체층의 오버 에칭을 방지하여 산화물 반도체층에 과잉으로 대미지가 가해지는 것을 경감할 수 있다. 덧붙여, 산화물 반도체층과 게이트 절연층의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
또한, 산화물 반도체층보다 아래 층에 위치하는 하지층이나, 위 층에 위치하는 보호 절연층은 알칼리 금속이나 수소 및 산소에 대한 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어 배리어성이 높은 절연층으로서 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 산화 알루미늄, 산화 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용할 수 있다. 하지층 및 보호 절연층을 배리어성이 높은 절연층의 단층 또는 적층, 또는 배리어성이 높은 절연층과 배리어성이 낮은 절연층의 적층으로 하여도 좋다.
산화물 반도체층을 배리어성이 높은 절연층으로 덮음으로써, 외부로부터 불순물이 침입되는 것을 방지함과 함께 산화물 반도체층 내로부터 산소가 이탈되는 것을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도 12d에 도시된 트랜지스터(441)는 절연층(442) 내에 게이트 전극(446), 전극(477), 및 전극(478)이 매립된 구성을 갖는다. 이러한 구성은 게이트 전극(446), 전극(477), 및 전극(478) 위에 절연층(442)을 형성한 후, CMP 처리나 에칭 처리에 의하여 게이트 전극(446), 전극(477), 및 전극(478) 상면을 노출시킴으로써 실현할 수 있다. 또한, CMP 처리와 에칭 처리를 조합하여 게이트 전극(446), 전극(477), 및 전극(478)의 상면을 노출시켜도 좋다.
또한, 트랜지스터(441)는 게이트 전극(446) 위에 형성된 게이트 절연층(445)과, 게이트 절연층(445) 위에 형성된 산화물 반도체층(443)과, 산화물 반도체층(443) 위에 형성된 소스 전극(444a) 및 드레인 전극(444b)을 갖는다. 소스 전극(444a) 및 드레인 전극(444b)의 단부는 계단 형상으로 가공되어 있다. 또한, 소스 전극(444a) 및 드레인 전극(444b) 위에 산화물 반도체층(443)의 일부와 접촉되도록 형성된 절연층(449)을 갖고, 절연층(449) 위에 형성된 전극(476)과, 전극(476) 위에 형성된 보호 절연층(447)을 갖는다.
도 12d에 도시된 트랜지스터(441)는 게이트 전극(446)이 산화물 반도체층(443) 아래에 형성된 보텀 게이트 트랜지스터이고, 또 소스 전극(444a) 및 드레인 전극(444b)이 산화물 반도체층(443) 아래에 형성된 보텀 콘택트 트랜지스터다. 트랜지스터(441)의 채널 길이(L)는 산화물 반도체층(443)과 접촉된 소스 전극(444a)과 드레인 전극(444b) 사이의 간격에 따라 결정된다.
또한, 산화물 반도체층(443)과 접촉된 게이트 절연층(445)과 절연층(449)은 산소를 많이 포함한 절연층으로 하는 것이 바람직하다.
전극(476)은 게이트 전극(446), 소스 전극(444a), 및 드레인 전극(444b)과 같은 재료 및 방법으로 형성할 수 있다. 전극(476)은 게이트 전극(446)과 전극(476)으로 산화물 반도체층(443)의 채널 형성 영역을 끼우도록 배치된다. 전극(476)은 소스 전극(444a) 및 드레인 전극(444b) 중 하나에 전기적으로 접속되어도 좋고, 게이트 전극(446)에 전기적으로 접속되어도 좋다. 또한, 접속된 데가 없고 전기적으로 부유한 상태(플로팅 상태)로 하여도 좋다. 전극(476)을 제공하면, 복수의 트랜지스터를 형성하였을 때의 트랜지스터들 사이의 특성 편차가 저감되어 반도체 장치의 동작이 안정되는 효과를 얻을 수 있다.
또한, 전극(476)을 백 게이트 전극으로서 기능시킬 수도 있다. 일반적으로, 백 게이트 전극은 게이트 전극과 백 게이트 전극 사이에 반도체층의 채널 형성 영역을 끼우도록 배치된다. 백 게이트 전극은 도전층으로 형성되고, 게이트 전극과 마찬가지로 기능시킬 수 있다. 전극(476)은 게이트 전극(446)과 전극(476)으로 산화물 반도체층(443)의 채널 형성 영역을 끼우도록 배치되기 때문에 백 게이트 전극으로서 기능시킬 수 있다. 따라서, 전극(476)은 게이트 전극(446)과 마찬가지로 기능시킬 수 있다. 또한, 게이트 전극(446)과 전극(476)의 전위를 다르게 하여 트랜지스터의 문턱 전압을 변화시킬 수 있다. 또한, 전극(476)을 게이트 전극으로서 사용하고, 게이트 전극(446)을 백 게이트 전극으로서 사용할 수도 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에 기재된 기억 장치를 사용한 신호 처리 회로의 구성에 대하여 설명한다.
도 13에 본 발명의 일 형태에 따른 신호 처리 회로의 일례를 도시하였다. 신호 처리 회로는 하나 또는 복수의 연산 회로와, 하나 또는 복수의 기억 장치를 적어도 갖는다. 구체적으로 말하면, 도 13에 도시된 신호 처리 회로(500)는 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 제어 장치(506), 전원 제어 회로(507), 및 기억 장치(508)를 갖는다.
연산 회로(501) 및 연산 회로(502)는 단순한 논리 연산을 실시하는 논리 회로를 비롯하여 가산기, 승산기, 나아가서는 각종 연산 회로 등을 포함한다. 그리고, 기억 장치(503)는 연산 회로(501)에서 연산 처리할 때 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(504)는 연산 회로(502)에서 연산 처리할 때 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 장치(505)는 메인 메모리로서 사용할 수 있고, 제어 장치(506)가 실행하는 프로그램을 데이터로서 저장하거나, 또는 연산 회로(501) 및 연산 회로(502)로부터의 데이터를 저장할 수 있다.
제어 장치(506)는 신호 처리 회로(500)가 갖는 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 및 기억 장치(508)의 동작을 통괄적으로 제어하는 회로다. 또한, 도 13에는 제어 장치(506)가 신호 처리 회로(500)의 일부인 구성을 도시하였지만, 제어 장치(506)는 신호 처리 회로(500)의 외부에 제공되어 있어도 좋다.
또한, 기억 장치로의 전원 공급을 정지함에 맞추어 상기 기억 장치와 데이터를 교환하는 연산 회로 또는 제어 회로로의 전원 공급을 정지하도록 하여도 좋다. 예를 들어 연산 회로(501)와 기억 장치(503)에서 동작이 실시되지 않는 경우, 연산 회로(501) 및 기억 장치(503)로의 전원 공급을 정지하도록 하여도 좋다.
또한, 전원 제어 회로(507)는 신호 처리 회로(500)가 갖는 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 제어 장치(506), 및 기억 장치(508)에 공급하는 전원의 크기를 제어한다. 그리고, 전원 공급을 정지하는 경우에는, 전원 공급을 정지하기 위한 스위칭 소자는 전원 제어 회로(507)에 제공되어 있어도 좋고, 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 제어 장치(506), 및 기억 장치(508) 각각에 설치되어 있어도 좋다. 후자의 경우, 전원 제어 회로(507)는 반드시 본 발명의 일 형태에 따른 신호 처리 회로에 제공할 필요는 없다.
또한, 메인 메모리인 기억 장치(505)와 제어 장치(506) 사이에 캐쉬 메모리로서 기능하는 기억 장치(508)를 제공하는 것이 바람직하다. 캐쉬 메모리를 제공함으로써, 저속인 메인 메모리로의 액세스를 줄여 연산 처리 등의 신호 처리를 고속화시킬 수 있다.
기억 장치(503), 기억 장치(504), 및 기억 장치(508) 각각에 본 발명의 일 형태에 따른 기억 장치를 사용함으로써, 단시간 동안 전원 공급을 정지하여도 기억 장치의 데이터를 유지할 수 있다. 또한, 기억 장치에 유지된 데이터를 외부의 비휘발성 기억 장치에 데이터를 옮길 필요가 없게 되므로, 단시간 동안 전원 공급을 정지할 수 있다. 또한, 전원 공급을 시작한 후에도 기억 장치에 유지된 데이터를 전원 공급을 정지하기 전의 상태로 단시간에 복원할 수 있다. 이와 같은 기억 장치(503), 기억 장치(504), 및 기억 장치(508)를 신호 처리 회로(500)에 사용함으로써, 단시간 동안의 전원 공급의 정지를 용이하게 실시할 수 있어 소비 전력을 저감시킬 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 예를 들어 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재된 전자 기기의 예에 대하여 설명한다.
도 14a는 노트북형 퍼스널 컴퓨터이고, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 하우징(3002)의 내부에는 본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재되어 있다. 그러므로, 필요에 따라 전력 공급을 정지할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 신호 처리 회로는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에, 단시간 동안의 전원 공급의 정지가 용이하고 노트북형 퍼스널 컴퓨터의 소비 전력을 효율적으로 저감시킬 수 있다.
도 14b는 휴대 정보 단말(PDA)이고, 본체(3021)에는 표시부(3023)와, 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 제공되어 있다. 또한, 조작용의 부속품으로서 스타일러스(3022)가 있다. 본체(3021) 내부에는 본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재되어 있다. 그러므로, 필요에 따라 전력 공급을 정지할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 신호 처리 회로는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에, 단시간 동안의 전원 공급의 정지가 용이하고 휴대 정보 단말의 소비 전력을 효율적으로 저감시킬 수 있다.
도 14c는 전자 서적의 일례를 도시한 것이다. 예를 들어 전자 서적은 하우징(2706) 및 하우징(2704)의 2개의 하우징으로 구성되어 있다. 하우징(2706) 및 하우징(2704)은 축부(2712)에 의하여 일체화되고, 상기 축부(2712)를 축으로 하여 개폐 동작을 실시할 수 있다. 이와 같은 구성을 가지므로 종이 서적과 같이 동작할 수 있다.
하우징(2706)에는 표시부(2705)가 내장되어 있고, 하우징(2704)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 오른 쪽의 표시부(도 14c에서는 표시부(2705))에 문장을 표시하고, 왼쪽의 표시부(도 14c에서는 표시부(2707))에 화상을 표시할 수 있다. 하우징(2704) 및 하우징(2706) 중 적어도 하나의 내부에는 본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재되어 있다. 그러므로, 필요에 따라 전력 공급을 정지할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 신호 처리 회로는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에, 단시간 동안의 전원 공급의 정지가 용이하고 전자 서적의 소비 전력을 효율적으로 저감시킬 수 있다.
또한, 도 14c는 하우징(2706)에 조작부 등을 구비한 예를 도시한 것이다. 예를 들어 하우징(2706)에 전원 단자(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 14d는 휴대 전화이고, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비한다. 또한, 하우징(2800)에는 휴대 전화의 충전을 실시하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 하우징(2800) 및 하우징(2801) 중 적어도 하나의 내부에는 본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재되어 있다. 그러므로, 필요에 따라 전력 공급을 정지할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 신호 처리 회로는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에, 단시간 동안의 전원 공급의 정지가 용이하고 휴대 전화의 소비 전력을 효율적으로 저감시킬 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고, 도 14d에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 도시하였다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장되어 있다.
표시 패널(2802)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하기 때문에 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드되어 도 14d와 같이 펼쳐진 상태로부터 겹쳐진 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 USB 케이블 등의 각종 케이블 및 AC 어댑터와 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과 데이터 통신을 할 수 있다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여 더 대량의 데이터 저장 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 좋다.
도 14e는 디지털 비디오 카메라이고, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성되어 있다. 본체(3051) 내부에는 본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재되어 있다. 그러므로, 필요에 따라 전력 공급을 정지할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 신호 처리 회로는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에, 단시간 동안의 전원 공급의 정지가 용이하고 디지털 비디오 카메라의 소비 전력을 효율적으로 저감시킬 수 있다.
도 14f는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 영상을 표시시킬 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 하우징(9601)을 지지한 구성을 도시하였다. 하우징(9601) 내부에는 본 발명의 일 형태에 따른 기억 소자, 기억 장치, 또는 신호 처리 회로가 탑재되어 있다. 그러므로, 필요에 따라 전력 공급을 정지할 수 있다. 또한, 본 발명의 일 형태에 따른 기억 장치 또는 신호 처리 회로는 전원 공급의 정지 동작 및 전원 공급의 재개 동작이 빠르기 때문에, 단시간 동안의 전원 공급의 정지가 용이하고 텔레비전 장치의 소비 전력을 효율적으로 저감시킬 수 있다.
텔레비전 장치는 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의하여 조작할 수 있다. 또한, 리모콘 조작기에 상기 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 제공하는 구성으로 하여도 좋다.
또한, 텔레비전 장치는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반 텔레비전 방송을 수신할 수 있고, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자간끼리 등)으로 정보 통신할 수도 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
100: 기억 장치
101: 논리 회로
102: 기억 회로
103: 기억 회로
104: 인버터 회로
105: 인버터 회로
106: 스위치
107: 스위치
108: 프리차지 회로
110: 기억 소자
111: 트랜지스터
112: 트랜지스터
113: 트랜지스터
114: 트랜지스터
115: 트랜지스터
116: 용량 소자
117: 트랜지스터
118: 용량 소자
123: 트랜지스터
124: 트랜지스터
200: 기억 장치
201: 기억 장치
210: 메모리 셀 어레이
211: 구동 회로
212: 구동 회로
221: 배선
222: 배선
223: 배선
224: 배선
300: 기판
302: 절연층
304: 반도체층
308: 반도체층
310: 반도체층
312: 도전층
313: 전극
324: 절연층
325: 개구
330: 트랜지스터
331: 곡선
342: 산화물 반도체층
343: 도전층
346: 게이트 절연층
348: 도전층
350: 절연층
352: 절연층
354: 전극
355: 개구
356: 배선
411: 트랜지스터
412: 하지층
413: 산화물 반도체층
415: 게이트 절연층
416: 게이트 전극
417: 보호 절연층
419: 채널 형성 영역
421: 트랜지스터
422: 하지층
423: 산화물 반도체층
425: 게이트 절연층
426: 게이트 전극
427: 보호 절연층
431: 트랜지스터
432: 하지층
433: 산화물 반도체층
435: 게이트 절연층
436: 게이트 전극
437: 보호 절연층
441: 트랜지스터
442: 절연층
443: 산화물 반도체층
445: 게이트 절연층
446: 게이트 전극
447: 보호 절연층
449: 절연층
451: 채널 형성 영역
461: 채널 형성 영역
476: 전극
477: 전극
478: 전극
500: 신호 처리 회로
501: 연산 회로
502: 연산 회로
503: 기억 장치
504: 기억 장치
505: 기억 장치
506: 제어 장치
507: 전원 제어 회로
508: 기억 장치
701: 기간
702: 기간
703: 기간
704: 기간
705: 기간
706: 기간
707: 기간
708: 기간
709: 기간
721: 부위
722: 부위
2704: 하우징
2705: 표시부
2706: 하우징
2707: 표시부
2712: 축부
2721: 전원 단자
2723: 조작 키
2725: 스피커
2800: 하우징
2801: 하우징
2802: 표시 패널
2803: 스피커
2804: 마이크로폰
2805: 조작 키
2806: 포인팅 디바이스
2807: 카메라용 렌즈
2808: 외부 접속 단자
2810: 태양 전지 셀
2811: 외부 메모리 슬롯
3001: 본체
3002: 하우징
3003: 표시부
3004: 키보드
3021: 본체
3022: 스타일러스
3023: 표시부
3024: 조작 버튼
3025: 외부 인터페이스
3051: 본체
3053: 접안부
3054: 조작 스위치
3056: 배터리
9601: 하우징
9603: 표시부
9605: 스탠드
304a: 반도체층
304b: 반도체층
306a: 게이트 절연층
306b: 게이트 절연층
312a: 게이트 전극
312b: 게이트 전극
314a: 불순물 영역
314b: 불순물 영역
316a: 불순물 영역
316b: 불순물 영역
318a: 측벽
318b: 측벽
318c: 측벽
318d: 측벽
320a: 불순물 영역
320b: 불순물 영역
322a: 불순물 영역
322b: 불순물 영역
342a: 산화물 반도체층
344a: 소스 전극
344b: 드레인 전극
348a: 게이트 전극
348b: 전극
349a: 도펀트 영역
349b: 도펀트 영역
414a: 소스 전극
414b: 드레인 전극
418a: 도펀트 영역
418b: 도펀트 영역
420a: 측벽
420b: 측벽
424a: 소스 전극
424b: 드레인 전극
428a: 고농도 도펀트 영역
428b: 고농도 도펀트 영역
429a: 저농도 도펀트 영역
429b: 저농도 도펀트 영역
430a: 측벽
430b: 측벽
434a: 소스 전극
434b: 드레인 전극
438a: 고농도 도펀트 영역
438b: 고농도 도펀트 영역
439a: 저농도 도펀트 영역
439b: 저농도 도펀트 영역
444a: 소스 전극
444b: 드레인 전극
704a: 기간
704b: 기간
704c: 기간

Claims (13)

  1. 기억 소자의 구동 방법에 있어서,
    상기 기억 소자는
    제 1 노드와 제 2 노드에 서로 다른 전위를 유지하는 논리 회로와;
    제 1 트랜지스터 및 제 1 용량 소자를 포함하는 제 1 기억 회로와;
    제 2 트랜지스터 및 제 2 용량 소자를 포함하는 제 2 기억 회로를 포함하고,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 채널이 형성되는 반도체층에 인듐을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 제 1 노드에 접속되어 있고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나와 상기 제 1 용량 소자의 전극 중 하나는 제 3 노드에 접속되어 있고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 제 2 노드에 접속되어 있고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나와 상기 제 2 용량 소자의 전극 중 하나는 제 4 노드에 접속되어 있고,
    상기 제 1 트랜지스터의 게이트와 상기 제 2 트랜지스터의 게이트는 제 1 배선에 접속되어 있고,
    상기 제 1 용량 소자의 전극 중 다른 하나와 상기 제 2 용량 소자의 전극 중 다른 하나는 제 2 배선에 접속되어 있는, 기억 소자의 구동 방법으로서,
    제 1 기간에, 상기 제 2 배선에 제 1 바이어스 전위를 공급하는 단계와;
    상기 제 1 기간에, 상기 제 1 배선에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 온 상태로 하는 전위를 공급하여, 상기 제 3 노드에 상기 제 1 노드의 전위를 공급하고 상기 제 4 노드에 상기 제 2 노드의 전위를 공급하는 단계와;
    제 2 기간에, 상기 제 1 배선에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 오프 상태로 하는 전위를 공급한 후에, 상기 제 2 배선에 제 2 바이어스 전위를 공급하는 단계와;
    제 3 기간에, 상기 논리 회로로의 전원 공급을 정지하는 단계를 포함하는, 기억 소자의 구동 방법.
  2. 제 1 항에 있어서,
    상기 제 1 바이어스 전위는 상기 제 2 바이어스 전위보다 낮은, 기억 소자의 구동 방법.
  3. 제 1 항에 있어서,
    상기 논리 회로는 인버터 회로를 포함하는, 기억 소자의 구동 방법.
  4. 제 1 항에 있어서,
    상기 제 1 기간 및 상기 제 2 기간에, 제 1 전원 전위 및 제 2 전원 전위는 상기 논리 회로에 공급되는, 기억 소자의 구동 방법.
  5. 제 4 항에 있어서,
    상기 제 3 기간에, 상기 제 1 전원 전위 및 상기 제 2 전원 전위를 서로 동전위로 하여, 상기 논리 회로로의 전원 공급을 정지하는, 기억 소자의 구동 방법.
  6. 제 5 항에 있어서,
    상기 제 3 기간에, 상기 제 1 전원 전위, 상기 제 2 전원 전위, 상기 제 1 배선의 전위, 및 상기 제 2 배선의 전위는 서로 동전위인, 기억 소자의 구동 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 상기 채널이 형성되는 상기 반도체층에 산화물 반도체를 포함하는, 기억 소자의 구동 방법.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 인핸스먼트 트랜지스터인, 기억 소자의 구동 방법.
  12. 삭제
  13. 삭제
KR1020130053128A 2012-05-25 2013-05-10 기억 소자의 구동 방법 Expired - Fee Related KR102164990B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-119709 2012-05-25
JP2012119709 2012-05-25

Publications (2)

Publication Number Publication Date
KR20130132271A KR20130132271A (ko) 2013-12-04
KR102164990B1 true KR102164990B1 (ko) 2020-10-13

Family

ID=49621486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130053128A Expired - Fee Related KR102164990B1 (ko) 2012-05-25 2013-05-10 기억 소자의 구동 방법

Country Status (3)

Country Link
US (1) US9502094B2 (ko)
JP (2) JP6174373B2 (ko)
KR (1) KR102164990B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3217137B2 (ja) * 1992-07-28 2001-10-09 株式会社日立製作所 映像信号記録装置、再生装置及び伝送装置
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015118724A (ja) 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102329066B1 (ko) * 2014-02-28 2021-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법, 및 전자 기기
JP2015180994A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
KR102398965B1 (ko) * 2014-03-20 2022-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
WO2015193777A1 (en) * 2014-06-20 2015-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6235426B2 (ja) * 2014-07-10 2017-11-22 株式会社東芝 半導体装置およびその製造方法
WO2016067585A1 (ja) * 2014-10-29 2016-05-06 株式会社Ｊｏｌｅｄ 薄膜半導体装置、有機ｅｌ表示装置及び薄膜半導体装置の製造方法
KR102581808B1 (ko) 2014-12-18 2023-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 센서 장치, 및 전자 기기
WO2017009738A1 (ja) * 2015-07-14 2017-01-19 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102595042B1 (ko) * 2015-12-28 2023-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 포함하는 표시 장치
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP2022135619A (ja) * 2021-03-05 2022-09-15 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法
US11723187B2 (en) * 2021-03-16 2023-08-08 Tokyo Electron Limited Three-dimensional memory cell structure
US20230008349A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Sram device for fpga application

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285575B1 (en) * 1999-04-07 2001-09-04 Nec Corporation Shadow RAM cell and non-volatile memory device employing ferroelectric capacitor and control method therefor
US20120057396A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002304889A (ja) * 2001-04-10 2002-10-18 Foundation For The Promotion Of Industrial Science 半導体メモリ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
AU2003280582A1 (en) * 2002-11-01 2004-05-25 Matsushita Electric Industrial Co., Ltd. Method for driving non-volatile flip-flop circuit using resistance change element
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005092922A (ja) 2003-09-12 2005-04-07 Fujitsu Ltd 強誘電体メモリ
US20050190597A1 (en) 2004-02-27 2005-09-01 Yoshihisa Kato Semiconductor device
JP3907664B2 (ja) 2004-02-27 2007-04-18 松下電器産業株式会社 半導体記憶装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
JP2005276253A (ja) 2004-03-23 2005-10-06 Matsushita Electric Ind Co Ltd 半導体装置及びその駆動方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8295079B2 (en) * 2007-08-31 2012-10-23 Tokyo Institute Of Technology Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR102046308B1 (ko) * 2009-12-11 2019-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102804603B (zh) * 2010-01-20 2015-07-15 株式会社半导体能源研究所 信号处理电路及其驱动方法
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285575B1 (en) * 1999-04-07 2001-09-04 Nec Corporation Shadow RAM cell and non-volatile memory device employing ferroelectric capacitor and control method therefor
US20120057396A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device

Also Published As

Publication number Publication date
US20130314976A1 (en) 2013-11-28
KR20130132271A (ko) 2013-12-04
JP2014209627A (ja) 2014-11-06
US9502094B2 (en) 2016-11-22
JP2014002827A (ja) 2014-01-09
JP6174373B2 (ja) 2017-08-02

Similar Documents

Publication Publication Date Title
KR102164990B1 (ko) 기억 소자의 구동 방법
JP7657870B2 (ja) 記憶装置
JP6415647B2 (ja) 半導体装置
KR102500191B1 (ko) 반도체 장치 및 그의 제작 방법
US11322498B2 (en) Semiconductor device
US9536574B2 (en) Memory device and signal processing circuit
JP2024116346A (ja) 半導体装置
US8314637B2 (en) Non-volatile latch circuit and logic circuit, and semiconductor device using the same
US8860108B2 (en) Oxide-based thin-film transistor (TFT) semiconductor memory device having source/drain electrode of one transistor connected to gate electrode of the other
US9218966B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR20200098465A (ko) 반도체 소자, 및 반도체 소자의 제작 방법, 및 반도체 소자를 포함하는 반도체 장치
JP6283710B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130510

PG1501 Laying open of application
A201 Request for examination
AMND Amendment
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180503

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130510

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20191015

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20200420

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20191015

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20200420

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20180503

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20200706

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20200615

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20200420

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20180503

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201006

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201006

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20240717