JP2005092922A - 強誘電体メモリ - Google Patents

Abstract

【課題】 揮発書き込み動作および不揮発書き込み動作を実行可能な強誘電体メモリのチップサイズを小さくする。
【解決手段】 メモリセルは、データの入出力ノードを有するラッチと、一端が入出力ノードにそれぞれ接続され他端がプレート線に接続される強誘電体キャパシタとを有する。動作制御回路は、揮発書き込み動作と不揮発書き込み動作とを実行する。プレートドライバは、揮発書き込み動作中に、ラッチのいずれか一端に接続された強誘電体キャパシタの電極間に抗電圧を超える電圧を与えるために、プレート線を所定の電圧に設定する。このとき、書き込みデータは、ラッチに保持される。したがって、抗電圧以下の電圧の生成回路および電圧の切替回路を不要にできる。また、抗電圧以下の電圧の電源線が不要になるため、その配線領域が不要になる。この結果、強誘電体メモリのチップサイズを削減できる。
【選択図】 図１

Description

本発明は、強誘電体キャパシタを有する強誘電体メモリに関する。

強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。この不揮発性を利用して、強誘電体メモリセル（例えば、後述する図１〜図４）をアレイ状に配置することで、不揮発メモリを実現できる。強誘電体キャパシタとして、PZT（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料、あるいはSBT（タンタル酸ビスマス・ストロンチウム）などのビスマス層状ペロブスカイト構造を持つ強誘電体材料が利用できる。

図１は、1T1Cと称するメモリセルMCで構成される強誘電体メモリの概要を示している。1T1Cメモリセルは、１ビットの情報を保持するために１つの転送トランジスタTRと１つの強誘電体キャパシタFCで構成される。強誘電体キャパシタFCの一端は、転送トランジスタTRを介してビット線BLEまたはBLOに接続されている。強誘電体キャパシタFCの他端は、プレート線PLに接続されている。転送トランジスタTRのゲートは、ワード線WLEまたはWLOに接続されている。

ビット線対BLE、BLOに接続されるリファレンスメモリセルRMCは、強誘電体キャパシタからなるリファレンスキャパシタFCRと、２つのnMOSトランジスタM1、M2とを有している。リファレンスキャパシタFCRは、例えば、"論理０"を記憶する強誘電体キャパシタFCの容量値と、"論理１"を記憶する強誘電体キャパシタFCの容量値の中間の容量値を有している。nMOSトランジスタM1は、リファレンスワード線RWLOが高レベルのときに、リファレンスキャパシタFCRをビット線BLEに接続する。nMOSトランジスタM2は、リファレンスワード線RWLEが高レベルのときに、リファレンスキャパシタFCRをビット線BLOに接続する。

図２は、2T2Cと称するメモリセルMCで構成される強誘電体メモリの概要を示している。2T2Cメモリセルは、１ビットの情報を保持するために２つの転送トランジスタTR1、TR2と２つの強誘電体キャパシタFC1、FC2を有している。強誘電体キャパシタFC1、FC2の一端は、それぞれ転送トランジスタTR1、TR2を介して相補のビット線BL、XBLに接続されている。強誘電体キャパシタFCの他端は、プレート線PLに接続されている。転送トランジスタTR1、TR2のゲートは、共通のワード線WLに接続されている。

1T1Cメモリセルは、セルサイズを小さくできるため、大容量用途の強誘電体メモリに採用されている。2T2Cメモリセルは、相補のデータを２つの強誘電体キャパシタで記憶するため、読み出しマージンを大きくできる。このため、2T2Cメモリセルは、高信頼度用途の強誘電体メモリに採用されている。このように、1T1Cメモリセルおよび2T2Cメモリセルは、それぞれ棲み分かれた市場を持っている（非特許文献１参照）。

また、本発明者らは、６個のトランジスタで構成されるSRAMのメモリセルに、２個あるいは４個の強誘電体キャパシタを付加して新たなメモリセル（6T2Cあるいは6T4C）を構成し、これ等メモリセルを用いた不揮発SRAMを提案している（特許文献１参照）。また、これ等メモリセルをプログラマブル論理デバイスに応用する例を発表している（特許文献２、非特許文献２参照）。

図３は、6T2Cメモリセルを示している。このメモリセルMCは、入力と出力とを互いに接続した２つのCMOSインバータで構成されたラッチLTと、ラッチLTの２つの入出力ノードS1、S2にそれぞれ接続された強誘電体キャパシタFC1、FC2と、入出力ノードS1、S2を相補のビット線BL、BLXにそれぞれ接続する転送トランジスタTR1、TR2とを有している。CMOSインバータのpMOSトランジスタM1、M3のソースは、電源線VDDに接続されている。CMOSインバータのnMOSトランジスタM2、M4のソースは、接地線VSSに接続されている。転送トランジスタTR1、TR2のゲートは、共通のワード線WLに接続されている。

図４は、6T4Cメモリセルを示している。このメモリセルMCは、図３に示した6T2C型のメモリセルMCに強誘電体キャパシタFC3、FC4を付加して構成されている。強誘電体キャパシタFC3は、一端を入出力ノードS1に接続し、他端をプレート線PL2に接続している。強誘電体キャパシタFC4は、一端を入出力ノードS2に接続し、他端をプレート線PL2に接続している。強誘電体キャパシタFC1、FC2の他端は、プレート線PL1に接続されている。

図５は、6T2Cメモリセルまたは6T4Cメモリセルを有する不揮発SRAMの動作モードを示している（非特許文献２、３参照）。スタンバイ中、ビット線BL、XBLは、プリチャージされ、ワード線WLは非選択され（Ｌレベル）、プレート線PL（またはPL1、PL2）は、VDD/2に保持される。読み出し動作では、スタンバイ状態からワード線WLが選択され（Ｈレベル）、ラッチLTに保持されているデータは、読み出しデータとして相補のビット線BL、XBLに読み出される。スタンバイ中および読み出し動作中に、プレート線PL、PL1、PL2をVDD/2に保持することで、強誘電体キャパシタの電極間に掛かる電圧を低く維持でき、強誘電体キャパシタの材料劣化（インプリント）を防ぐことができる。

6T2C型および6T4C型の不揮発SRAMの読み出し動作は、メモリセルが６個のトランジスタで構成されるSRAMの読み出し動作と同じであり、プレート線の駆動を伴わない。このため、読み出し動作毎にプレート線を駆動する1T1C型および2T2C型の強誘電体メモリと比較して、データを１０倍以上高速に読み出すことができる。さらに、1T1C型セルおよび2T2C型セルの問題点であった読み出し可能回数の制約を除去している。

書き込み動作では、ビット線BL、XBLから相補の書き込みデータがそれぞれラッチLTに供給された後、プレート線PL（またはPL1、PL2）がVDD/2からＨレベル（＝VDD）、Ｌレベル（＝VSS）と順次変化し、書き込みデータが強誘電体キャパシタにプログラムされる。リコール動作では、ワード線WLが非選択された状態で、プレート線PL（またはPL1）がＬレベルからＨレベルに変化する。この後、ラッチLTに電源電圧VDDが供給されることで、入出力ノードS1、S2に発生した電圧に対応する論理値がラッチされ、強誘電体キャパシタに保持していたデータがラッチLTに読み出される。パワーオフ動作では、ビット線BL、XBL、がプリチャージされ、ワード線WLが非選択され、プレート線PL（またはPL1、PL2）がVDD/2からＬレベルに下がった後に、強誘電体メモリへの電源電圧VDDの供給が停止される。

図６は、従来の強誘電体メモリの書き込み動作を示している。メモリセルに逆データを書き込むとき、ノードS1、S2に接続された強誘電体キャパシタの誘電分極値Ｐは、図の右側のヒステリシスループ上に黒丸S1、S2で示すように、書き込み毎に正負が反転する（分極反転）。ここで、黒丸S1、S2の極性は、プレート線PLの電圧を基準に示している。
図７は、３．３Ｖの電源電圧を受けて動作する強誘電体メモリの強誘電体キャパシタを形成する強誘電体材料のヒステリシスループを示している。強誘電体キャパシタは、その状態がプレート線を基準として正の電圧が印加されたことを示す"１"データから負の電圧が印加されたことを示す"０"データに変化すると、分極が反転する。強誘電体キャパシタは、電極間に抗電圧Vc以上（または−Vc以下）の電圧が印加されることで分極反転する。抗電圧Vc、−Vcは、ヒステリシスループと電圧軸（横軸）の交点によって示される。この例では、"０"データを記憶している強誘電体キャパシタは、＋０.８Ｖ以上の電圧が印加されると分極反転する。"１"データを記憶している強誘電体キャパシタは、−０.８Ｖ以下の電圧が印加されると分極反転する。分極反転により、強誘電体キャパシタに記憶しているデータは、消失する。分極反転が繰り返されることで、強誘電体材料は劣化し、残留分極は減少・消滅する。この結果、不揮発動作は実行できなくなる。

上述したように、従来の6T2Cメモリセルおよび6T4Cメモリセルを有する不揮発SRAMでは、メモリセルMCへの逆データの書き込み時に、強誘電体キャパシタが分極反転する。このため、メモリセルMCへの最大書き換え回数は、強誘電体材料の劣化特性に依存して１×１０^１３回に制限されている。したがって、6T2Cメモリセルおよび6T4Cメモリセルを有する不揮発SRAMは、１００MHz以上で動作が可能であるにもかかわらず、ＣＰＵ等の演算回路により書き込み動作頻繁に実行する応用には対応できず、市場が制限されている。

書き換え回数の制限を解除するため、6T2Cメモリセルを有する強誘電体メモリにおいて、書き込み動作を、強誘電体キャパシタの分極反転を伴わない通常の書き込み動作（揮発書き込み動作）と、強誘電体キャパシタを分極反転させ、強誘電体キャパシタにデータを書き込むストア動作（不揮発書き込み動作）とにより実行する技術が提案されている（例えば、特許文献３、特許文献４参照）。分極反転を伴わないヒステリシスループ上の誘電分極値の移動は、強誘電体材料の劣化を伴わない。このため、分極反転を伴わない揮発書き込み動作は、書き換え回数の制限がない。しかし、従来開示された手法では（例えば、特許文献４）、プレート線の電圧をVDD/2に保持して揮発書き込みを行っている。一般に、抗電圧は、VDD/2より小さいので、従来の揮発書き込みでは、分極反転が生じるという問題があった。
特開２００３−２０３４７５号公報 特開２００３−１９８３６１号公報 特開平９−１７９６５号公報 特開２００２−２２９９６９号公報 A. Sheikholeslami and G. Gulak, "A Survey of Circuit Innovations in Ferroelectric Random-Access Memories," Proceedings of IEEE, vol. 88, no. 5, pp 667-689, 2000 S. Masui et al., "Ferroelectric Memory-Based Secure Dynamically Programmable Gate Array," IEEE Journal of Solid-State Circuits, vol. 38, no. 5, pp.715-725, 2003 T. Miwa et al., "A 512-kbit Low-Voltage NV-SRAM with the size of conventional SRAM, 2001 VLSI Circuit Symposium, pp. 129-132

しかしながら、揮発書き込み動作が可能な従来の強誘電体メモリでは、揮発書き込み動作中に強誘電体キャパシタを分極反転させないために、強誘電体キャパシタの電極間に抗電圧以下の電圧を印加する必要がある。このために、特許文献３に示されるように、ラッチの電源線を３種類の電圧に切り替える回路が必要である。この結果、電圧の切り替え制御が複雑になり、回路規模が増加するという問題があった。また、複数の電源線を配線する必要があるため、配線領域が増加し、さらには、動作速度が遅くなるという問題があった。

本発明の目的は、揮発書き込み動作および不揮発書き込み動作を実行可能な強誘電体メモリの回路規模および電源配線領域を減少し、チップサイズを小さくすることにある。

請求項１の強誘電体メモリでは、複数のメモリセルは、相補のデータがそれぞれ入出力される入出力ノードを有するラッチと、一端が入出力ノードにそれぞれ接続され、他端がプレート線に接続される強誘電体キャパシタとを有する。動作制御回路は、書き込みデータをラッチに書き込む揮発書き込み動作と、ラッチに保持された書き込みデータを強誘電体キャパシタに書き込む不揮発書き込み動作とを実行する。すなわち、強誘電体メモリは、２種類の書き込み動作を実行する機能を有する。プレートドライバは、揮発書き込み動作中に、ラッチの入出力ノードのいずれか一方に接続された強誘電体キャパシタの電極間に抗電圧を超える電圧を与えるために、プレート線を所定の電圧に設定する。

請求項２の強誘電体メモリでは、プレートドライバは、動作制御回路の制御を受けてプレート線を駆動する。ラッチは、接地電圧および固定の電源電圧を受け、保持している書き込みデータの論理に応じて、入出力ノードに電源電圧または接地電圧を出力する。プレートドライバは、揮発書き込み動作中に、プレート線の電圧を接地電圧以下あるいは電源電圧以上のいずれかに維持する。すなわち、揮発書き込み動作中に、プレート線の電圧は入出力ノードのＨレベル電圧以上またはＬレベル電圧以下に設定される。

請求項３の強誘電体メモリでは、プレートドライバは、揮発書き込み動作中に、プレート線の電圧を接地電圧（入出力ノードのＬレベル電圧）に維持する。
請求項４の強誘電体メモリでは、プレートドライバは、揮発書き込み動作中に、プレート線の電圧を電源電圧（入出力ノードのＨレベル電圧）に維持する。
請求項５の強誘電体メモリでは、プレートドライバは、揮発書き込み動作中に、プレート線の電圧を第１電圧に維持し、不揮発書き込み動作中に、プレート線を第１電圧から第２電圧に変化させる。

請求項６の強誘電体メモリでは、ラッチは、接地電圧および固定の電源電圧を受け、保持している書き込みデータの論理に応じて、入出力ノードに電源電圧または接地電圧を出力する。不揮発書き込み動作時にプレート線に供給される第１電圧は、接地電圧であり、第２電圧は、ラッチが入出力ノードに出力する電源電圧より高い。
請求項７の強誘電体メモリでは、第２電圧は、データ端子にデータを入出力するデータ入出力回路にI/O電源端子を介して供給されるI/O電源電圧である。

請求項８の強誘電体メモリでは、電源制御回路は、電源端子で受ける外部電源電圧を電源電圧に降圧する。第１電圧は、接地電圧であり、第２電圧は、外部電源電圧である。
請求項９の強誘電体メモリでは、複数のデータ端子は、複数ビットからなる書き込みデータをビット毎に受信する。揮発書き込み動作は、データ端子毎に１ビットずつ実行され、不揮発書き込み動作は、全てのメモリセルで実行される。

請求項１０の強誘電体メモリでは、複数のデータ端子は、複数ビットからなる書き込みデータをビット毎に受信する。複数のメモリブロックは、所定数のメモリセルで構成される。揮発書き込み動作は、データ端子毎に１ビットずつ実行され、不揮発書き込み動作は、メモリブロック毎に全てのメモリセルで実行される。

請求項１の強誘電体メモリでは、例えば、揮発書き込み動作は、強誘電体メモリの外部からデータを書き込むときに実行される。不揮発書き込みは、強誘電体メモリの電源をオフするときに実行される。揮発書き込み動作中に、強誘電体キャパシタの電極間に抗電圧を超える電圧を与えられるとき、リコール動作後あるいは不揮発書き込み後にメモリセルに蓄えられたデータと逆のデータを書き込む最初の１回を除いて、強誘電体キャパシタの誘電分極は変化しない。具体的には、ラッチの入出力ノードにそれぞれ接続された強誘電体キャパシタの誘電分極方向は、原則的に同じになる。このため、強誘電体キャパシタに記憶されているデータに対応する分極情報は消失する。しかし、書き込みデータは、ラッチに保持されているため、メモリセルに書き込まれたデータが消失することはない。したがって、揮発書き込み動作中に、強誘電体キャパシタの電極間に抗電圧を超える電圧を与えても、メモリセル全体ではデータを保持できる。換言すれば、揮発書き込み動作で分極反転を起こさないための特別の電圧（抗電圧以下の電圧、または抗電圧以下の電源電圧が抗電圧以下のときに電源電圧より高い電圧）を生成する必要がない。このため、この特別の電圧の生成回路および電圧の切替回路を不要にでき、強誘電体メモリの回路規模を小さくできる。また、特別の電圧を供給するための電源線が不要になるため、その配線領域が不要になる。この結果、強誘電体メモリのチップサイズ（またはコアサイズ）を削減でき、製造コストを削減できる。

請求項２の強誘電体メモリでは、揮発書き込み動作中、書き込みデータの論理にかかわらず、一対の入出力ノードにそれぞれ接続された強誘電体キャパシタの電極間に常に正の電圧または負の電圧が印加される。このため、２回目以降の揮発書き込み動作では、強誘電体キャパシタは、分極反転しない。この結果、揮発書き込み動作中に強誘電体キャパシタの電極に抗電圧を超える電圧が印加されるにもかかわらず、揮発書き込み回数の制限を無くすことができる。不揮発書き込み動作は、強誘電体メモリの電源をオフする毎に実行すればよいため、その実行頻度は低い。このため、チップサイズを増加させることなく、揮発書き込みおよび不揮発書き込みを合わせた書き込み回数の制限を事実上無くすことができる。

請求項３および請求項４の強誘電体メモリでは、揮発書き込み動作中のプレート線の電圧を、メモリセルのラッチに供給される電源電圧または接地電圧と同じ値に設定することで、プレートドライバ等の回路を簡易に構成でき、その制御を簡易にできる。
請求項５の強誘電体メモリでは、揮発書き込み動作中、プレート線は、固定の電圧に設定されるため、強誘電体キャパシタの電極に抗電圧を超える電圧が印加されても、２回目以降の揮発書き込み動作で強誘電体キャパシタが分極反転することを防止できる。したがって、揮発書き込み回数の制限を無くすことができる。一方、不揮発書き込み動作では、プレート線の電圧が変化することで、強誘電体キャパシタを分極反転させることができ、ラッチに保持されているデータを強誘電体キャパシタに確実に不揮発書き込みできる。

請求項６の強誘電体メモリでは、不揮発書き込み動作において、プレート線に供給される第２電圧を、ラッチが入出力ノードに出力する電源電圧より高く設定することで、強誘電体キャパシタの誘電分極の特性を示すヒステリシスループを大きくできる。すなわち、ラッチに保持されているデータを強誘電体キャパシタに強く不揮発書き込みできる。不揮発書き込み動作を除く状態（スタンバイ中など）では、強誘電体キャパシタの電極間に掛かる電圧を相対的に小さくできるため、インプリント効果を軽減できる。この結果、動作マージンの低減を防止できる。

請求項７の強誘電体メモリでは、I/O電源電圧を利用して第２電圧を容易に生成できる。第２電圧を生成する昇圧回路等が不要になるため、回路規模が増加することを防止でき、昇圧回路による消費電力の増加を防止できる。
請求項８の強誘電体メモリでは、強誘電体メモリの外部から供給される外部電源電圧を第２電圧として利用することで、電源電圧より高い第２電圧を容易に生成できる。

請求項９の強誘電体メモリでは、例えば、強誘電体メモリの電源をオフするときに、不揮発書き込み動作を１回実行するだけで、全てのメモリセルのデータが強誘電体キャパシタに不揮発書き込みされる。このため、強誘電体メモリをアクセスするシステムのパワーオフ制御を簡易にでき、システム効率を向上でき、システムコストを削減できる。
請求項１０の強誘電体メモリでは、不揮発書き込み動作が、メモリブロック毎に実行されるため、アクセスするメモリブロックの電源をオンしている状態で、アクセスしないメモリブロックの電源をオフできる。この結果、強誘電体メモリのスタンバイ時の消費電力を削減できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図８は、本発明の強誘電体メモリの第１の実施形態を示している。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。不揮発SRAMを採用することで、従来、携帯電話に使用していた複数種のメモリ（例えば、フラッシュメモリとDRAM）を１種類にできる。

不揮発SRAMは、コマンドバッファ１０、コマンドデコーダ１２、アドレスバッファ１４、ロウデコーダ１６、コラムデコーダ１８、動作制御回路２０、電源制御回路２２、ワードドライバ２４、プレートドライバ２６、コラム制御回路２８、データ入出力回路３０およびメモリアレイ３２を有している。
コマンドバッファ１０は、チップセレクト信号、出力イネーブル信号、ライトイネーブル信号、ライトモード信号、パワーオフ信号等のコマンド信号CMDをコマンド端子CMDを介して受信し、コマンドデコーダ１２に出力する。コマンドデコーダ１２は、コマンド信号CMDを解読し、解読結果を動作制御回路２０に出力する。コマンドの種類として、読み出しコマンド、揮発書き込みコマンド、不揮発書き込みコマンドおよびこれ等コマンドが入力されていないことを示すスタンバイコマンドがある。コマンドバッファ１０およびコマンドデコーダ１２は、コマンド制御回路として動作する。

例えば、チップイネーブル信号がアクティブ、ライトイネーブル信号が非アクティブのとき、読み出しコマンドが認識される。チップイネーブル信号およびライトイネーブル信号がアクティブのとき、ライトモード信号のレベルに応じて、揮発書き込みコマンドまたは不揮発書き込みコマンドが認識される。チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号が非アクティブのとき、スタンバイコマンドが認識される。

このように、不揮発SRAMは、外部からの揮発書き込みコマンドおよび不揮発書き込みコマンドに応じて、揮発書き込み動作および不揮発書き込み動作を実行する。このため、不揮発SRAMをアクセスするシステムは、システムの状況に応じて、自在に実行できる。この結果、不揮発書き込み動作の頻度をそのシステムに合わせて最小限にでき、システムの性能を向上できる。

アドレスバッファ１４は、アドレス信号ADをアドレス端子ADを介して受信し、受信したアドレス信号ADの上位ビットおよび下位ビットを、それぞれロウアドレス信号RADおよびコラムアドレス信号CADとして出力する。ロウデコーダ１６は、ロウアドレス信号RADをデコードしてデコード信号RDECを生成し、ワードドライバ２４に出力する。コラムデコーダ１８は、コラムアドレス信号CADをデコードしてデコード信号CDECを生成し、コラム制御回路２８に出力する。

動作制御回路２０は、コマンドデコーダ１２の出力および電源制御回路２２の出力に応じて、メモリアレイ３２に読み出し動作、揮発書き込み動作、不揮発書き込み動作（ストア動作）、リコール動作およびパワーオフ動作を実行するために、ワードドライバ２４、プレートドライバ２６、コラム制御回路２８およびデータ入出力回路３０の動作を制御する制御信号を生成する。読み出し動作、揮発書き込み動作、不揮発書き込み動作およびリコール動作の何れも実行されていない期間は、スタンバイ期間である。動作制御回路２０は、スタンバイ期間に、制御信号を所定のレベルに維持する。

電源制御回路２２は、電源端子VDD、VSSに供給される電源電圧VDDおよび接地電圧VSSを受けている。電源制御回路２２は、電源電圧VDDの不揮発SRAMへの供給が開始されるパワーオン期間に、電源電圧VDDが、不揮発SRAMを動作可能な所定値に達したとき、メモリアレイ３２にリコール動作を実行させるために動作制御回路２０にリコールコマンドを出力する。また、電源制御回路２２は、電源電圧VDDの低下を検出してパワーオフコマンドを出力する。すなわち、リコール動作、パワーオフ動作は、不揮発SRAMのパワーオン・パワーオフシーケンスとして、不揮発SRAMの外部からコマンドを受けることなく自動的に実行される。このため、不揮発SRAMをアクセスするシステムの負荷を軽減でき、システムの性能を向上できる。

電源端子VDDに供給される電源電圧VDDは、例えば３．３Ｖである。電源制御回路２２は、動作制御回路２０がリコール動作のためにプレート線PLを駆動した後に、メモリアレイ３２に電源電圧VDDおよび接地電圧VSSを供給する。この後、電源制御回路２２は、電源端子VDDに電源電圧が供給される間、メモリアレイ３２に固定の電源電圧VDDおよび接地電圧VSSを供給し続ける。

ワードドライバ２４は、読み出し動作中および揮発書き込み動作中に、動作制御回路２０からの制御信号に応答して、デコード信号RDECに対応するワード線WLを選択する。選択されたワード線WLは、電源電圧VDDに設定され、選択されないワード線WLは、接地電圧VSSに設定される。ワードドライバ２４は、スタンバイ期間、不揮発書き込み動作中、リコール動作中およびパワーオフ動作中に、全てのワード線WLをＬレベル（VSS）に維持する。

プレートドライバ２６は、不揮発書き込み動作中およびリコール動作中に、動作制御回路２０からの制御信号に応答して、全てのプレート線PLを、所定の期間、Ｌレベル（VSS）からＨレベル（VDD）に変化する。プレートドライバ２６は、スタンバイ期間、読み出し動作中、揮発書き込み動作中およびパワーオフ動作中に、全てのプレート線PLをＬレベル（VSS）に維持する。

コラム制御回路２８は、ビット線BL、XBLに接続された複数のセンスアンプ、複数のライトアンプおよび複数のコラムスイッチを有している。センスアンプは、読み出し動作において、強誘電体キャパシタの残留分極値に応じて発生したビット線BL、XBLの電圧差を増幅する。ライトアンプは、揮発書き込み動作において、外部から供給される書き込みデータに応じて電源電圧VDDまたは接地電圧VSSを、ビット線BL（またはXBL）に供給する。コラムスイッチは、デコード信号CDECに応じてオンし、所定のビット線BL、XBLをデータバス線DBに接続する。

データ入出力回路３０は、動作制御回路２０からの制御信号に応じて外部からの書き込みデータをコラム制御回路２８に出力し、またはコラム制御回路２８からの読み出しデータをデータ端子I/Oに出力する。データ端子I/Oの数は、例えば、１６ビットである。
メモリアレイ３２は、アレイ状に配置された複数のメモリセルMCと、メモリセルMCに接続された複数のワード線WL、複数のプレート線PLおよび複数のビット線対BL、BLXを有している。メモリセルMCは、上述した図３に示した6T2C型メモリセルである。

図９は、図８に示したメモリアレイ３２の詳細を示している。ワード線WL（WL0、WL1、...）は、図の横方向に並ぶメモリセルMCに共通に接続されている。プレート線PLは、全てのメモリセルMCに共通に接続されている。相補のビット線対BL、XBL（BL0、XBL0、BL1、XBL1、...）は、図の縦方向に並ぶメモリセルMCに共通に接続されている。メモリセルMC内のラッチLTを構成するpMOSトランジスタM1、M3のソースは、電源線VDD（電源制御回路２２の出力）に接続され、nMOSトランジスタM2、M4のソースは、接地線VSS（電源制御回路２２の出力）に接続されている。

ラッチLTの入出力ノードS1、S2は、転送トランジスタTR1、TR2を介してそれぞれビット線BL、XBLに接続されている。各メモリセルMCは、強誘電体キャパシタFC1、FC2を除き、従来のSRAMのメモリセルと同じ構成である。強誘電体キャパシタFC1、FC2のヒステリシス特性は、上述した図７と同じである。このため、強誘電体キャパシタFC1、FC2の抗電圧の絶対値は０.８Ｖである。

図１０は、第１の実施形態の強誘電体メモリの動作モードを示している。本発明では、書き込み動作は、揮発書き込みと不揮発書き込みの２種類ある。スタンバイ中および読み出し動作は、プレート線PLの電圧が相違することを除き、上述した図５と同じである。読み出し動作では、プレート線PLが駆動されないため、従来と同様に強誘電体キャパシタFC1、FC2の分極反転は発生しない。このため、読み出し回数の制限はない。読み出し動作は、読み出しコマンドに応答して、アドレス信号ADにより選択されるメモリセルMCに対して実行される。すなわち、１回の読み出し動作により、読み出しデータは、データ端子I/O毎に１ビットずつ読み出される。

揮発書き込み動作は、不揮発SRAMをアクセスするシステムが、不揮発SRAMにデータを書き込むときの通常に書き込み動作である。揮発書き込み動作は、揮発書き込みコマンドに応答して、アドレス信号ADにより選択されるメモリセルMCに対して実行される。すなわち、１回の不揮発書き込み動作により、書き込みデータは、データ端子I/O毎に１ビットずつ書き込まれる。揮発書き込み動作は、プレート線PLの電圧がＬレベルに固定されることを除き、上述した図５の書き込み動作と同じである。すなわち、プレート線PLが、ラッチLTの電源電圧であるＬレベル（VSS）とＨレベル（VDD）の中間のVDD/2でなく、Ｌレベル（VSS）に固定される。この設定により、揮発書き込み動作では、強誘電体キャパシタFC1、FC2の電極間に抗電圧（０.８Ｖ）を超える電圧（３.３Ｖ）が印加される。しかし、後述するように、分極反転が起きるのは、パワーオン後の最初の揮発書き込み動作のみである。したって、揮発書き込みによる書き込み回数の制限はない。

なお、揮発書き込み動作によりメモリセルMCに書き込まれたデータは、電源電圧VDDが供給されている間、ラッチLTにより保持される。電源をオフするときに、後述する不揮発書き込みをすることで、不揮発SRAMは、電源をオフした後も書き込まれたデータを保持する。本発明の不揮発SRAMのメモリセルMCの構造は、強誘電体キャパシタFC1、FC2の存在を除き、従来のSRAMと同じである。このため、例えば、計算途中のデータを常に不揮発記憶する必要がない。不揮発記憶は、不揮発SRAMに供給される電源がオフされる前に行えばよい。したがって、読み出しアクセス時間は、従来のSRAMの読み出しアクセス時間と同等にできる。

不揮発書き込み動作（ストア動作）では、ビット線BL、XBLは、スタンバイ中と同様にプリチャージされたままで、ワード線WLは非選択され（Ｌレベル）、プレート線PLは、Ｌレベル（VSS）からＨレベル（VDD）に変化する。そして、メモリアレイ３２内の全てのラッチLTに保持されているデータが強誘電体キャパシタFC1、FC2に書き込まれる。すなわち、不揮発書き込み動作は、不揮発書き込みコマンドに応答して、メモリアレイ３２の全てのメモリセルMCに対して実行される。不揮発書き込み動作によりメモリセルMCに書き込まれた分極情報は、電源電圧VDDの供給が停止されても保持される。１回の不揮発書き込み動作により、全てのメモリセルMCのデータを強誘電体キャパシタFC1、FC2に不揮発書き込みできるため、不揮発SRAMをアクセスするシステムのパワーオフ制御は簡易になる。この結果、システム効率は向上し、システムコストは削減される。

リコール動作は、プレート線PLの電圧を除き、図５と同じである。プレート線PLは、リコール動作中にＬレベル（VSS）からＨレベル（VDD）に変化する。プレート線PLの駆動により、ラッチLTの入出力ノードS1、S2に電圧差が生じる。この後、電源制御回路２２により、ラッチLTに電源（VDD、VSS）が投入され、メモリアレイ３２内の全てのラッチLTは、元のデータをラッチする。リコール動作は、電源制御回路２２が電源電圧VDDが所定の値まで上昇したことを検出したときに実行される。すなわち、リコール動作は、電源制御回路２２からのリコールコマンドに応答して、メモリアレイ３２の全てのメモリセルMCに対して実行される。一方、パワーオフでは、スタンバイ状態中に、電源電圧VDDの供給が停止される。不揮発SRAMの動作を制御するシステムは、パワーオフ動作前に常に不揮発書き込み動作を実行することで、不揮発SRAMが記憶するデータが消失することを防止できる。

図１１は、第１の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示している。図中、強誘電体キャパシタに付けた矢印の向きは、分極状態を示している。矢印の先端側の電極は、正にチャージされている。まず、図１１の（１）において、パワーオンシーケンス中に実行されるリコール動作後のスタンバイ状態において、ラッチLTは、入出力ノードS1、S2にＬレベル（VSS）およびＨレベル（VDD）を出力している。図１０に示したように、プレート線PLは、スタンバイ中にＬレベル（VSS）に固定される。このため、ノードS1、S2に接続された強誘電体キャパシタFC1、FC2の誘電分極値Ｐは、ヒステリシスループ上に黒丸で示すように、電圧Ｖ＝０Ｖ、VDDにそれぞれ対応する値に位置する。ここで、電圧Ｖは、各強誘電体キャパシタFC1、FC2の電極間に掛かる電圧である。以降、ノードS1、S2に接続された強誘電体キャパシタの誘電分極値Ｐ（図中のヒステリシスループ上の黒丸）を、分極値S1、S2とも称する。ここで、分極値S1、S2の極性は、プレート線PLの電圧を基準にして示されている。

次に、図１１の（２）に示すように、ラッチLTに保持されているデータと逆のデータが揮発書き込みされる。このとき、プレート線PLの電圧は、スタンバイ中と同じＬレベルを維持される。入出力ノードS1、S2は、ラッチLTに供給されている電源電圧VDDおよび接地電圧VSSに応じて、それぞれＨレベル（VDD）およびＬレベル（VSS）に変化する。ノードS1に接続された強誘電体キャパシタの電極間には、抗電圧（この例では０.８Ｖ）より高い電圧（３.３Ｖまたは１.８Ｖ）が印加される。このため、分極値S1は、負の値からヒステリシスループ上の電圧VDDに対応する正の値に変化する。すなわち、リコール動作後の逆データの最初の揮発書き込み動作中に、一方の強誘電体キャパシタは分極反転する。したがって、強誘電体キャパシタに記憶されているデータ（分極情報）は、消失する。しかし、新たにメモリセルMCに書き込まれたデータは、ラッチに保持されるため、メモリセル全体ではデータは保持される。なお、後述するように、その後の揮発書き込み動作で、強誘電体キャパシタが分極反転することはない。

この後、図１１の（３）に示すように、再び、逆データが揮発書き込みされると、ラッチLTに記憶されるデータは反転し、入出力ノードS1、S2は、それぞれＨレベル（VDD）およびＬレベル（VSS）に変化する。分極値S1、S2は、電圧Ｖ＝０Ｖ、VDDにそれぞれ対応する位置まで移動するが、ともに正の値である。入出力ノードS1、S2の電圧は、ラッチLTに書き込まれるデータの論理が反転しても、常にプレート線PLの電圧以上になる。分極値S1、S2が正の値で、強誘電体キャパシタの電極間に掛かる電圧が、負電圧にならないため、抗電圧を超える電圧が強誘電体キャパシタに常に印加されているにもかかわらず、分極反転は起こらない。以降、逆データが揮発書き込みされても、誘電分極値S1、S2は、ヒステリシスループ上の位置が入れ替わるだけである。すなわち、その後の揮発書き込み動作においても、強誘電体キャパシタが分極反転することはない。この結果、揮発書き込み動作において、強誘電体キャパシタの電極間に抗電圧を超える電圧を印加する場合にも、強誘電体キャパシタの特性が劣化することはない。

この後、図１１の（４）に示すように、ラッチLTに保持されているデータを強誘電体キャパシタに書き込む不揮発書き込み動作が実行される。不揮発書き込み動作は、図１０に示したように、プレート線PLを、一時的にＬレベル（VSS）からＨレベル（VDD）に変化させて実行される。プレート線PLがＨレベルに変化するとき、分極値S1、S2は、ヒステリシスループ上の電圧Ｖ＝−VDD、０Ｖにそれぞれ移動する。このため、ノードS1に接続された強誘電体キャパシタは分極反転する。この後、プレート線PLがＨレベルからＬレベル（VSS）に変化すると、分極値S1、S2は、ヒステリシスループ上の電圧Ｖ＝０Ｖ、VDDにそれぞれ移動する。この後、不揮発SRAMへの電源電圧VDDの供給が停止すると（パワーオフ）、メモリセルMCの２つの強誘電体キャパシタの分極状態は、図７に示した状態になる。

外部からの書き込みデータを記憶する通常の書き込みを、強誘電体キャパシタの誘電分極値が分極反転しない揮発書き込み動作により実行し、分極反転する不揮発書き込み動作を、例えば、パワーオフ時のみ実行することで、分極反転の頻度は、従来に比べて大幅に少なくなる。一例として、平均して１００μｓ毎にパワーオン・パワーオフが実行される場合、分極反転の回数は、１０年で３.２×１０^１２回である。この回数は、従来の最大書き込み回数である１×１０^１３より少なく、この期間に強誘電体キャパシタの特性が劣化することはない。この結果、強誘電体メモリの書き換え回数の制約を事実上なくすことができる。

図１２は、第１の実施形態の強誘電体メモリの動作例を示している。図において、パワーオン後にリコール動作が必ず実行されることを除き、動作の実行順序は、任意である。例えば、読み出し動作を、揮発書き込み動作と不揮発書き込み動作の間に実行してもよく、不揮発書き込み動作とパワーオフ動作の間に実行してもよい。
読み出し動作では、プレート線PLがＬレベル（VSS）に固定された状態で、アドレス端子ADに供給されるアドレス信号ADに応じてワード線WLが選択（Ｈレベル）され、ラッチLTに保持されているデータが、読み出しデータとしてビット線BL、XBLに読み出される。揮発書き込み動作では、プレート線PLがＬレベル（VSS）に固定された状態で、アドレス信号ADに応じてワード線WLが選択（Ｈレベル）され、データ端子I/Oで受信する書き込みデータは、ビット線BL、XBLを介してラッチLTに書き込まれる。

不揮発書き込み動作では、ワード線WLが非選択にされた状態で、プレート線PLがＬレベル（VSS）からＨレベル（VDD）に変化し、ラッチLTに保持されているデータは、強誘電体キャパシタFC1、FC2に書き込まれる。パワーオフ動作では、ワード線WLが非選択、プレート線PLがＬレベル（VSS）、ビット線BL、XBLがプリチャージ電圧に設定された状態で、強誘電体メモリをアクセスするシステムは、電源端子VDDへの電源電圧VDDの供給を停止する。そして、電源電圧VDDが徐々に低下し、強誘電体メモリはパワーオフ状態になる。

リコール動作では、まず、システムは、電源端子VDDに電源電圧VDDの供給を開始する。強誘電体メモリは、電源電圧VDDが所定値になるまでのパワーオンリセットシーケンス中に初期化され、ワード線WLおよびプレート線PLをＬレベル（VSS）に設定する。図８に示した電源制御回路２２は、電源電圧VDDが所定値（例えば、３.０Ｖ）まで上昇したことを検出したときに、動作制御回路２０にリコールコマンドを出力する。

動作制御回路２０は、リコールコマンドに応答してプレートドライバ２６を制御し、プレート線PLをＬレベルからＨレベル（VDD）、Ｌレベルに駆動する。この後、電源制御回路２２は、ラッチLTに電源電圧VDDおよび接地電圧VSSを供給する。リコールコマンドの出力から電源電圧VDDおよび接地電圧VSSの供給開始までの時間は、電源制御回路２２に形成される遅延回路により生成される。

読み出し動作、揮発書き込み動作、不揮発書き込み動作、パワーオフ動作およびリコール動作のいずれも実行されていない期間（この例では、リコール動作の後）は、スタンバイ期間である。スタンバイ期間中、ワード線WLおよびプレート線PLはＬレベル（VSS）に設定され、ビット線BL、XBLは、プリチャージ電圧に設定される。
以上、本実施形態では、揮発書き込み動作中に、強誘電体キャパシタFC1、FC2の電極間に抗電圧を超える電圧を与えても、書き換え回数の制限を解除できる。揮発書き込み動作中に、強誘電体キャパシタFC1、FC2の電極間に抗電圧以下の電圧を与える必要がないため、例えば、ラッチLTに供給する電圧を従来の３種類（VDD、VSS、VDD−α）から２種類（VDD、VSS）にできる。したがって、VDD−αを生成する回路を不要にでき、動作制御回路２０、プレートドライバ２６および電源制御回路２２等の電圧の切替を制御する回路を簡易に構成できる。また、VDD−αの電源配線も不要になる。回路規模を小さくでき、配線領域を削減できるため、不揮発SRAMのチップサイズを小さくでき、製造コストを削減できる。

不揮発書き込み動作を１回実行するだけで、全てのメモリセルMCのデータが強誘電体キャパシタFC1、FC2に書き込みまれるため、不揮発SRAMをアクセスするシステムのパワーオフ制御を簡易にできる。この結果、システム効率を向上でき、システムコストを削減できる。
不揮発SRAMの外部から供給されるコマンドに応答して揮発書き込み動作および不揮発書き込み動作を実行するため、不揮発SRAMをアクセスするシステムは、揮発書き込みおよび不揮発書き込みを自在に実行できる。この結果、不揮発書き込み動作の頻度をそのシステムに合わせて最小限にでき、システムの性能を向上できる。

不揮発SRAMのパワーオン時に、自動的にリコール動作を実行することで、不揮発SRAMをアクセスするシステムの負荷を軽減でき、システムの性能を向上できる。
図１３は、本発明の強誘電体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。この実施形態では、第１の実施形態のプレートドライバ２６の代わりに、プレートドライバ２６Ａが形成されている。その他の構成は、第１の実施形態とほぼ同じである。

図１４は、第２の実施形態の強誘電体メモリの動作モードを示している。この実施形態では、スタンバイ中、読み出し動作、揮発書き込み動作、不揮発書き込み動作およびリコール動作において、プレートドライバ２６Ａが出力するプレート線PLの電圧が第１の実施形態と異なる。電源VDD、ビット線BL、XBLおよびワード線WLの電圧は、第１の実施形態（図１０）と同じである。

スタンバイ中、読み出し動作および揮発書き込み動作では、プレート線PLの電圧は、固定されたＨレベル（VDD＝３.３Ｖ）に設定される。すなわち、プレート線PLが、ラッチLTの電源電圧であるＬレベル（VSS）とＨレベル（VDD）の中間のVDD/2でなく、Ｈレベル（VDD）に固定される。換言すれば、不揮発書き込み動作中に、強誘電体キャパシタFC1、FC2の電極間には、抗電圧（０.８Ｖ）を超える電圧（３.３Ｖ）が印加される。この設定により、揮発書き込み動作でラッチLTに書き込まれるデータの論理が反転しても、ラッチLTの入出力ノードS1、S2の電圧は、常にプレート線電圧以下になる。このため、第１の実施形態と同様に、２回目以降の揮発書き込み動作で、強誘電体キャパシタFC1、FC2の分極反転は発生しない。したって、揮発書き込み回数の制限をなくすことができる。

不揮発書き込み動作では、プレート線PLの電圧は、第１の実施形態と逆に、Ｈレベル（VDD）からＬレベル（VSS）に変化され、強誘電体キャパシタFC1、FC2にデータがストアされる。リコール動作では、プレート線PLの電圧は、Ｌレベル（VSS）から一時的にＨレベル（VDD）に変化し、強誘電体キャパシタFC1、FC2からラッチLTにデータが読み出される。リコール動作の後、スタンバイ状態に移行するため、プレート線PLの電圧は、Ｈレベルに変化する。

図１５は、第２の実施形態の揮発書き込み動作および不揮発書き込み動作を示している。第１の実施形態（図１１）と同じ動作については、詳細な説明を省略する。この実施形態では、揮発書き込み動作中に、プレート線PLの電圧は、第１の実施形態と逆のＨレベルに維持される。また、不揮発書き込み動作中に、プレート線PLの電圧は、第１の実施形態と逆に、ＨレベルからＬレベル、Ｈレベルに順次変化する。このため、図中の（１）〜（４）のヒステリシスループにおいて、誘電分極値S1、S2は、図１１に対して、原点を点対称にし、かつ分極値S1、S2を互いに入れ替えた位置に移動する。

上述したように、不揮発書き込み動作中に、強誘電体キャパシタの電極間に抗電圧を超える電圧が印加される。このため、第１の実施形態と同様に、図１５の（２）に示すように、ラッチLTに保持されているデータと逆のデータが、リコール動作後に最初に揮発書き込みされるとき、ノードS2に接続された強誘電体キャパシタの電極間には、抗電圧（この例では−０.８Ｖ）より低い電圧（−３.３Ｖ）が印加される。このため、分極値S2は、正の値からヒステリシスループ上の電圧−VDDに対応する負の値に変化する。すなわち、リコール動作後の最初の逆データの揮発書き込み動作のみ、一方の強誘電体キャパシタは分極反転する。したがって、強誘電体キャパシタに記憶されているデータ（分極情報）は、消失する。しかし、新たにメモリセルMCに書き込まれたデータは、ラッチに保持されるため、メモリセル全体ではデータは保持される。

図１５の（３）に示すように、その後の揮発書き込み動作では、分極値S1、S2は、ともに負の範囲で変化する。分極値S1、S2が負の値で、強誘電体キャパシタの電極間に掛かる電圧が、正電圧にならないため、抗電圧を超える電圧が強誘電体キャパシタに常に印加されているにもかかわらず、分極反転は起こらない。以降、逆データが揮発書き込みされても、誘電分極値S1、S2は、ヒステリシスループ上の位置が入れ替わるだけである。この結果、第１の実施形態と同様に、揮発書き込み動作において、強誘電体キャパシタの電極間に抗電圧を超える電圧を印加する場合にも、強誘電体キャパシタの特性が劣化することはない。

この後、図１５の（４）に示すように、ラッチLTに保持されているデータを強誘電体キャパシタに書き込む不揮発書き込み動作が実行される。不揮発書き込み動作は、図１４に示したように、プレート線PLを、一時的にＨレベル（VDD）からＬレベル（VSS）に変化させて実行される。プレート線PLがＬレベルに変化するとき、分極値S1、S2は、ヒステリシスループ上の電圧Ｖ＝０Ｖ、VDDにそれぞれ移動する。このため、ノードS2に接続された強誘電体キャパシタは分極反転する。この後、プレート線PLがＬレベルからＨレベルに変化すると、分極値S1、S2は、ヒステリシスループ上の電圧Ｖ＝−VDD、０Ｖにそれぞれ移動する。そして、分極値S1、S2が負および正に変化することで、ラッチLTに保持されているデータが強誘電体キャパシタに書き込まれる。

図１６は、第２の実施形態の強誘電体メモリの動作例を示している。図において、パワーオン後にリコール動作が必ず実行されることを除き、動作の実行順序は、任意である。第１の実施形態（図１２）と異なる点は、プレート線PLが不揮発書き込み動作において、Ｈレベル（VDD）から所定期間Ｌレベル（VSS）に変化する点、およびリコール動作後に、プレート線PLがスタンバイ状態のＨレベルに変化する点である。その他の動作は、第１の実施形態と同じである。

以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プレート線PLの電圧を揮発書き込み動作中にＨレベルに固定することで、強誘電体キャパシタの電極間に抗電圧を超える電圧を印加する場合にも、不揮発書き込み動作の書き換え制限をなくすことができる。
図１７は、本発明の強誘電体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。この実施形態では、第１の実施形態のプレートドライバ２６およびデータ入出力回路３０の代わりに、プレートドライバ２６Ｂおよびデータ入出力回路３０Ｂが形成されている。また、I/O用の電源電圧I/OVDD（例えば、３.３Ｖ）を受けるための電源端子I/OVDDが形成されている。電源電圧I/OVDDは、データ入出力回路３０Ｂ内に形成されるデータ入力回路およびデータ出力回路の電源として使用される。また、電源電圧I/OVDDは、プレート線PLのＨレベル電圧に使用するためにプレートドライバ２６Ｂに供給される。その他の構成は、電源電圧VDDが１.８Ｖであることを除き、第１の実施形態とほぼ同じである。

この実施形態の動作モードは、不揮発書き込み動作（ストア動作）およびリコール動作でのプレート線PLのＨレベルが電源電圧I/OVDDであることを除き、第１の実施形態（図１０）と同じである。すなわち、揮発書き込み動作中、強誘電体キャパシタの一方の電極間には、抗電圧（０.８Ｖ）より高い電圧（VDD＝１.８Ｖ）が印加される。また、プレート線PLのＨレベル電圧は、メモリセルMCのラッチLTの電源電圧VDD（１.８Ｖ；pMOSトランジスタのソース電圧）より高く設定される。不揮発書き込み動作中に、プレート線PLの駆動電圧をメモリセルMCの電源電圧VDDより高くすることで、強誘電体キャパシタにデータをより強く書き込めるため、スタンバイ中、読み出し動作中および揮発書き込み動作中に、各強誘電体キャパシタFC1、FC2の電極間に掛かる電圧を相対的に小さくできる。このため、強誘電体キャパシタのヒステリシスループが電圧軸方向にシフトするインプリント効果を軽減できる。また、リコール動作中に、プレート線PLの駆動電圧を高くすることで、ラッチLTの入出力ノードS1、S2に発生する電圧差を大きくでき、不揮発SRAMの動作マージンを向上できる。なお、プレート線PLの駆動電圧を高くすることは、インプリントされた強誘電体材料を元の特性に戻す効果がある。

以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スタンバイ中、読み出し動作中および揮発書き込み動作中に各強誘電体キャパシタFC1、FC2の電極間に掛かる電圧を相対的に小さくすることで、インプリント効果を軽減できる。この結果、不揮発SRAMの動作マージンを向上できる。I/O電源電圧を利用してプレート線PLのＨレベル電圧を生成するため、昇圧回路等は、不要である。このため、回路規模が増加することを防止できる。すなわち、チップコストを増加させることなく、インプリント効果を軽減できる。

図１８は、本発明の強誘電体メモリの第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。

この実施形態では、第１の実施形態の電源制御回路２２の代わりに、電源制御回路２２Ｃが形成されている。また、電源端子VDDに供給される電源電圧VDDは、３.３Ｖである。その他の構成は、第１の実施形態とほぼ同じである。電源制御回路２２Ｃは、第１の実施形態の電源制御回路２２の機能に加えて、３.３Ｖの電源電圧VDDを１.８Ｖの内部電源電圧VDDIに変換する機能を有している。内部電源電圧VDDIは、メモリセルMCのラッチLTの電源端子（pMOSトランジスタのソース）に供給される。

プレートドライバ２６は、電源電圧VDD（３.３Ｖ）または接地電圧VSSをプレート線PLに出力する。この実施形態の動作モードは、不揮発書き込み動作（ストア動作）およびリコール動作でのプレート線PLのＨレベルが３.３Ｖになり、他の主要な回路の動作電圧は、１.８Ｖになる。このため、第３の実施形態と同様に、スタンバイ中、読み出し動作中および揮発書き込み動作中に各強誘電体キャパシタFC1、FC2の電極間に掛かる電圧を相対的に小さくできるため、インプリント効果を軽減できる。

以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不揮発SRAMの外部から供給される電源電圧VDDをプレート線PLのＨレベル電圧として利用することで、メモリセルMCに供給される内部電源電圧VDDIより高いプレート線電圧を容易に生成できる。
図１９は、本発明の強誘電体メモリの第５の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。この実施形態では、第１の実施形態のコマンドデコーダ１２、動作制御回路２０、電源制御回路２２、プレートドライバ２６およびデータ入出力回路３０の代わりに、コマンドデコーダ１２Ｄ、動作制御回路２０Ｄ、電源制御回路２２Ｄ、および第３の実施形態のプレートドライバ２６Ｂ、データ入出力回路３０Ｂが形成されている。

不揮発SRAMは、複数のメモリブロックMBLK（この例では２つ）を有している。各メモリブロックMBLKは、ワードドライバ２４、プレートドライバ２６Ｂ、メモリアレイ３２およびコラム制御回路２８を有しており、動作制御回路２０Ｄの制御によって互いに独立に動作する。さらに、不揮発SRAMは、I/O用の電源電圧I/OVDD（例えば、３.３Ｖ）を受けるための電源端子I/OVDDを有している。その他の構成は、第３の実施形態とほぼ同じである。

コマンドデコーダ１２Ｄは、第１の実施形態のコマンドデコーダ１２の機能に加え、パワーオンコマンド、パワーオフコマンドおよびリコール動作を実行するためのリコールコマンドをデコードし、動作制御回路２０Ｄに通知する機能を有している。これ等コマンドは、専用のコマンド端子を用いて入力してもよい。
動作制御回路２０Ｄは、コマンドデコーダ１２Ｄのデコード結果に応答して読み出し動作、揮発書き込み動作、不揮発書き込み動作およびリコール動作を実行するために、ロウアドレス信号RADの最上位ビットのレベルにより選択されるメモリブロックMBLKのワードドライバ２４、プレートドライバ２６Ｂ、コラム制御回路２８およびデータ入出力回路３０に制御信号を出力する。また、動作制御回路２０Ｄは、パワーオンコマンドおよびパワーオフコマンドに応答して、電源制御回路２２Ｄを制御し、メモリブロックMBLK毎にパワーオフ動作およびパワーオン動作を実行する。動作制御回路２０Ｄの機能は、ロウアドレス信号RADに応じてメモリブロックMBLK毎に制御信号を出力すること、およびパワーオンコマンド、パワーオフコマンドに応答して、電源制御回路２２Ｄを制御することを除き、第１の実施形態の動作制御回路２０の機能と同じである。

電源制御回路２２Ｄは、電源端子VDD、VSSに供給される電源電圧VDDおよび接地電圧VSSと、動作制御回路２０Ｄからの制御信号（パワーオンコマンドまたはパワーオフコマンド）と、アドレスバッファ１４からのロウアドレス信号RADの最上位ビットのレベルを受けている。電源制御回路２２Ｄは、制御信号およびロウアドレス信号RADに応じて、メモリブロックMBLKに電源電圧VDDおよび接地電圧VSSを供給し、あるいは停止する。

図２０は、第５の実施形態の強誘電体メモリの動作モードを示している。第１の実施形態（図１０）と同じ動作については、詳細な説明を省略する。動作モードは、各メモリブロックMBLKについて示している。すなわち、動作モードに示した各動作は、メモリブロックMBLK毎に実行される。例えば、読み出し動作および揮発書き込み動作は、ロウアドレス信号RADにより選択されたメモリブロックMBLKに対して、データ端子I/O毎に１ビットずつ実行される。不揮発書き込み動作（ブロックストア）およびリコール動作（ブロックリコール）は、ロウアドレス信号RADにより選択されたメモリブロックMBLKの全ビットについて実行される。各動作における電源線および信号線の状態は、第３の実施形態と同じである。すなわち、揮発書き込み動作中、強誘電体キャパシタの電極間には、抗電圧（０.８Ｖ）を超える電圧（３.３Ｖ）が印加される。

不揮発SRAMをアクセスするシステムは、所望のメモリブロックMBLKのメモリアレイ３２への電源VDD、VSSの供給を停止する場合、不揮発書き込み動作を実行した後、アドレス信号ADによりそのメモリブロックMBLKを指定してパワーオフコマンドを発行する。パワーオフコマンドの発行により、選択されたメモリブロックMBLKのメモリセルMCへの電源VDD、VSSの供給が停止される。但し、このとき、メモリブロックMBLKのメモリアレイ３２を除く回路（ワードドライバ２４等）への電源VDD、VSSの供給は停止されない。メモリセルMCへの電源VDD、VSSの供給が停止されることで、ラッチLTの電源VDD、VSS間のリーク電流がゼロになり、メモリセルMCのリーク電流がゼロになる。このため、アクセスしないメモリブロックMBLKのメモリアレイ３２への電源VDD、VSSの供給を停止することで、スタンバイ電流を大幅に削減できる。

以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリブロックMBLK毎にメモリアレイ３２の電源VDD、VSSのオン、オフを制御することで、不揮発SRAMのスタンバイ電流（消費電力）を削減できる。
不揮発SRAMをアクセスするシステムは、アドレス信号ADとともにパワーオフコマンドを不揮発SRAMに供給することで、所望のメモリブロックMBLKへの電源電圧の供給を容易に停止できる。同様に、システムは、アドレス信号ADとともにリコールコマンドを不揮発SRAMに供給することで、所望のメモリブロックMBLKのリコール動作を実行し、そのメモリブロックMBLKをパワーオフ状態からスタンバイ状態に移行できる。システムが必要とするメモリブロックMBLKのみに電源を供給できるため、不揮発SRAMの消費電力をシステムにより細かく調整できる。

図２１は、本発明の強誘電体メモリの第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の動作制御回路２０、プレートドライバ２６およびメモリアレイ３２の代わりに、動作制御回路２０Ｅ、プレートドライバ２６Ｅおよびメモリアレイ３２Ｅが形成されている。その他の構成は、第１の実施形態とほぼ同じである。

この実施形態では、メモリアレイ３２Ｅは、6T4C型のメモリセルMCで構成されている。このため、プレートドライバ２６Ｅは、動作制御回路２０Ｅからの制御信号に応じて、２本のプレート線PL1、PL2に電圧を供給する。不揮発SRAMの動作は、プレート線PL１、PL2の駆動方法を除き、第１の実施形態と同じである。動作制御回路２０Ｅの機能は、プレートドライバ２６Ｅに出力する制御信号を除き、第１の実施形態の動作制御回路２０の機能と同じである。

図２２は、図２１に示したメモリアレイ３２Ｅの詳細を示している。プレート線PL1、PL2は、全てのメモリセルMCに共通に接続されている。その他の構成は、第１の実施形態（図９）と同じである。
図２３は、第６の実施形態の強誘電体メモリの動作モードを示している。動作モードの種類および各動作モードにおける電源VDD、ビット線BL、XBL、ワード線WLの状態は、第１の実施形態（図１０）と同じである。プレート線PL1の状態は、第１の実施形態のプレート線PLと同じである。プレート線PL2の状態は、リコール動作中にＬレベルに維持されることを除き、プレート線PL1の状態と同じである。

読み出し動作および揮発書き込み動作では、プレート線PL1、PL2は駆動されない。このため、パワーオン後の初回の揮発書き込み動作を除いて、強誘電体キャパシタFC1-FC4の分極反転は発生しない。このため、読み出し回数および書き込み回数の制限はない。なお、第１の実施形態と同様に、揮発書き込み動作中、強誘電体キャパシタFC1-FC4の電極間に抗電圧（０.８Ｖ）を超える電圧が印加される。

不揮発書き込み動作（ストア動作）では、ビット線BL、XBLは、プリチャージされ、ワード線WLは非選択され（Ｌレベル）、プレート線PL1、PL2は、Ｌレベル（VSS）から一時的にＨレベル（VDD）に変化する。このとき、プレート線PL1、PL2は、互いに異なるタイミングでＨレベルに駆動される。この駆動方法により、入出力ノードS1、S2が強誘電体キャパシタFC1-FC4を介して容量カップリングによるノイズを受け、メモリセルMCに記憶されているデータが失われることが防止される。不揮発書き込み動作によりメモリセルMCに書き込まれたデータは、電源電圧VDDの供給が停止されても保持される。

リコール動作では、プレート線PL2がＬレベルの状態で、プレート線PL1がＬレベル（VSS）から一時的にＨレベル（VDD）に変化する。プレート線PL1の駆動により、強誘電体キャパシタFC1、FC3（およびFC2、FC4）の容量分割により、ラッチLTの入出力ノードS1（およびS2）に電圧差が生じる。この後、ラッチLTに電源（VDD、VSS）が投入され、ラッチLTは、元のデータをラッチする。リコール動作は、電源制御回路２２が、電源電圧VDDが所定の値まで上昇したことを検出したときに自動的に実行される。

図２４は、第６の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示している。図に示した動作は、メモリセルMCが6T4Cであること、およびメモリセルMCに２本のプレート線PL1、PL2が接続されていることを除き、第１の実施形態（図１１）と同じである。すなわち、揮発書き込み動作では、ラッチLTの入出力ノードS1、S2のいずれか一方に接続された強誘電体キャパシタFC1、FC3またはFC2、FC4の電極間に抗電圧（０.８Ｖ）を超える電圧が印加され、リコール動作後の逆データの最初の動作のみ、一方の強誘電体キャパシタは分極反転する。その後の揮発書き込み動作では、強誘電体キャパシタはFC1-FC4は、分極反転しない。このため、揮発書き込み動作において、強誘電体キャパシタの特性が劣化することはなく、揮発書き込み動作の回数制限はない。

図２５は、第６の実施形態の強誘電体メモリの動作例を示している。パワーオン後にリコール動作が必ず実行されることを除き、動作の実行順序は、任意である。第１の実施形態（図１２）と異なる点は、揮発書き込み動作時に、プレート線PL1、PL2がＨレベルに順次駆動されることと、リコール動作時に、プレート線PL1のみがＨレベルに駆動され、プレート線PL2はＬレベルに維持されることである。その他の動作は、第１の実施形態と同じである。

以上、6T4Cメモリセルを適用したこの実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図２６は、本発明の強誘電体メモリの第７の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。この実施形態では、第６の実施形態のプレートドライバ２６の代わりに、プレートドライバ２６Ｆが形成されている。その他の構成は、第６の実施形態とほぼ同じである。

図２７は、第７の実施形態の強誘電体メモリの動作モードを示している。ＨレベルおよびＬレベルの電圧値は、第１の実施形態と同じである。動作モードの種類および各動作モードにおける電源VDD、ビット線BL、XBL、ワード線WLの状態は、第１および第２の実施形態（図１０、図１４）と同じである。プレート線PL1の状態は、第２の実施形態のプレート線PLと同じである。プレート線PL2の状態は、リコール動作中にＬレベルに維持されることを除き、プレート線PL1の状態と同じである。この実施形態においても、第６の実施形態と同様に、読み出し回数および揮発書き込み回数の制限はない。

図２８は、第７の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示している。図に示した動作は、メモリセルMCが6T4Cであること、およびメモリセルMCに２本のプレート線PL1、PL2が接続されていることを除き、第２の実施形態（図１５）と同じである。すなわち、揮発書き込み動作では、ラッチLTの入出力ノードS1、S2のいずれか一方に接続された強誘電体キャパシタFC1、FC3またはFC2、FC4の電極間に抗電圧（０.８Ｖ）を超える電圧が印加され、リコール動作後の逆データの最初の動作のみ、一方の強誘電体キャパシタは分極反転する。その後の揮発書き込み動作では、強誘電体キャパシタはFC1-FC4は、分極反転しない。このため、揮発書き込み動作において、強誘電体キャパシタの特性が劣化することはなく、揮発書き込み動作の回数制限はない。

図２９は、第７の実施形態の強誘電体メモリの動作例を示している。パワーオン後にリコール動作が必ず実行されることを除き、動作の実行順序は、任意である。第２の実施形態（図１６）と異なる点は、揮発書き込み動作時に、プレート線PL1、PL2がＬレベルに順次駆動されることと、リコール動作時に、プレート線PL1のみが一時的にＬレベルからＨレベルに駆動され、プレート線PL2はＬレベルに維持されることである。プレート線PL1、PL2は、リコール動作後に、スタンバイ状態のＨレベルに変化する。その他の動作は、第２の実施形態と同じである。

以上、この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
図３０は、本発明の強誘電体メモリの第８の実施形態を示している。第１、第３、第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。この実施形態では、第６の実施形態のプレートドライバ２６Ｅおよびデータ入出力回路３０の代わりに、プレートドライバ２６Ｇおよび第３の実施形態のデータ入出力回路３０Ｂが形成されている。また、I/O用の電源電圧I/OVDD（例えば、３.３Ｖ）を受けるための電源端子I/OVDDが形成されている。電源電圧I/OVDDは、データ入出力回路３０Ｂおよびプレートドライバ２６Ｂに供給される。プレートドライバ２６Ｂは、電源電圧I/OVDDをプレート線PL1、PL2のＨレベル電圧に使用する。その他の構成は、第６の実施形態とほぼ同じである。

この実施形態の動作モードは、不揮発書き込み動作（ストア動作）およびリコール動作でのプレート線PLのＨレベルが電源電圧I/OVDDであることを除き、第６の実施形態と同じである。すなわち、揮発書き込み動作では、ラッチLTの入出力ノードS1、S2のいずれか一方に接続された強誘電体キャパシタFC1、FC3またはFC2、FC4の電極間に抗電圧（０.８Ｖ）を超える電圧が印加され、リコール動作後の逆データの最初の動作のみ、一方の強誘電体キャパシタは分極反転する。その後の揮発書き込み動作では、強誘電体キャパシタはFC1-FC4は、分極反転しないため、揮発書き込み動作の回数制限はない。また、不揮発書き込み動作でのプレート線PLの駆動電圧（３.３Ｖ）は、ラッチLTに供給される電源電圧VDD（１.８Ｖ）より高いため、インプリント効果が軽減される。

以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
図３１は、本発明の強誘電体メモリの第９の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。この実施形態では、第６の実施形態の電源制御回路２２の代わりに、第４の実施形態の電源制御回路２２Ｃが形成されている。また、電源端子VDDに供給される電源電圧VDDは、３.３Ｖである。その他の構成は、第６の実施形態とほぼ同じである。

この実施形態の動作モードは、不揮発書き込み動作（ストア動作）およびリコール動作でのプレート線PLのＨレベルが３.３Ｖであり、その他の回路の電源電圧が１.８Ｖである。このため、第８の実施形態と同様に、揮発書き込み動作の回数制限は、揮発書き込み動作中に、ラッチLTの入出力ノードS1、S2のいずれか一方に接続された強誘電体キャパシタFC1、FC3またはFC2、FC4の電極間に抗電圧（０.８Ｖ）を超える電圧が印加することで、解除している。また、不揮発書き込み動作でのプレート線PLの駆動電圧（３.３Ｖ）は、ラッチLTに供給される電源電圧VDD（１.８Ｖ）より高いため、インプリント効果が軽減される。

以上、この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
図３２は、本発明の強誘電体メモリの第１０の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。強誘電体メモリは、シリコン基板上にCMOSプロセスを使用して不揮発SRAMとして形成されている。不揮発SRAMは、例えば、携帯電話に搭載されるシステムＬＳＩにメモリコアとして組み込まれる。この実施形態では、第６の実施形態の動作制御回路２０Ｅ、コマンドデコーダ１２および電源制御回路２２の代わりに、動作制御回路２０Ｉおよび第５の実施形態のコマンドデコーダ１２Ｄ、電源制御回路２２Ｄが形成されている。動作制御回路２０Ｉの機能は、プレートドライバ２６Ｅに出力する制御信号を除き、第５の実施形態の動作制御回路２０Ｄの機能と同じである。

不揮発SRAMは、第５の実施形態と同様に、複数のメモリブロックMBLK（この例では２つ）を有している。各メモリブロックMBLKは、ワードドライバ２４、プレートドライバ２６Ｅ、メモリアレイ３２Ｅおよびコラム制御回路２８を有しており、動作制御回路２０Ｉの制御によって互いに独立に動作する。さらに、I/O用の電源電圧I/OVDD（例えば、３.３Ｖ）を受けるための電源端子I/OVDDが形成されている。その他の構成は、第８の実施形態とほぼ同じである。

図３３は、第１０の実施形態の強誘電体メモリの動作モードを示している。第１、第５、第６の実施形態（図１０、図２０、図２３）と同じ動作については、詳細な説明を省略する。動作モードは、第５の実施形態と同様に、各メモリブロックMBLKについて示している。すなわち、動作モードに示した各動作は、メモリブロックMBLK毎に実行される。例えば、読み出し動作および揮発書き込み動作は、ロウアドレス信号RADにより選択されたメモリブロックMBLKに対して、データ端子I/O毎に１ビットずつ実行される。不揮発書き込み動作（ブロックストア）およびリコール動作（ブロックリコール）は、ロウアドレス信号RADにより選択されたメモリブロックMBLKの全ビットについて実行される。各動作における電源線および信号線の状態は、第６の実施形態（図２３）と同じである。

不揮発SRAMは、パワーオンコマンド、パワーオフコマンドおよびリコールコマンドを受け、メモリブロックMBLK毎にパワーオン動作、パワーオフ動作およびリコール動作を実行する。パワーオフコマンドに応答するパワーオフ動作により、選択されたメモリブロックMBLKのメモリアレイ３２のみへの電源VDD、VSSの供給が停止される。メモリセルMCへの電源VDD、VSSの供給が停止されることで、メモリセルMCのリーク電流がゼロになる。

以上、この実施形態においても、上述した第１および第５の実施形態と同様の効果を得ることができる。
なお、上述した第１〜第４、第６〜第９実施形態では、電源制御回路２２、２２Ｃを、パワーオン時にリコール動作を実行するために動作させた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、電源制御回路２２、２２Ｃを、電源電圧VDDが所定値まで下がったときに（例えば、パワーオフ時）、ストア動作（不揮発書き込み動作）を実行するために動作させてもよい。この場合、電源制御回路２２、２２Ｃは、電源電圧VDDに応じて、リコールコマンドおよびストア動作を実行するためのストアコマンドを動作制御回路２０に出力する。

上述した第１、第３〜第６、第８〜第１０の実施形態では、揮発書き込み動作中に、プレート線PL（またはPL1、PL2）の電圧を接地電圧VSSに設定する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、揮発書き込み動作中に、プレート線PL（またはPL1、PL2）の電圧をラッチLTに供給される接地電圧VSSより低い電圧に設定してもよい。

上述した第２および第７の実施形態では、揮発書き込み動作中に、プレート線PL（またはPL1、PL2）の電圧を電源電圧VDDに設定する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、揮発書き込み動作中に、プレート線PL（またはPL1、PL2）の電圧をラッチLTに供給される電源電圧VDDより高く設定してもよい。
上述した第５および第１０の実施形態では、不揮発SRAM内に不揮発の単位である複数のメモリブロックMBLKを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロジックＬＳＩに搭載される複数のSRAMマクロを本発明の不揮発SRAMで構成してもよい。この場合、ロジックＬＳＩの動作中に、使用しないSRAMマクロの電源をオフすることで、メモリセルのリーク電流を削減でき、ロジックＬＳＩのスタンバイ電流を削減できる。

上述した実施形態では、読み出し動作および書き込み動作において、データをデータ端子I/O毎に１ビットずつ入出力する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、読み出し動作および書き込み動作において、データをデータ端子I/O毎に１ワードずつ（例えば、４ビットのシリアルデータ）入出力してもよい。
上述した実施形態では、本発明を携帯電話に搭載される不揮発SRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、無線タグ用のＬＳＩ（Radio frequency identification (RFID) Tag LSIs）に搭載される不揮発SRAMコアに適用してもよい。

上述した実施形態では、本発明をシステムＬＳＩ等に搭載されるメモリコアに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、強誘電体メモリデバイス（１チップメモリ）に適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）相補のデータが入出力される一対の入出力ノードを有するラッチと、前記入出力ノードに一端がそれぞれ接続された強誘電体キャパシタとを有する複数のメモリセルと、
前記強誘電体キャパシタの他端に接続されたプレート線と、
書き込みデータを前記ラッチに書き込む揮発書き込み動作と、前記ラッチに保持された前記書き込みデータを前記強誘電体キャパシタに書き込む不揮発書き込み動作とを実行する動作制御回路と、
前記揮発書き込み動作中に、前記ラッチのいずれか一方の入出力ノードに接続された前記強誘電体キャパシタの電極間に抗電圧を超える電圧を与えるために、前記プレート線を所定の電圧に設定するプレートドライバとを備えていることを特徴とする強誘電体メモリ。
（付記２）付記１記載の強誘電体メモリにおいて、
前記ラッチは、接地電圧および固定の電源電圧を受け、保持している書き込みデータの論理に応じて、前記入出力ノードに前記電源電圧または前記接地電圧を出力し、
前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を前記接地電圧以下あるいは前記電源電圧以上のいずれかに維持することを特徴とする強誘電体メモリ。
（付記３）付記２記載の強誘電体メモリにおいて、
前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を前記接地電圧に維持することを特徴とする強誘電体メモリ。
（付記４）付記２記載の強誘電体メモリにおいて、
前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を前記電源電圧に維持することを特徴とする強誘電体メモリ。
（付記５）付記１記載の強誘電体メモリにおいて、
前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を第１電圧に維持し、前記不揮発書き込み動作中に、前記プレート線を前記第１電圧から第２電圧に変化させることを特徴とする強誘電体メモリ。
（付記６）付記５記載の強誘電体メモリにおいて、
前記ラッチは、接地電圧および固定の電源電圧を受け、保持している書き込みデータの論理に応じて、前記入出力ノードに前記電源電圧または前記接地電圧を出力し、
前記第１電圧は、接地電圧であり、
前記第２電圧は、前記電源電圧より高いことを特徴とする強誘電体メモリ。
（付記７）付記６記載の強誘電体メモリにおいて、
データ端子と、
前記データ端子にデータを入出力するデータ入出力回路と、
前記データ入出力回路に供給されるI/O電源電圧を受けるI/O電源端子とを備え、
前記第２電圧は、I/O電源電圧であることを特徴とする強誘電体メモリ。
（付記８）付記６記載の強誘電体メモリにおいて、
外部電源電圧を受ける電源端子と、
前記外部電源電圧を前記電源電圧に降圧する電源制御回路とを備え、
前記第１電圧は、接地電圧であり、
前記第２電圧は、前記外部電源電圧であることを特徴とする強誘電体メモリ。
（付記９）付記１記載の強誘電体メモリにおいて、
前記揮発書き込み動作を実行するための揮発書き込みコマンドと、前記不揮発書き込み動作を実行するための不揮発書き込みコマンドとを受信するコマンド制御回路を備え、
前記動作制御回路は、前記揮発書き込みコマンドおよび前記不揮発書き込みコマンドに応答して、前記揮発書き込み動作および前記不揮発書き込み動作をそれぞれ実行することを特徴とする強誘電体メモリ。
（付記１０）付記１記載の強誘電体メモリにおいて、
前記電源電圧が供給される電源端子と、
パワーオン時に前記電源電圧が所定値まで上昇したことを検出し、この検出から所定時間後に前記ラッチに前記電源電圧の供給を開始する電源制御回路とを備え、
前記動作制御回路は、前記強誘電体キャパシタに予め書き込まれたデータを前記ラッチに呼び戻すリコール動作を実行するために、前記電源検出回路の前記検出に応答して前記プレート線を初期電圧から所定電圧まで変化させ、
前記所定時間は、前記検出から前記プレート線が前記所定電圧まで変化する時間であることを特徴とする強誘電体メモリ。
（付記１１）付記１記載の強誘電体メモリにおいて、
複数ビットからなる書き込みデータをビット毎あるいはワード毎に受信する複数のデータ端子を備え、
前記揮発書き込み動作は、データ端子毎に１ビットずつあるいは１ワードずつ実行され、
前記不揮発書き込み動作は、全ての前記メモリセルで実行されることを特徴とする強誘電体メモリ。
（付記１２）付記１記載の強誘電体メモリにおいて、
複数ビットからなる書き込みデータをビット毎あるいはワード毎に受信する複数のデータ端子と、
所定数の前記メモリセルで構成される複数のメモリブロックとを備え、
前記揮発書き込み動作は、データ端子毎に１ビットずつあるいは１ワードずつ実行され、
前記不揮発書き込み動作は、前記メモリブロック毎に全ての前記メモリセルで実行されることを特徴とする強誘電体メモリ。
（付記１３）付記１２記載の強誘電体メモリにおいて、
前記メモリブロックをそれぞれパワーオフするためのパワーオフコマンドを受信するコマンド制御回路と、
前記パワーオフコマンドに応答して、選択されたメモリブロックへの電源電圧の供給を停止する電源制御回路とを備えていることを特徴とする強誘電体メモリ。
（付記１４）付記１３記載の強誘電体メモリにおいて、
前記電源制御回路は、前記パワーオフコマンドとともに供給されるアドレス信号に応じて前記メモリブロックを選択し、前記選択されたメモリブロックへの前記電源電圧の供給を停止することを特徴とする強誘電体メモリ。
（付記１５）付記１３記載の強誘電体メモリにおいて、
前記コマンド制御回路は、前記強誘電体キャパシタに書き込まれたデータを前記ラッチに呼び戻すリコール動作を前記メモリブロック毎に実行するためのリコールコマンドを受信し、
前記動作制御回路は、前記リコールコマンドに応答して、前記プレート線を初期電圧から所定の電圧まで変化させ、この後前記電源制御回路に前記選択されたメモリブロックの前記ラッチへの前記電源電圧の供給を開始させることを特徴とする強誘電体メモリ。
（付記１６）付記１５記載の強誘電体メモリにおいて、
前記電源制御回路は、前記リコールコマンドとともに供給されるアドレス信号に応じて前記メモリブロックを選択し、前記選択されたメモリブロックへの前記電源電圧の供給を開始することを特徴とする強誘電体メモリ。
（付記１７）付記１記載の強誘電体メモリにおいて、
前記メモリセルに相補の書き込みデータを伝達する相補のビット線を備え、
前記メモリセルは、
一対のCMOSインバータで構成される前記ラッチと、
前記CMOSインバータの出力を前記相補のビット線にそれぞれ接続する一対の転送トランジスタと、
前記各CMOSインバータの出力と前記プレート線との間に接続される前記強誘電体キャパシタとを有することを特徴とする強誘電体メモリ。
（付記１８）付記１記載の強誘電体メモリにおいて、
前記メモリセルに相補の書き込みデータを伝達する相補のビット線を備え、
前記メモリセルは、
一対のCMOSインバータで構成される前記ラッチと、
前記CMOSインバータの出力を前記相補のビット線にそれぞれ接続する一対の転送トランジスタと、
前記各CMOSインバータの出力と前記プレート線との間に接続される前記強誘電体キャパシタと、
前記各CMOSトランジスタの出力と前記プレート線とは別のプレート線との間に接続される強誘電体キャパシタとを有することを特徴とする強誘電体メモリ。

付記９の強誘電体メモリでは、強誘電体メモリの外部から供給されるコマンドに応答して揮発書き込み動作および不揮発書き込み動作を実行するため、強誘電体メモリをアクセスするシステムは、揮発書き込みおよび不揮発書き込みを自在に実行できる。この結果、不揮発書き込み動作の頻度をそのシステムに合わせて最小限にでき、システムの性能を向上できる。

付記１０の強誘電体メモリでは、強誘電体メモリのパワーオン時に、自動的にリコール動作を実行できる。このため、強誘電体メモリをアクセスするシステムの負荷を軽減でき、システムの性能を向上できる。
付記１３の強誘電体メモリでは、強誘電体メモリの外部からパワーオフコマンドを受信することで、メモリブロック毎に電源電圧の供給を停止できる。

付記１４の強誘電体メモリでは、パワーオフコマンドとともにアドレス信号を受信することで、所望のメモリブロックを容易にパワーオフできる。
付記１５の強誘電体メモリでは、リコールコマンドを受信し、選択されたメモリブロックのみリコール動作をできる。
付記１６の強誘電体メモリでは、リコールコマンドとともにアドレス信号を受信することで、所望のメモリブロックのリコール動作を容易に実行できる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

1T1Cメモリセルで構成される従来の強誘電体メモリの概要を示す回路図である。 2T2Cメモリセルで構成される従来の強誘電体メモリの概要を示す回路図である。 6T2Cメモリセルを示す回路図である。 6T4Cメモリセルを示す回路図である。 6T2Cメモリセルまたは6T4Cメモリセルを有する従来の不揮発SRAMの動作モードを示す説明図である。 従来の強誘電体メモリの書き込み動作を示す説明図である。 強誘電体キャパシタを形成する強誘電体材料のヒステリシスループを示す特性図である。 本発明の強誘電体メモリの第１の実施形態を示すブロック図である。 図８に示したメモリアレイの詳細を示す回路図である。 第１の実施形態の強誘電体メモリの動作モードを示す説明図である。 第１の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示す説明図である。 第１の実施形態の強誘電体メモリの動作例を示す波形図である。 本発明の強誘電体メモリの第２の実施形態を示すブロック図である。 第２の実施形態の強誘電体メモリの動作モードを示す説明図である。 第２の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示す説明図である。 第２の実施形態の強誘電体メモリの動作例を示す波形図である。 本発明の強誘電体メモリの第３の実施形態を示すブロック図である。 本発明の強誘電体メモリの第４の実施形態を示すブロック図である。 本発明の強誘電体メモリの第５の実施形態を示すブロック図である。 第５の実施形態の強誘電体メモリの動作モードを示す説明図である。 本発明の強誘電体メモリの第６の実施形態を示すブロック図である。 図２１に示したメモリアレイの詳細を示す回路図である。 第６の実施形態の強誘電体メモリの動作モードを示す説明図である。 第６の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示す説明図である。 第６の実施形態の強誘電体メモリの動作例を示す波形図である。 本発明の強誘電体メモリの第７の実施形態を示すブロック図である。 第７の実施形態の強誘電体メモリの動作モードを示す説明図である。 第７の実施形態の強誘電体メモリの揮発書き込み動作および不揮発書き込み動作を示す説明図である。 第７の実施形態の強誘電体メモリの動作例を示す波形図である。 本発明の強誘電体メモリの第８の実施形態を示すブロック図である。 本発明の強誘電体メモリの第９の実施形態を示すブロック図である。 本発明の強誘電体メモリの第１０の実施形態を示すブロック図である。 第１０の実施形態の強誘電体メモリの動作モードを示す説明図である。

符号の説明

１０ コマンドバッファ
１２ コマンドデコーダ
１４ アドレスバッファ
１６ ロウデコーダ
１８ コラムデコーダ
２０、２０Ｄ、２０Ｅ、２０Ｉ 動作制御回路
２２、２２Ｃ、２２Ｄ 電源制御回路
２４ ワードドライバ
２６、２６Ａ、２６Ｂ、２６Ｅ、２６Ｆ、２６Ｇ プレートドライバ
２８ コラム制御回路
３０、３０Ｂ データ入出力回路
３２、３２Ｅ メモリアレイ
AD アドレス信号
BL、XBL ビット線
CAD コラムアドレス信号
CDEC デコード信号
CMD コマンド信号、コマンド端子
DB データバス線
FC1、FC2、FC3、FC4 強誘電体キャパシタ
I/O データ端子
I/OVDD 電源電圧、電源端子
LT ラッチ
MBLK メモリブロック
MC メモリセル
PL、PL1、PL2 プレート線
RAD ロウアドレス信号
RDEC デコード信号
S1、S2 入出力ノード
TR1、TR2 転送トランジスタ
VDD 電源電圧、電源端子
VDDI 内部電源電圧
VSS 接地電圧、電源端子
WL ワード線

Claims (10)

1. 相補のデータがそれぞれ入出力される一対の入出力ノードを有するラッチと、前記入出力ノードに一端がそれぞれ接続された強誘電体キャパシタとを有する複数のメモリセルと、
   前記強誘電体キャパシタの他端に接続されたプレート線と、
   書き込みデータを前記ラッチに書き込む揮発書き込み動作と、前記ラッチに保持された前記書き込みデータを前記強誘電体キャパシタに書き込む不揮発書き込み動作とを実行する動作制御回路と、
   前記揮発書き込み動作中に、前記ラッチのいずれか一方の入出力ノードに接続された前記強誘電体キャパシタの電極間に抗電圧を超える電圧を与えるために、前記プレート線を所定の電圧に設定するプレートドライバとを備えていることを特徴とする強誘電体メモリ。
2. 請求項１記載の強誘電体メモリにおいて、
   前記ラッチは、接地電圧および固定の電源電圧を受け、保持している書き込みデータの論理に応じて、前記入出力ノードに前記電源電圧または前記接地電圧を出力し、
   前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を前記接地電圧以下あるいは前記電源電圧以上のいずれかに維持することを特徴とする強誘電体メモリ。
3. 請求項２記載の強誘電体メモリにおいて、
   前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を前記接地電圧に維持することを特徴とする強誘電体メモリ。
4. 請求項２記載の強誘電体メモリにおいて、
   前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を前記電源電圧に維持することを特徴とする強誘電体メモリ。
5. 請求項１記載の強誘電体メモリにおいて、
   前記プレートドライバは、前記揮発書き込み動作中に、前記プレート線の電圧を第１電圧に維持し、前記不揮発書き込み動作中に、前記プレート線を前記第１電圧から第２電圧に変化させることを特徴とする強誘電体メモリ。
6. 請求項５記載の強誘電体メモリにおいて、
   前記ラッチは、接地電圧および固定の電源電圧を受け、保持している書き込みデータの論理に応じて、前記入出力ノードに前記電源電圧または前記接地電圧を出力し、
   前記第１電圧は、接地電圧であり、
   前記第２電圧は、前記電源電圧より高いことを特徴とする強誘電体メモリ。
7. 請求項６記載の強誘電体メモリにおいて、
   データ端子と、
   前記データ端子にデータを入出力するデータ入出力回路と、
   前記データ入出力回路に供給されるI/O電源電圧を受けるI/O電源端子とを備え、
   前記第２電圧は、I/O電源電圧であることを特徴とする強誘電体メモリ。
8. 請求項６記載の強誘電体メモリにおいて、
   外部電源電圧を受ける電源端子と、
   前記外部電源電圧を前記電源電圧に降圧する電源制御回路とを備え、
   前記第１電圧は、接地電圧であり、
   前記第２電圧は、前記外部電源電圧であることを特徴とする強誘電体メモリ。
9. 請求項１記載の強誘電体メモリにおいて、
   複数ビットからなる書き込みデータをビット毎あるいはワード毎に受信する複数のデータ端子を備え、
   前記揮発書き込み動作は、データ端子毎に１ビットずつあるいは１ワードずつ実行され、
   前記不揮発書き込み動作は、全ての前記メモリセルで実行されることを特徴とする強誘電体メモリ。
10. 請求項１記載の強誘電体メモリにおいて、
    複数ビットからなる書き込みデータをビット毎あるいはワード毎に受信する複数のデータ端子と、
    所定数の前記メモリセルで構成される複数のメモリブロックとを備え、
    前記揮発書き込み動作は、データ端子毎に１ビットずつあるいは１ワードずつ実行され、
    前記不揮発書き込み動作は、前記メモリブロック毎に全ての前記メモリセルで実行されることを特徴とする強誘電体メモリ。

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