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JP2016081549A - 半導体記憶装置 - Google Patents

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JP2016081549A
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Shintaro Izumi
慎太郎 和泉
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知己 中川
博 川口
Hiroshi Kawaguchi
博 川口
雅彦 吉本
Masahiko Yoshimoto
雅彦 吉本
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Abstract

【課題】アクティブ時の省電力化、アクティブ時の高速化、歩留まりの向上を実現する。【解決手段】強誘電体シャドウメモリの構成、制御方法、及び、試験方法として、（１）リード／ライト動作時にビット線のプリチャージを行わないビット線ノンプリチャージ手法、（２）ストア／リコール時に逐次駆動されるプレート線の電荷を共有するプレート線チャージシェア手法、（３）ライト動作時にワード線を昇圧するワード線ブースト手法、（４）ストア／リコール時にプレート線ドライバの駆動能力を高めるプレート線ドライバブースト手法、並びに、（５）ビット線の電位をチップ外から任意に設定して強誘電体キャパシタの不良を検出するテスト手法を提案する。【選択図】図１

Description

本発明は、半導体記憶装置に関する。
近年、多くのアプリケーションに搭載されるシステムオンチップ（ＳｏＣ）に不揮発性メモリが用いられている。特に、アクティブ率の低いアプリケーション（センサネットワークや生体モニタリングなど）では、バッテリの容量やシステムモジュールのサイズを削減するために、スタンバイ時の消費電力に厳しい制約がある。
仮に、上記したアプリケーションのデータバッファとして揮発性メモリ（例えばＳＲＡＭ［static random access memory］）を用いると、そのリーク電流がシステムの総消費電力に大きな影響を及ぼすおそれがある。一方、データバッファとして不揮発性メモリを用いれば、電力供給を受けずにデータを不揮発的に保持することができるので、スタンバイ時の省電力化に大きく貢献することができる。このことから、アクティブ率の低いアプリケーションのデータバッファとしては、不揮発性メモリが非常に好適であると言える。
不揮発性メモリとしては、強誘電体キャパシタを利用するＦｅＲＡＭ［ferroelectric random access memory］）が実用化されている（例えば非接触ＩＣカード）。ただし、ＦｅＲＡＭには、アクティブ時の駆動速度や消費電力、並びに、その耐久性に課題がある。
なお、従来より、ＦｅＲＡＭの課題を解消すべく、６Ｔ構造のＳＲＡＭと強誘電体キャパシタとを組み合わせた６Ｔ−４Ｃ構造（または６Ｔ−２Ｃ構造）のシャドウメモリ（以下では強誘電体シャドウメモリと呼ぶ）が提案されている。
強誘電体シャドウメモリは、アクティブ時（データのリード／ライト動作時）には６Ｔ構造のＳＲＡＭとして動作し、スタンバイ時には強誘電体キャパシタにデータをストアして不揮発化する。従って、強誘電体シャドウメモリであれば、アクティブ時の高速動作とスタンバイ時の省電力化（リーク電流削減）を両立することができる。
なお、上記に関連する従来技術の一例としては、非特許文献１や非特許文献２を挙げることができる。
S. Masui, W. Yokozeki, et al., "Design and applications of ferroelectric nonvolatile SRAM and flip-flop with unlimited read/program cycles and stable recall", In Proc. of IEEE CICC, pp.403-406, 2003. T. Miwa, J. Yamada, et al., "NV-SRAM: A Nonvolatile SRAM with Backup Ferroelectric Capacitors", IEEE JSSC, vol.36, no.3, pp.522-527, 2001.
しかしながら、強誘電体シャドウメモリは、６Ｔ構造のＳＲＡＭと比べると、（１）アクティブ時の消費電力が大きい、（２）アクティブ時の動作速度が遅い、（３）製造ばらつき等による強誘電体キャパシタの不良診断が難しい、という課題があった。
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、アクティブ時の省電力化、アクティブ時の高速化、ないしは、歩留まりの向上を実現することのできる半導体記憶装置を提供することを目的とする。
本明細書中に開示されている半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに共通接続されるワード線と、前記複数のメモリセルに各々接続される複数のビット線及び反転ビット線と、前記複数のメモリセルに対するアクセス制御を行うメモリコントローラと、を有し、前記複数のメモリセルは、それぞれ、第１ノードと第２ノードとの間に接続されたインバータループと、前記第１ノードと前記ビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第１アクセストランジスタと、前記第２ノードと前記反転ビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第２アクセストランジスタと、前記第１ノードに接続されており前記ビット線の寄生キャパシタよりも大容量の第１ノードキャパシタと、前記第２ノードに接続されており前記反転ビット線の寄生キャパシタよりも大容量の第２ノードキャパシタを含み、前記メモリコントローラは、リード／ライト対象のメモリセルにアクセスする際、リード／ライト対象外のメモリセルに接続されているビット線及び反転ビット線のプリチャージを行うことなく前記ワード線を駆動して前記第１アクセストランジスタ及び前記第２アクセストランジスタをオンさせる構成（第１の構成）とされている。
なお、第１の構成から成る半導体記憶装置は、一対のビット線と反転ビット線との間に各々接続された複数のトランスミッションゲートをさらに有し、前記メモリコントローラは、リード／ライト対象のメモリセルにアクセスする際、リード／ライト対象外のメモリセルに接続されているビット線と反転ビット線との間のトランスミッションゲートをオンさせる構成（第２の構成）にするとよい。
また、第１または第２の構成から成る半導体記憶装置において、前記第１ノードキャパシタ及び前記第２ノードキャパシタは、それぞれ、プレート線と前記第１ノード及び前記第２ノードとの間に各々接続された強誘電体キャパシタであり、前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線をパルス駆動させる構成（第３の構成）にするとよい。
また、本明細書中に開示されている半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに各々接続される複数のプレート線と、前記複数のプレート線を各々駆動するプレート線ドライバと、前記複数のメモリセルに対するアクセス制御を行うメモリコントローラと、を有し、前記複数のメモリセルは、それぞれ、第１ノードと第２ノードとの間に接続されたインバータループと、前記第１ノードとビット線との間に接続された第１アクセストランジスタと、前記第２ノードと反転ビット線との間に接続された第２アクセストランジスタと、前記第１ノードと前記プレート線との間に接続された第１強誘電体キャパシタと、前記第２ノードと前記プレート線との間に接続された第２強誘電体キャパシタと、を含み、前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線ドライバを用いて前記複数のプレート線を逐次的にパルス駆動させるものであり、かつ、前記プレート線ドライバを用いて未チャージのプレート線をパルス駆動させる前に既チャージのプレート線と未チャージのプレート線との間でチャージシェアを実施させる構成（第４の構成）とされている。
なお、第４の構成から成る半導体記憶装置は、隣接するプレート線間に接続された複数のトランスミッションゲートをさらに有し、前記メモリコントローラは、前記プレート線ドライバを用いて未チャージのプレート線をパルス駆動させる前に既チャージのプレート線と未チャージのプレート線との間のトランスミッションゲートをオンさせる構成（第５の構成）にするとよい。
また、本明細書中に開示されているワード線ドライバは、ワード線イネーブル信号に応じてメモリセルのワード線を駆動する出力段と、ブーストイネーブル信号に応じて強誘電体キャパシタのカップリング制御を行うことにより前記ワード線の印加電圧を前記出力段の電源電圧よりも引き上げるブースト段と、を有する構成（第６の構成）とされている。
なお、第６の構成から成るワード線ドライバにおいて、前記出力段は、入力端が前記ワード線イネーブル信号の印加端に接続されたインバータと、ソースが電源端に接続されてゲートが前記インバータの出力端に接続されたＰチャネル型の第１トランジスタと、ドレインが前記ワード線に接続されてソースが接地端に接続されてゲートが前記インバータの出力端に接続されたＮチャネル型の第２トランジスタと、を含み、前記ブースト段は、ソースが前記第１トランジスタのドレインに接続されてドレインが前記ワード線に接続されてゲートが前記ブーストイネーブル信号の印加端に接続されたＰチャネル型の第３トランジスタと、前記ブーストイネーブル信号の印加端と前記ワード線との間に接続された強誘電体キャパシタと、を含む構成（第７の構成）にするとよい。
また、本明細書中に開示されている半導体記憶装置は、メモリセルと、前記メモリセルに対するアクセス制御を行うメモリコントローラと、前記メモリセルのワード線を駆動する第６または第７の構成から成るワード線ドライバとを有する構成（第８の構成）とされている。
なお、第８の構成から成る半導体記憶装置は、前記ワード線イネーブル信号を所定の遅延時間だけ遅らせて前記ブーストイネーブル信号を生成する遅延段を有する構成（第９の構成）にするとよい。
また、第９の構成から成る半導体記憶装置において、前記遅延段は、インバータチェインを含む構成（第１０の構成）にするとよい。
なお、第８〜第１０いずれかの構成から成る半導体記憶装置において、前記メモリセルは、第１ノードと第２ノードとの間に接続されたインバータループと、前記第１ノードとビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第１アクセストランジスタと、前記第２ノードと反転ビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第２アクセストランジスタと、前記第１ノードに接続されており前記ビット線の寄生キャパシタよりも大容量の第１ノードキャパシタと、前記第２ノードに接続されており前記反転ビット線の寄生キャパシタよりも大容量の第２ノードキャパシタと、を含む構成（第１１の構成）にするとよい。
また、第１１の構成から成る半導体記憶装置において、前記第１ノードキャパシタ及び前記第２ノードキャパシタは、それぞれ、プレート線と前記第１ノード及び前記第２ノードとの間に各々接続された強誘電体キャパシタであり、前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線をパルス駆動させる構成（第１２の構成）にするとよい。
また、本明細書中に開示されているプレート線ドライバは、第１プレート線イネーブル信号に応じて第２プレート線イネーブル信号を生成する第１出力段と、前記第２プレート線イネーブル信号に応じてメモリセルのプレート線を駆動する第２出力段と、ブーストイネーブル信号に応じて強誘電体キャパシタのカップリング制御を行うことにより前記第２プレート線イネーブル信号を負電圧まで引き下げて前記第２出力段の駆動能力を増強するブースト段と、を有する構成（第１３の構成）とされている。
なお、第１３の構成から成るプレート線ドライバにおいて、前記第１出力段は、ソースが電源端に接続されてゲートが前記第１プレート線イネーブル信号の印加端に接続されてドレインが前記第２プレート線イネーブル信号の印加端に接続されたＰチャネル型の第１トランジスタと、ソースが接地端に接続されてゲートが前記第１プレート線イネーブル信号の印加端に接続されたＮチャネル型の第２トランジスタとを含み、前記第２出力段は、ソースが電源端に接続されてドレインが前記プレート線に接続されてゲートが前記第２プレート線イネーブル信号の印加端に接続されたＰチャネル型の第３トランジスタと、ドレインが前記プレート線に接続されてソースが接地端に接続されてゲートが前記第２プレート線イネーブル信号の印加端に接続されたＮチャネル型の第４トランジスタと、を含み、前記ブースト段は、入力端が前記ブーストイネーブル信号の印加端に接続されたインバータと、ドレインが前記第２プレート線イネーブル信号の印加端に接続されてソースが前記第２トランジスタのドレインに接続されてゲートが前記インバータの出力端に接続されたＮチャネル型の第５トランジスタと、前記インバータの出力端と前記第２プレート線イネーブル信号の印加端との間に接続された強誘電体キャパシタと、を含む構成（第１４の構成）にするとよい。
また、本明細書中に開示されている半導体記憶装置は、メモリセルと、前記メモリセルに対するアクセス制御を行うメモリコントローラと、前記メモリセルのプレート線を駆動する第１３または第１４の構成から成るプレート線ドライバと、を有する構成（第１５の構成）とされている。
なお、第１５の構成から成る半導体記憶装置において、前記メモリセルは、第１ノードと第２ノードとの間に接続されたインバータループと、前記第１ノードとビット線との間に接続された第１アクセストランジスタと、前記第２ノードと反転ビット線との間に接続された第２アクセストランジスタと、前記第１ノードと前記プレート線との間に接続された第１強誘電体キャパシタと、前記第２ノードと前記プレート線との間に接続された第２強誘電体キャパシタと、を含み、前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線をパルス駆動させる構成（第１６の構成）にするとよい。
また、本明細書中に開示されている半導体記憶装置は、第１ノードと第２ノードとの間に接続されたインバータループと、前記第１ノードとビット線との間に接続された第１アクセストランジスタと、前記第２ノードと反転ビット線との間に接続された第２アクセストランジスタと、前記第１ノードとプレート線との間に接続された第１強誘電体キャパシタと、前記第２ノードと前記プレート線との間に接続された第２強誘電体キャパシタと、前記ビット線及び前記反転ビット線にそれぞれ任意のアナログ電圧を印加するための外部端子と、を有する構成（第１７の構成）とされている。
なお、第１７の構成から成る半導体記憶装置は、前記第１アクセストランジスタのゲートに接続される第１ワード線と、前記第２アクセストランジスタのゲートに接続される第２ワード線と、を別個独立に有する構成（第１８の構成）にするとよい。
また、本明細書中に開示されている半導体記憶装置の試験方法は、第１７または第１８の構成から成る半導体記憶装置を対象とするものであって、前記外部端子から前記ビット線または前記反転ビット線の一方に任意のリファレンス電圧を印加するステップと、前記インバータループをディセーブルにした状態で前記プレート線をパルス駆動するステップと、前記第１アクセストランジスタ及び前記第２アクセストランジスタの両方または前記リファレンス電圧が印加されていない一方のみをオンさせるステップと、前記ビット線と前記反転ビット線との間で各々の電圧を比較するステップと、を有する構成（第１９の構成）とされている。
また、本明細書中に開示されている半導体記憶装置の試験方法は、第１７または第１８の構成から成る半導体記憶装置を対象とするものであって、前記外部端子から前記ビット線または前記反転ビット線の一方に任意のオフセット電圧を印加するステップと、前記第１アクセストランジスタ及び前記第２アクセストランジスタをオンさせるステップと、前記インバータループをディセーブルにした状態で前記プレート線をパルス駆動するステップと、前記インバータループをイネーブルにするステップと、前記ビット線と前記反転ビット線との間で各々の電圧を比較するステップと、を有する構成（第２０の構成）とされている。
本明細書中に開示されている半導体記憶装置によれば、アクティブ時の省電力化、アクティブ時の高速化、ないしは、歩留まりの向上を実現することが可能となる。
半導体記憶装置の全体構成を示すブロック図 メモリセル１１の一構成例を示す回路図 メモリセル１１の一動作例を示すタイミングチャート ＳＲＡＭにおけるビット線プリチャージの必要性を説明するための図 強誘電体シャドウメモリにおけるビット線ノンプリチャージ手法を示す図 ＢＬ／ＸＢＬイコライジングを実現するための一構成例を示す図 ビット線ノンプリチャージ手法の有用性を示す図 ＢＬ／ＸＢＬ間ショートの優位点を示す図 プレート線チャージシェアを実現するための一構成例を示す図 プレート線チャージシェアの一動作例を示すタイミングチャート プレート線チャージシェア手法の有用性を示す図 ワード線ドライバ２０の一構成例を示す回路図 各種キャパシタの面積比較テーブル ワード線ブーストの一動作例を示すタイミングチャート ワード線ブースト手法の有用性を示す図 ブーストディレイの最適化について説明するための図 Ｔｂｄの延長に伴うＴｗｒの変化挙動を示す図（Ｔｂｄ＜Ｔ０） Ｔｂｄの延長に伴うＴｗｒの変化挙動を示す図（Ｔｂｄ＞Ｔ０） ブーストディレイＴｂｄとデータ書き換え時間Ｔｗｒとの相関図 Ｔ１、Ｔ２、Ｔ０の決定要因を説明するための図 ＷＬ立ち上げ時間に応じたＴ０の変化挙動を示す図 遅延段２６の一構成例を示す回路図 遅延段２６の有用性を示す図 シミュレーション条件を示すテーブル ライトアクセス時間の比較図 ワード線ブーストのシミュレーション結果を示すテーブル プレート線ドライバ４０の一構成例を示す回路図 プレート線ドライバブーストの一動作例を示すタイミングチャート プレート線ドライバブーストのシミュレーション結果を示すテーブル 間欠起動型センシングアプリケーションへの適用効果を示す概念図 アクティブ時間の比較テーブル 経年劣化によるリコール不良について説明するための図 マージンテストの対象となる半導体記憶装置の第１構成例を示す回路図 第１テストのパスパターンを示すタイミングチャート 第１テストのフェイルパターンを示すタイミングチャート マージンテストの対象となる半導体記憶装置の第２構成例を示す回路図 第２テストのパスパターンを示すタイミングチャート 第２テストのフェイルパターンを示すタイミングチャート 第３テストのパスパターンを示すタイミングチャート 第３テストのフェイルパターンを示すタイミングチャート
＜半導体記憶装置＞
図１は、半導体記憶装置の全体構成を示すブロック図である。本構成例の半導体記憶装置１００は、メモリブロック１とメモリコントローラ２を有する。
メモリブロック１は、データを記憶するための回路ブロックであり、メモリセルアレイ１０と、ワード線ドライバ２０と、Ｘデコーダ３０と、プレート線ドライバ４０と、Ｙデコーダ兼コラムセレクタ５０と、ライト回路６０と、リード回路７０とを含む。メモリコントローラ２は、メモリブロック１（延いては複数のメモリセル１１）に対するアクセス制御を行う回路ブロックであり、例えば、ＣＰＵ［central processing unit］などを好適に用いることができる。
メモリセルアレイ１０は、マトリクス状に配列された複数のメモリセル１１を含む。メモリセル１１としては、６Ｔ−４Ｃ構造や６Ｔ−２Ｃ構造の強誘電体シャドウメモリが用いられる。メモリセル１１には、リード／ライト動作時におけるアクセス制御用のワード線ＷＬ、リード／ライト動作時におけるデータ入出力用のビット線ＢＬ及び反転ビット線ＸＢＬ、並びに、ストア／リコール時における強誘電体キャパシタ駆動用の第１プレート線ＰＬ１及び第２プレート線ＰＬ２などが接続されている。メモリセル１１の構成及び動作については、後ほど詳細に説明する。
ワード線ドライバ２０は、Ｘデコーダ３０からの指示に応じて、リード／ライト対象のメモリセル１１に接続されたワード線ＷＬを駆動する。
Ｘデコーダ３０は、メモリコントローラ２からの指示に応じて、ワード線ドライバ２０を駆動する。
プレート線ドライバ４０は、Ｙデコーダ兼コラムセレクタ５０からの指示に応じて、ストア／リコール対象のメモリセル１１に接続されたプレート線ＰＬ１及びＰＬ２を各々駆動する。
Ｙデコーダ兼コラムセレクタ５０は、メモリコントローラ２からの指示に応じて、プレート線ドライバ４０を駆動する。また、Ｙデコーダ兼コラムセレクタ５０は、メモリコントローラ２からの指示に応じて、リード／ライト対象のメモリセル１１に接続されたビット線ＢＬ及び反転ビット線ＸＢＬとライト回路６０またはリード回路７０との間を選択的に導通させる。
ライト回路６０は、メモリセル１１に書き込むべきデータに応じて、ビット線ＢＬ及び反転ビット線ＸＢＬを駆動する。
リード回路７０は、ビット線ＢＬと反転ビット線ＸＢＬとの間で各々の電圧を比較（差分増幅）することによりメモリセル１１からデータを読み出すセンスアンプを含む。
＜メモリセル＞
図２はメモリセル１１の一構成例を示す回路図である。本構成例のメモリセル１１は、６Ｔ−４Ｃ構造の強誘電体メモリであり、Ｎチャネル型の駆動トランジスタＭ２及びＭ４と、Ｐチャネル型の負荷トランジスタＭ１及びＭ３と、Ｎチャネル型のアクセストランジスタＭ５及びＭ６と、強誘電体キャパシタＦＣ１〜ＦＣ４と、を含む。以下では、説明の便宜上、駆動トランジスタＭ２及びＭ４、負荷トランジスタＭ１及びＭ３、並びに、アクセストランジスタＭ５及びＭ６をそれぞれトランジスタＭ１〜Ｍ６と略称する。
トランジスタＭ１及びＭ３のソースは、いずれも電源端に接続されている。トランジスタＭ１及びＭ２のドレインとトランジスタＭ３及びＭ４のゲートは、いずれも内部ノードＮｏｄｅ１に接続されている。トランジスタＭ３及びＭ４のドレインとトランジスタＭ１及びＭ２のゲートは、いずれも内部ノードＮｏｄｅ２に接続されている。トランジスタＭ２及びＭ４のソースは、いずれも接地端に接続されている。
なお、トランジスタＭ１及びＭ２は、入力端が内部ノードＮｏｄｅ２に接続されて出力端が内部ノードＮｏｄｅ１に接続されたインバータを形成している。また、トランジスタＭ３及びＭ４は、入力端が内部ノードＮｏｄｅ１に接続されて出力端が内部ノードＮｏｄｅ２に接続されたインバータを形成している。すなわち、トランジスタＭ１〜Ｍ４は、内部ノードＮｏｄｅ１と内部ノードＮｏｄｅ２との間に接続されたインバータループとして機能する。
トランジスタＭ５は、内部ノードＮｏｄｅ１とビット線ＢＬとの間に接続されており、ゲートに接続されたワード線ＷＬの印加電圧に応じてオン／オフされる。一方、トランジスタＭ６は、内部ノードＮｏｄｅ２と反転ビット線ＸＢＬとの間に接続されており、ゲートに接続されたワード線ＷＬの印加電圧に応じてオン／オフされる。
強誘電体キャパシタＦＣ１は、内部ノードＮｏｄｅ１とプレート線ＰＬ２との間に接続されている。強誘電体キャパシタＦＣ２は、内部ノードＮｏｄｅ１とプレート線ＰＬ２との間に接続されている。強誘電体キャパシタＦＣ３は、内部ノードＮｏｄｅ１とプレート線ＰＬ１との間に接続されている。強誘電体キャパシタＦＣ４は、内部ノードＮｏｄｅ２とプレート線ＰＬ１との間に接続されている。
なお、上記構成から成るメモリセル１１において、内部ノードＮｏｄｅ１及びＮｏｄｅ２は、いずれもメモリセル１１のストレージノードとして機能し、各々のノード電圧は、メモリセル１１で記憶される論理データ「０」または「１」に応じた電圧値となる。
図３は、メモリセル１１の一動作例（（ａ）欄：ライト動作、（ｂ）欄：リード動作、（ｃ）欄：ストア動作、（ｄ）欄：リコール動作）を示すタイミングチャートである。なお、（ａ）欄〜（ｄ）欄のそれぞれには、上から順に、ワード線ＷＬ、ビット線ＢＬ、反転ビット線ＸＢＬ、プレート線ＰＬ１及びＰＬ２、並びに、電源電圧ＶＤＤ（インバータループのイネーブル／ディセーブル状態に相当）が描写されている。
メモリセル１１のライト動作時には、ワード線ＷＬがハイレベルに立ち上げられてトランジスタＭ５及びＭ６がオンされる。このとき、ビット線ＢＬがハイレベルで反転ビット線ＸＢＬがローレベルであれば、トランジスタＭ１及びＭ４がオンとなり、トランジスタＭ２及びＭ３がオフとなる。このようにしてインバータループの動作状態が確定されることにより、内部ノードＮｏｄｅ１がハイレベルに固定されて内部ノードＮｏｄｅ２がローレベルに固定される。この状態は、メモリセル１１に論理データ「１」が書き込まれた状態に相当し、電源電圧ＶＤＤが供給されている限り、ワード線ＷＬがローレベルに立ち下げられた後も維持される。上記と逆に、メモリセル１１に論理データ「０」を書き込む場合には、ワード線ＷＬのハイレベル期間中にビット線ＢＬをローレベルとして反転ビット線ＸＢＬをハイレベルとすればよい。なお、メモリセル１１のライト動作時には、プレート線ＰＬ１及びＰＬ２がいずれもローレベルに固定される。
メモリセル１１のリード動作時には、ビット線ＢＬ及び反転ビット線ＸＢＬをフローティング状態とした上で、ワード線ＷＬがハイレベルに立ち上げられてトランジスタＭ５及びＭ６がオンされる。このとき、ビット線ＢＬ及び反転ビット線ＸＢＬには、内部ノードＮｏｄｅ１及びＮｏｄｅ２の印加電圧が現れる。従って、ビット線ＢＬと反転ビット線ＸＢＬとの間で各々の電圧を比較（差分増幅）することにより、メモリセル１１に書き込まれていた論理データが「１」であるか「０」であるかを読み出すことができる。
このように、６Ｔ−４Ｃ構造のメモリセル１１では、６Ｔ構造のＳＲＡＭと基本的に同様のリード／ライト動作が実施される。
メモリセル１１のストア動作は、内部ノードＮｏｄｅ１及びＮｏｄｅ２から強誘電体キャパシタＦＣ１〜ＦＣ４にデータを移送して不揮発化する動作であり、アクティブ状態からスリープ状態への移行時（インバータループに対する電源電圧ＶＤＤの供給が遮断される前）に行われる。より具体的に述べると、メモリセル１１のストア動作時には、プレート線ＰＬ１及びＰＬ２がいずれもパルス駆動されて、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態が設定される。
例えば、メモリセル１１に論理データ「１」が記憶されている場合、すなわち、内部ノードＮｏｄｅ１がハイレベルであり内部ノードＮｏｄｅ２がローレベルである場合を考える。この場合、プレート線ＰＬ１及びＰＬ２がローレベルとされている間、強誘電体キャパシタＦＣ２及びＦＣ４の両端間には電圧が印加されない状態となり、強誘電体キャパシタＦＣ１及びＦＣ３の両端間には互いに逆極性の電圧が印加される状態となる。一方、プレート線ＰＬ１及びＰＬ２がハイレベルとされている間、強誘電体キャパシタＦＣ２及びＦＣ４の両端間には電圧が印加されない状態となり、強誘電体キャパシタＦＣ１及びＦＣ３の両端間には互いに逆極性の電圧が印加される状態となる。その結果、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態は、強誘電体キャパシタＦＣ１及びＦＣ３が互いに逆極性、強誘電体キャパシタＦＣ２及びＦＣ４が互いに逆極性、強誘電体キャパシタＦＣ１及びＦＣ２が互いに逆極性、並びに、強誘電体キャパシタＦＣ３及びＦＣ４が互いに逆極性となる。なお、メモリセル１１に論理データ「０」が記憶されている場合、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態は上記と逆になる。
その後、電源電圧ＶＤＤの供給が遮断されてアクティブ状態からスリープ状態への移行が行われる。ただし、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態は、いずれも電源遮断前の状態に保持される。この状態は、内部ノードＮｏｄｅ１及びＮｏｄｅ２から強誘電体キャパシタＦＣ１〜ＦＣ４にデータが移送されて不揮発化された状態に相当する。
メモリセル１１のリコール動作は、強誘電体キャパシタＦＣ１〜ＦＣ４から内部ノードＮｏｄｅ１及びＮｏｄｅ２にデータを復帰させる動作であり、スリープ状態からアクティブ状態への復帰時（インバータループに対する電源電圧ＶＤＤの供給が再開される前）に行われる。より具体的に述べると、メモリセル１１のリコール動作時には、プレート線ＰＬ１及びＰＬ２の一方がパルス駆動されて、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態に対応した電圧が内部ノードＮｏｄｅ１及びＮｏｄｅ２に誘起される。
例えば、強誘電体キャパシタＦＣ１〜ＦＣ４に論理データ「１」がストアされている場合を考える。この場合、プレート線ＰＬ１をローレベルからハイレベルに切り替えると、内部ノードＮｏｄｅ１には、強誘電体キャパシタＦＣ１及びＦＣ３の残留分極状態に応じて、内部ノードＮｏｄｅ２よりも相対的に高い電圧ｗｋＨ（weak high）が誘起される。一方、内部ノードＮｏｄｅ２には、強誘電体キャパシタＦＣ２及びＦＣ４の残留分極状態に応じて、内部ノードＮｏｄｅ１よりも相対的に低い電圧ｗｋＬ（weak low）が誘起される。すなわち、内部ノードＮｏｄｅ１と内部ノードＮｏｄｅ２との間には、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態に応じた電圧差が生じる。
その後、インバータループに対する電源電圧ＶＤＤの供給が再開されると、インバータループの増幅作用により、内部ノードＮｏｄｅ１が不安定な電圧ｗｋＨからハイレベルに引き上げられ、内部ノードＮｏｄｅ２が不安定な電圧ｗｋＬからローレベルに引き下げられる。この状態は、強誘電体キャパシタＦＣ１〜ＦＣ４から内部ノードＮｏｄｅ１及びＮｏｄｅ２にデータが復帰された状態となる。なお、強誘電体キャパシタＦＣ１〜ＦＣ４に論理データ「０」がストアされている場合には、プレート線ＰＬ１のパルス駆動によって内部ノードＮｏｄｅ１及びＮｏｄｅ２に誘起される電圧が上記と逆になる。
＜第１実施形態＞
次に、リード／ライト動作時にビット線及び反転ビット線のプリチャージを行わないビット線ノンプリチャージ手法について説明する。
図４は、６Ｔ構造のＳＲＡＭメモリセルにおけるビット線プリチャージの必要性を説明するための図である。本図で示したように、同一の行に属する複数のＳＲＡＭメモリセル１１−１及び１１−２には、単一のワード線ＷＬが共通接続されている。一方、異なる列に属するＳＲＡＭメモリセル１１−１及び１１−２には、各々に対応したビット線ＢＬ１及びＢＬ２並びに反転ビット線ＸＢＬ１及びＸＬＢ２が接続されている。
ＳＲＡＭメモリセル１１−１へのリード／ライトを行う場合には、ワード線ＷＬがハイレベルに立ち上げられる。その結果、リード／ライト対象のＳＲＡＭメモリセル１１−１は、これに対応したビット線ＢＬ１及び反転ビット線ＸＢＬ１に接続された状態となる。ただし、ワード線ＷＬは、リード／ライト対象外のＳＲＡＭメモリセル１１−２にも接続されている。従って、ワード線ＷＬがハイレベルに立ち上げられると、リード／ライト対象外のＳＲＡＭメモリセル１１−２も、これに対応したビット線ＢＬ２及び反転ビット線ＸＢＬ２に接続された状態となる。
ところで、ＳＲＡＭメモリセル１１−１及び１１−２の内部ノードには、ごく小容量の寄生キャパシタＣｐ１が付随しているだけである。一方、非常に配線長の長いビット線ＢＬ及び反転ビット線ＸＢＬには、より大容量の寄生キャパシタＣｐ２が付随している。
そのため、ＳＲＡＭメモリセル１１−１へのリード／ライトを行うためにワード線ＷＬがハイレベルに立ち上げられた時点で、ＳＲＡＭメモリセル１１−２に接続されたビット線ＢＬ２及び反転ビット線ＸＢＬ２がプリチャージされていない状態（寄生キャパシタＣｐ２が充電されていない状態）であると、寄生キャパシタＣｐ１と寄生キャパシタＣｐ２との電荷再分配によりＳＲＡＭメモリセル１１−２のデータ化けを生じるおそれがある。
上記のデータ化けを防止すべく、従来の運用では、ワード線ＷＬをハイレベルに立ち上げる前に、リード／ライト対象外のＳＲＡＭメモリセル１１−２に接続されたビット線ＢＬ２及び反転ビット線ＸＢＬ２に所定の電圧（ＶＤＤまたはＶＤＤ／２）を印加して、寄生キャパシタＣｐ２を予め充電しておくビット線プリチャージ手法が採用されていた。
一方、図２で示したメモリセル１１（強誘電体シャドウメモリ）の内部ノードＮｏｄｅ１及びＮｏｄｅ２には、寄生容量Ｃｐ２よりも遥かに容量の大きい強誘電体キャパシタＦＣ１〜ＦＣ４が接続されている。そのため、ワード線ＷＬがハイレベルに立ち上げられた時点で、ビット線ＢＬ及び反転ビット線ＸＢＬがプリチャージされていない状態であっても、寄生容量Ｃｐ２と強誘電体キャパシタＦＣ１〜ＦＣ４との電荷再分配による内部ノードＮｏｄｅ１及びＮｏｄｅ２の電圧変動幅はごく小さいものとなる。
しかしながら、従来では、強誘電体シャドウメモリの運用時においても、そのベースとなるＳＲＡＭメモリセルの駆動手法を踏襲して、半ば盲目的にビット線プリチャージが行われていた。
本願の発明者らは、このようなビット線プリチャージの意義に疑念を抱き、鋭意研究を重ねた結果、データの不揮発化を主目的として設けられた強誘電体キャパシタＦＣ１〜ＦＣ４がアクティブ時におけるメモリセル１１のデータ化け防止にも貢献し得るという新規な知見を獲得し、強誘電体シャドウメモリの運用時にはビット線プリチャージが不要であるとの結論に至った。
図５は、強誘電体シャドウメモリにおけるビット線ノンプリチャージ手法を示す図である。（ａ）欄で示すように、ＳＲＡＭメモリセルの運用時には、ワード線ＷＬをハイレベルに立ち上げる前に、ビット線ＢＬ及び反転ビット線ＸＢＬのプリチャージが行われていた。一方、（ｂ）欄で示すように、強誘電体シャドウメモリの運用時には、先述の知見に基づき、ビット線ＢＬ及び反転ビット線ＸＢＬのプリチャージを行うことなく、ワード線ＷＬをハイレベルに立ち上げることができる。
すなわち、メモリセル１１として強誘電体シャドウメモリを採用した半導体記憶装置１００において、メモリコントローラ２は、リード／ライト対象のメモリセルにアクセスする際、リード／ライト対象外のメモリセルに接続されているビット線ＢＬ及び反転ビット線ＸＢＬのプリチャージを行うことなくワード線ＷＬを駆動してトランジスタＭ５及びＭ６をオンさせるように、その動作シーケンスを組んでおくことが望ましい。
また、ビット線ノンプリチャージ手法を採用する場合には、一対のビット線ＢＬと反転ビット線ＸＢＬとを同電位とするイコライザを設けることが望ましい。
図６は、ビット線ＢＬと反転ビット線ＸＢＬとの間でイコライジングを実現するための一構成例を示す図である。本構成例では、一対のビット線ＢＬと反転ビット線ＸＢＬとの間にトランスミッションゲートＳＷが接続されている。なお、本図では必ずしも明示されていないが、トランスミッションゲートＳＷは、複数設けられたビット線ＢＬ及び反転ビット線ＸＢＬのペア毎にそれぞれ設けられている。
なお、トランスミッションゲートＳＷは、メモリコントローラ２によってオン／オフ制御される。より具体的に述べると、メモリコントローラ２は、リード／ライト対象のメモリセルにアクセスする際、リード／ライト対象外のメモリセルに接続されているビット線ＢＬと反転ビット線ＸＢＬとの間のトランスミッションゲートＳＷをオンさせる。
トランスミッションゲートＳＷをオンさせることにより、リード／ライト対象外のメモリセルに接続されたビット線ＢＬと反転ビット線ＸＢＬとをショートさせて各々を同電位とすることができる。従って、メモリセル１１のデータ化けを招くおそれのあるワーストケース（例えば、ローレベル側の内部ノードにハイレベルが印加されて、ハイレベル側の内部ノードにローレベルが印加される状況）の発生を未然に回避することができるので、メモリセル１１のデータ化け防止をさらに確実なものとすることが可能となる。
以上で説明したように、第１実施形態では、メモリセル１１の内部ノードＮｏｄｅ１及びＮｏｄｅ２に接続された大容量の強誘電体キャパシタＦＣ１〜ＦＣ４を利用して、リード／ライト動作時のビット線プリチャージを省略し、トランスミッションゲートＳＷを用いたイコライジングのみで動作する半導体記憶装置１００を提案する。本構成を採用することにより、リード／ライト動作時の消費電力を大幅に削減することが可能となる。
図７は、ビット線ノンプリチャージ手法の有用性を示す図である。本図に示すように、ビット線ノンプリチャージ手法を採用することにより、ライト動作時の消費電力を従来比で７４％削減することが可能となり、また、リード動作時の消費電力を従来比で７７％削減することが可能となる。
なお、ビット線ＢＬと反転ビット線ＸＢＬとの間をトランスミッションゲートＳＷでショートさせるイコライジング手法は、従来のビット線プリチャージ手法と比べて、高速動作の面でも優位である。
図８は、上記イコライジング手法の優位点を示す図である。本図（ａ）欄で示したように、ビット線ＢＬ及び反転ビット線ＸＢＬを電源電圧ＶＤＤでプリチャージする場合、ワーストケース（ＢＬ＝ＸＢＬ＝ＧＮＤ）では、ビット線ＢＬ及び反転ビット線ＸＢＬが電源電圧ＶＤＤに達するまでに時間Ｔ１を要する。従って、ビット線プリチャージ時間は、時間Ｔ１以上に設定しなければならない。
一方、本図（ｂ）欄で示したように、ビット線ＢＬと反転ビット線ＸＢＬとの間をショートさせる場合、ビット線ＢＬと反転ビット線ＸＢＬが同電位となるまでに要する時間Ｔ２は、ワーストケース（ＢＬ＝ＶＤＤ、ＸＢＬ＝ＧＮＤ）であっても、上記の時間Ｔ１と比べれば短くなる。従って、イコライジング処理を速やかに完了してワード線ＷＬをハイレベルに立ち上げることが可能となり、延いては、リード／ライト時間を短縮することが可能となる。また、リード／ライト時間を短縮することは、アクティブ時間の短縮（スリープ時間の延長）に直結するので、システム全体の省電力化にも貢献することができる。
さらに、ビット線ノンプリチャージ手法を採用すれば、半導体記憶装置１０の大容量化にも貢献することができる。従来では、或るメモリセルのリード／ライトを行う際には、リード／ライト対象外のメモリセルに各々接続された全てのビット線ＢＬ及び反転ビット線ＸＢＬをプリチャージしていた。そのため、ビット線プリチャージに要する電力を鑑みると、１本のワード線ＷＬに接続されるメモリセル１１の個数（延いてはワード線ＷＬの配線長）には自ずと上限があった。また、ビット線ＢＬ及び反転ビット線ＸＢＬの配線長が延びるほど、これに付随する寄生キャパシタＣｐ２の容量が増えるので、より大きなプリチャージ電力が必要となる。そのため、ビット線ＢＬ及び反転ビット線ＸＢＬの配線長にも自ずと上限があった。
一方、ビット線ノンプリチャージ手法を採用すれば、プリチャージ電力を考慮せずにメモリセルアレイ１０を大型化（ワード線ＷＬ、ないしは、ビット線ＢＬ及び反転ビット線ＸＢＬの延長）することができる。従って、メモリブロック１全体に占めるメモリセルアレイ１０の面積比率（メモリセルアレイ１０と周辺回路２０〜７０との面積比率）を大きくすることができるので、半導体記憶装置１００のデバイスサイズを不要に大型化せずにその記憶容量（単位面積当たりの記憶密度）を高めることが可能となる。
なお、上記では、ビット線ノンプリチャージ手法の適用対象として、強誘電体シャドウメモリを例に挙げたが、その適用対象はこれに限定されるものではなく、例えば、６Ｔ構造のＳＲＡＭメモリセルをベースとし、その内部ノードに寄生キャパシタＣｐ２よりも大容量のノードキャパシタが接続されているものであれば、上記のビット線ノンプリチャージ手法を好適に適用することが可能である。すなわち、メモリセル１１のデータ保持に寄与し得るノードキャパシタは、必ずしもプレート線ＰＬ１及びＰＬ２に接続された強誘電体キャパシタＦＣ１〜ＦＣ４には限定されない。
＜第２実施形態＞
次に、ストア／リコール時に逐次駆動されるプレート線ＰＬ１及びＰＬ２の電荷を共有するプレート線チャージシェア手法について説明する。
図９は、プレート線チャージシェアを実現するための一構成例を示す図である。本構成例の半導体記憶装置１００は、先に述べた通り、マトリクス状に配列された複数のメモリセル１１と、複数のメモリセル１１に各々接続されるプレート線ＰＬ１（ａ、ｂ、…）及びＰＬ２（ａ、ｂ、…）と、プレート線ＰＬ１（ａ、ｂ、…）及びＰＬ２（ａ、ｂ、…）を各々駆動するプレート線ドライバ４０と、複数のメモリセル１１に対するアクセス制御を行うメモリコントローラ２とを有する。
また、本構成例の半導体記憶装置１００は、隣接するプレート線間に接続された複数のトランスミッションゲートＳＷ１（ａｂ、ｂｃ、…）及びＳＷ２（ａｂ、ｂｃ、…）をさらに有する。より具体的に述べると、トランスミッションゲートＳＷ１ａｂは、プレート線ＰＬ１ａとプレート線ＰＬ１ｂとの間に接続されており、トランスミッションゲートＳＷ１ｂｃは、プレート線ＰＬ１ｂとプレート線ＰＬ１ｃ（不図示）との間に接続されている。同様にして、トランスミッションゲートＳＷ２ａｂは、プレート線ＰＬ２ａとプレート線ＰＬ２ｂとの間に接続されており、トランスミッションゲートＳＷ２ｂｃは、プレート線ＰＬ２ｂとプレート線ＰＬ２ｃ（不図示）との間に接続されている。
メモリコントローラ２は、メモリセル１１のデータをストア／リコールする際、プレート線ドライバ４０を用いてプレート線ＰＬ１（ａ、ｂ、…）及びＰＬ２（ａ、ｂ、…）を逐次的にパルス駆動させる。
その際、メモリコントローラ２は、プレート線ドライバ４０を用いて未チャージのプレート線をパルス駆動させる前に、既チャージのプレート線と未チャージのプレート線との間でチャージシェアを実施させる。より具体的に述べると、メモリコントローラ２は、プレート線ドライバ４０を用いて未チャージのプレート線をパルス駆動させる前に、既チャージのプレート線と未チャージのプレート線との間のトランスミッションゲートをオンさせることにより、両プレート間をショートさせる。以下では、図１０を参照しながら、より詳細に説明する。
図１０は、プレート線チャージシェアの一動作例を示すタイミングチャートであり、上から順に、プレート線ドライバ４０の出力イネーブル信号ＯＵＴ＿ＥＮ、プレート線ＰＬ１（ａ、ｂ、ｃ）の印加電圧、及び、トランスミッションゲートＳＷ１（ａｂ、ｂｃ）のオン／オフ状態が描写されている。なお、プレート線ＰＬ２（ａ、ｂ、…）及びトランスミッションゲートＳＷ２（ａ、ｂ、…）については、プレート線ＰＬ１（ａ、ｂ、…）及びトランスミッションゲートＳＷ１（ａ、ｂ、…）と同様の挙動で制御されるので、ここでは図示を割愛する。
時刻ｔ１において、プレート線ドライバ４０の出力イネーブル信号ＯＵＴ＿ＥＮがハイレベル（出力イネーブル時の論理レベル）に立ち上げられると、プレート線ＰＬ１ａが電源電圧ＶＤＤまでチャージされる。
時刻ｔ２において、プレート線ドライバ４０の出力イネーブル信号ＯＵＴ＿ＥＮがローレベルに立ち下げられると、プレート線ＰＬ１ａがフローティング状態となる。従って、プレート線ＰＬ１ａは、時刻ｔ２以後もほぼ電源電圧ＶＤＤに維持される。
時刻ｔ３において、トランスミッションゲートＳＷ１ａｂがオンされると、既チャージのプレート線ＰＬ１ａと未チャージのプレート線ＰＬ１ｂとの間が導通されるので、双方が同一電圧（＝ＶＤＤ／２）となるまでチャージシェア（電荷再分配）が実施される。
時刻ｔ４において、トランスミッションゲートＳＷ１ａｂがオフされると、プレート線ＰＬ１ａとプレート線ＰＬ１ｂとの間が遮断される。なお、プレート線ＰＬ１ａ及びＰＬ１ｂは、時刻ｔ４以後もほぼ同一電圧（＝ＶＤＤ／２）に維持される。
時刻ｔ５において、プレート線ドライバ４０の出力イネーブル信号ＯＵＴ＿ＥＮがハイレベル（出力イネーブル時の論理レベル）に立ち上げられると、プレート線ＰＬ１ｂが電源電圧ＶＤＤまでチャージされる一方、プレート線ＰＬ１ａが接地電圧ＧＮＤまで放電される。このとき、プレート線ＰＬ１ｂは、既にＶＤＤ／２までチャージされている。従って、プレート線ドライバ４０から供給すべき電力は、プレート線ＰＬ１ａを初回チャージしたときよりも少ない電力（理想的には１／２）で済む。
時刻ｔ６以降も、上記と同様にして、既チャージのプレート線と未チャージのプレート線との間でチャージシェアが実施される。
なお、時刻ｔ２〜ｔ３、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７で示したフローティング期間については、適宜、短縮ないし省略が可能である。
このように、プレート線チャージシェア手法を採用すれば、複数のプレート線を各個独立にチャージしていた従来手法と異なり、先のプレート線チャージで蓄えられた電荷を全て捨てるのではなく、その一部を次のプレート線チャージに流用することができるので、プレート線ドライバ４０の消費電力を大幅に（理想的にはほぼ１／２まで）削減することが可能となる。
なお、図１０では、プレート線を１本ずつ逐次的に駆動する例を挙げたが、例えば、プレート線を複数本ずつ複数回に分けて駆動する構成としてもよい。ただし、同時に駆動するプレート線の本数が増えるほど駆動電流のピーク値が増大する上、初回チャージ時の必要電力が増大するので、プレート線の同時駆動本数については、スピードと電力のトレードオフを考慮して適宜設計すればよい。
図１１は、プレート線チャージシェア手法の有用性を示す図である。本図で示したように、プレート線チャージシェア手法を採用することにより、ストア動作時の消費電力を従来比で２２％削減することが可能となり、また、リコール動作時の消費電力を従来比で１１％削減することが可能となる。
＜第３実施形態＞
先の図２で示したように、６Ｔ−４Ｃ構造の強誘電体シャドウメモリは、その内部ノードＮｏｄｅ１及びＮｏｄｅ２に容量の大きい強誘電体キャパシタＦＣ１〜ＦＣ４が接続されている。そのため、強誘電体シャドウメモリは、６Ｔ構造のＳＲＡＭと比べてアクティブ時のデータ書き込みに長時間を要する。以下では、このような課題を解決するための手段として、ライト動作時にワード線ＷＬを昇圧するワード線ブースト手法の説明を行う。
図１２は、ワード線ドライバ２０の一構成例を示す回路図である。本構成例のワード線ドライバ２０は、Ｐチャネル型電界効果トランジスタ２１及び２２と、Ｎチャネル型電界効果トランジスタ２３と、インバータ２４と、キャパシタ素子２５と、を含む。
トランジスタ２１のソースは、電源端に接続されている。トランジスタ２１のドレインは、トランジスタ２２のソースに接続されている。トランジスタ２２及び２３のドレインは、いずれもワード線ＷＬに接続されている。トランジスタ２３のソースは、接地端に接続されている。トランジスタ２１及び２３のゲートは、いずれもインバータ２４の出力端に接続されている。インバータ２４の入力端は、ワード線イネーブル信号ＷＬ＿ＥＮの印加端に接続されている。トランジスタ２２のゲートは、ブーストイネーブル信号ＢＳＴ＿ＥＮの印加端に接続されている。キャパシタ素子２５は、ブーストイネーブル信号ＢＳＴ＿ＥＮの印加端とワード線ＷＬとの間に接続されている。
なお、トランジスタ２１及び２３とインバータ２４は、ワード線イネーブル信号ＷＬ＿ＥＮに応じてメモリセル１１のワード線ＷＬを駆動する出力段として機能する。また、トランジスタ２２及びキャパシタ素子２５は、ブーストイネーブル信号ＢＳＴ＿ＥＮに応じてキャパシタ素子２５のカップリング制御を行うことにより、ワード線ＷＬの印加電圧を出力段の電源電圧ＶＤＤよりも引き上げるブースト段として機能する。
従来より、上記ブースト段を形成するためのキャパシタ素子２５としては、（ａ）ＭＯＳ［metal-oxide-semiconductor］キャパシタ、（ｃ）ＭＩＭ［metal-insulator-metal］キャパシタ、ないしは、（ｄ）ＭＯＭ［metal-oxide-metal］キャパシタが一般的に用いられていた。一方、本構成例のワード線ドライバ２０では、キャパシタ素子２５として、（ｂ）強誘電体キャパシタ（Ｆｅキャパシタ）が用いられている。
図１３は、各種キャパシタの面積比較テーブル（同容量の各種キャパシタを用いたワード線ドライバ２０の面積、及び、１６Ｋｂｉｔメモリブロック１の面積）である。本図で示すように、強誘電体キャパシタは、他のキャパシタと比べて小さい占有面積で同一の容量を持つ。従って、キャパシタ素子２５として強誘電体キャパシタを用いることにより、ワード線ドライバ２０（延いてはメモリブロック１）の回路面積を不必要に増大することなく、ワード線ブーストを実現することが可能となる。
また、ブースト段を形成するキャパシタ素子２５については、容量の線形性がさほど重要ではないので、分極特性の大きい強誘電体キャパシタを何ら支障なく用いることができる。また、強誘電体シャドウメモリには、その不揮発化を実現するために強誘電体キャパシタが元々組み込まれているので、キャパシタ素子２５として強誘電体キャパシタを採用しても、半導体記憶装置１００の製造プロセスには何ら変更が生じない。
図１４は、ワード線ブーストの一動作例を示すタイミングチャートであり、上から順番に、ワード線イネーブル信号ＷＬ＿ＥＮ、ブーストイネーブル信号ＢＳＴ＿ＥＮ、及び、ワード線ＷＬの印加電圧が描写されている。
メモリセル１１へのライト動作時には、まず、ワード線イネーブル信号ＷＬ＿ＥＮがハイレベルに立ち上げられて、ワード線ＷＬの印加電圧が上昇していく。なお、この時点では、ブーストイネーブル信号ＢＳＴ＿ＥＮがローレベルに維持されている。従って、キャパシタ素子２５の両端間に電位差が生じるので、キャパシタ素子２５がチャージされる。
ワード線イネーブル信号ＢＬ＿ＥＮがハイレベルに立ち上げられてから、所定の遅延時間（ブーストディレイ）が経過すると、ブーストイネーブル信号ＢＳＴ＿ＥＮがハイレベル（例えばＶＤＤ＝１．８Ｖ）に立ち上げられる。この時点でキャパシタ素子２５（強誘電体キャパシタ）の両端間には電荷がチャージされているので、電荷の保存則により、ワード線ＷＬが電源電圧ＶＤＤ＋α（例えば１．８Ｖ＋α）まで持ち上げられる。
その結果、ワード線ＷＬに電源電圧ＶＤＤを加えた場合（ブーストなし）と比べて、メモリセル１１を形成するアクセストランジスタＭ５及びＭ６の導通度が大きくなる。従って、ライト回路６０の駆動能力を不必要に高めることなく、アクティブ時のデータ書き込みに要する時間を短縮することが可能となる。
図１５は、ワード線ブースト手法の有用性を示す図である。なお、本図の（ａ）欄にはワード線ブーストなしの挙動が示されており、本図の（ｂ）欄にはワード線ブーストありの挙動が示されている。（ａ）欄と（ｂ）欄とを対比すれば分かるように、上記したワード線ブースト手法を採用することにより、ライト動作時に内部ノードＮｏｄｅ１及びＮｏｄｅ２の印加電圧が交差するまでのデータ書き換え時間を短縮することが可能となる。
図１６、ブーストディレイの最適化について説明するための図である。なお、以下の説明では、ワード線イネーブル信号ＷＬ＿ＥＮをハイレベルに立ち上げてからブーストイネーブル信号ＢＳＴ＿ＥＮをハイレベルに立ち上げるまでの遅延時間をブーストディレイＴｂｄと呼ぶ。また、ワード線イネーブル信号ＥＮがハイレベルに立ち上げられてから、内部ノードＮｏｄｅ１及びＮｏｄｅ２の印加電圧が交差するまでの時間をデータ書き換え時間Ｔｗｒと呼ぶ。また、データ書き換え時間Ｔｗｒを最も短縮することのできるブーストディレイを理想ブーストディレイＴ０と呼ぶ。
図１７及び図１８は、それぞれブーストディレイＴｂｄの延長に伴うデータ書き換え時間Ｔｗｒの変化挙動を示す図である。図１７では、ブーストディレイＴｂｄが理想ブーストディレイＴ０よりも短い場合（Ｔｂｄ＜Ｔ０）を示しており、図１８は、ブーストディレイＴｂｄが理想ブーストディレイＴ０よりも長い場合（Ｔｂｄ＞Ｔ０）を示している。
図１７で示したように、Ｔｂｄ＜Ｔ０の領域では、ブーストディレイＴｂｄを延ばして理想ブーストディレイＴ０に近付けるほど、昇圧後におけるワード線ＷＬの電位が上がるので、データ書き換え時間Ｔｗｒの改善効果が大きくなる。
一方、図１８で示したように、Ｔｂｄ＞Ｔ０の領域では、ブーストディレイＴｂｄを延ばして理想ブーストディレイＴ０から乖離させるほど、ワード線ＷＬを昇圧している時間が短くなるので、データ書き換え時間Ｔｗｒの改善効果が小さくなる。
図１９は、ブーストディレイＴｂｄとデータ書き換え時間Ｔｗｒとの相関図である。本図で示したように、データ書き換え時間Ｔｗｒは、ブーストディレイＴｂｄが理想ブーストディレイＴ０と一致しているときに最短となり、ブーストディレイＴｂｄが理想ブーストディレイＴ０から乖離するほど長くなる。以下の説明では、ブーストディレイＴｂｄが短過ぎて、データ書き換え時間Ｔｗｒがブーストなしと同じになってしまうブーストディレイＴｂｄを下限ブーストディレイＴ１とする。また、ブーストディレイＴｂｄが長過ぎて、データ書き換え時間Ｔｗｒがブーストなしと同じになってしまうブーストディレイＴｂｄを上限ブーストディレイＴ２とする。
図２０は、下限ブーストディレイＴ１、上限ブーストディレイＴ２、及び、理想ブーストディレイＴ０の決定要因を説明するための図である。
本図（ａ）欄及び（ｂ）欄で示すように、下限ブーストディレイＴ１及び理想ブーストディレイＴ０は、それぞれ、ブーストイネーブル信号ＢＳＴ＿ＥＮをハイレベルに立ち上げた時点でワード線ＷＬの印加電圧がどの程度上昇しているかにより決定される。一方、本図（ｃ）欄で示すように、上限ブーストディレイＴ２は、ブーストイネーブル信号ＢＳＴ＿ＥＮがハイレベルに立ち上げられた時点で内部ノードＮｏｄｅ１及びＮｏｄｅ２の電位差がどの程度縮まっているかにより決定される。
図２１は、ワード線ＷＬの立ち上げ時間に応じた理想ブーストディレイＴ０の変化挙動を示す図である。
半導体記憶装置１００（特に、ワード線ドライバ２０）を形成するトランジスタの製造ばらつきにより、ワード線ＷＬの立ち上げ時間やデータ書き込み時間は変動する。そのため、下限ブーストディレイＴ１、上限ブーストディレイＴ２、及び、理想ブーストディレイＴ０についても、トランジスタの製造ばらつきに起因して変動する。
例えば、本図（ａ）欄で示したように、ワード線ＷＬの立ち上げ時間が短くなると、理想ブーストディレイＴ０も短くなる。逆に、本図（ｂ）欄で示したように、ワード線ＷＬの立ち上げ時間が長くなると、理想ブーストディレイＴ０も長くなる。
このように、理想ブーストディレイＴ０は、ワード線ＷＬの立ち上げ時間に依存して変動する。従って、ワード線ブースト手法によるデータ書き換え時間Ｔｗｒの改善効果を最大限に発揮させるためには、理想ブーストディレイＴ０の変動に応じてブーストディレイＴｂｄを生成する必要がある。
図２２は、遅延段２６の一構成例を示す回路図である。本構成例の遅延段２６は、ワード線ドライバ２０の前段に組み込まれており、ワード線イネーブル信号ＷＬ＿ＥＮをブーストディレイＴｂｄだけ遅らせてブーストイネーブル信号ＢＳＴ＿ＥＮを生成する。
より具体的に述べると、遅延段２６は、基準イネーブル信号ＤＲＶ＿ＥＮに所定の遅延を与えてワード線イネーブル信号ＷＬ＿ＥＮを生成するｘ段のインバータチェイン２６１と、ワード線イネーブル信号ＷＬ＿ＥＮをブーストディレイＴｂｄだけ遅らせてブーストイネーブル信号ＢＳＴ＿ＥＮを生成するｙ段のインバータチェイン２６２と、を含む。
なお、インバータチェイン２６１及び２６２を各々形成するトランジスタは、いずれもワード線ドライバ２０を形成する他のトランジスタと同一のプロセスで形成されている。従って、トランジスタの製造ばらつきが生じた場合であっても、ワード線ドライバ２０と遅延段２６は、各々の特性が同一の挙動で変化する。
より具体的に述べると、トランジスタの製造ばらつきにより、ワード線ドライバ２０の駆動能力が大きくなったときには、ワード線ＷＬの立ち上げ時間が短くなり、理想ブーストディレイＴ０も短くなる（先出の図２１（ａ）欄を参照）。このとき、インバータチェイン２６２の駆動能力も同様に大きくなるので、ブーストディレイＴｂｄは、理想ブーストディレイＴ０に追従して短くなる。
逆に、トランジスタの製造ばらつきにより、ワード線ドライバ２０の駆動能力が小さくなったときには、ワード線ＷＬの立ち上げ時間が長くなり、理想ブーストディレイＴ０も長くなる（先出の図２１（ｂ）欄を参照）。このとき、インバータチェイン２６２の駆動能力も同様に小さくなるので、ブーストディレイＴｂｄは、理想ブーストディレイＴ０に追従して長くなる。
このように、遅延段２６をインバータチェイン２６１及び２６２で形成すれば、ブーストディレイＴｂｄを理想ブーストディレイＴ０に合わせて適切に変動することができる。従って、トランジスタの製造ばらつきに依ることなく、ワード線ブースト手法によるデータ書き換え時間Ｔｗｒの改善効果を最大限に発揮させることが可能となる。
図２３は、遅延段２６の有用性を示す図である。遅延段２６（インバータチェイン）で生成されるブーストディレイＴｂｄは、室温（２５℃）におけるＴＴコーナーにおいて、ブーストディレイＴｂｄが理想ブーストディレイＴ０と一致するように調整されている。本図で示したように、遅延段２６で生成されるブーストディレイＴｂｄは、いずれのプロセスコーナー（ＦＦ［fast/fast］、ＳＦ［slow/fast］、ＴＴ［typical/typical］、ＦＳ［fast/slow］、ＳＳ［slow/slow］）でも理想ブーストディレイＴ０と一致している。理想ブーストディレイＴ０とブーストディレイＴｂｄとの最大乖離は、−４０℃におけるＦＦコーナーの−１８％である。
図２４は、ワード線ブースト手法の性能評価を行う際に用いたＳＰＩＣＥシミュレーションの諸条件を示すテーブルである。本図で示したように、シミュレーション条件は、プロセス：１３０ｎｍ、温度：２５℃、電源電圧：１．５Ｖ、マクロ構成：１６ｂｉｔｓ／ｗｏｒｄ、ワード線ＢＬに接続されるメモリセル数：２５６、及び、ビット線ＢＬに接続されるメモリセル数：２５６である。
図２５は、ライトアクセス時間の比較図である。本図で示すように、ＳＰＩＣＥシミュレーションでは、最低でもライトアクセス時間が２１％改善するという結果が得られた。
図２６は、ワード線ブーストのシミュレーション結果（ＴＴコーナー、２５℃）を示すテーブルである。本図で示すように、これまでに説明してきたワード線ブースト手法の採用に伴い、ワード線ドライバ２０の消費電力は、ブーストなしと比べて４７．８％増大するという結果が得られた。ただし、１６Ｋｂのメモリブロック１全体でみると、その消費電力は、ブーストなしと比べて僅かに１．３％しか増大しないという結果が得られた。
すなわち、上記で説明したワード線ブースト手法によれば、僅か１．３％の電力増大だけでライトアクセス時間を２１％も短縮することが可能となる。
なお、上記では、強誘電体シャドウメモリを駆動対象するワード線ドライバを例に挙げたが、ワード線ブースト手法の適用対象はこれに限定されるものではなく、例えば、６Ｔ構造のＳＲＡＭメモリセルをベースとし、その内部ノードに寄生キャパシタＣｐ２よりも大容量のノードキャパシタが接続されているものを駆動対象とする場合においても、上記のワード線ブースト手法を好適に適用することが可能である。
＜第４実施形態＞
メモリセル１１（強誘電体シャドウメモリ）の不揮発化を行うためには、電源電圧ＶＤＤの遮断／復帰前に、プレート線ドライバ４０を用いてプレート線ＰＬ１及びＰＬ２をパルス駆動することにより、データのストア／リコール動作を行う必要がある。
しかし、プレート線ＰＬ１及びＰＬ２に接続された強誘電体キャパシタＦＣ１〜ＦＣ４は大きな容量を持つので、プレート線ＰＬ１及びＰＬ２を所定の電位までチャージするためには長時間を要する。以下では、プレート線ＰＬ１及びＰＬ２のチャージ時間を短縮してストア／リコール動作を高速化するための手段として、ストア／リコール時にプレート線ドライバ４０の駆動能力を高めるプレート線ドライバブースト手法の説明を行う。
図２７は、プレート線ドライバ４０の一構成例を示す回路図である。プレート線ドライバ４０は、Ｐチャネル型電界効果トランジスタ４１及び４２と、Ｎチャネル型電界効果トランジスタ４３〜４５と、インバータ４６と、強誘電体キャパシタ４７と、を含む。
トランジスタ４１のソースは、電源端に接続されている。トランジスタ４１及び４３のドレインは、いずれも第２プレート線イネーブル信号ＰＬ＿ＥＮ２の印加端（ブースト対象ノードに相当）に接続されている。トランジスタ４３のソースは、トランジスタ４４のドレインに接続されている。トランジスタ４４のソースは、接地端に接続されている。トランジスタ４１及び４４のゲートは、いずれもプレート線イネーブル信号ＰＬ＿ＥＮの印加端に接続されている。トランジスタ４３のゲートは、インバータ４６の出力端（反転ブーストイネーブル信号Ｂ＿ＥＮＢの印加端）に接続されている。インバータ４６の入力端は、ブーストイネーブル信号Ｂ＿ＥＮの印加端に接続されている。強誘電体キャパシタ４７は、インバータ４６の出力端と第２プレート線イネーブル信号ＰＬ＿ＥＮ２の印加端との間に接続されている。トランジスタ４２のソースは、電源端に接続されている。トランジスタ４２及び４５のドレインは、いずれもプレート線ＰＬに接続されている。トランジスタ４５のソースは、接地端に接続されている。トランジスタ４２及び４５のゲートは、いずれも第２プレート線イネーブル信号ＰＬ＿ＥＮ２の印加端に接続されている。
なお、トランジスタ４１及び４４は、プレート線イネーブル信号ＰＬ＿ＥＮに応じて第２プレート線イネーブル信号ＰＬ＿ＥＮ２を生成する第１出力段（第１インバータ段）として機能する。また、トランジスタ４２及び４５は、第２プレート線イネーブル信号ＰＬ＿ＥＮ２に応じてメモリセル１１のプレート線ＰＬを駆動する第２出力段（第２インバータ段）として機能する。また、トランジスタ４３、インバータ４６、及び、強誘電体キャパシタ４７は、ブーストイネーブル信号Ｂ＿ＥＮに応じて強誘電体キャパシタ４７のカップリング制御を行うことにより、第２プレート線イネーブル信号ＰＬ＿ＥＮ２を負電圧まで引き下げて第２出力段の駆動能力を増強するブースト段として機能する。
なお、先出のワード線ドライバ２０と同様、ブースト段を形成するキャパシタ素子としては、単位面積当たりの容量が大きい強誘電体キャパシタ４７を用いることが望ましい。ただし、強誘電体キャパシタ４７に代えて、ＭＯＳキャパシタ、ＭＩＭキャパシタ、ないし、ＭＯＭキャパシタを用いることも可能である。
図２８は、プレート線ドライバブーストの一動作例を示すタイミングチャートであり、紙面の上から順に、プレート線イネーブル信号ＰＬ＿ＥＮ、反転ブーストイネーブル信号Ｂ＿ＥＮＢ、第２プレート線イネーブル信号ＰＬ＿ＥＮ２、及び、プレート線ＰＬの印加電圧が描写されている。
メモリセル１１のストア／リコール動作時には、まず、プレート線イネーブル信号ＰＬ＿ＥＮがハイレベルに立ち上げられて第２プレート線イネーブル信号ＰＬ＿ＥＮ２がローレベルに引き下げられる。その結果、トランジスタ４２がオンするので、プレート線ＰＬの印加電圧が上昇していく。なお、この時点では、ブーストイネーブル信号Ｂ＿ＥＮがローレベルのままであり、反転ブーストイネーブル信号Ｂ＿ＥＮＢがハイレベルに維持されている。従って、強誘電体キャパシタ４７の両端間に電位差が生じるので、強誘電体キャパシタ４７がチャージされる。
次に、第２プレート線イネーブル信号ＰＬ＿ＥＮ２が接地電圧ＧＮＤとなるタイミングで、ブーストイネーブル信号Ｂ＿ＥＮがハイレベルとなり、反転ブーストイネーブル信号Ｂ＿ＥＮＢがローレベルに立ち下げられる。この時点で強誘電体キャパシタ４７の両端間には電荷がチャージされているので、電荷の保存則により、第２プレート線イネーブル信号ＰＬ＿ＥＮ２が負電圧（＝ＧＮＤ−α）まで引き下げられる。
その結果、第２プレート線イネーブル信号ＰＬ＿ＥＮ２が接地電圧ＧＮＤとされた場合（ブーストなし）と比べて、トランジスタ４２の導通度が大きくなり、延いては、第２出力段の駆動能力（トランジスタ４２のオン電流）が増強される。このように、プレート線ＰＬのハイレベル電圧を高めるのではなく、プレート線ドライバ４０の駆動能力を増大することにより、プレート線ＰＬのチャージ時間を短縮してストア／リコール動作を高速化することが可能となる。
図２９は、プレート線ドライバブーストのシミュレーション結果（ＴＴコーナー、２５℃）を示すテーブルである。なお、シミュレーション条件は、先出の図２４で示した通りである。本図で示すように、これまでに説明してきたプレート線ドライバブースト手法を採用すれば、僅か０．４３％の電力増大だけでプレート線チャージ時間が約３３％も短縮されるという結果が得られた。
図３０は、間欠起動型センシングアプリケーションを対象として、上記のワード線ブースト手法とプレート線ドライバブースト手法を適用した場合におけるシステムレベルでの作用効果（アクティブ時間の短縮と消費電力の低減）を示す概念図である。また、図３１は、アクティブ時間の比較テーブルである。
本評価では、間欠起動型アプリケーションの一例として、環境モニタリング用のセンサネットワークを想定している。なお、このセンサネットワークにおいて、センサのＭＣＵ［micro control unit］は、１秒毎にスリープ状態からアクティブ状態に復帰し、１６０ビットの計測データをリード／ライトして演算処理を行った後に、再びアクティブ状態からスリープ状態へ移行する。なお、スリープ状態ではセンサへの電力供給が遮断される。
両図で示すように、ワード線ブースト手法を単独で採用した場合には、アクティブ時間が４％短縮され、これに加えてプレート線ドライバブースト手法を採用した場合にはアクティブ時間がさらに２５％短縮された。最終的に、ワード線ブースト手法とプレート線ドライバブースト手法を併用した場合には、最大１．３％のアクティブ電力増大によって総アクセス時間を２９％短縮することができるという結果が得られた。
＜第５実施形態＞
図３２は、経年劣化によるリコール不良について説明するための図である。本図（ａ）欄で示したように、製造時点でのリコールマージン（リコール動作時に生じる内部ノードＮｏｄｅ１及びＮｏｄｅ２の電位差のこと、以下では単にマージンと略称する）が十分に大きい正常メモリセルであれば、経年劣化によってマージンが多少縮小しても、電源遮断前にストアされたデータを正しくリコールすることができる。
一方、本図（ｂ）欄で示したように、製造時点でのマージンが小さい不良メモリセルでは、出荷直後に正しくリコール動作を行うことができていても、経年劣化によってマージンが縮小することにより、リコール不良を生じるおそれが高い。そのため、半導体記憶装置１００の信頼性を高めるためには、出荷前検査でメモリセル１１のマージンテストを行い、不良メモリセルをスクリーニングすることが重要となる。
そこで、以下では、ビット線の電位をチップ外から任意に設定し、強誘電体キャパシタの不良を検出するマージンテスト手法について提案する。
図３３は、マージンテストの対象となる半導体記憶装置の第１構成例を示す回路図である。本構成例の半導体記憶装置１００は、基本的に先出の図２と同様の構成であり、外部端子ＴＡ及びＴＢと、トランスミッションゲートＳＷＡ及びＳＷＢと、を有する。
外部端子ＴＡは、半導体記憶装置１００の外部からビット線ＢＬに対して任意のアナログ電圧を印加するための端子である。外部端子ＴＢは、半導体装置１００の外部から反転ビット線ＸＢＬに対して任意のアナログ電圧を印加するための端子である。トランスミッションゲートＳＷＡは、外部端子ＴＡとビット線ＢＬとの間に接続されており、テストイネーブル信号ＴＥＳＴ１＿Ｅに応じてオン／オフされる。トランスミッションゲートＳＷＢは、外部端子ＴＢと反転ビット線ＸＢＬとの間に接続されており、テストイネーブル信号ＴＥＳＴ２＿Ｅに応じてオン／オフされる。
また、本図では、メモリセル１１を形成する回路要素として、インバータループへの電力供給をオン／オフするための電源スイッチＭ７及びＭ８が明示されている。電源スイッチＭ７は、電源端とインバータループとの間に接続されたＰチャネル型の電界効果トランジスタであり、反転メモリセルイネーブル信号ＭＣ＿ＥＮに応じてオン／オフされる。一方、電源スイッチＭ８は、インバータループと接地端との間に接続されたＮチャネル型の電界効果トランジスタであり、メモリセルイネーブル信号ＭＣ＿Ｅに応じてオン／オフされる。ただし、これらの電源スイッチＭ７及びＭ８は、図２でその描写が省略されていただけであり、本構成例において別途新たに追加された回路要素ではない。また、リード回路７０（センスアンプ）は、センスアンプイネーブル信号ＳＡ＿Ｅに応じてイネーブル／ディセーブルが切り替えられる。
図３４は、第１構成例（図３３）の半導体記憶装置１００を検査対象とした第１テストのパスパターン（合格パターン）を示すタイミングチャートであり、上から順に、プレート線ＰＬ１及びＰＬ２、ワード線ＷＬ、センスアンプイネーブル信号ＳＡ＿Ｅ、内部ノードＮｏｄｅ１及びＮｏｄｅ２、ビット線ＢＬ、反転ビット線ＸＢＬ、テストイネーブル信号ＴＥＳＴ１＿Ｅ及びＴＥＳＴ２＿Ｅ、並びに、メモリセルイネーブル信号ＭＣ＿Ｅ及び反転メモリセルイネーブル信号ＭＣ＿ＥＮの各状態が描写されている。
期間（１）では、プレート線ＰＬ１及びＰＬ２がパルス駆動されて強誘電体キャパシタＦＣ１〜ＦＣ４にデータ（本図の例ではＮｏｄｅ１＝Ｈ、Ｎｏｄｅ２＝Ｌ）がストアされる。その後、メモリセルイネーブル信号ＭＣ＿Ｅがローレベルに立ち上げられて反転メモリセルイネーブル信号ＭＣ＿ＥＮがハイレベルに立ち上げられることにより、電源スイッチＭ７及びＭ８がいずれもオフされて、インバータチェインへの電源供給が遮断される。
期間（２）では、テストイネーブル信号ＴＥＳＴ２＿Ｅが所定期間に亘ってハイレベルに立ち上げられることにより、トランスミッションゲートＳＷＢがオンされて、外部端子ＴＢから反転ビット線ＸＢＬに任意のリファレンス電圧ＲＥＦが印加される。
期間（３）では、インバータループをディセーブル（ＭＣ＿Ｅ＝Ｌ、ＭＣ＿ＥＮ＝Ｈ）にした状態で、プレート線ＰＬ１がパルス駆動（ハイレベルに立ち上げ）されることにより、メモリセル１１のリコール動作が行われる。このとき、内部ノードＮｏｄｅ１及びＮｏｄｅ２には、それぞれ、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態に応じた電圧ｗｋＨ及びｗｋＬが現れる。
期間（４）では、ワード線ＷＬがハイレベルに立ち上げられてトランジスタＭ５及びＭ６が両方ともオンされることにより、内部ノードＮｏｄｅ１とビット線ＢＬとの間、並びに、内部ノードＮｏｄｅ２と反転ビット線ＸＢＬとの間で各電位が互いに一致される。すなわち、ビット線ＢＬと内部ノードＮｏｄｅ１はいずれも電圧ｗｋＨとなり、反転ビット線ＸＢＬと内部ノードＮｏｄｅ２はいずれもリファレンス電圧ＲＥＦとなる。
期間（５）では、センスアンプイネーブル信号ＳＡ＿Ｅがハイレベルに立ち上げられてリード回路７０によるリード動作が行われる。すなわち、ビット線ＢＬと反転ビット線ＸＢＬとの間で、各々に印加された電圧ｗｋＨとリファレンス電圧ＲＥＦとが比較される。
なお、本図の例では、内部ノードＮｏｄｅ１にリコールされる電圧ｗｋＨがリファレンス電圧ＲＥＦよりも高い。従って、リード回路７０の差分増幅作用により、ビット線ＢＬ及び内部ノードＮｏｄｅ１がハイレベルに引き上げられて、反転ビット線ＸＢＬ及び内部ノードＮｏｄｅ２がローレベルに引き下げられる。この状態は、電源遮断前の状態と同一であるので、検査結果はパス（合格）となる。
図３５は、第１構成例（図３３）の半導体記憶装置１００を検査対象とした第１テストのフェイルパターン（不合格パターン）を示すタイミングチャートであり、上から順に、プレート線ＰＬ１及びＰＬ２、ワード線ＷＬ、センスアンプイネーブル信号ＳＡ＿Ｅ、内部ノードＮｏｄｅ１及びＮｏｄｅ２、ビット線ＢＬ、反転ビット線ＸＢＬ、テストイネーブル信号ＴＥＳＴ１＿Ｅ及びＴＥＳＴ２＿Ｅ、並びに、メモリセルイネーブル信号ＭＣ＿Ｅ及び反転メモリセルイネーブル信号ＭＣ＿ＥＮの各状態が描写されている。
期間（１）〜（５）に亘る一連のテスト動作自体は、先出の図３４と同様である。ただし、本図の例では、内部ノードＮｏｄｅ１にリコールされる電圧ｗｋＨがリファレンス電圧ＲＥＦよりも低い。従って、リード回路７０の差動増幅作用により、ビット線ＢＬ及び内部ノードＮｏｄｅ１がローレベルに引き下げられて、反転ビット線ＸＢＬ及び内部ノードＮｏｄｅ２がハイレベルに引き上げられる。この状態は、電源遮断前の状態と逆であるので、検査結果はフェイル（不合格）となる。
なお、反転ビット線ＸＢＬに印加されるリファレンス電圧ＲＥＦをスイープしながら、上記の検査結果（パス／フェイル）を逐一確認することにより、内部ノードＮｏｄｅ１にリコールされる電圧ｗｋＨの絶対値を知ることができる。例えば、リファレンス電圧ＲＥＦとして、電圧ＲＥＦ１を印加したときの検査結果がパスであって電圧ＲＥＦ２（＞ＲＥＦ１）を印加したときの検査結果がフェイルであった場合、ＲＥＦ１＜ｗｋＨ＜ＲＥＦ２であることが分かる。
また、期間（２）において、テストイネーブル信号ＴＥＳＴ１＿Ｅをハイレベルに立ち上げれば、トランスミッションゲートＳＷＡをオンして、外部端子ＴＡからビット線ＢＬに任意のリファレンス電圧ＲＥＦを印加することができる。従って、先と同様に、ビット線ＢＬに印加されるリファレンス電圧ＲＥＦをスイープしながら、上記の検査結果を逐一確認することにより、内部ノードＮｏｄｅ２にリコールされる電圧ｗｋＬの絶対値を知ることもできる。
このように、内部ノードＮｏｄｅ１及びＮｏｄｅ２にリコールされる電圧ｗｋＨ及びｗｋＬの絶対値を知ることにより、メモリセル１１のマージンＶｍ（＝ｗｋＨ−ｗｋＬ）を検査することができる。従って、経年劣化によってリコール不良を生じるおそれの高い不良メモリセルを出荷前検査でスクリーニングすることが可能となる。
なお、外部端子ＴＡ及びＴＢを複数のメモリセル１１で共用する場合、テスト対象外のメモリセルについては、リファレンス電圧ＲＥＦが印加されるビット線ＢＬ（または反転ビット線ＸＢＬ）とプレート線ＰＬ１及びＰＬ２との間をショートさせておくことが望ましい。このような構成とすることにより、テスト対象外のメモリセルでデータ化けが生じないので、当該メモリセルをテスト対象とする際にデータを書き直す作業が不要となる。
図３６は、マージンテストの対象となる半導体記憶装置の第２構成例を示す回路図である。本構成例の半導体記憶装置１００は、基本的に先出の図３３と同様の構成であり、トランジスタＭ５のゲートに接続されるワード線ＷＬ１と、トランジスタＭ６のゲートに接続されるワード線ＷＬ２と、を別個独立に有する。
図３７及び図３８は、それぞれ、第２構成例（図３６）の半導体記憶装置１００を検査対象とした第２テストのパスパターン及びフェイルパターンを示すタイミングチャートであり、上から順に、プレート線ＰＬ１及びＰＬ２、ワード線ＷＬ１及びＷＬ２、センスアンプイネーブル信号ＳＡ＿Ｅ、内部ノードＮｏｄｅ１及びＮｏｄｅ２、ビット線ＢＬ、反転ビット線ＸＢＬ、テストイネーブル信号ＴＥＳＴ１＿Ｅ及びＴＥＳＴ２＿Ｅ、並びに、メモリセルイネーブル信号ＭＣ＿Ｅ及び反転メモリセルイネーブル信号ＭＣ＿ＥＮの各状態が描写されている。
期間（１）〜（５）に亘る一連のテスト動作自体は、先の図３４及び図３５と基本的に同様である。ただし、第２テストでは、期間（４）において、ワード線ＷＬ１がハイレベルとされる一方、ワード線ＷＬ２がローレベルに維持される。すなわち、トランジスタＭ５及びＭ６のうち、リファレンス電圧ＲＥＦが印加されていないトランジスタＭ５のみがオンされて、トランジスタＭ６はオフされたままとなる。
その結果、内部ノードＮｏｄｅ２は、リファレンス電圧ＲＥＦが印加される反転ビット線ＸＢＬから遮断された状態に維持されるので、リコール動作によって得られた電圧ｗｋＬを保持したままとなる。
このような構成とすることにより、反転ビット線ＸＢＬにリファレンス電圧ＲＥＦを印加しても内部ノードＮｏｄｅ２のデータ化けが生じないので、内部ノードＮｏｄｅ１の絶対値を計測した後、ビット線ＢＬにリファレンス電圧ＲＥＦを印加して内部ノードＮｏｄｅ２の絶対値を計測する際には、メモリセル１１へデータを書き直す作業が不要となる。
図３９は、第１構成例（図３３）の半導体記憶装置１００を検査対象とした第３テストのパスパターン（合格パターン）を示すタイミングチャートであり、上から順に、プレート線ＰＬ１及びＰＬ２、ワード線ＷＬ、センスアンプイネーブル信号ＳＡ＿Ｅ、内部ノードＮｏｄｅ１及びＮｏｄｅ２、ビット線ＢＬ、反転ビット線ＸＢＬ、テストイネーブル信号ＴＥＳＴ１＿Ｅ及びＴＥＳＴ２＿Ｅ、並びに、メモリセルイネーブル信号ＭＣ＿Ｅ及び反転メモリセルイネーブル信号ＭＣ＿ＥＮの各状態が描写されている。
期間（１）では、プレート線ＰＬ１及びＰＬ２がパルス駆動されて強誘電体キャパシタＦＣ１〜ＦＣ４にデータ（本図の例ではＮｏｄｅ１＝Ｈ、Ｎｏｄｅ２＝Ｌ）がストアされる。その後、メモリセルイネーブル信号ＭＣ＿Ｅがローレベルに立ち上げられて反転メモリセルイネーブル信号ＭＣ＿ＥＮがハイレベルに立ち上げられることにより、電源スイッチＭ７及びＭ８がいずれもオフされて、インバータチェインへの電源供給が遮断される。
期間（２）では、テストイネーブル信号ＴＥＳＴ２＿Ｅが所定期間に亘ってハイレベルに立ち上げられることにより、トランスミッションゲートＳＷＢがオンされて、外部端子ＴＢから反転ビット線ＸＢＬに任意のオフセット電圧ＯＦＳが印加される。このとき、ビット線ＢＬは、接地端に接続しておくことが望ましい。
期間（３）では、ワード線ＷＬがハイレベルに立ち上げられてトランジスタＭ５及びＭ６が両方ともオンされることにより、内部ノードＮｏｄｅ１とビット線ＢＬとの間、並びに、内部ノードＮｏｄｅ２と反転ビット線ＸＢＬとの間で各電位が互いに一致される。その結果、内部ノードＮｏｄｅ１は接地電圧ＧＮＤとなり、内部ノードＮｏｄｅ２はオフセット電圧ＯＦＳとなる。このように、第３テストではメモリセル１１のリコール動作に先立って内部ノードＮｏｄｅ１と内部ノードＮｏｄｅ２との間にオフセットが与えられる。なお、オフセット電圧ＯＦＳは、メモリセル１１のマージンＶｍをより厳しく設定するためのものである。従って、オフセット電圧ＯＦＳは、相対的に低い電圧ｗｋＬがリコールされる方の内部ノード（本図の例では内部ノードＮｏｄｅ２）に与えられる。
期間（４）では、インバータループをディセーブル（ＭＣ＿Ｅ＝Ｌ、ＭＣ＿ＥＮ＝Ｈ）にした状態で、プレート線ＰＬ１がパルス駆動（ハイレベルに立ち上げ）されることにより、メモリセル１１のリコール動作が行われる。このとき、内部ノードＮｏｄｅ１及びＮｏｄｅ２には、それぞれ、強誘電体キャパシタＦＣ１〜ＦＣ４の残留分極状態に応じた電圧ｗｋＨ及びｗｋＬが現れる。ただし、内部ノードＮｏｄｅ２は、メモリセル１１のリコール動作に先立ってオフセット電圧ＯＦＳまで引き上げられているので、リコール動作後の電圧値は（ｗｋＬ＋ＯＦＳ）となる。
期間（５）では、インバータループがイネーブル（ＭＣ＿Ｅ＝Ｈ、ＭＣ＿ＥＮ＝Ｌ）とされて内部ノードＮｏｄｅ１及びＮｏｄｅ２の論理レベルが確定される。本図の例では、内部ノードＮｏｄｅ１にリコールされる電圧ｗｋＨが内部ノードＮｏｄｅ２にリコールされるオフセット付き電圧（ｗｋＬ＋ＯＦＳ）よりも高い。従って、インバータループの増幅作用により、内部ノードＮｏｄｅ１がハイレベルに引き上げられ、内部ノードＮｏｄｅ２がローレベルに引き下げられる。この状態は、電源遮断前の状態と同一であるので、検査結果はパス（合格）となる。なお、メモリセル１１のリコール結果が正しいか否かを知るためには、リード回路７０を用いて通常のリード動作を行い、ビット線ＢＬと反転ビット線ＸＢＬとの間で各々の電圧を比較すればよい。
図４０は、第１構成例（図３３）の半導体記憶装置１００を検査対象とした第３テストのフェイルパターン（不合格パターン）を示すタイミングチャートであり、上から順に、プレート線ＰＬ１及びＰＬ２、ワード線ＷＬ、センスアンプイネーブル信号ＳＡ＿Ｅ、内部ノードＮｏｄｅ１及びＮｏｄｅ２、ビット線ＢＬ、反転ビット線ＸＢＬ、テストイネーブル信号ＴＥＳＴ１＿Ｅ及びＴＥＳＴ２＿Ｅ、並びに、メモリセルイネーブル信号ＭＣ＿Ｅ及び反転メモリセルイネーブル信号ＭＣ＿ＥＮの各状態が描写されている。
期間（１）〜（５）に亘る一連のテスト動作自体は、先出の図３９と同様である。ただし、本図の例では、内部ノードＮｏｄｅ１にリコールされる電圧ｗｋＨが内部ノードＮｏｄｅ２にリコールされるオフセット付き電圧（ｗｋＬ＋ＯＦＳ）よりも低い。従って、インバータループの増幅作用により、内部ノードＮｏｄｅ１がローレベルに引き下げられ、内部ノードＮｏｄｅ２がハイレベルに引き上げられる。この状態は、電源遮断前の状態と逆であるので、検査結果はフェイル（不合格）となる。
なお、反転ビット線ＸＢＬに印加されるオフセット電圧ＯＦＳをスイープしながら、上記の検査結果（パス／フェイル）を逐一確認することにより、メモリセル１１が持つマージンＶｍの絶対値を知ることができる。例えば、オフセット電圧ＯＦＳとして、電圧ＯＦＳ１を印加したときの検査結果がパスであって電圧ＯＦＳ２（＞ＯＦＳ１）を印加したときの検査結果がフェイルであった場合、ＯＦＳ１＜Ｖｍ＜ＯＦＳ２であることが分かる。
先述の第１テストや第２テストでは、インバータループで論理レベルを確定させる前のノード電圧をビット線ＢＬ（または反転ビット線ＸＢＬ）に引き出した上で、リード回路７０を用いてリファレンス電圧ＲＥＦと比較する、といった非通常的な動作を行う必要がある。一方、第３テストであれば、リコール動作の前に任意のオフセット電圧ＯＦＳを印加しさせすれば、それ以降は何ら通常と変わらないリコール動作とリード動作を行うことによりメモリセル１１のマージンＶｍを検査することができる。従って、より実際に近い特性（ビット線の寄生容量などに依存しない状態）でマージンテストを実施することができるので、その検査精度を高めることが可能となる。
また、第３テストであれば、先述の第１テストや第２テストと異なり、内部ノードＮｏｄｅ１及びＮｏｄｅ２に各々リコールされる電圧の絶対値を個別に測定することなく、より直接的にメモリセル１１のマージンＶｍを検査することができる。従って、第１テストや第２テストと比べて、マージンテストの所要時間を短縮することも可能となる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、上記実施形態では、６Ｔ−４Ｃ構造の強誘電体シャドウメモリを例に挙げて詳細な説明を行ったが、強誘電体シャドウメモリの構造はこれに限定されるものではなく、例えば、強誘電体キャパシタＦＣ３及びＦＣ４（ないしは強誘電体キャパシタＦＣ１及びＦＣ２）を省略した６Ｔ−２Ｃ構造を採用しても構わない。
すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、例えば、「スリープ時のスタンバイ電力削減」と「スリープ時間の最大化」が要求されるアプリケーション（例えば、アクティブ率の低いセンサーネットワークや生体モニタリングなど）のデータバッファとして好適に利用することが可能である。
１ メモリブロック
２ メモリコントローラ
１０ メモリセルアレイ
１１ メモリセル（強誘電体シャドウメモリ）
２０ ワード線ドライバ
２１、２２ Ｐチャネル型電界効果トランジスタ
２３ Ｎチャネル型電界効果トランジスタ
２４ インバータ
２５ キャパシタ素子（強誘電体キャパシタ）
２６ 遅延段
２６１、２６２ インバータチェイン
３０ Ｘデコーダ
４０ プレート線ドライバ
４１、４２ Ｐチャネル型電界効果トランジスタ
４３〜４５ Ｎチャネル型電界効果トランジスタ
４６ インバータ
４７ キャパシタ（強誘電体キャパシタ）
５０ Ｙデコーダ兼コラムセレクタ
６０ ライト回路
７０ リード回路
１００ 半導体記憶装置
Ｍ１、Ｍ３ 負荷トランジスタ
Ｍ２、Ｍ４ 駆動トランジスタ
Ｍ５、Ｍ６ アクセストランジスタ
Ｍ７、Ｍ８ 電源スイッチ
ＦＣ１〜ＦＣ４ 強誘電体キャパシタ
ＳＷ トランスミッションゲート
ＳＷ１ａｂ、ＳＷ１ｂｃ、ＳＷ２ａｂ、ＳＷ２ｂｃ トランスミッションゲート
ＳＷＡ、ＳＷＢ トランスミッションゲート
ＴＡ、ＴＢ 外部端子

Claims (20)

  1. 複数のメモリセルと、
    前記複数のメモリセルに共通接続されるワード線と、
    前記複数のメモリセルに各々接続される複数のビット線及び反転ビット線と、
    前記複数のメモリセルに対するアクセス制御を行うメモリコントローラと、
    を有し、
    前記複数のメモリセルは、それぞれ、
    第１ノードと第２ノードとの間に接続されたインバータループと、
    前記第１ノードと前記ビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第１アクセストランジスタと、
    前記第２ノードと前記反転ビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第２アクセストランジスタと、
    前記第１ノードに接続されており前記ビット線の寄生キャパシタよりも大容量の第１ノードキャパシタと、
    前記第２ノードに接続されており前記反転ビット線の寄生キャパシタよりも大容量の第２ノードキャパシタと、
    を含み、
    前記メモリコントローラは、リード／ライト対象のメモリセルにアクセスする際、リード／ライト対象外のメモリセルに接続されているビット線及び反転ビット線のプリチャージを行うことなく前記ワード線を駆動して前記第１アクセストランジスタ及び前記第２アクセストランジスタをオンさせる、
    ことを特徴とする半導体記憶装置。
  2. 一対のビット線と反転ビット線との間に各々接続された複数のトランスミッションゲートをさらに有し、
    前記メモリコントローラは、リード／ライト対象のメモリセルにアクセスする際、リード／ライト対象外のメモリセルに接続されているビット線と反転ビット線との間のトランスミッションゲートをオンさせる、
    ことを請求項１に記載の半導体記憶装置。
  3. 前記第１ノードキャパシタ及び前記第２ノードキャパシタは、それぞれ、プレート線と前記第１ノード及び前記第２ノードとの間に各々接続された強誘電体キャパシタであり、
    前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線をパルス駆動させる、
    ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 複数のメモリセルと、
    前記複数のメモリセルに各々接続される複数のプレート線と、
    前記複数のプレート線を各々駆動するプレート線ドライバと、
    前記複数のメモリセルに対するアクセス制御を行うメモリコントローラと、
    を有し、
    前記複数のメモリセルは、それぞれ、
    第１ノードと第２ノードとの間に接続されたインバータループと、
    前記第１ノードとビット線との間に接続された第１アクセストランジスタと、
    前記第２ノードと反転ビット線との間に接続された第２アクセストランジスタと、
    前記第１ノードと前記プレート線との間に接続された第１強誘電体キャパシタと、
    前記第２ノードと前記プレート線との間に接続された第２強誘電体キャパシタと、
    を含み、
    前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線ドライバを用いて前記複数のプレート線を逐次的にパルス駆動させるものであり、かつ、前記プレート線ドライバを用いて未チャージのプレート線をパルス駆動させる前に既チャージのプレート線と未チャージのプレート線との間でチャージシェアを実施させる、
    ことを特徴とする半導体記憶装置。
  5. 隣接するプレート線間に接続された複数のトランスミッションゲートをさらに有し、
    前記メモリコントローラは、前記プレート線ドライバを用いて未チャージのプレート線をパルス駆動させる前に既チャージのプレート線と未チャージのプレート線との間のトランスミッションゲートをオンさせる、
    ことを特徴とする請求項４に記載の半導体記憶装置。
  6. ワード線イネーブル信号に応じてメモリセルのワード線を駆動する出力段と、
    ブーストイネーブル信号に応じて強誘電体キャパシタのカップリング制御を行うことにより前記ワード線の印加電圧を前記出力段の電源電圧よりも引き上げるブースト段と、
    を有することを特徴とするワード線ドライバ。
  7. 前記出力段は、
    入力端が前記ワード線イネーブル信号の印加端に接続されたインバータと、
    ソースが電源端に接続されてゲートが前記インバータの出力端に接続されたＰチャネル型の第１トランジスタと、
    ドレインが前記ワード線に接続されてソースが接地端に接続されてゲートが前記インバータの出力端に接続されたＮチャネル型の第２トランジスタと、
    を含み、
    前記ブースト段は、
    ソースが前記第１トランジスタのドレインに接続されてドレインが前記ワード線に接続されてゲートが前記ブーストイネーブル信号の印加端に接続されたＰチャネル型の第３トランジスタと、
    前記ブーストイネーブル信号の印加端と前記ワード線との間に接続された強誘電体キャパシタと、
    を含むことを特徴とする請求項６に記載のワード線ドライバ。
  8. メモリセルと、
    前記メモリセルに対するアクセス制御を行うメモリコントローラと、
    前記メモリセルのワード線を駆動する請求項６または請求項７に記載のワード線ドライバと、
    を有することを特徴とする半導体記憶装置。
  9. 前記ワード線イネーブル信号を所定の遅延時間だけ遅らせて前記ブーストイネーブル信号を生成する遅延段をさらに有することを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記遅延段は、インバータチェインを含むことを特徴とする請求項９に記載の半導体記憶装置。
  11. 前記メモリセルは、
    第１ノードと第２ノードとの間に接続されたインバータループと、
    前記第１ノードとビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第１アクセストランジスタと、
    前記第２ノードと反転ビット線との間に接続されており前記ワード線の印加電圧に応じてオン／オフされる第２アクセストランジスタと、
    前記第１ノードに接続されており前記ビット線の寄生キャパシタよりも大容量の第１ノードキャパシタと、
    前記第２ノードに接続されており前記反転ビット線の寄生キャパシタよりも大容量の第２ノードキャパシタと、
    を含むことを特徴とする請求項８〜請求項１０のいずれかに記載の半導体記憶装置。
  12. 前記第１ノードキャパシタ及び前記第２ノードキャパシタは、それぞれ、プレート線と前記第１ノード及び前記第２ノードとの間に各々接続された強誘電体キャパシタであり、
    前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線をパルス駆動させることを特徴とする請求項１１に記載の半導体記憶装置。
  13. 第１プレート線イネーブル信号に応じて第２プレート線イネーブル信号を生成する第１出力段と、
    前記第２プレート線イネーブル信号に応じてメモリセルのプレート線を駆動する第２出力段と、
    ブーストイネーブル信号に応じて強誘電体キャパシタのカップリング制御を行うことにより前記第２プレート線イネーブル信号を負電圧まで引き下げて前記第２出力段の駆動能力を増強するブースト段と、
    を有することを特徴とするプレート線ドライバ。
  14. 前記第１出力段は、
    ソースが電源端に接続されてゲートが前記第１プレート線イネーブル信号の印加端に接続されてドレインが前記第２プレート線イネーブル信号の印加端に接続されたＰチャネル型の第１トランジスタと、
    ソースが接地端に接続されてゲートが前記第１プレート線イネーブル信号の印加端に接続されたＮチャネル型の第２トランジスタと、
    を含み、
    前記第２出力段は、
    ソースが電源端に接続されてドレインが前記プレート線に接続されてゲートが前記第２プレート線イネーブル信号の印加端に接続されたＰチャネル型の第３トランジスタと、
    ドレインが前記プレート線に接続されてソースが接地端に接続されてゲートが前記第２プレート線イネーブル信号の印加端に接続されたＮチャネル型の第４トランジスタと、
    を含み、
    前記ブースト段は、
    入力端が前記ブーストイネーブル信号の印加端に接続されたインバータと、
    ドレインが前記第２プレート線イネーブル信号の印加端に接続されてソースが前記第２トランジスタのドレインに接続されてゲートが前記インバータの出力端に接続されたＮチャネル型の第５トランジスタと、
    前記インバータの出力端と前記第２プレート線イネーブル信号の印加端との間に接続された強誘電体キャパシタと、
    を含むことを特徴とする請求項１３に記載のワード線ドライバ。
  15. メモリセルと、
    前記メモリセルに対するアクセス制御を行うメモリコントローラと、
    前記メモリセルのプレート線を駆動する請求項１３または請求項１４に記載のプレート線ドライバと、
    を有することを特徴とする半導体記憶装置。
  16. 前記メモリセルは、
    第１ノードと第２ノードとの間に接続されたインバータループと、
    前記第１ノードとビット線との間に接続された第１アクセストランジスタと、
    前記第２ノードと反転ビット線との間に接続された第２アクセストランジスタと、
    前記第１ノードと前記プレート線との間に接続された第１強誘電体キャパシタと、
    前記第２ノードと前記プレート線との間に接続された第２強誘電体キャパシタと、
    を含み、
    前記メモリコントローラは、前記メモリセルのデータをストア／リコールする際、前記プレート線をパルス駆動させることを特徴とする請求項１５に記載の半導体記憶装置。
  17. 第１ノードと第２ノードとの間に接続されたインバータループと、
    前記第１ノードとビット線との間に接続された第１アクセストランジスタと、
    前記第２ノードと反転ビット線との間に接続された第２アクセストランジスタと、
    前記第１ノードとプレート線との間に接続された第１強誘電体キャパシタと、
    前記第２ノードと前記プレート線との間に接続された第２強誘電体キャパシタと、
    前記ビット線及び前記反転ビット線にそれぞれ任意のアナログ電圧を印加するための外部端子と、
    を有することを特徴とする半導体記憶装置。
  18. 前記第１アクセストランジスタのゲートに接続される第１ワード線と、
    前記第２アクセストランジスタのゲートに接続される第２ワード線と、
    を別個独立に有することを特徴とする請求項１７に記載の半導体記憶装置。
  19. 請求項１７または請求項１８に記載の半導体記憶装置を対象とする試験方法であって、
    前記外部端子から前記ビット線または前記反転ビット線の一方に任意のリファレンス電圧を印加するステップと、
    前記インバータループをディセーブルにした状態で前記プレート線をパルス駆動するステップと、
    前記第１アクセストランジスタ及び前記第２アクセストランジスタの両方または前記リファレンス電圧が印加されていない一方のみをオンさせるステップと、
    前記ビット線と前記反転ビット線との間で各々の電圧を比較するステップと、
    を有することを特徴とする半導体記憶装置の試験方法。
  20. 請求項１７または請求項１８に記載の半導体記憶装置を対象とする試験方法であって、
    前記外部端子から前記ビット線または前記反転ビット線の一方に任意のオフセット電圧を印加するステップと、
    前記第１アクセストランジスタ及び前記第２アクセストランジスタをオンさせるステップと、
    前記インバータループをディセーブルにした状態で前記プレート線をパルス駆動するステップと、
    前記インバータループをイネーブルにするステップと、
    前記ビット線と前記反転ビット線との間で各々の電圧を比較するステップと、
    を有することを特徴とする半導体記憶装置の試験方法。
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