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JPH07147094A - ビット線容量分離を含む強誘電体を用いたｒａｍ検出構成 - Google Patents

ビット線容量分離を含む強誘電体を用いたｒａｍ検出構成

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Publication number
JPH07147094A
JPH07147094A JP6133203A JP13320394A JPH07147094A JP H07147094 A JPH07147094 A JP H07147094A JP 6133203 A JP6133203 A JP 6133203A JP 13320394 A JP13320394 A JP 13320394A JP H07147094 A JPH07147094 A JP H07147094A
Authority
JP
Japan
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bit line
ferroelectric memory
coupled
current terminal
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6133203A
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English (en)
Inventor
Wen-Foo Chern
チャーン ウェン−フー
Brett Meadows
メドウス ブレット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ramtron International Corp
Original Assignee
Ramtron International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ramtron International Corp filed Critical Ramtron International Corp
Publication of JPH07147094A publication Critical patent/JPH07147094A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

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  • Engineering & Computer Science (AREA)
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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】強誘電体メモリの検出動作を改良すること。 【構成】強誘電体メモリは、強誘電体メモリセルと結合
する信号を生成するためのビット線を含む。集積化され
た負荷キャパシタとセンスアンプも、ビット線に結合し
ている。分離回路が、ビット線負荷キャパシタをセンス
アンプおよび強誘電体メモリセルからセンスアンプの活
性動作中に選択的かつ電気的に分離するために含まれて
いる。分離回路は、不揮発性強誘電体メモリ動作および
揮発性ダイナミックメモリ動作のいずれにも適合する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、概ね強誘電体メモリ回
路に関するものであり、特に、強誘電体メモリセルと共
に用いられる検出および書き込み構成（ｓｃｈｅｍｅ）
の改良に関するものである。
【０００２】
【従来の技術】１つのトランジスタ、１つのキャパシタ
（１Ｔ−１Ｃ）による強誘電体メモリアレイ回路である
１つの列１０が、図１の単純化した回路図に示されてい
る。（「列」と「行」の呼称は当該技術分野の慣習に基
づくものであり、必ずしも描いた図に示された方向に一
致しているものではない。）メモリ回路は、一般に複数
の列を含むものであるが、簡単かつ明瞭のために、唯一
つの列１０が図１に示されている。列１０は、相補的ビ
ット線２６、２８に結合するセンスアンプ１６を含む。
ビット線２６（センスアンプ１６の第１入力）は１Ｔ−
１Ｃメモリセルの配列部１４に結合しており、キャパシ
タ１２として表示された関連するビット線容量を持って
いる。ビット線２８（センスアンプ１６の基準入力）は
基準セル１８に結合している。実際の列１０がセンスア
ンプ１６に対して対称性を有していること、および、図
１の構成図は単純化した電気等価回路を提供するもので
あることは、当該技術分野における技術によって認めら
れるであろう。実際には、各ビット線が、関連するビッ
ト線容量を有しており、メモリセルと基準セルに接続さ
れている。４つの１Ｔ−１Ｃ強誘電体メモリセル２０が
図１の配列部１４内に示されているが、その数はいくつ
でもよい。各メモリセル２０は、列１０に繋がる（不図
示の）メモリセルのすべての行の代表である。各メモリ
セル２０は、ＭＯＳアクセストランジスタ２２と強誘電
体キャパシタ２４を含んでいる。アクセストランジスタ
２２のドレインは各メモリセル２０のデータ入出力端子
を形作っており、ビット線２６に結合している。各メモ
リセル２０は、対応するワード線３０および対応する基
板線３２の動作によって読み出しおよび書き込みが為さ
れる。
【０００３】別の例として選択可能な、２つのトランジ
スタ、２つのキャパシタ（２Ｔ−２Ｃ）による強誘電体
メモリアレイ回路である１つの列４０が、図２の単純化
した回路図に示されている。列４０は、相補的ビット線
５２および５４に結合するセンスアンプ４８を含んでい
る。相補的ビット線５２および５４は、２Ｔ−２Ｃメモ
リセルの配列部４６に結合されている。各ビット線はキ
ャパシタ４２および４４として描かれた関連するビット
線容量を有している。データは、メモリセル５０に差分
形式で格納されるので、列４０は基準セルを含んでいな
い。メモリセルの全ての行を代表する４つの２Ｔ−２Ｃ
強誘電体メモリセル５０が、図２の配列部４６の中に示
されているが、その数はいくつでもよい。図３を参照す
れば、各メモリセル５０は、２つのＭＯＳアクセストラ
ンジスタ６０および６２、並びにそれらに対応する強誘
電体キャパシタ６４および６６を含んでいる。アクセス
トランジスタ６０および６２のドレインは、データ入出
力端子の相補対を形成し、相補的ビット線５２および５
４に結合している。各メモリセル５０は、対応するワー
ド線５６および対応する基板線５８の動作によって読み
出しおよび書き込みがなされる。
【０００４】強誘電体メモリセルからデータを読み出す
動作は、強誘電体キャパシタの不揮発性分極に帰するも
のであり、強誘電体キャパシタ上の揮発性の静止した蓄
積電圧に帰するものではない。その動作は、米国特許第
４，８７３，６６４号においてイートン、ジュニア（Ｅ
ａｔｏｎ，Ｊｒ）によって開示されており、その名称
は、「自己再記憶型強誘電体メモリ」である。また、米
国特許第４，８８８，７３３号においてモブリイ（Ｍｏ
ｂｌｅｙ）によって開示されており、その名称は、「不
揮発性メモリセルおよび検出方法」である。これらの２
つの特許は、引用することによって本願発明に組み込ま
れている。強誘電体メモリセルからのデータ読み出しに
関する別の交換可能な方法は、パリス（Ｐａｒｒｉｓ）
とウィルソン（Ｗｉｌｓｏｎ）による出願中特許第０８
／０４０，７６２号に開示されている。この出願中特許
は、ラムトロン インターナショナル コーポレーショ
ンに譲渡されており、「強誘電体の零復帰検出方法」と
いう名称がつけられている。この出願中特許も、引用す
ることによって本願発明に織り込まれている。これらの
各検出方法において、強誘電体キャパシタはその記憶状
態を調査され、ビット線に関連する容量に格納された電
荷が解放される。
【０００５】１Ｔ−１Ｃあるいは２Ｔ−２Ｃメモリ回路
と共に先に説明したビット線容量は、多数のメモリセル
がメモリアレイに用いられている場合のようにビット線
自身に内在する寄生容量であることもあり、あるいは、
メモリセルの数が少ない場合のように付加的な集積化さ
れた容量であることもある。後者の場合、ビット線の寄
生容量は、センスアンプによって検出し得る電圧信号を
生成するには不十分である。当該技術分野の現状におい
て、この点は強誘電体メモリに対する事実である。図４
において、グラフは、ビット線で生成され電圧信号とビ
ット線（２線）容量に対するメモリセル容量の比との関
係を示している。図１において、これはキャパシタ１２
に対するキャパシタ２４の比である。図２において、こ
れはキャパシタ４２または４４に対するキャパシタ６４
または６６の比である。ビット線容量が存在しなければ
（比率が無限大であれば）信号は生成されないこと、お
よびメモリセル容量が存在しなければ（比率が零であれ
ば）信号は生成されないことに注意しなければならな
い。比率軸上の２つの終端の間に、理想的な比率が存在
する。例えば、１対３という比率であり、そこでは、ビ
ット線信号レベルが最大になる。理想比率は、用いられ
ている実際の半導体プロセス、用いられている強誘電体
材料の種類、メモリセルの数、ワード線や基板線への印
加電圧、その他の要因によって変化するであろう。しか
し、近年においては、１前後の比率が望ましいと考えら
れている。最大のビット線信号レベルとなる最適比率を
達成するためには、比較的低い密度の強誘電体メモリ中
に、ビット線の寄生容量を補完するための外部容量が必
要となる。
【０００６】
【発明が解決しようとする課題】ビット線付加容量に伴
う一つの問題は、一旦作製されてしまったら、それが永
久的にビット線に接続されているということである。そ
れは、センスアンプに順に接続される。このハードワイ
ヤ接続は図１および図２の双方に示されている。強誘電
体メモリの検出（読み出し）動作において、記憶状態が
調査された強誘電体キャパシタからビット線に電荷が転
送される。一度この動作が達成されると、センスアンプ
はビット線上の電荷を増幅するために活性化し、全論理
レベルが保持（ラッチ）される。外部ビット線容量がセ
ンスアンプに永久的に接続され、ビット線が全論理レベ
ルに到達した時にその外部ビット線容量が充電されるな
ければならないので、付加容量は要求される動作電流に
寄与すると共に、電源や接地線が跳ね上がる原因となっ
ている瞬間的なスパイク電流を生み出す。最大信号レベ
ルに必要なビット線容量が大きくなるほど、スパイキン
グおよび動作電流の増加が悪化する。換言すれば、動作
電流が要求される低レベルに維持され得るが、そのとき
は、動作速度が犠牲にされる。これらの動作状況は、い
ずれも望ましいことではない。
【０００７】求められるものは、強誘電体メモリにおけ
るセンスアンプの活性動作中の必要なビット線容量に起
因する動作電流のスパイキングと増加を除去するための
方法および回路である。
【０００８】
【課題を解決するための手段および作用】そこで、本発
明の主要な目的は、強誘電体メモリの検出動作を改良す
ることにある。
【０００９】本発明のもう一つの目的は、強誘電体メモ
リの書き込み動作の改良にある。
【００１０】本発明は特長は、ビット線容量比に対する
適正なセル容量がビット線信号を生成するために保持さ
れるが、スパイク電流や電源線および接地線の跳ね返り
（ｂｏｕｎｃｅ）は、センスアンプの活性動作中に十分
に低減される点にある。
【００１１】本発明のもう一つの特長は、本発明の回路
は、不揮発性強誘電体メモリの動作および揮発性ダイナ
ミックメモリの動作のいずれとも合致する点である。こ
こに、不揮発性強誘電体メモリは強誘電体キャパシタが
分極され、その状態が調査される（ｐｏｌｌｅｄ）もの
であり、揮発性ダイナミックメモリは強誘電体キャパシ
タの記憶状態調査を伴わない形式（ｎｏｎ−ｐｏｌｌｅ
ｄ ｆａｓｈｉｏｎ）で、標準的に充電および放電され
るものである。
【００１２】本発明によれば、強誘電体メモリは、強誘
電体メモリセルと結合する信号を生成するためのビット
線を含んでいる。集積化された負荷容量とセンスアンプ
はビット線に結合されている。分離（ｉｓｏｌａｔｉｏ
ｎ）回路は、センスアンプの活性動作中に、ビット線負
荷キャパシタをセンスアンプと強誘電体メモリから選択
的にかつ電気的に分離するために含まれている。
【００１３】本発明のさらに別の目的、特徴および利点
は、関連する図面を引用しながら後述するこの発明の好
適な実施例の詳細な説明から、一層容易に明らかとなる
であろう。
【００１４】
【実施例】図５をここで参照すると、本発明にしたがっ
て変更を加えた１Ｔ−１Ｃ強誘電体メモリアレイ回路の
１つの列１０′が示されており、そこには分離回路１３
が含まれている。センスアンプ１６は相補的ビット線２
６および２８と結合した状態で保持されている。しか
し、ビット線２６の第１領域がここでは１Ｔ−１Ｃメモ
リセルの配列部１４に結合され、ビット線２６′の第２
領域がビット線キャパシタ１２に結合されている。ビッ
ト線２６の第１および第２領域は、分離回路１３によっ
て分離されている。ビット線２８は基準セル１８に結合
している。実際の列１０′は、センスアンプ１６に関し
て未だ対称的である。実際には、各ビット線が、関連す
るビット線容量、付随するメモリセル、基準セルおよび
分離回路を有している。４つの１Ｔ−１Ｃ強誘電体メモ
リセル２０は、メモリセルの全ての行のそれぞれの代表
であり、図５において配列部１４の中に示されている。
１Ｔ−１Ｃ強誘電体メモリセル２０の数はここでは４つ
であるが、いくつでもよい。
【００１５】図６において、本発明にしたがって変更さ
れた２Ｔ−２Ｃ強誘電体メモリアレイ回路が、分離回路
４３を含んで示されている。センスアンプ４８はビット
線５２および５４からなる相補的ビット線対に結合され
ている。しかし、ビット線対５２，５４の第１領域がこ
こでは２Ｔ−２Ｃメモリセルの配列部４６に結合され、
ビット線対５２′，５４′がビット線キャパシタ４２，
４４に結合されている。ビット線対５２，５４の第１お
よび第２領域は分離回路４３によって分離されている。
４つの２Ｔ−２Ｃ強誘電体メモリセル５０が、図６の配
列部４６の中に示されているが、その数はいくつでもよ
い。列４０′の動作は、回路レベルの実施例７０および
９０を参照して以下に説明する。
【００１６】ここで図７を参照すると、本発明の回路レ
ベルの第１実施例である回路７０が示されており、そこ
にはＤおよび／Ｄの符号が付された差動ビット線対５
２，５４の第１領域に結合する交互結合センスアンプ４
８が含まれている。センスアンプは、符号ＳＡが付され
たセンスアンプイネーブル入力７７を有している。差動
ビット線対５２，５４の第１領域を横切るように結合し
ているのは、ＮチャネルトランジスタＭ１，Ｍ２および
Ｍ３からなるＶＳＳ平衡回路７２である。トランジスタ
Ｍ１およびＭ３は、それぞれ、差動ビット線対の反転お
よび非反転要素と接地との間に結合されている。トラン
ジスタＭ２は、差動ビット線対の第１領域を横切るよう
に結合されている。トランジスタＭ１，Ｍ２およびＭ３
のゲート電極（以下、単にゲートと呼ぶ）は、行線７９
上でＥＱＮで示された平衡信号を受けるために共通に結
合されている。ＶＳＳ平衡回路７２は、Ｄおよび／Ｄ線
が接地電位と等しくなるように強制する。
【００１７】２−トランジスタ強誘電体メモリセル５０
も差動ビット線対５２，５４の第１領域を横切るように
結合されている。この２−トランジスタ強誘電体メモリ
セル５０は、ＮチャネルトランジスタＭ４とそれに関連
する強誘電体セルキャパシタＣ１、およびＮチャネルト
ランジスタＭ５とそれに関連する強誘電体セルキャパシ
タＣ２から構成されている。直列接続されたトランジス
タＭ４とキャパシタＣ１は、線Ｄと符号ＰＬが付された
基板線５８の間に結合されている。トランジスタＭ４と
Ｍ５のゲートは相互に接続しており、符号ＷＬが付され
たワード線５６に接続されている。ここで、図７におい
ては一つのメモリセル５０のみが示されていることに注
意してほしい。実際には、差動ビット線対５２，５４の
間に結合される付加メモリセルおよびこの付加メモリセ
ルに対応する付加ワード線と付加基板線によって、ビッ
トメモリセル５０はいくつでも用いることができる。ま
た、単一の列のみが示されていることも注意しなければ
ならない。実際のメモリ回路では、多数の列が用いら
れ、そこではメモリセル５０が行列状に配列されるであ
ろう。
【００１８】ＮチャネルトランジスタＭ６およびＭ７を
含む分離回路４３は、差動ビット線対の第１領域５２，
５４を符号Ｌ，／Ｌで示された差動ビット線対の第２領
域５２′，５４′から電気的に分離するように働く。ト
ランジスタＭ６の電流経路は、線Ｌと線Ｄの間に形成さ
れ、トランジスタＭ７の電流経路は線／Ｌと線／Ｄの間
に形成される。トランジスタＭ６とＭ７のゲートは符号
ＬＤが付された分離信号を受けるために相互に接続され
ている。ＰチャネルトランジスタＭ８，Ｍ９およびＭ１
０からなるＶＣＣ平衡回路７４は差動ビット線対の第２
領域５２′、５４′の間に結合されている。トランジス
タＭ８とＭ９は、それぞれ差動ビット線対５２′と５
４′の非反転要素および反転要素と、ＶＣＣ電源との間
に接続されている。トランジスタＭ１０は差動ビット線
対の第２領域の間に接続されている。トランジスタＭ
８、Ｍ９およびＭ１０のゲートは、行線８２上の平衡信
号ＥＱＰを受けるために互いに接続している。平衡回路
８２は、Ｌおよび／Ｌ線を強制的にＶＣＣ電源電位と等
しくする。
【００１９】２つのビット線負荷容量ＣＬ１およびＣＬ
２も、差動ビット線対の第２領域５２′および５４′に
結合している。これらのキャパシタも理想的には強誘電
体キャパシタであることに注意されたい。これにより、
電荷分配特性を環境要因における電荷、並びに、半導体
および強誘電体プロセスの仕様における電荷と一致させ
ることができる。しかし、キャパシタＣＬ１およびＣＬ
２は、もし望むなら、従来の集積回路容量とすることも
できる。キャパシタＣＬ１は線Ｌと接地との間に接続さ
れ、キャパシタＣＬ２は線／Ｌと接地との間に接続され
ている。最後に、ＮチャネルトランジスタＭ１１、Ｍ１
２およびＭ１３からなる付加第２平衡回路７８は、差動
ビット線対の第２領域５２′、５４′の間に接続されて
いる。この付加第２平衡回路７８の動作は、トランジス
タＭ１、Ｍ２およびＭ３からなる平衡回路７２と全く同
じである。トランジスタＭ１１、Ｍ１２およびＭ１３の
ゲートは、同じＥＱＮ平衡信号を受けるために相互接続
されている。線Ｌおよび／Ｌは、ＥＱＮ信号が活性化さ
れた時に、同様に強制的に接地される。
【００２０】図７に示すメモリ回路７０の動作は、図８
のタイミングチャートと共に説明される。本発明の背景
（従来の技術の項）において引用した「零復帰」の検出
および書き込み方法が、一つの例として用いられている
が、その他の強誘電体検出方法も利用できることに注意
することが重要である。検出方法は、論理「１」状態に
おけるＥＱＮ信号と共に初期時刻ｔ０から始まる。この
とき、線Ｌおよび／Ｌと同様に、線Ｄおよび／Ｄが強制
的に接地される。その他の全ての信号は、分離信号ＬＤ
とＶＣＣ平衡信号ＥＱＰを除いて、最初に論理「０」レ
ベルとなっている（この論理「０」レベルは、典型的に
は、ＶＳＳレベルか接地レベルに設定されている。）。
分離信号ＬＤとＶＣＣ平衡信号ＥＱＰはいずれも論理ハ
イレベルになっており、そのレベルは典型的にはＶＣＣ
レベルまたは５ボルトである。分離信号ＬＤのハイレベ
ルに伴って、トランジスタＭ６およびＭ７は導通し、ビ
ット線要素ＬとＤ、および／Ｌと／Ｄが時刻ｔ０におい
て接続される。
【００２１】ＥＱＮ信号は、つぎに時刻ｔ１において、
論理「０」状態に切り替わり、そして、ワード線信号Ｗ
Ｌは、時刻ｔ２において、論理「１」状態に切り替わ
る。時刻ｔ３とｔ４の間において、基板線ＰＬは時刻ｔ
３からｔ４まで図８のＰＬ波形で示されるようなパルス
を作る。ＰＬパルス波形は、（不図示の）オンチップデ
コード回路によって与えられ、その電圧レベルは典型的
には全論理レベルである。このＰＬパルス波形は、強誘
電体セルキャパシタＣ１およびＣ２の記憶状態を調査
し、ビット線要素Ｄ，／Ｄ，Ｌおよび／Ｌへ電荷を転送
する。ここで、差動ビット線対の第１および第２領域
は、トランジスタＭ６およびＭ７を介して短絡されてい
ることに注意すべきである。
【００２２】時刻ｔ５において、分離トランジスタＭ６
およびＭ７は、ＬＤ入力が論理「０」状態に切り替わる
ことにより、オフされる。時刻ｔ５の後は、差動ビット
線対の第１および第２領域は電気的に分離される。それ
は、ビット線負荷キャパシタＣＬ１およびＣＬ２をセン
スアンプ４８から分離するものでもあり、線Ｄおよび／
Ｄ上の電圧信号は未だ保存されている。時刻ｔ６におい
て、センスアンプ４８は活性化される。時刻ｔ７とｔ９
との間では、基板線が、メモリセルの元の論理状態を再
びプログラム（再格納）するために再びパルス化され
る。この第２基板線パルスの立上がり端は、必要なら
ば、僅かに遅らせることができる。差動ビット線対の第
１領域の電圧差は、時刻ｔ７からいくらかの時間経過後
に全論理レベルまでセンスアンプ４８によって増幅され
る。時刻ｔ７では、ＥＱＰ線８２が論理「０」状態に切
り替わる。これにより、線Ｌ、／Ｌが時刻ｔ８で論理
「０」状態になり、強誘電体負荷キャパシタＣＬ１およ
びＣＬ２をその初期状態に分極する。
【００２３】時刻ｔ１０において、全論理レベルは線Ｄ
および／Ｄに到達し、センスアンプ４８は非活性状態と
なる。時刻ｔ１０とｔ１１の間では、ＶＣＣ平衡回路７
４がオフ状態となり、時刻ｔ１１ではワード線選択信号
ＷＬが論理「０」状態に切り替わる。時刻ｔ１２では、
切り替え信号ＬＤが論理「１」状態になることによって
ビット線の第１および第２領域が再び結合され、ＥＱＮ
信号も論理「１」状態に切り替わる。時刻ｔ１２では、
ビット線の両領域上の電圧レベルは強制的に零になり、
時刻ｔ１３において基本の論理「０」状態になるまで十
分に再格納される。今、全ての信号と論理状態は、先行
する初期状態に際格納され、メモリセルは再び読み出す
ために待機する。
【００２４】このようにして、容量、詳しくは集積回路
の強誘電体容量は、分離回路のトランジスタＭ６および
Ｍ７を利用して対応するビット線に対して選択的に結
合、分離そして際結合がなされることが理解されよう。
トランジスタＭ６およびＭ７は、ＬＤ分離信号によって
制御されるが、この分離信号は図７には図示していない
チップ上のタイミング回路によって生成されている。
【００２５】つぎに、図９を参照する。本発明による強
誘電体メモリの第２実施例である回路９０は、ビット容
量分離回路４３を有しているが、トランジスタＭ８、Ｍ
９およびＭ１０からなるＶＣＣ平衡回路７４が除かれて
いる。したがって、ＥＱＰ信号入力とメモリ回路７０の
行線８２がない。さらに、強誘電体負荷キャパシタＣＬ
１およびＣＬ２は、ＶＣＣ電圧源に結合し、図７におけ
るように接地（ＶＳＳ）には結合していない。
【００２６】第２実施例９０は３個少ないトランジスタ
と１つ少ない入力信号とを含むものであるが、動作は実
質的に同じである。図１０の対応タイミングチャートを
ここで参照すると、図８に示されたものと相対的時間を
等しくして信号伝達が行われている。大きな相違点は、
差動ビット線対Ｌと／Ｌの第２領域５２′、５４′上の
電圧レベルが、全論理レベル間で切り替えが行われない
ことである。したがって、負荷キャパシタＣＬ１および
ＣＬ２が常に同一方向に分極され、すなわち、強誘電体
層の分極が変化することがない。負荷キャパシタＣＬ１
およびＣＬ２における強誘電体層の基本極性が変化しな
いので、回路例７０におけるような「切り替え」られた
極性から再格納される必要がない。
【００２７】本発明の重要な点は、強誘電体メモリセル
が強誘電体メモリの上述した動作においても、標準ダイ
ナミックメモリの動作においても用いられ得ることであ
る。ダイナミックメモリ動作においては、強誘電体キャ
パシタはその記憶状態の調査（ｐｏｌｌｅｄ）が為され
ず、キャパシタに実際に格納された電荷がセンスアンプ
によって検出される。ダイナミックメモリモードにおい
てメモリ回路７０または９０のいずれを駆動させるため
にも付加的な構造は不要である。メモリ回路をダイナミ
ックメモリモードにするために、信号ＬＤを論理「０」
状態に切り替えることによって、分離装置がオフに切り
替えられる。負荷キャパシタＣＬ１およびＣＬ２は、ダ
イナミックモードの全期間に亘って電気的に分離され
る。それらは、電信号を生成するために必要とされてい
ないからである。
【００２８】本発明の別の重要な観点は、いくつかのメ
モリセルタイプを利用できることである。基準セルに関
連して動作する１つの１−トランジスタメモリセル、１
つの２−トランジスタメモリセル、あるいは別の形式の
メモリセルタイプが利用できる。ここに示すビット線容
量負荷の電気的分離は、実質的にいくつかの強誘電体メ
モリセル形式あるいはメモリ構造にまで拡張される得
る。メモリ回路の１列およびその１列内の１つまたは４
つメモリセルが図５、６、７および９に示されるが、本
発明は、メモリセルの多重列および多重行のより典型的
なメモリ構造にまで容易に拡張されることに留意するこ
とも重要である。
【００２９】もし、ビット線が接地に代えてＶＣＣにプ
リチャージされれば、図７に示される回路７０に対して
交換可能な回路例が利用され得ることになる。不図示の
この交換可能な回路例において、Ｎ−チャネルトランジ
スタＭ１−Ｍ３、Ｍ６−Ｍ７およびＭ１１−Ｍ１３はＰ
−チャネルトランジスタに置き換えられる。置換された
トランジスタＭ６−Ｍ７のゲートに対するＬＤ信号の極
性は反転される。置換されたトランジスタＭ１、Ｍ３、
Ｍ１１およびＭ１３は接地に代えてＶＣＣに結合され
る。ビット線負荷キャパシタＣＬ１とＣＬ２は接地に代
えてＶＣＣに結合される。同様に、ビット線が接地に代
えてＶＣＣにプリチャージされれば、図９に示される回
路９０に対して交換可能な回路例が利用され得ることに
なる。同じく不図示のこの交換可能な回路例において、
Ｎ−チャネルトランジスタＭ１−Ｍ３、Ｍ６−Ｍ７およ
びＭ１１−Ｍ１３はＰ−チャネルトランジスタに置き換
えられる。置換されたトランジスタＭ６−Ｍ７のゲート
に対するＬＤ信号の極性は反転される。置換されたトラ
ンジスタＭ１、Ｍ３、Ｍ１１およびＭ１３は接地に代え
てＶＣＣに結合される。ビット線負荷キャパシタＣＬ１
とＣＬ２は接地に代えてＶＣＣに結合される。
【００３０】ここで図１１を参照すると、ビット線容量
分離方法および回路はデータを強誘電体メモリセルに書
き込む間にその利益を与える。一つの２Ｔ−２Ｃ列４
０′が図１１に示されており、対応する書き込み回路が
含まれている。回路配置（ｃｉｒｃｕｉｔ ｔｏｐｏｇ
ｒａｐｈｙ）は、付加書き込み回路を除いて図６に示す
ものと全く同一である。メモリセル５０にデータを書き
込むために、データは、ＤＡＴＡおよび／ＤＡＴＡで表
示されたデータ線要素９２および９４からなる差動デー
タバスから選択される。通過回路（ｐａｓｓ ｃｉｒｃ
ｕｉｔ）９８は線９６上の選択信号ＣＯＬＳＥＬの制御
下にある。通過回路９８は第１および第２のパストラン
ジスタＭＰ１およびＭＰ２を含み、パストランジスタＭ
Ｐ１およびＭＰ２のゲートは、相互に接続されると共に
線９６に接続されている。動作の際に、通過回路９８
は、論理「ハイ」ＣＯＬＳＥＬ信号によって活性化され
る。パストランジスタＭＰ１は、線９２上のデータをビ
ット線要素５２に結合し、パストランジスタＭＰ２は、
線９２上の相補データをビット線要素５４に結合する。
書き込み動作中に、分離回路４３が活性化して、ビット
線容量４２および４４が差動ビット線対５２、５４から
電気的に分離されることが要求される。このようにし
て、ビット線対をチャージするのに必要な時間が減少す
る。これは、トータルビット線容量が実質的に減少する
からである。このようにして、対応する書き込みサイク
ル時間が実質的に減少することができる。負荷容量ＣＬ
１およびＣＬ２とビット線要素５２および５４との間の
電気的接続は、その後の読み出しサイクルに先行して再
確立される。
【００３１】本発明の好適実施例における本発明の原理
を説明および開示してきたが、本発明がそのの原理から
逸脱することなく配列や細部について変更できること
は、当該分野の技術をもちいることより、認められる。
たとえば、バイポーラトランジスタやＭＯＳとバイポー
ラデバイスの組み合わせのような別のタイプの半導体装
置が、本発明の原理から逸脱することなく、利用され得
る。したがって、われわれは、請求の範囲の精神および
概念中から導き出されるすべての改良および変形につい
て権利を主張をする。
【００３２】
【発明の効果】以上説明したように、本発明の強誘電体
メモリセル、そのデータ読み出し方法、およびデータ書
き込み方法によれば、負荷キャパシタとセンスアンプと
の間に電気的分離のための分離回路を備えているので、
センスアンプの動作中の動作電流のスパイキングおよび
増加を十分に低減することができる。
【図面の簡単な説明】
【図１】１Ｔ−１Ｃ強誘電体メモリアレイの一つの列
（ｃｏｌｕｍｎ）の簡単化した回路図。
【図２】２Ｔ−２Ｃ強誘電体メモリアレイの一つの列の
簡単化した回路図。
【図３】２Ｔ−２Ｃメモリセルの回路図。
【図４】容量比に対するビット線信号強度を示すグラ
フ。
【図５】本発明にしたがって変更を加えた１Ｔ−１Ｃ強
誘電体メモリアレイの一つの列の簡単化した回路図。
【図６】本発明にしたがって変更を加えた２Ｔ−２Ｃ強
誘電体メモリアレイの一つの列の簡単化した回路図。
【図７】本発明の第１の実施例である回路図。
【図８】図７に関連するタイミングチャート図。
【図９】本発明の第２の実施例である回路図。
【図１０】図９に関連するタイミングチャート図。
【図１１】本発明にしたがって変更を加えた２Ｔ−２Ｃ
強誘電体メモリアレイの一つの列の簡単化した回路図で
あり、関連する書き込み回路を示す。
【符号の説明】
１２、４２、４４…負荷キャパシタ、１３、４３…分離
回路、１４、４６…メモリセル配列部、１６、４８…セ
ンスアンプ、１８…基準セル、２０…１Ｔ−１Ｃメモリ
セル、２６、２８…ビット線、５２、５４…ビット線、
５０…２Ｔ−２Ｃメモリセル。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/10 ４５１ 7210−4Ｍ

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ビット線と、 ビット線と結合するデータ入出力端子を有する強誘電体
    メモリセルと、 前記ビット線と結合する負荷キャパシタと、 前記ビット線と結合するセンスアンプと、 前記負荷キャパシタを前記センスアンプおよび強誘電体
    メモリセルから電気的に分離するための分離回路と、を
    備えた強誘電体メモリ。
  2. 【請求項２】 請求項１に記載の強誘電体メモリにおい
    て、 前記強誘電体メモリセルとセンスアンプは前記ビット線
    の第１領域に結合し、前記負荷キャパシタは前記ビット
    線の第２領域に結合し、前記ビット線の前記第１および
    第２領域は、前記分離回路によって分離されていること
    を特徴とする強誘電体メモリ。
  3. 【請求項３】 請求項１に記載の強誘電体メモリにおい
    て、 前記強誘電体メモリセルは、 前記ビット線に結合する第１電流端子と、第２電流端子
    と、ワード線に結合するゲートとを有するスイッチング
    トランジスタと、 前記スイッチングトランジスタの前記第２電流端子と結
    合する第１端子と、基板線と結合する第２端子とを有す
    る強誘電体キャパシタとを備えることを特徴とする強誘
    電体メモリ。
  4. 【請求項４】 請求項１に記載の強誘電体メモリにおい
    て、 前記負荷キャパシタは、前記ビット線に結合する第１端
    子と接地を含む供給電圧電源に結合する第２端子とを有
    する強誘電体キャパシタを含むことを特徴とする強誘電
    体メモリ。
  5. 【請求項５】 請求項１に記載の強誘電体メモリにおい
    て、 前記分離回路は、前記センスアンプおよび前記メモリセ
    ルの前記入出力端子に結合する第１電流端子と、前記負
    荷キャパシタに結合する第２電流端子と、負荷分離信号
    を受けるゲートとを有するスイッチングトランジスタを
    含むことを特徴とする強誘電体メモリ。
  6. 【請求項６】 請求項１に記載の強誘電体メモリにおい
    て、 前記センスアンプは、前記負荷キャパシタが電気的に分
    離している間に駆動信号を受けるためのセンスアンプ駆
    動入力をさらに備えていることを特徴とする強誘電体メ
    モリ。
  7. 【請求項７】 請求項１に記載の強誘電体メモリにおい
    て、 前記センスアンプは、基準セルと結合する基準入力をさ
    らに備えていることを特徴とする強誘電体メモリ。
  8. 【請求項８】 非反転ビット線要素と反転ビット線要素
    とを含む差動ビット線対と、 前記差動ビット線対間に結合する第１および第２相補デ
    ータ入出力端子を有する強誘電体メモリセルと、 前記ビット線要素の各々にそれぞれ結合する第１および
    第２キャパシタと、 前記差動ビット線対間に結合する差動センスアンプと、 前記負荷キャパシタを前記センスアンプおよび前記強誘
    電体メモリセルから電気的に分離するための分離回路
    と、を備えたことを特徴とする強誘電体メモリ。
  9. 【請求項９】 請求項８に記載の強誘電体メモリにおい
    て、 前記強誘電体メモリセルとセンスアンプは前記差動ビッ
    ト線対の第１領域に結合し、前記負荷キャパシタは前記
    差動ビット線対の第２領域に結合し、前記差動ビット線
    対の前記第１および第２領域は、前記分離回路によって
    分離されていることを特徴とする強誘電体メモリ。
  10. 【請求項１０】請求項８に記載の強誘電体メモリにおい
    て、 前記強誘電体メモリセルは、 前記ビット線要素の一方に結合する第１電流端子と、第
    ２電流端子と、ワード線に結合するゲートとを有する第
    １スイッチングトランジスタと、 前記第１スイッチングトランジスタの前記第２電流端子
    と結合する第１端子と、基板線と結合する第２端子とを
    有する第１強誘電体キャパシタと、 前記ビット線要素の他方に結合する第１電流端子と、第
    ２電流端子と、ワード線に結合するゲートとを有する第
    ２スイッチングトランジスタと、 前記第２スイッチングトランジスタの前記第２電流端子
    と結合する第１端子と、基板線と結合する第２端子とを
    有する第２強誘電体キャパシタと、を備えることを特徴
    とする強誘電体メモリ。
  11. 【請求項１１】請求項８に記載の強誘電体メモリにおい
    て、 前記負荷キャパシタの各々は、前記ビット線要素に結合
    する第１端子と接地を含む供給電圧電源に結合する第２
    端子とを有する強誘電体キャパシタを含むことを特徴と
    する強誘電体メモリ。
  12. 【請求項１２】請求項８に記載の強誘電体メモリにおい
    て、 前記分離回路は、 前記センスアンプの第１入力および前記メモリセルの前
    記入出力端子の一方に結合する第１電流端子と、前記負
    荷キャパシタの一方に結合する第２電流端子と、ゲート
    とを有する第１スイッチングトランジスタと、 前記センスアンプの第２入力および前記メモリセルの前
    記入出力端子の他方に結合する第１電流端子と、前記負
    荷キャパシタの他方に結合する第２電流端子と、負荷分
    離信号を受けるために前記第１スイッチングトランジス
    タの前記ゲートに結合するゲートとを有する第２スイッ
    チングトランジスタと、 を含むことを特徴とする強誘電体メモリ。
  13. 【請求項１３】請求項８に記載の強誘電体メモリにおい
    て、 前記センスアンプは、前記負荷キャパシタが電気的に分
    離している間に駆動信号を受けるためのセンスアンプ駆
    動入力をさらに備えていることを特徴とする強誘電体メ
    モリ。
  14. 【請求項１４】請求項８に記載の強誘電体メモリにおい
    て、 差動ビット線対の平衡手段をさらに備えていることを特
    徴とする強誘電体メモリ。
  15. 【請求項１５】請求項１４に記載の強誘電体メモリにお
    いて、 前記平衡手段は、 前記ビット線要素の一方と結合する第１電流端子と、接
    地を含むＶＳＳ電源に結合する第２電流端子と、ゲート
    とを有する第１Ｎ型スイッチングトランジスタと、 前記ビット線要素の他方と結合する第１電流端子と、接
    地を含むＶＳＳ電源に結合する第２電流端子と、ゲート
    とを有する第２Ｎ型スイッチングトランジスタと、 前記差動ビット線対と結合する第１および第２電流端子
    と、平衡信号を受けるために第１および第２スイッチン
    グトランジスタのゲートに結合するゲートを有する第３
    Ｎ型スイッチングトランジスタと、を備えていることを
    特徴とする強誘電体メモリ。
  16. 【請求項１６】請求項８に記載の強誘電体メモリにおい
    て、 前記差動センスアンプおよびメモリセルと結合する差動
    ビット線対の第１領域を平衡化するための第１の手段
    と、 前記負荷キャパシタと結合する前記差動ビット線対の第
    ２領域を平衡化するための第２の手段と、をさらに備え
    たことを特徴とする強誘電体メモリ。
  17. 【請求項１７】請求項１６に記載の強誘電体メモリにお
    いて、 前記第１および第２平衡手段は各々、 前記それぞれのビット線領域における前記ビット線要素
    の一方と結合する第１電流端子と、接地を含むＶＳＳ電
    源に結合する第２電流端子と、ゲートとを有する第１Ｎ
    型スイッチングトランジスタと、 前記それぞれのビット線領域における前記ビット線要素
    の他方と結合する第１電流端子と、接地を含むＶＳＳ電
    源に結合する第２電流端子と、ゲートとを有する第２Ｎ
    型スイッチングトランジスタと、 前記それぞれのビット線領域における前記差動ビット線
    対と結合する第１および第２電流端子と、平衡信号を受
    けるために第１および第２スイッチングトランジスタの
    ゲートに結合するゲートを有する第３Ｎ型スイッチング
    トランジスタと、を備えていることを特徴とする強誘電
    体メモリ。
  18. 【請求項１８】請求項８に記載の強誘電体メモリにおい
    て、 強誘電体負荷キャパシタの分極のための手段をさらに備
    えていることを特徴とする強誘電体メモリ。
  19. 【請求項１９】請求項１８に記載の強誘電体メモリにお
    いて、 前記分極手段は、 前記負荷キャパシタに関連する前記ビット線要素の一方
    に結合する第１電流端子と、ＶＣＣ電源と結合する第２
    電流端子と、ゲートとを有する第１Ｐ型スイッチングト
    ランジスタと、 前記負荷キャパシタに関連する前記ビット線要素の他方
    に結合する第１電流端子と、ＶＣＣ電源と結合する第２
    電流端子と、ゲートとを有する第２Ｐ型スイッチングト
    ランジスタと、 前記負荷キャパシタに関連する前記差動ビット線対に結
    合する第１および第２電流端子と、分極信号を受けるた
    めの第１および第２スイッチングトランジスタのゲート
    に結合するゲートとを有する第３Ｐ型スイッチングトラ
    ンジスタと、を備えることを特徴とする強誘電体メモ
    リ。
  20. 【請求項２０】強誘電体メモリセルとビット線に結合す
    る負荷キャパシタとを有する強誘電体メモリからデータ
    を読み出す方法において、 強誘電体メモリセルの記憶状態を調査する過程と、 負荷キャパシタを強誘電体メモリセルから電気的に分離
    する過程と、 前記負荷キャパシタが電気的に分離した後に強誘電体メ
    モリセルによって与えられる信号電圧を検出する過程と
    を備えていることを特徴とするデータ読み出し方法。
  21. 【請求項２１】請求項２０に記載のデータ読み出し方法
    において、 前記検出過程は、前記負荷キャパシタは強誘電体メモリ
    セルから電気的に分離している間に駆動されるセンスア
    ンプを用いて信号電圧を検出する過程を含むことを特徴
    とするデータ読み出し方法。
  22. 【請求項２２】請求項２０に記載のデータ読み出し方法
    において、 ＤＲＡＭの動作モードを与えるために前記負荷キャパシ
    タを継続的に分離する過程をさらに備えていることを特
    徴とするデータ読み出し方法。
  23. 【請求項２３】請求項２０に記載のデータ読み出し方法
    において、 前記負荷キャパシタの電気的分離過程は、前記メモリセ
    ルと前記負荷キャパシタとの間に設けられたトランジス
    タを非活性にする過程を含むことを特徴とするデータ読
    み出し方法。
  24. 【請求項２４】強誘電体メモリセルとビット線に結合す
    る負荷キャパシタとを備えた強誘電体メモリセルにデー
    タを書き込む方法において、 前記強誘電体メモリセルから負荷キャパシタを電気的に
    分離する過程と、 負荷キャパシタが電気的に分離した後に強誘電体メモリ
    セルにデータを書き込む過程とを備えたデータ書き込み
    方法。
  25. 【請求項２５】請求項２４に記載のデータ書き込み方法
    において、 次の読み出しサイクルに先行して前記負荷キャパシタと
    前記ビット線との間の電気的接続を確立する過程をさら
    に備えたことを特徴とするデータ書き込み方法。
JP6133203A 1993-06-24 1994-06-15 ビット線容量分離を含む強誘電体を用いたｒａｍ検出構成 Pending JPH07147094A (ja)

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