DE69426903T2

DE69426903T2 - Abfühlungsschema eines ferroelektrischen RAM-Speichers, der eine kapazitive Bitleitungsisolierung enthält

Info

Publication number: DE69426903T2
Application number: DE69426903T
Authority: DE
Inventors: Wen Foo Chern
Original assignee: Ramtron International Corp
Current assignee: Ramtron International Corp
Priority date: 1993-06-24
Filing date: 1994-04-13
Publication date: 2001-11-15
Anticipated expiration: 2014-04-14
Also published as: EP0631287A2; DE69426903D1; JPH07147094A; EP0631287B1; EP0631287A3; US5381364A

Description

STAND DER TECHNIK

Diese Erfindung betrifft allgemein ferroelektrische Speicherschaltungen und insbesondere ein verbessertes Meß- und Schreibschema zum Gebrauch mit ferroelektrischen Speicherzellen.
Eine Spalte 10 einer ferroelektrischen Ein-Transistor-Ein-Kondensator-("1 T-1 C")- Speichermatrixschaltung ist im vereinfachten Schaltungsdiagramm aus Fig. 1 dargestellt. (Die Verwendung der Bezeichnungen "Spalte" und "Zeile" beruht auf Übereinkommen auf dem Fachgebiet und entspricht nicht unbedingt der in den Figuren der Zeichnung dargestellten Orientierung.) Wenngleich Speicherschaltungen typischerweise zahlreiche Spalten aufweisen, ist in Fig. 1 der Einfachheit und Klarheit halber nur eine Spalte 10 dargestellt. Die Spalte 10 weist einen mit komplementären Bitleitungen 26 und 28 gekoppelten Leseverstärker 16 auf. Die Bitleitung 26 (ein erster Eingang des Leseverstärkers 16) ist mit einem Spaltenbereich 14 von 1T-1C-Speicherzellen gekoppelt und weist eine als Kondensator 12 dargestellte zugehörige Bitleitungskapazität auf. Die Bitleitung 28 (ein Referenzeingang des Leseverstärkers 16) ist mit einer Referenzzelle 18 gekoppelt. Fachleute werden verstehen, daß eine tatsächliche Spalte 10 bezüglich des Leseverstärkers 16 symmetrisch ist und daß das schematische Diagramm aus Fig. 1 eine vereinfachte elektrisch äquivalente Schaltung darstellt. In der Praxis weist jede Bitleitung eine zugehörige Bitleitungskapazität, angehängte Speicherzellen und eine Referenzzelle auf. Innerhalb des Spaltenbereichs 14 in Fig. 1 sind vier ferroelektrische 1T-1C-Speicherzellen 20 dargestellt, wenngleich jede beliebige Anzahl verwendet werden kann. Jede Speicherzelle 20 stellt eine ganze Zeile der die Spalte 10 umfassenden Speicherzellen (nicht dargestellt) dar. Jede Speicherzelle 20 weist einen MOS-Zugangstransistor 22 und einen ferroelektrischen Kondensator 24 auf. Die Drain-Elektrode des Zugangstransistors 22 bildet einen Daten-Ein-/Ausgabeknoten jeder Speicherzelle 20 und ist mit der Bitleitung 26 gekoppelt. Jede Speicherzelle 20 wird durch die Tätigkeit einer entsprechenden Wortleitung 30 und einer entsprechenden Plattenleitung 32 ausgelesen, und es wird durch diese in sie geschrieben.
Eine Spalte 40 einer alternativen ferroelektrischen Zwei-Transistor-Zwei-Kondensator-("2T-2C")-Speichermatrixschaltung ist im vereinfachten Schaltungsdiagramm aus Fig. 2 dargestellt. Die Spalte 40 weist einen Leseverstärker 48 auf, der mit komplementären Bitleitungen 52 und 54 gekoppelt ist. Die komplementären Bitleitungen 52 und 54 sind mit einem Spaltenbereich 46 von 2T-2C-Speicherzellen gekoppelt. Jede Bitleitung weist eine als Kondensatoren 42 und 44 dargestellte zugehörige Bitleitungskapazität auf. Weil Daten in differentieller Weise in Speicherzellen 50 gespeichert werden, weist die Spalte 40 keine Referenzzelle auf. Innerhalb des Spaltenbereichs 46 in Fig. 2 sind vier eine ganze Zeile von Speicherzellen darstellende ferroelektrische 2T-2C-Speicherzellen 50 dargestellt, wenngleich jede beliebige Anzahl verwendet werden kann. Wie in Fig. 3 dargestellt ist, umfaßt jede Speicherzelle 50 zwei MOS-Zugangstransistoren 60 und 62 und entsprechende ferroelektrische Kondensatoren 64 und 66. Die Drain-Elektrode der Zugangstransistoren 60 und 62 bildet ein komplementäres Paar von Daten-Ein-/Ausgabeknoten, die mit den komplementären Bitleitungen 52 und 54 gekoppelt sind. Jede Speicherzelle 50 wird durch die Tätigkeit einer entsprechenden Wortleitung 56 und einer entsprechenden Plattenleitung 58 ausgelesen, und es wird durch diese in sie geschrieben.
Der Vorgang des Lesens von Daten aus einer ferroelektrischen Speicherzelle, der auf der nichtflüchtigen Polarisation des ferroelektrischen Kondensators und nicht auf der darauf gespeicherten flüchtigen Ruhespannung beruht, ist im Eaton, Jr. erteilten US-Patent 4 873 664 mit dem Titel "Self Restoring Ferroelectric Memory" und im Mobley erteilten US-Patent 4 888 733 mit dem Titel "Non-volatile Memory Cell and Sensing Method" beschrieben. Ein alternatives Verfahren zum Lesen von Daten aus einer ferroelektrischen Speicherzelle ist in einer anhängigen Patentanmeldung 08/040762 von Parris und Wilson, die auch auf Ramtron International Corporation übertragen wurde, mit dem Titel "Ferroelectric Return to Zero Sensing Method" beschrieben. Bei jedem dieser Meßverfahren wird der ferroelektrische Kondensator "gepolt", und es wird Ladung freigesetzt, die in der der Bitleitung gehörigen Kapazität gespeichert wird.
Die oben in Zusammenhang mit den 1T-1 C- oder 2T-2C-Speicherschaltungen erwähnte Bitleitungskapazität kann entweder die in der Bitleitung selbst stets vorhandene parasitäre Kapazität sein, falls in der Speichermatrix eine große Anzahl von Speicherzellen verwendet wird, oder sie kann eine zusätzliche integrierte Kapazität sein, falls die Anzahl der Speicherzellen gering ist. Im letztgenannten Fall ist die parasitäre Kapazität der Bitleitung nicht ausreichend, um ein Spannungssignal zu erzeugen, das vom Leseverstärker gemessen werden kann. Dies gilt im gegenwärtigen Stand der Technik für ferroelektrische Speicher. Fig. 4 zeigt eine graphische Darstellung der Beziehung zwischen dem an der Bitleitung auftretenden Spannungssignal und dem Verhältnis zwischen der Kapazität der Speicherzelle und der Kapazität der Bitleitung (Digitleitung). Dies ist in Fig. 1 das Verhältnis zwischen dem Kondensator 24 und dem Kondensator 12. Dies ist in den Fig. 2 und 3 das Verhältnis zwischen dem Kondensator 64 oder 66 und dem Kondensator 42 oder 44. Es sei bemerkt, daß kein Signal auftritt, wenn keine Bitleitungskapazität vorhanden ist (bei einem Verhältnis von unendlich), und daß kein Signal auftritt, wenn keine Speicherzellenkapazität vorhanden ist (bei einem Verhältnis von Null). Zwischen den zwei Endpunkten der Verhältnisachse tritt ein ideales Verhältnis, beispielsweise Eins-zu-Drei, auf, wo der Bitleitungs-Signalpegel maximal ist. Das ideale Verhältnis hängt unter anderem vom genau verwendeten Halbleiterprozeß, vom Typ des verwendeten ferroelektrischen Materials, von der Anzahl der Speicherzellen und von den verwendeten Wort- und Plattenleitungsspannungen ab, es wird gegenwärtig jedoch angenommen, daß ein Verhältnis von etwa Eins wünschenswert ist. Zum Erreichen des optimalen Verhältnisses, das zu maximalen Bitleitungs-Signalpegeln führt, ist daher bei ferroelektrischen Speichern verhältnismäßig geringer Dichte eine äußere Kapazität erforderlich, um die parasitäre Kapazität der Bitleitung zu ergänzen.
Ein Problem bei der zusätzlichen Bitleitungskapazität besteht darin, daß sie nach der Herstellung permanent an die Bitleitung angeschlossen ist, die wiederum an den Leseverstärker angeschlossen ist. Diese festverdrahtete Verbindung ist in den Fig. 1 und 2 dargestellt. Beim Auslesevorgang eines ferroelektrischen Speichers wird Ladung vom gepolten ferroelektrischen Kondensator zur Bitleitung übertragen. Sobald dies ausgeführt wurde, wird der Leseverstärker aktiviert, um die Ladung auf der Bitleitung zu verstärken und volle Logikpegel festzulegen. Weil die äußere Bitleitungskapazität permanent an den Leseverstärker angeschlossen ist und geladen werden muß, wenn die Bitleitung volle Logikpegel erreicht, trägt die zusätzliche Kapazität zum erforderlichen Arbeitsstrom bei und erzeugt vorübergehende Stromspitzen, die das Schwingen der Versorgungsspannungs- und Masseleitungen hervorrufen. Je größer die für maximale Signalpegel erforderliche Bitleitungskapazität ist, desto schlechter werden das Auftreten von Spitzen und das Erhöhen des Arbeitsstroms. Alternativ kann der Arbeitsstrom auf einem wünschenswerten niedrigen Pegel gehalten werden, wobei dies jedoch auf Kosten der Arbeitsgeschwindigkeit geschieht. Keine dieser Arbeitsbedingungen ist wünschenswert.
EP-A-0 486 902 betrifft ein Halbleiter-Speicherbauelement mit einem Vorverstärker, der eine Bitleitung mit einem Leseverstärker koppelt. Der Vorverstärker weist einen Satz von Kondensatoren auf, die zu Anfang parallel zu einer Bitleitung geschaltet sind und nachfolgend von der Bitleitung getrennt und in Reihe geschaltet werden.
US-A-5 184 326 und EP-A-0 166 642 betreffen Halbleiter-Speicherbauelemente mit Bitleitungspaaren.
US-5 010 518 betrifft eine Meßschaltung für einen Halbleiterspeicher mit einer ferroelektrischen Zelle.
Es sind ein Verfahren und eine Schaltung erwünscht, die dazu dienen, das Erzeugen von Spitzen und einen erhöhten Arbeitsstrom, die durch die notwendige Bitleitungskapazität während des aktiven Betriebs der Leseverstärker in einem ferroelektrischen Speicher hervorgerufen werden, zu beseitigen.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher wünschenswert, den Auslesevorgang eines ferroelektrischen Speichers zu verbessern.
Es ist auch wünschenswert, den Schreibvorgang eines ferroelektrischen Speichers zu verbessern.
Ein Vorteil der Erfindung besteht darin, daß das richtige Verhältnis zwischen der Zellenkapazität und der Bitleitungskapazität zum Entwickeln des Bitleitungssignals aufrechterhalten werden kann, daß jedoch Stromspitzen und Spannungsversorgungs- und Masseleitungsschwingungen während des aktiven Betriebs der Leseverstärker erheblich verringert werden können.
Ein weiterer Vorteil besteht darin, daß die vorliegende Schaltung mit dem Betrieb nichtflüchtiger ferroelektrischer Speicher, bei dem die ferroelektrischen Kondensatoren polarisiert und gepolt werden, und mit dem Betrieb flüchtiger dynamischer Speicher, bei dem die ferroelektrischen Kondensatoren in einer standardmäßigen, nicht gepolten Weise geladen und entladen werden, verträglich ist.
Die vorliegende Erfindung sieht eine ferroelektrische Speicherzelle nach Anspruch 1 vor.
Die Merkmale und Vorteile der Erfindung werden beim Lesen der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform der Erfindung mit Bezug auf die anliegende Zeichnung leichter verständlich werden.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein vereinfachtes Schaltungsdiagramm einer Spalte einer ferroelektrischen 1T-1C-Speichermatrix,
Fig. 2 ist ein vereinfachtes Schaltungsdiagramm einer Spalte einer ferroelektrischen 2T-2C-Speichermatrix,
Fig. 3 ist ein Schaltungsdiagramm einer 2T-2C-Speicherzelle,
Fig. 4 ist eine graphische Darstellung der Bitleitungs-Signalstärke gegenüber dem Kondensatorverhältnis,
Fig. 5 ist ein vereinfachtes Schaltungsdiagramm einer Spalte einer ferroelektrischen 1T-1C-Speichermatrix gemäß einer Ausführungsform der vorliegenden Erfindung,
Fig. 6 ist ein vereinfachtes Schaltungsdiagramm einer Spalte einer ferroelektrischen 2T-2C-Speichermatrix gemäß einer Ausführungsform der vorliegenden Erfindung,
Fig. 7 ist ein Schaltungsdiagramm einer ersten Ausführungsform der vorliegenden Erfindung,
Fig. 8 ist ein Fig. 7 zugeordnetes Zeitablaufdiagramm,
Fig. 9 ist ein Schaltungsdiagramm einer zweiten Ausführungsform der vorliegenden Erfindung,
Fig. 10 ist ein Fig. 9 zugeordnetes Zeitablaufdiagramm, und
Fig. 11 ist ein vereinfachtes Schaltungsdiagramm einer Spalte einer ferroelektrischen 2T-2C-Speichermatrix gemäß einer Ausführungsform der vorliegenden Erfindung, worin die zugehörige Schreibschaltung dargestellt ist.

DETAILLIERTE BESCHREIBUNG

In Fig. 5 ist eine Spalte 10' einer ferroelektrischen 1T-1C-Speichermatrixschaltung gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt, die eine Trennschaltung 13 aufweist. Ein Leseverstärker 16 bleibt mit komplementären Bitleitungen 26 und 28 gekoppelt. Ein erster Bereich der Bitleitung 26 ist jedoch nun mit einem Spaltenbereich 14 der 1T-1C-Speicherzellen gekoppelt, und ein zweiter Bereich der Bitleitung 26' ist mit einem Bitleitungskondensator 12 gekoppelt. Der erste und der zweite Bereich der Bitleitung 26 sind durch die Trennschaltung 13 getrennt. Die Bitleitung 28 bleibt mit der Referenzzelle 18 gekoppelt. Die vorliegende Spalte 10' ist noch bezüglich des Leseverstärkers 16 symmetrisch. In der Praxis hat jede Bitleitung eine zugeordnete Bitleitungskapazität, angehängte Speicherzellen, eine Referenzzelle und eine Trennschaltung. Vier ferroelektrische 1T-1C-Speicherzellen 20, die jeweils eine ganze Zeile von Speicherzellen darstellen, sind innerhalb des Spaltenbereichs 14 in Figur S dargestellt, wenngleich jede beliebige Anzahl verwendet werden kann.
In Fig. 6 ist eine Spalte 40' einer ferroelektrischen 2T-2C-Speichermatrixschaltung gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt, die eine Trennschaltung 43 aufweist. Ein Leseverstärker 48 bleibt mit einem komplementären Bitleitungspaar gekoppelt, das aus Bitleitungen 52 und 54 besteht. Ein erster Bereich des Bitleitungspaars 52, 54 ist nun jedoch mit dem Spaltenbereich 14 von 1T-1C-Speicherzellen gekoppelt, und ein zweiter Bereich des Bitleitungspaars 52', 54' ist mit Bitleitungskondensatoren 42 und 44 gekoppelt. Der erste und der zweite Bereich der Bitleitung 26 sind durch eine Trennschaltung 43 getrennt. Innerhalb eines Spaltenbereichs 46 in Fig. 6 sind vier ferroelektrische 2T-2C-Speicherzellen 50 dargestellt, wenngleich jede beliebige Anzahl verwendet werden kann. Die Arbeitsweise der Spalte 40' wird weiter unten mit Bezug auf Schaltungspegelausführungsformen 70 und 90 beschrieben.
In Fig. 7 ist eine Schaltung 70 dargestellt, die eine erste Schaltungspegelausführungsform der vorliegenden Erfindung ist und die einen über Kreuz gekoppelten Leseverstärker 48 aufweist, der mit einem ersten Bereich eines mit D und /D bezeichneten differentiellen Bitleitungspaars 52, 54 gekoppelt ist. Der Leseverstärker weist einen mit SA bezeichneten Leseverstärker-Freigabeeingang 77 auf. Mit dem ersten Bereich des differentiellen Bitleitungspaars 52, 54 ist eine VSS-Abgleichschaltung 72 gekoppelt, die aus N-Kanal- Transistoren M1, M2 und M3 besteht. Die Transistoren M1 und M3 sind zwischen den invertierten bzw. den nicht invertierten Bereich des differentiellen Bitleitungspaars und die Masse geschaltet. Der Transistor M2 ist mit dem ersten Bereich des differentiellen Bitleitungspaars gekoppelt. Die Gate-Elektroden (nachfolgend als "Gates" bezeichnet) der Transistoren M1, M2 und M3 sind miteinander gekoppelt, um das mit EQN bezeichnete Abgleichsignal auf einer Zeilenleitung 79 zu empfangen. Die VSS-Abgleichschaltung 72 drängt die D- und die /D-Leitung in gleichem Maße auf das Massepotential.
Mit dem ersten Bereich des differentiellen Bitleitungspaars 52, 54 ist auch eine differentielle ferroelektrische Zwei-Transistor-Speicherzelle 50 gekoppelt, die aus einem N- Kanal-Transistor M4 und einem zugeordneten ferroelektrischen Zellenkondensator C1 sowie einem N-Kanal-Transistor M5 und einem zugeordneten ferroelektrischen Zellenkondensator C2 besteht. Der Transistor M4 und der Kondensator C1, die in Reihe geschaltet sind, sind zwischen die Leitung D und die mit PL bezeichnete Plattenleitung 58 geschaltet. Der Transistor M5 und der Kondensator C2, die in Reihe geschaltet sind, sind zwischen die Leitung /D und die Plattenleitung PL geschaltet. Die Gates der Transistoren M4 und M5 sind miteinander und mit der mit WL bezeichneten Wortleitung 56 gekoppelt. Es sei bemerkt, daß nur eine Speicherzelle 50 in Fig. 7 dargestellt ist. Jede beliebige Anzahl von Speicherzellen 50 kann im tatsächlichen Gebrauch verwendet werden, wobei die zusätzlichen Speicherzellen mit dem differentiellen Bitleitungsbereich 52, 54 gekoppelt sind und wobei zusätzliche Wort- und Plattenleitungen zum Einrichten der zusätzlichen Speicherzellen vorgesehen sind. Es sei auch bemerkt, daß nur eine einzige Spalte dargestellt ist, während bei einer tatsächlichen Speicherschaltung zahlreiche Spalten verwendet werden würden, wobei die Speicherzellen 50 in Zeilen und Spalten angeordnet wären.
Eine Trennschaltung 43 mit N-Kanal-Transistoren M6 und M7 dient dem elektrischen Trennen des ersten Bereichs 52, 54 des differentiellen Bitleitungspaars vom zweiten Bereich 52', 54' des mit L und /L bezeichneten differentiellen Bitleitungspaars. Der Stromweg des Transistors M6 ist zwischen die Leitungen L und D geschaltet, und der Stromweg des Transistors M7 ist zwischen die Leitungen /L und 1D geschaltet. Die Gates der Transistoren M6 und M7 sind miteinander gekoppelt, um ein mit LD bezeichnetes Isolationssignal zu empfangen. Mit dem zweiten Bereich 52', 54' des differentiellen Bitleitungspaars ist eine VCC-Abgleichschaltung 74 gekoppelt, die aus P-Kanal-Transistoren M8, M9 unct M10 besteht. Die Transistoren M8 und M9 sind zwischen die nicht invertierte und die invertierte Komponente des differentiellen Bitleitungspaars 52' bzw. 54' und die VCC-Sparmungsversorgung geschaltet. Der Transistor M10 ist mit dem zweiten Bereich des differentiellen Bitleitungspaars gekoppelt. Die Gates der Transistoren M8, M9 und M10 sind miteinander gekoppelt, um das mit EQP bezeichnete Abgleichsignal auf einer Zeilenleitung 82 zu empfangen. Die Abgleichschaltung 82 drängt die L- und die /L-Leitung in gleichem Maße auf das VCC-Versorgungsspannungspotential.
Mit dem zweiten Bereich 52', 54' des differentiellen Bitleitungspaars sind auch die zwei Bitleitungs-Lastkapazitäten CL1 und CL2 gekoppelt. Es sei bemerkt, daß diese Kondensatoren idealerweise ferroelektrische Kondensatoren sind, so daß die Ladungsteileigenschaffen mit Änderungen von Umgebungsfaktoren und Änderungen der Spezifikationen von Halbleitern und ferroelektrischen Prozessen übereinstimmen. Die Kondensatoren CL1 und CL2 können jedoch, falls gewünscht, herkömmliche Kondensatoren integrierter Schaltungen sein. Der Kondensator CL1 ist zwischen die Leitung L und die Masse geschaltet, und der Kondensator CL2 ist zwischen die Leitung /L und die Masse geschaltet. Schließlich ist eine aus N-Kanal-Transistoren M11, M12 und M13 bestehende optionale zweite Abgleichschaltung 78 mit dem zweiten Bereich 52', 54' des differentiellen Bitleitungspaars gekoppelt. Die Arbeitsweise der optionalen Abgleichschaltung 78 ist mit derjenigen der aus den Transistoren M1, M2 und M3 bestehenden Abgleichschaltung 72 identisch. Die Gates der Transistoren M11, M12 und M13 sind miteinander gekoppelt, um das gleiche EQN-Abgleichsignal zu empfangen. Die Leitungen L und /L werden in gleichem Maße auf die Masse gezwungen, wenn das EQN-Signal aktiviert wird.
Die Arbeitsweise der in Fig. 7 dargestellten Speicherschaltung 70 ist im entsprechenden Zeitablaufdiagramm aus Fig. 8 dargestellt. Das in Abschnitt STAND DER TECHNIK angesprochene "Rückkehr-auf-Null"-Meß- und Leseverfahren wird nur als ein Beispiel verwendet, es sei jedoch bemerkt, daß jedes andere ferroelektrische Meßverfahren verwendet werden kann. Das Meßverfahren beginnt zu einer Anfangszeit to mit dem EQN- Signal in einem Logikzustand 1, wodurch die Leitungen D und /D sowie die Leitungen L und /L auf Masse gezwungen werden. Alle anderen Signale liegen anfänglich mit Ausnahme des Trennsignals LD und des VCC-Abgleichsignals EQP, die beide auf dem hohen Logikpegel, typischerweise VCC oder fünf Volt, liegen, auf dem Logikpegel 0 (typischerweise auf den VSS- oder den Massepegel gelegt). Wenn LD auf hohem Pegel liegt, leiten die Transistoren M6 und M7, so daß die Bitleitungskomponenten L und D sowie /L und /D zur Zeit to miteinander gekoppelt sind.
Das EQN-Signal wird dann zur Zeit t&sub1; auf einen Logikzustand 0 umgeschaltet, und das Wortleitungssignal WL wird zur Zeit t&sub2; auf einen Logikzustand 1 umgeschaltet. Zwischen den Zeiten t&sub3; und t&sub4; wird die Plattenleitung PL gepulst, wie durch die PL-Wellenform in Fig. 8 von der Zeit t&sub3; bis zur Zeit t&sub4; dargestellt ist. Die PL-Impulswellenform wird durch eine auf dem Chip vorhandene Decodierschaltung (in Fig. 7 nicht dargestellt) bereitgestellt, und ihre Spannungspegel sind typischerweise volle Logikpegel. Die PL-Impulswellenform polt die ferroelektrischen Zellenkondensatoren C1 und C2, wobei Ladung zu den Bitleitungskomponenten D, /D, L sowie /L übertragen wird. Es sei bemerkt, daß der erste und der zweite Bereich des differentiellen Bitleitungspaars über die Transistoren M6 und M7 kurzgeschlossen bleiben.
Zur Zeit t&sub5; werden die Trenntransistoren M6 und M7 durch Schalten des LD-Eingangs auf einen Logikzustand 0 ausgeschaltet. Nach der Zeit t&sub5; sind der erste und der zweite Bereich des differentiellen Bitleitungspaars elektrisch getrennt, wodurch auch die Bitleitungs-Lastkondensatoren CL1 und CL2 vom Leseverstärker 48 getrennt sind, wobei das Spannungssignal auf den Leitungen D und /D jedoch erhalten bleibt. Zur Zeit t&sub6; wird der Leseverstärker 48 freigegeben. Zwischen den Zeiten t&sub7; und t&sub9; wird die Plattenleitung wiederum gepulst, um die ursprünglichen Logikzustände in den Speicherzellen wiedereinzuprogrammieren (wiederherzustellen). Die ansteigende Flanke des zweiten Plattenleitungsimpulses kann falls gewünscht leicht verzögert werden. Die Spannungsdifferenz im ersten Bereich des differentiellen Bitleitungspaars wird einige Zeit nach t-, durch den Leseverstärker 48 auf volle Logikpegel verstärkt. Zur Zeit t&sub7; wird auch die EQP-Leitung 82 auf einen Logikzustand 0 geschaltet, wodurch die Leitungen L und /L zur Zeit t&sub8; auf einen Logikzustand 1 gebracht werden, wodurch auch die ferroelektrischen Lastkondensatoren CL1 und CL2 auf ihren Anfangszustand polarisiert werden.
Zur Zeit t&sub1;&sub0; wurden auf den Leitungen D und /D volle Logikpegel erreicht, und der Leseverstärker 48 wird deaktiviert. Zwischen den Zeiten t&sub1;&sub0; und t&sub1;&sub1; wird die VCC-Abgleichschaltung 74 ausgeschaltet, und das Wortleitungs-Auswahlsignal WL wird zur Zeit t&sub1; 11 auf einen Logikzustand 0 geschaltet. Zur Zeit t&sub1;&sub2; werden der erste und der zweite Bereich der Bitleitung durch das Schaltsignal LD wieder auf einen Logikzustand 1 gelegt, und das EQN-Signal wird auch auf einen Logikzustand 1 geschaltet. Zur Zeit t&sub1;&sub2; werden die Spannungspegel auf beiden Bereichen der Bitleitung auf 0 gezwungen und zur Zeit tu wird ihr ursprünglicher Logikzustand 0 voll wiederhergestellt. Alle Signale und Logikzustände sind nun wieder auf ihre vorhergehenden Anfangszustände gelegt, und die Speicherzellen können erneut gelesen werden.
Es wird demgemäß verständlich sein, daß eine Kapazität, insbesondere eine ferroelektrische Kapazität einer integrierten Schaltung durch die Verwendung einer Trennschaltung aus den Transistoren M6 und M7 selektiv mit einer entsprechenden Bitleitung gekoppelt wurde, von dieser entkoppelt wurde und wieder mit dieser gekoppelt wurde. Die Transistoren. M6 und M7 werden durch das LD-Trennsignal gesteuert, das durch eine in Fig. 7 nicht dargestellte auf dem Chip vorhandene Zeitsteuerschaltung erzeugt wird.
Wie in Fig. 9 dargestellt ist, weist eine Schaltung 90, die eine zweite Ausführungsform eines ferroelektrischen Speichers gemäß der vorliegenden Erfindung ist, die Bitkapazität-Trennschaltung 43 auf, es ist darin jedoch die aus den Transistoren M8, M9 und M10 bestehende VCC-Abgleichschaltung 74 fortgelassen. Folglich gibt es im Speicher 60 keinen EQP-Signaleingang oder eine Zeilenleitung 82. Weiterhin sind die ferroelektrischen Lastkondensatoren CL1 und CL2 mit der VCC-Versorgungsspannungsquelle und nicht wie in Fig. 7 mit der Masse (VSS) gekoppelt.
Wenngleich die zweite Ausführungsform 90 drei Transistoren und ein Eingangssignal weniger aufweist, ist die Arbeitsweise im wesentlichen gleichwertig. Wie im entsprechenden Zeitablaufdiagramm aus Fig. 10 dargestellt ist, treten die Signalübergänge zu den gleichen relativen Zeiten auf wie in Fig. 8 dargestellt ist. Der Hauptunterschied besteht darin, daß Spannungspegel im zweiten Bereich 52', 54' des differentiellen Bitleitungspaars aus den Leitungen L und /L nicht zwischen vollen Logikpegeln umgeschaltet werden. Daher sind die Lastkondensatoren CL1 und CL2 immer in der gleichen Richtung polarisiert, was bedeutet, daß die Polarisation der ferroelektrischen Schicht nie geändert wird. Weil die ursprüngliche Polarisation der ferroelektrischen Schicht in den Kondensatoren CL1 und CL2 nie geändert wird, muß sie nicht wie bei der Schaltungsausführungsform 70 aus einer "umgeklappten" Polarisation wiederhergestellt werden.
Ein wichtiger Gesichtspunkt der vorliegenden Erfindung besteht darin, daß eine ferroelektrische Speicherzelle ebenso in der oben beschriebenen Arbeitsweise eines ferroelektrischen Speichers wie in der standardmäßigen Arbeitsweise eines dynamischen Speichers verwendet werden kann. Bei der Arbeitsweise des dynamischen Speichers sind die ferroelektrischen Kondensatoren nicht gepolt, und die tatsächlich gespeicherte Ladung auf den Kondensatoren wird durch den Leseverstärker gemessen. Es sind keine zusätzlichen Anordnungen erforderlich, um die Speicherschaltung 70 oder 90 im dynamischen Speichermodus zu betreiben. Um die Speicherschaltungen in den dynamischen Speichermodus zu versetzen, werden die Trennvorrichtungen durch Schalten des Signals LD in einen Logikzustand 0 ausgeschaltet. Die Lastkondensatoren CL1 und CL2 sind über die ganze Dauer des dynamischen Modus elektrisch getrennt, weil sie zum Entwickeln des Datensignals nicht erforderlich sind.
Ein weiterer wichtiger Gesichtspunkt der vorliegenden Erfindung besteht darin, daß jeder beliebige Speicherzellentyp verwendet werden kann. Es kann eine zusammen mit einer Referenzzelle arbeitende Ein-Transistor-Speicherzelle, eine Zwei-Transistor-Speicherzelle oder ein anderer Typ einer Speicherzellenkonfiguration verwendet werden. Die hier dargelegte elektrische Trennung der kapazitiven Last der Bitleitung kann auf praktisch jede Konfiguration ferroelektrischer Speicherzellen oder praktisch jede Speicherarchitektur erweitert werden. Es sei auch bemerkt, daß sich die Erfindung leicht auf die typischere Speicherarchitekaur mehrerer Spalten und mehrerer Zeilen von Speicherzellen erweitern läßt, wenngleich in den Fig. 5, 6, 7 und 9 eine Spalte einer Speicherschaltung und eine oder vier Speicherzellen innerhalb der Spalte dargestellt sind.
Eine in Fig. 7 dargestellte alternative Ausführungsform für die Schaltung 70 kann verwendet werden, wenn die Bitleitungen auf VCC statt auf Masse vorgeladen werden. Bei der nicht dargestellten alternativen Schaltungsausführungsform sind die N-Kanal-Transistoren M1 - M3, M6 - M7 und M11 - M13 durch P-Kanal-Transistoren ersetzt. Die Polarität des LD-Signals an den Gates der ausgetauschten Transistoren M6 - M7 ist invertiert. Die ausgetauschten Transistoren M1, M3, M11 und M13 sind auf VCC statt auf Masse gelegt. Weiterhin sind die P-Kanal-Transistoren M8 - M10 durch N-Kanal-Transistoren ersetzt. Die ausgetauschten Transistoren M8 und M9 sind auf Masse statt auf VCC gelegt. Die Bitleitungs-Lastkondensatoren CL1 und CL2 sind auf VCC statt auf Masse gelegt. In ähnlicher Weise kann eine in Fig. 9 dargestellte alternative Schaltungsausfüh#ungsform für die Schaltung 90 verwendet werden, falls die Bitleitungen auf VCC statt auf Masse vorgeladen sind. Bei der alternativen Schaltungsausführungsform sind die N-Kanal-Transistoren M1 - M3, M6 - M7 und M11 - M13 durch P-Kanal-Transistoren ersetzt, wenngleich dies nicht dargestellt ist. Die Polarität des den Gates der ausgetauschten Transistoren M6 - M7 zugeführten LD-Signals ist invertiert. Die ausgetauschten Transistoren M1, M3, M11 und M13 sind auf VCC statt auf Masse gelegt. Die Bitleitungs-Lastkondensatoren CL1 und CL2 sind auf Masse statt auf VCC gelegt.
Mit Bezug auf Fig. 11 sei bemerkt, daß das Verfahren zur Bitleitungs-Kapazitätstrennung und die entsprechende Schaltung Vorteile beim Schreiben von Daten in die ferroelektrische Speicherzelle bereitstellen. In Fig. 11 ist eine 2T-2C-Spalte 40' dargestellt, die die entsprechende Schreibschaltung aufweist. Die Schaltungstopographie ist abgesehen von der zusätzlichen Schreibschaltung mit der in Fig. 6 dargestellten identisch. Zum Schreiben von Daten in eine beliebige Speicherzelle 50 werden die Daten von einem differentiellen Datenbus ausgewählt, der aus mit DATA und /DATA bezeichneten Datenleitungskomponenten 92 und 94 besteht. Eine Durchgangsschaltung 98 wird durch ein Auswahlsignal COLSEL auf einer Leitung 96 gesteuert. Die Durchgangsschaltung 98 umfaßt einen ersten und einen zweiten Durchgangstransistor MP 1 und MP2, deren Gates miteinander und mit einer Leitung 96 gekoppelt sind. Beim Betrieb wird die Durchgangsschaltung 98 durch ein auf dem hohen Logikpegel liegendes COLSEL-Signal erregt. Der Durchgangstransistor MP 1 koppelt die Daten auf der Leitung 92 mit der Bitleitungskomponente 52, und der Durchgangstransistor MP2 koppelt die komplementären Daten auf der Leitung 94 mit der Bitleitungskomponente 54. Während des Schreibvorgangs ist es wünschenswert, daß die Trennschaltung 43 aktiviert ist, so daß die Bitleitungskondensatoren 42 und 44 elektrisch vom differentiellen Bitleitungspaar 42, 44 getrennt sind. Auf diese Weise ist die zum Laden des Bitleitungspaars erforderliche Zeit verringert, weil die Gesamtbitleitungskapazität erheblich verringert ist. Demgemäß kann die entsprechende Schreibzykluszeit erheblich verringert werden. Der elektrische Kontakt zwischen den Lastkondensatoren CL1 und CL2 und den Bitleitungskomponenten 52 und 54 wird vor einem nachfolgenden Lesezyklus wiederhergestellt.
Nachdem die Grundgedanken der Erfindung anhand einer bevorzugten Ausführungsform beschrieben und veranschaulicht wurden, werden Fachleute verstehen, daß die Anordnung und die Einzelheiten der Erfindung modifiziert werden können, ohne von diesen Grundgedanken abzuweichen. Beispielsweise können andere Typen von Halbleiterbauelementen, wie Bipolartransistoren oder eine Mischung von MOS- und Bipolar-Bauelementen verwendet werden, ohne von den Grundgedanken der Erfindung abzuweichen. Wir beanspruchen daher alle Modifikationen und Abänderungen, die innerhalb des Schutzumfangs der folgenden Ansprüche liegen.

Claims

1. Ferroelektrischer Speicher mit:

einer Bitleitung (26);

einer ferroelektrischen Speicherzelle (20) mit einem mit der Bitleitung (26) gekoppelten Eingabe/Ausgabe-Knoten;

einem mit der Bitleitung (26) gekoppelten Lastkondensator (12) zum Erhöhen des Bitleitungssignals während eines Lesezyklus;

einem mit der Bitleitung (26) gekoppelten Leseverstärker (16), und einer mit dem Leseverstärker (16) gekoppelten Einrichtung (18) zum Erzeugen einer Referenzspannung;

gekennzeichnet durch eine Trennschaltung (13) zum elektrischen Trennen des Lastkondensators (12) von dem Leseverstärker (16) und der ferroelektrischen Speicherzelle (20).

2. Ferroelektrischer Speicher nach Anspruch 1, in dem die ferroelektrische Speicherzelle (20) und der Leseverstärker (16) mit einem ersten Bereich der Bitleitung (26) gekoppelt sind, der Lastkondensator (12) mit einem zweiten Bereich der Bitleitung (26') gekoppelt ist, und der erste und der zweite Bereich der Bitleitung (26, 26') durch eine Trennschaltung (13) getrennt sind.

3. Ferroelektrischer Speicher nach Anspruch 1, in dem die ferroelektrische Speicherzelle (20) aufweist:

einen Schalttransistor (22) mit einem ersten mit der Bitleitung gekoppelten Stromknoten, einem zweiten Stromknoten und einem mit einer Wortleitung gekoppelten Gate; und

einen ferroelektrischen Kondensator (24) mit einem mit dem zweiten Stromknoten des Schalttransistors (22) gekoppelten ersten Knoten und einem mit einer Plattenleitung gekoppelten zweiten Knoten.

4. Ferroelektrischer Speicher nach Anspruch 1, in dem der Lastkondensator (12) einen ferroelektrischen Kondensator mit einem mit der Bitleitung gekoppelten ersten Knoten und einem mit einer Versorgungsspannungsquelle mit Erdung gekoppelten zweiten Knoten aufweist.

5. Ferroelektrischer Speicher nach Anspruch 1, in dem die Trennschaltung (13) einen Schalttransistor mit einem mit dem Leseverstärker und dem Eingabe/Ausgabe-Knoten der Speicherzelle gekoppelten ersten Knoten, einem mit dem Lastkondensator gekoppelten zweiten Knoten und einem Gate zum Empfang eines Last-Trenn-Signals aufweist.

6. Ferroelektrischer Speicher nach Anspruch 1, in dem der Leseverstärker (16) außerdem einen Eingang zum Empfang eines Freigabesignals aufweist, während der Lastkondensator (12) elektrisch getrennt ist.

7. Ferroelektrischer Speicher nach Anspruch 1, in dem der Leseverstärker außerdem einen mit einer Referenzzelle (18) gekoppelten Referenzeingang aufweist.

8. Ferroelektrischer Speicher mit:

einem differentiellen Bitleitungspaar mit einer nicht invertierten Bitleitungskomponente (52) und einer invertierten Bitleitungskomponente (54);

einer ferroelektrischen Speicherzelle (50) mit einem ersten und einem zweiten komplementären Dateneingabe/Ausgabe-Knoten, die über das differentielle Bitleitungspaar (52, 54) miteinander gekoppelt sind;

einem ersten und einem zweiten Lastkondensator (CL1, CL2), die jeweils mit den Bitleitungskomponenten (52, 54) gekoppelt sind, um das Signal der jeweiligen Bitleitungskomponente während eines Lesezyklus zu erhöhen;

einem über das differentielle Bitleitungspaar (52, 54) gekoppelten differentiellen Leseverstärker (48); und

einer Trennschaltung (43) zum elektrischen Trennen der Lastkondensatoren (CL1, CL2) von dem Leseverstärker (48) und der ferroelektrischen Speicherzelle (50).

9. Ferroelektrischer Speicher nach Anspruch 8, in dem die ferroelektrische Speicherzelle (50) und der Leseverstärker (48) mit einem ersten Bereich des differentiellen Bitleitungspaars gekoppelt, die Lastkondensatoren (CL1, CL2) mit einem zweiten Bereich des differentiellen Bitleitungspaars gekoppelt, und der erste und der zweite Bereich des differentiellen Bitleitungspaars durch die Trennschaltung (43) getrennt sind.

10. Ferroelektrischer Speicher nach Anspruch 8, in dem die ferroelektrische Speicherzelle aufweist:

einen ersten Schalttransistor (M4) mit einem ersten Stromknoten, der mit einer der Bitleitungskomponenten (52) gekoppelt ist, einem zweiten Stromknoten und einem mit einer Wortleitung (WL) gekoppelten Gate;

einen ersten ferroelektrischen Kondensator (C1) mit einem ersten Knoten, der mit dem zweiten Stromknoten des ersten Schalttransistors (M4) gekoppelt ist, und einem mit einer Plattenleitung (PL) gekoppelten zweiten Knoten;

einen zweiten Schalttransistor (M5) mit einem ersten Stromknoten, der mit der anderen Bitleitungskomponente (54) gekoppelt ist, einem zweiten Stromknoten und einem mit einer Wortleitung (WL) gekoppelten Gate; und

einen zweiten ferroelektrischen Kondensator (C2) mit einem ersten Knoten, der mit dem zweiten Stromknoten des zweiten Schalttransistors (M5) gekoppelt ist, und einem mit einer Plattenleitung (PL) gekoppelten zweiten Knoten.

11. Ferroelektrischer Speicher nach Anspruch 8, in dem jeder der Lastkondensatoren (CL1, CL2) einen ferroelektrischen Kondensator mit einem mit einer Bitleitungskomponente gekoppelten ersten Knoten und einem mit einer Spannungsversorgungsquelle mit Erdung gekoppelten zweiten Knoten aufweist.

12. Ferroelektrischer Speicher nach Anspruch 8, in dem die Trennschaltung (13) aufweist:

einen ersten Schalttransistor (M6) mit einem ersten Stromknoten, der mit einem ersten Eingang des Leseverstärkers (48) und einem der Eingabe/Ausgabe-Knoten der Speicherzelle (50) gekoppelt ist, einem mit einem der Lastkondensatoren (CL1) gekoppelten zweiten Knoten und einem Gate; und

einen zweiten Schalttransistor (M7) mit einem ersten Stromknoten, der mit einem zweiten Eingang des Leseverstärkers (48) und dem anderen Eingabe/Ausgabe-Knoten der Speicherzelle (50) gekoppelt ist, einem mit dem anderen der Lastkondensatoren (CL2) gekoppelten zweiten Knoten und einem mit dem Gate des ersten Schalttransistors (M6) gekoppelten Gate zum Empfang eines Last-Trenn-Signals.

13. Ferroelektrischer Speicher nach Anspruch 8, in dem der Leseverstärker (48) außerdem einen Eingang zum Empfang eines Freigabesignals aufweist, während die Lastkondensatoren (CL1, CL2) elektrisch getrennt sind.

14. Ferroelektrischer Speicher nach Anspruch 8, weiterhin versehen mit einer Einrichtung (72) zum Abgleichen des differentiellen Bitleitungspaars.

15. Ferroelektrischer Speicher nach Anspruch 14, in dem die Abgleicheinrichtung aufweist:

einen ersten N-Typ-Schalttransistor (M1) mit einem mit einer der Bitleitungskomponenten gekoppelten ersten Stromknoten, einem mit einer VSS-Leistungsversorgung mit Erdung gekoppelten zweiten Stromknoten und einem Gate;

einen zweiten N-Typ-Schalttransistor (M3) mit einem mit der anderen Bitleitungskomponente gekoppelten ersten Stromknoten, einem mit einer VSS-Leistungsversorgung gekoppelten zweiten Stromknoten und einem Gate; und

einem dritten N-Typ-Schalttransistor (M2) mit einem ersten und einem zweiten Stromknoten, die über das differentielle Bitleitungspaar (52, 54) gekoppelt sind, und einem mit den Gates des ersten und des zweiten Schalttransistors (M1, M3) gekoppelten Gate zum Empfang eines Abgleichsignals.

16. Ferroelektrischer Speicher nach Anspruch 8, weiterhin versehen mit einer Einrichtung (72) zum Abgleichen eines mit dem differentiellen Leseverstärker (48) und den Speicherzellen (50) gekoppelten ersten Bereichs des differentiellen Bitleitungspaars, und einer zweiten Einrichtung (74) zum Abgleichen eines mit den Lastkondensatoren (CL1, CL2) gekoppelten zweiten Bereichs des differentiellen Bitleitungspaars.

17. Ferroelektrischer Speicher nach Anspruch 16, in dem die erste und die zweite Abgleicheinrichtung (72, 74) jeweils aufweist:

einen ersten N-Typ-Schalttransistor (M1, M8) mit einem mit einer der Bitleitungskomponenten im entsprechenden Bitleitungsbereich gekoppelten ersten Stromknoten, einem mit einer VSS-Leistungsversorgung mit Erdung gekoppelten zweiten Stromknoten und einem Gate;

einen zweiten N-Typ-Schalttransistor (M3, M9) mit einem mit einer der Bitleitungskomponenten im entsprechenden Bitleitungsbereich gekoppelten ersten Stromknoten, einem mit einer VSS-Leistungsversorgung gekoppelten zweiten Stromknoten und einem Gate; und

einem dritten N-Typ-Schalttransistor (M2, M10) mit einem ersten und einem zweiten Stromknoten, die über das differentielle Bitleitungspaar (52, 54) im entsprechenden Bitleitungsbereich gekoppelt sind, und einem mit den Gates des ersten und des zweiten Schalttransistors gekoppelten Gate zum Empfang eines Abgleichsignals.

18. Ferroelektrischer Speicher nach Anspruch 8, weiterhin versehen mit einer Einrichtung zum Polarisieren der ferroelektrischen Lastkondensatoren (CL1, CL2).

19. Ferroelektrischer Speicher nach Anspruch 18, in dem die Polarisiereinrichtung aufweist:

einen ersten P-Typ-Schalttransistor mit einem ersten Stromknoten, der mit einer der den Lastkondensatoren zugeordneten Bitleitungskomponenten gekoppelt ist, einem mit einer VCC-Leistungsversorgung gekoppelten zweiten Stromknoten und einem Gate;

einen zweiten P-Typ-Schalttransistor mit einem ersten Stromknoten, der mit der anderen der den Lastkondensatoren zugeordneten Bitleitungskomponenten gekoppelt ist, einem mit einer VCC-Leistungsversorgung gekoppelten zweiten Stromknoten und einem Gate; und

einem dritten P-Typ-Schalttransistor mit einem ersten und einem zweiten Stromknoten, die über das den Lastkondensatoren zugeordnete differentielle Bitleitungspaar gekoppelt sind, und einem mit den Gates des ersten und des zweiten Schalttransistors gekoppelten Gate zum Empfang eines Polarisationssignals.

20. Verfahren zum Lesen von Daten aus einem ferroelektrischen Speicher mit einem Leseverstärker (16),

einer ferroelektrischen Speicherzelle (20) und einem Lastkondensator (12), die mit einer Bitleitung gekoppelt sind, und

einer mit dem Leseverstärker (16) gekoppelten Einrichtung (18) zum Erzeugen einer Referenzspannung,

wobei in dem Verfahren die ferroelektrische Speicherzelle (20) gepolt wird;

der Lastkondensator (12) von der ferroelektrischen Speicherzelle (20) und dem Leseverstärker (16) elektrisch getrennt wird; und

nachdem der Lastkondensator (12) elektrisch von der ferroelektrischen Speicherzelle (20) und dem Leseverstärker (16) getrennt wurde, ein Signal der ferroelektrischen Speicherzelle (20) gemessen wird.

21. Verfahren nach Anspruch 20, indem der Meßschritt ein Verstärken der Signalspannung mit einem Leseverstärker (16) umfaßt, der freigeschaltet wird, während der Lastkondensator (12) von der ferroelektrischen Speicherzelle (20) elektrisch getrennt ist.

22. Verfahren nach Anspruch 20, wobei außerdem der Lastkondensator (12) kontinuierlich getrennt wird, um einen DRAM-Betriebsmodus zu ermöglichen.

23. Verfahren nach Anspruch 20, wobei beim elektrischen Trennen des Lastkondensators (12) ein zwischen der Speicherzelle (20) und dem Lastkondensator (12) gelegener Transistor abgeschaltet wird.

24. Verfahren zum Schreiben von Daten in einen ferroelektrischen Speicher mit einem Leseverstärker (16),

einer ferroelektrischen Speicherzelle (20) und einem Lastkondensator (12), die mit einer Bitleitung (26) gekoppelt sind, und

wobei in dem Verfahren

der Lastkondensator (12) elektrisch von der ferroelektrischen Speicherzelle (20) getrennt wird; und

Daten in die ferroelektrische Speicherzelle (20) geschrieben werden, nachdem der Lastkondensator (12) elektrisch getrennt wurde.

25. Verfahren nach Anspruch 24, wobei außerdem vor einem nachfolgenden Lesezyklus ein elektrischer Kontakt zwischen dem Lastkondensator (12) und der Bitleitung (26) hergestellt wird.

26. Verfahren zum Schreiben von Daten in einen ferroelektrischen Speicher mit einem differentiellen Bitleitungspaar einschließlich einer nicht invertierten Bitleitungskomponente (52) und einer invertierten Bitleitungskomponente (54),

einer ferroelektrischen Speicherzelle (50) mit einem ersten und einem zweiten komplementären Dateneingabe/Ausgabe-Knoten, die über das differentielle Bitleitungspasr gekoppelt sind,

einem ersten und einem zweiten Lastkondensator (CL1, CL2), die jeweils mit jeder Bitleitungskomponente (52, 54) gekoppelt sind, und

einem differentiellen Leseverstärker (48), der über das differentielle Bitleitungspaar gekoppelt ist,

wobei in dem Verfahren beide Lastkondensatoren (CL1, CL2) gleichzeitig so gesteuert werden, daß sie entweder mit dem Leseverstärker (48) und der ferroelektrischen Speicherzelle (50) gekoppelt oder von diesen elektrisch getrennt sind; und

Daten in die ferroelektrische Speicherzelle (50) geschrieben werden, nachdem beide Lastkondensatoren (CL1, CL2) elektrisch getrennt wurden.

27. Verfahren nach Anspruch 26, wobei außerdem vor einem nachfolgenden Lesezyklus ein elektrischer Kontakt zwischen dem ersten und dem zweiten Lastkondensator (CL1, CL2) und der ferroelektrischen Speicherzelle (50) hergestellt wird.

28. Verfahren zum Betrieb eines ferroelektrischen Speichers mit einer ferroelektrischen Speicherzelle (20) und einem Lastkondensator (12), die mit einer ersten Bitleitung (26) gekoppelt sind,

einer dem Lastkondensator (12) nicht zugeordneten Referenzzelle (18), die mit einer zweiten Bitleitung (28) gekoppelt ist, und

einem Leseverstärker (16) mit einem ersten und einem zweiten Eingang, die mit der ersten und der zweiten Bitleitung (26, 28) gekoppelt sind, wobei in dem Verfahren der Lastkondensator (12) kontinuierlich von der ferroelektrischen Speicherzelle (20) elektrisch getrennt wird, um einen DRAM-Betriebsmodus zu ermöglichen.

29. Verfahren zum Betrieb eines ferroelektrischen Speichers mit einem differentiellen Bitleitungspaar einschließlich einer nicht invertierten Bitleitungskomponente (52) und einer invertierten Bitleitungskomponente (54),

einer ferroelektrischen Speicherzelle (SO) mit einem ersten und einem zweiten komplementären Dateneingabe/Ausgabe-Knoten, die über das differentielle Bitleitungspaar (52, 54) gekoppelt sind,

einem ersten und einem zweiten Lastkondensator (CL1, CL2), die jeweils mit jeder Bitleitungskornponente (52, 54) gekoppelt sind, und

einem differentiellen Leseverstärker (48), der über das differentielle Bitleitungspaar (52, 54) gekoppelt ist,

wobei in dem Verfahren beide Lastkondensatoren (CL1, CL2) von dem Leseverstärker (48) und der ferroelektrischen Speicherzelle (20) elektrisch getrennt werden, um einen DRAM-Betriebsmodus zu ermöglichen.

30. Verfahren zum Lesen von Daten von einem ferroelektrischen Speicher mit einem differentiellen Bitleitungspaar einschließlich einer nicht invertierten Bitleitungskomponente (52) und einer invertierten Bitleitungskomponente (54),

einer ferroelektrischen Speicherzelle (50) mit einem ersten und einem zweiten komplementären Dateneingabe/Ausgabe-Knoten, die über das differentielle Bitleitungspaar (52, 54) gekoppelt sind,

einem ersten und einem zweiten Lastkondensator (CL1, CL2), die jeweils mit jeder der Bitleitungskomponenten (52, 54) gekoppelt sind, und einem differentiellen Leseverstärker (48), der über das differentielle Bitleitungspaar (52, 54) gekoppelt ist,

wobei in dem Verfahren die ferroelektrische Speicherzelle (48) gepolt wird, während die Lastkondensatoren (CL1, CL2) an das differentielle Bitleitungspaar angeschlossen sind, so daß auf dem Bitleitungspaar (52, 54) ein maximiertes Bitleitungssignal entwickelt wird;

anschließend beide Lastkondensatoren (CL1, CL2) gleichzeitig von der ferroelektrischen Speicherzelle (20) elektrisch getrennt werden; und

nachdem jeder Lastkondensator (CL1, CL2) elektrisch getrennt wurde, das maximierte Bitleitungssignal der ferroelektrischen Speicherzelle (48) gemessen und in volle logische Niveaus aufgelöst wird.