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KR100463602B1 - 불휘발성 강유전체 메모리의 배선 - Google Patents

불휘발성 강유전체 메모리의 배선 Download PDF

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KR100463602B1
KR100463602B1 KR10-2001-0087943A KR20010087943A KR100463602B1 KR 100463602 B1 KR100463602 B1 KR 100463602B1 KR 20010087943 A KR20010087943 A KR 20010087943A KR 100463602 B1 KR100463602 B1 KR 100463602B1
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Abstract

복수개의 층에 일정간격을 갖도록 메인 비트라인을 배열하여 비트라인 사이의 크로스 톡 커패시턴스(Cross talk Capacitance)의 비율을 줄여 간섭 현상을 감소시키고, 또한 공정 과정에서 발생하는 메인 비트라인간 파티클 문제를 줄여 수율(Yield)을 증가시키기에 알맞은 불휘발성 강유전체 메모리의 배선을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 불휘발성 강유전체 메모리의 배선은 각각 복수개의 단위 셀들을 포함하여 구성된 서브 셀 어레이 블록들을 구비한 탑 및 바텀 셀 어레이 블록에 있어서, 상기 서브 셀 어레이 블록에 칼럼 단위로 대응되고 상기 단위 셀의 일단자에 연결되도록 일라인 방향으로 일정 간격을 갖고 배열된 복수개의 서브 비트 라인들, 상기 셀 어레이 블록에 칼럼 단위로 대응되며 n개의 배선층을 이용하여 n개의 상기 서브 비트라인 상부마다 계단형으로 배열된 복수개의 메인 비트 라인들을 포함함을 특징으로 한다.

Description

불휘발성 강유전체 메모리의 배선{metal line of Nonvolatile Ferroelectric memory}
본 발명은 반도체메모리에 대한 것으로, 특히 메인 비트라인을 복수개의 층을 이용하여 각 층에서 일정 간격을 갖도록 배열하는 불휘발성 강유전체 메모리의 배선에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)를 유지하고 있는 것을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리에 대하여 설명하면 다음과 같다.
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도이다.
도 2에서와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도이고, 도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이(high)에서 로우(low)로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위해서 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터에서는 로직값 "1"이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이어, 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
외부에서 칩 인에이블 신호(CSBpad)를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다. 이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
상기와 같은 종래 불휘발성 강유전체 메모리는 다음과 같은 문제가 있다.
소자가 고집적 될수록 비트라인과 비트라인이 가까워지면서 그 사이의 크로스 톡 커패시턴스가 증가하고 이에 의해서 비트라인 센싱 마진이 감소하는 현상이 발생한다.
즉, 소자가 고집적 될수록 비트라인간의 간격을 벌리는데 한계가 있고, 이에 의해서 상기와 같이 센싱 마진을 감소시키는 데도 한계가 따른다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 복수개의 층에 일정간격을 갖도록 메인 비트라인을 배열하여 비트라인 사이의 크로스 톡 커패시턴스(Cross talk Capacitance)의 비율을 줄여 간섭 현상을 감소시키기에 알맞은 불휘발성 강유전체 메모리의 배선을 제공하는데 그 목적이 있다.
또한 본 발명의 또 다른 목적은 공정 과정에서 발생하는 메인 비트라인간 파티클 문제를 줄여 수율(Yield)을 증가시키기에 알맞은 불휘발성 강유전체 메모리의 배선을 제공하는 것이다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도
도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도
도 4는 본 발명을 적용하기 위한 전체 강유전체 셀 어레이의 블록구성도
도 5는 본 발명을 적용하기 위한 강유전체 스플릿 셀 어레이의 제1방법에 의한 상세 구성도
도 6은 본 발명을 적용하기 위한 강유전체 스플릿 셀 어레이의 제2방법에 의한 상세 구성도
도 7은 본 발명을 적용하기 위한 강유전체 셀 어레이의 상세 구성도
도 8은 본 발명 제1실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
도 9는 본 발명 제2실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
도 10은 본 발명 제3실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
도 11은 본 발명 제4실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
도 12는 본 발명 제5실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
도 13은 본 발명의 제6실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
도 14는 본 발명의 제7실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도
상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리의 배선은 각각 복수개의 단위 셀들을 포함하여 구성된 서브 셀 어레이 블록들을 구비한 탑 및 바텀 셀 어레이 블록에 있어서, 상기 서브 셀 어레이 블록에 칼럼 단위로 대응되고 상기 단위 셀의 일단자에 연결되도록 일라인 방향으로 일정 간격을 갖고 배열된 복수개의 서브 비트 라인들과, 상기 서브 셀 어레이 블록에 칼럼 단위로 대응되며 하나 또는 2개 이상의 배선층을 이용하여 상기 서브 비트라인들 상부마다 계단형으로 배열된 복수개의 메인 비트 라인들을 포함함을 특징으로 한다.
일반적으로 비트라인과 비트라인이 가까워지면 그 사이의 크로스 톡 커패시턴스(Cross talk Capacitance)도 증가하게 되고, 이에 따라서 비트라인 센싱 마진이 감소하게 된다.
상기와 같은 현상에 의해서 센싱 전압은 30~40%정도 감소하게 되는데, 상기에서 센싱 전압율을 줄이면 센싱 전압 마진이 그만큼 상승하게 된다.
따라서 비트라인과 비트라인 거리를 벌리는 방법으로써 멀티플 배선을 이용한다.
즉, 비트라인 배선이 하나 증가할 때 마다 비트라인과 비트라인 거리는 두배씩 늘어나므로 두 배선층을 이용하면 센싱 전압 비율을 15~20%로 감소시키는 효과가 발생하고, 3층 배선을 이용하면 센싱 전압 비율은 7.5~10%로 감소시킬 수 있다.
따라서 3층 이상의 배선을 이용하면 10%이내의 센싱 전압 감소를 기대할 수 있으므로 비트라인 센싱 마진이 향상되는 효과가 나타난다.
단, 서브 비트라인은 전체 비트라인 커패시턴스의 30%정도를 차지하므로 멀티플 배선을 이용하지 않고, 비중이 70%정도 차지하는 메인 비트라인을 멀티플 배선으로 이용하여 크로스 톡을 줄이는데 이용한다.
다음에서는 상기와 같이 메인 비트라인을 멀티플 배선으로 형성하기 위해서 이용되는 여러종류의 불휘발성 강유전체 메모리 구조 및 본 발명의 실시예에 따른 배선 구조를 첨부 도면을 참조하여 설명한다.
도 4는 본 발명을 적용하기 위한 전체 강유전체 셀 어레이의 블록구성도이다.
그리고 도 5는 본 발명을 적용하기 위한 강유전체 스플릿 셀 어레이의 제1방법에 의한 상세 구성도이고, 도 6은 본 발명을 적용하기 위한 강유전체 스플릿 셀 어레이의 제2방법에 의한 상세 구성도이다.
그리고 도 7은 본 발명을 적용하기 위한 강유전체 셀 어레이의 상세 구성도이다.
먼저, 본 발명을 적용하기 위한 불휘발성 강유전체 메모리의 전체 셀어레이 구성은 도 4에서와 같이, 셀 어레이는 크게 상부(Top) 셀 어레이 블록(43)과 하부(Bottom) 셀 어레이 블록(48)으로 나누어 구성되고 상기 상,하부 셀 어레이 블록(43,48)의 중간에 센스 앰프(45)가 각 비트 라인당 하나씩 연결된다.
비트 라인의 끝단에는 컬럼 스위치 블록(41,46)이 연결되어 데이터 버스(io<m>,.....,io<n>)와 연결된다.
그리고 상부 셀 어레이 블록(43)과 하부 셀 어레이 블록(48)의 각각의 데이터 버스(io<m>,.....,io<n>)는 전체 셀 어레이 블록의 한쪽 끝에 위치한 메인 증폭기(도면에 도시하지 않음)에 연결된다.
그리고 상,하부 셀 어레이 블록(43,48)은 각각 복수개의 서브 셀 어레이(sub-cell array) 블록들(44,49)을 포함한다.
그리고 각각의 상,하부 셀 어레이 블록(43,48)에 대응하여 레퍼런스 셀 어레이 블록(42,47)이 구성된다.
레퍼런스 셀 어레이 블록(42)은 상부 셀 어레이 블록(43)과 상부 셀 어레이 블록(43)에 대응하는 컬럼 스위치 블록(41)의 사이에 구성되고, 레퍼런스 셀 어레이 블록(47)은 하부 셀 어레이 블록(48)과 하부 셀 어레이 블록(48)에 대응하는 컬럼 스위치 블록(46)의 사이에 구성된다.
그리고 복수개의 서브 셀 어레이 블록들로 구성된 셀 어레이 블록의 상세 구성은 다음과 같다.
도 5에서와 같이, 일 방향으로 지나는 복수개의 메인 비트 라인(MBL<0>,...,MBL<n>)들과, 각각의 서브 셀 어레이(51)들에 대응하여 메인 비트 라인(MBL<0>,...,MBL<n>)들과 동일 방향으로 구성되는 서브 비트 라인(SBL)들과, 상기 메인 비트 라인(MBL<0>,...,MBL<n>)들과 서브 비트 라인(SBL)들의 진행 방향에 수직한 방향으로 각각의 서브 셀 어레이(51)내에 구성되는 스플릿 워드 라인쌍들(SWL1<0>,SWL2<0>),.....,(SWL1<n>,SWL2<n>)과, 스플릿 워드 라인들과 동일한 방향으로 상기 서브 셀 어레이(51)들에 각각 연결되도록 로우 방향마다 하나씩 구성되는 서브 비트라인 풀 다운 신호 인가 라인(이하, SBPD 인가 라인이라 한다)들, 서브 비트라인 활성화 신호 인가 라인(이하, SBSW 인가 라인)이라 한다)들(SBPD<0>,SBSW<0>),.....,(SBPD<n>,SBSW<n>)과, 상기 각각의 SBPD 인가 라인, 각각의 서브 셀 어레이(51)에 대응하여 구성되어 상기 SBPD 인가 라인의 신호에 따라서 전원전압단(BLPWR<n>)과 서브 비트라인(SBL)을 연결시키고, 상기 SBSW 인가 라인의 신호에 따라서 서브 비트라인(SBL)과 메인 비트라인(MBL)을 연결시키는 복수개의 스위칭 제어 블록(52)들을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록(52)들은 각각의 제 1,2 스위칭 트랜지스터(52a)(52b)를 포함한다. 상기 제 1,2 스위칭 트랜지스터(52a)(52b)는 서로 직렬 연결되고, 제 1 스위칭 트랜지스터(52a)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극이 전원전압단(BLPWR<n>)에 연결되고 다른쪽 전극은 서브 비트라인(SBL)에 연결된다.
그리고 제 2 스위칭 트랜지스터(52b)는 게이트가 SBSW 인가 라인에 연결되고 한쪽 전극이 서브 비트라인(SBL)에 연결되고 다른쪽 전극은 메인 비트 라인(MBL)에 연결된다.
메인 비트라인들(MBL<0>,.....,MBL<n>) 각각은 복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)과 연결되게 된다.
즉, 상기 SBSW 인가 라인(SBSW<0>,...,SBSW<n>)에 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 서브 비트 라인 활성화 스위치 신호가 인가되면 서브 비트라인들 중 어느 하나의 서브 비트 라인이 선택되고, 이 서브 비트라인이 메인 비트라인에 연결되게 된다.
이는 메인 비트 라인에 걸리는 로드를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.
그리고 서브 비트 라인은 SBPD 인가 라인에 입력되는 서브 비트 라인 풀 다운 신호가 활성화되면 서브 비트 라인(SBL)은 전원전압단(BLPWR<n>)의 신호를 받아 하이 레벨의 신호로 조정된다.
다음에 도 6은 본 발명을 적용하기 위한 강유전체 스플릿 셀 어레이의 제2방법에 의한 상세 구성도로써, 도 5의 스위칭 제어 블록에서 서브비트라인 풀업 신호 인가라인(이하, SBPU 인가라인이라 한다)과 제3스위칭 트랜지스터를 추가한 후에, SBPD 인가라인을 SBPU 인가라인으로 바꾸고, 제3스위칭 트랜지스터는 게이트에 SBPD 인가라인을 입력시키고 드레인과 소오스는 서브 비트라인과 접지전압단과 연결되도록 한다.
다음에 도 7에 도시한 바와 같이, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와 칼럼(Column) 방향으로 셀들이 구성되어 있다.
그리고 워드라인(WL)과 플레이트 라인(PL)이 한쌍을 이루는 복수개의 워드라인쌍이 반복적으로 복수개 구성된다.
그리고 상기 워드라인(WL<0>,PL<0>,WL<1>,PL<1>,…)쌍들과 교차하는 방향으로 복수개의 메인 비트 라인들이 형성된다.
각 로우(Row)의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼(Column)의 셀들도 두 개의 로우(Row) 마다 각각 배치되어 있다.
따라서 한 개의 워드라인과 플레이트 라인이 활성화되면 홀수의 서브 비트 라인 또는 짝수의 서브 비트 라인과 연결된 셀만이 선택적으로 선택된다.
이와 같은 셀 어레이를 폴디드(folded) 비트라인 셀 어레이라고 하는데, 이것은 메인 비트 라인을 중심으로 셀 어레이를 접었다고 가정할 때, 각 셀들이 겹치지 않는 구조를 의미한다.
이때 워드라인(WL)과 플레이트 라인(PL) 그리고 서브 비트 라인 사이에 단위 셀이 구성되고, 서브 비트 라인의 종단에는 스위칭 소자(SW1,SW2,…)가 구성되어 서브 비트 라인과 해당 메인 비트 라인과의 연결을 제어한다.상기 스위칭 소자(SW1, SW2,…)는 게이트 전극이 비트라인 스위칭 인가 라인(BLSW<n>)(이하, BLSW 라인이라 한다)에 연결되고 서브 비트라인과 해당 메인 비트라인 사이에 구성되어 상기 BLSW 라인 신호에 따라서 서브 비트라인과 메인 비트라인을 선택적으로 연결시킨다.
그리고 상기 단위 셀은 각 1개의 트랜지스터와 1개의 강유전체 커패시터로 구성되며, 각 트랜지스터의 게이트는 해당 워드라인에 연결되고, 강유전체 커패시터의 일측단자는 상기 트랜지스터의 드레인(또는 소오스)과 연결되며 다른측 단자는 해당 플레이트 라인에 연결되어 있다.
다음에 상기와 같은 셀 어레이 구조를 갖는 불휘발성 강유전체에서 본 발명의 실시예에 따른 서브 비트라인과 메인 비트라인의 멀티플 배선구조에 대하여 설명한다.
본 발명 제1실시예와 제2실시예에 따른 불휘발성 강유전체 메모리의 배선은 도 8, 도 9에 도시한 바와 같이 금속이나 폴리실리콘으로 형성된 서브비트라인(SBL<0>, SBL<1>, SBL<2>, SBL<3>,…)들을 일정 간격을 갖도록 배열한 후에 상기 서브 비트라인 상부에 2층 구조로 메인 비트라인들을 배열한 것이다.
먼저 제1실시예에 따른 배선은 도 8에 도시한 바와 같이 메인 비트라인을 2층 구조로 배치하는 것으로, 서브 비트라인에 인접한 제1층(m-금속층)에는 홀수번째 서브 비트라인과 대응되는 상부마다 메인 비트라인들(MBL<0>, MBL<2>,…)을 배치시키고, 제2층(n-금속층)에는 짝수번째 서브 비트라인과 대응되는 상부 마다 메인 비트라인들(MBL<1>,MBL<3>,…)을 배치시킨다.
상기에서 메인 비트라인들은 서브 비트라인을 2개를 한단위로 묶었을 경우, 제1층에는 2의 배수의 첫 번째 라인마다 메인 비트라인이 배치되는 것이고, 제2층에는 2의 배수의 두 번째 라인마다 메인 비트라인이 배치되는 것이다.
이때 제1층, 제2층에 배치된 각각의 메인 비트라인 사이에는 접지되어 있는 더미배선(VSS)을 배치함으로써 메인 비트라인 사이의 쉴드(Shield) 효과를 이용하여 간섭 효과를 차단한다.
다음에 제2실시예는 도 9에 도시한 바와 같이 제1실시예에서와 같이 메인 비트라인을 2층 구조로 배치하는 것인데, 제1실시예에서 각각의 메인 비트라인 사이의 더미배선을 생략한 것이다.
이와 같은 제2실시예에서는 쉴드(Shield) 효과는 기대할 수 없으나 메인 비트라인간 간격이 증가하게 되어 간섭을 감소시키는 효과와, 공정 과정에서 발생하는 메인 비트라인간 파티클 문제를 줄여 수율(Yield) 증가에 기여할 수 있다.
다음에 본 발명 제3, 제4실시예에 따른 불휘발성 강유전체 메모리의 배선은도 10, 도 11에 도시한 바와 같이 금속이나 폴리실리콘으로 형성된 서브 비트라인(SBL<0>, SBL<1>, SBL<2>, SBL<3>,…)들을 일정 간격을 갖도록 배열한 후에 상기 서브 비트라인 상부에 3층 구조로 메인 비트라인들을 배열하는 것이다.
먼저 제3실시예는 도 10에 도시한 바와 같이 메인 비트라인을 3층 구조로 배치한 것으로, 서브 비트라인에 인접한 제1층(m-금속층)은 첫 번째와 네번째의 서브 비트라인에 대응되는 상부에 메인 비트라인들(MBL<0>, MBL<3>,…)을 배치시키고, 제2층(n-금속층)은 두 번째와 다섯번째의 서브 비트라인과 대응되는 상부에 메인 비트라인들(MBL<1>,MBL<4>,…)을 배치시키고, 제3층(o-금속층)은 세 번째와 여섯 번째의 서브 비트라인과 대응되는 상부에 메인 비트라인들(MBL<2>,MBL<6>)을 배치시킨다.
즉, 제1층의 메인 비트라인들은 서브 비트라인을 3개씩 한단위로 묶었을 때 3의 배수의 첫 번째 라인마다 배치된다.
그리고 제2층은 3의 배수의 두 번째 라인마다 배치되고, 제3층은 3의 배수의 세 번째 라인마다 배치된다.
이때 제1층, 제2층, 제3층에 배치된 각각의 메인 비트라인 사이에는 접지단에 연결되어 있는 더미배선(VSS)을 배치함으로써 메인 비트라인 사이의 쉴드(Shield) 효과를 이용하여 간섭 효과를 차단한다.
다음에 제4실시예는 도 11에 도시한 바와 같이 제3실시예에서와 같이 메인 비트라인을 3층 구조로 배치하는 것인데, 제3실시예에서 각각의 메인 비트라인 사이의 더미배선을 생략한 것이다.
이와 같은 제4실시예에서는 쉴드 효과는 기대할 수 없으나 메인 비트라인간 간격이 증가하게 되어 간섭을 감소시키는 효과와, 공정 과정에서 발생하는 메인 비트라인간 파티클 문제를 줄여 수율(Yield) 증가에 기여할 수 있다.
다음에 본 발명 제5실시예에 따른 불휘발성 강유전체 메모리의 배선은 도 12에 도시한 바와 같이 금속이나 폴리실리콘으로 형성된 서브 비트라인(SBL<0>, SBL<1>, SBL<2>, SBL<3>,…)들을 일방향으로 일정 간격을 갖도록 배열한 후에 상기 서브 비트라인들 상부에 n개의 배선층을 이용하여 n개의 서브 비트라인 상부마다 계단형으로 메인 비트라인들을 배열하는 것이다.
즉, 서브 비트라인 n개를 한단위로 묶었을 때 제1층(m-금속층)에는 n 배수의 첫 번째 라인마다 메인 비트라인을 배치시키고, 제2층(n-금속층)에는 n 배수의 두 번째 라인마다 메인 비트라인을 배치시키며, 제n층에는 n 배수의 n번째 라인마다 메인 비트라인을 배치시킨다.
상기의 제5실시예에서와 같이 메인 비트라인을 n개의 배선층을 이용하여 메인 비트라인을 형성하므로, 메인 비트라인간 간격이 증가하게 되어 간섭을 감소시키는 효과와, 공정 과정에서 발생하는 메인 비트라인간 파티클 문제를 줄여 수율(Yield) 증가에 기여할 수 있다.
상기와 같이 다층으로 메인 비트라인을 배치할 때, 제1, 제2실시예에서와 같이 메인 비트라인을 2층의 금속층(m-금속층, n-금속층)에 번갈아 가면서 배치하는 것은 도 5와 도 6에 나타나 있고, 다층의 금속층(m-금속층,n-금속층,…,o-금속층, p-금속층)에 메인 비트라인을 순차적 형성하는 것은 도 7에 도시되어 있다.
다음에 본 발명 제6, 제7실시예에 따른 불휘발성 강유전체 메모리 배선에 대하여 설명한다.
도 13은 본 발명의 제6실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도이고, 도 14는 본 발명의 제7실시예에 따른 불휘발성 강유전체 메모리 배선의 단면구조도이다.
상기에서 상기 서브 비트라인들도 메인 비트라인처럼 n개의 배선층에 계단형을 이루도록 배치시킬 수도 있는데, 이와 같은 구성은 도 13과 도 14에 도시한 바와 같다.
먼저 도 13에 도시한 바와 같이 서브 비트라인(SBL)을 n개의 배선층을 이용해서 계단형으로 일정 간격을 갖도록 배열하고, 또한 상기 서브 비트라인과 같이 메인 비트라인도 n개의 배선층에 계단형을 이루도록 배치한다.
그리고 도 14에 도시한 바와 같이 서브 비트라인을 n개의 배선층을 이용해서 계단형으로 일정간격을 갖도록 배열하고, 상기 서브 비트라인 상측에 메인 비트라인을 한 개의 층에 일정 간격을 갖도록 배열한다.
상기와 같은 본 발명 불휘발성 강유전체 메모리의 배선은 다음과 같은 효과가 있다.
첫째, 각각의 메인 비트라인 사이에 접지단에 연결되어 있는 더미배선(VSS)을 배치함으로써 메인 비트라인 사이의 쉴드(Shield) 효과를 이용하여 간섭 효과를 차단할 수 있다.
둘째, 복수개의 층에 일정간격을 갖도록 메인 비트라인을 배열하여 메인 비트라인 사이의 크로스 톡 커패시턴스(Cross talk Capacitance)의 비율을 줄여 간섭 현상을 감소시키는 효과가 있다.
셋째, 메인 비트라인이 일정 간격을 갖도록 하므로써 공정 과정에서 발생하는 메인 비트라인간 파티클 문제를 줄여 수율(Yield) 증가에 기여할 수 있다.

Claims (14)

  1. 각각 복수개의 단위 셀들을 포함하여 구성된 서브 셀 어레이 블록들을 구비한 탑 및 바텀 셀 어레이 블록에 있어서,
    상기 서브 셀 어레이 블록에 칼럼 단위로 대응되고 상기 단위 셀의 일단자에 연결되도록 일라인 방향으로 일정 간격을 갖고 배열된 복수개의 서브 비트 라인들,
    상기 서브 셀 어레이 블록에 칼럼 단위로 대응되며 하나 또는 2개 이상의 배선층을 이용하여 상기 서브 비트라인들 상부마다 계단형으로 배열된 복수개의 메인 비트 라인들을 포함함을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  2. 제1항에 있어서,
    상기 메인 비트라인을 2개의 배선층을 이용하여 배치할 때,
    제1층에는 2의 배수의 첫 번째 라인마다 메인 비트라인을 배치하고, 제2층에는 2의 배수의 두 번째 라인마다 메인 비트라인을 배치함을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  3. 제1항에 있어서,
    상기 메인 비트라인을 3개의 배선층을 이용하여 배치할 때,
    제1층에는 3의 배수의 첫 번째 라인마다 메인 비트라인을 배치시키고, 제2층에는 3의 배수의 두 번째 라인마다 메인 비트라인을 배치시키며, 제3층에는 3의 배수의 세 번째 라인마다 메인 비트라인을 배치함을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  4. 제1항에 있어서,
    상기 메인 비트라인을 m(m≥4인 자연수)개의 배선층을 이용하여 배치할 때,
    제1층에는 m 배수의 첫 번째 라인마다 메인 비트라인을 배치시키고, 제2층에는 m 배수의 두 번째 라인마다 메인 비트라인을 배치시키며, 제 m층에는 m 배수의 m번째 라인마다 메인 비트라인을 배치함을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  5. 제1항에 있어서,
    상기 각 배선층의 각각의 메인 비트라인들의 사이에 접지되어 있는 더미 배선을 배치시키는 것을 더 포함함을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  6. 제1항에 있어서,
    상기 서브 셀 어레이 블록들은
    상기 서브 비트라인에 연결되는 복수개의 스플릿 워드 라인쌍들(SWL1<0>,SWL2<0>),...,(SWL1<n>,SWL2<n>)과,
    상기 로우 방향의 서브 셀 어레이 블록들에 연결되도록 배치된 서브 비트라인 풀업 신호 인가라인들 및 서브 비트라인 스위칭 신호 인가 라인들(SBPD<0>,SBSW<0>),...,(SBPD<n>,SBSW<n>)과,
    상기 서브 비트라인 풀업 신호 인가라인의 신호에 따라서 상기 서브 비트라인에 전원을 인가하고, 상기 서브 비트라인 스위칭 신호 인가라인의 신호에 따라서 칼럼 방향의 서브 비트라인들 중 어느 하나를 상기 메인 비트라인에 연결하는 스위칭 제어 블록을 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  7. 제6항에 있어서,
    상기 스위칭 제어 블록은 게이트가 상기 서브 비트라인 풀업 신호 인가 라인에 연결되고 상기 서브 비트라인과 전원단(BLPWR) 사이에 연결되는 제1스위칭 트랜지스터와,
    게이트가 상기 서브 비트라인 스위칭 신호 인가라인에 연결되고 서브 비트라인과 메인 비트라인 사이에 구성된 제2스위칭 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  8. 제6항에 있어서,
    상기 셀 어레이 블록에서 상기 로우 방향의 서브 셀 어레이 블록들에 연결되는 서브 비트라인 풀 업 신호 인가라인을 더 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  9. 제1항에 있어서,
    상기 서브 셀 어레이 블록들은
    상기 서브 비트라인에 연결되는 워드라인(WL)과 플레이트 라인(PL)이 한쌍을 이루는 복수개의 워드라인쌍과,
    상기 비트라인 스위칭 인가라인(BLSW)의 제어를 받아 상기 서브 비트라인과 상기 메인 비트라인 사이를 연결하는 스위칭 제어블록으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  10. 제9항에 있어서,
    상기 셀 어레이 블록은 상기 메인 비트라인을 중심으로 접었을 경우 이웃하는 단위 셀들이 겹치지 않는 폴리드 구조를 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리의 배선.
  11. 제1항에 있어서,
    상기 서브 비트라인(SBL)을 적어도 2개 이상의 배선층을 이용해서 계단형으로 일정 간격을 갖도록 배열하고,
    상기 서브 비트라인 상부에 상기 메인 비트라인도 적어도 2개 이상의 배선층을 이용해서 계단형을 이루도록 배치하는 것을 더 포함함을 특징으로 하는 불휘발성 강유전체 메모리 배선.
  12. 제1항에 있어서,
    상기 서브 비트라인을 적어도 2개 이상의 배선층을 이용해서 계단형으로 일정간격을 갖도록 배열하고,
    상기 서브 비트라인 상측에 상기 메인 비트라인을 한 개의 층에 일정 간격을 갖도록 배열하는 것을 더 포함함을 특징으로 하는 불휘발성 강유전체 메모리 배선.
  13. 제 8항에 있어서,
    상기 스위칭 제어 블록은 게이트가 상기 서브 비트라인 풀다운 신호 인가라인에 연결되고 상기 서브 비트라인과 접지전압단 사이에 구성된 제1스위칭 트랜지스터와,
    게이트가 상기 서브 비트라인 스위칭 신호 인가라인에 연결되고 서브 비트라인과 메인 비트라인 사이에 구성된 제 2 스위칭 트랜지서트와,
    게이트가 상기 서브 비트라인 풀업 신호 인가라인에 연결되고 상기 서브 비트라인과 전원전압단 사이에 연결되는 제 3 스 위칭 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 배선.
  14. 제 9항에 있어서,
    상기 스위칭 제어 블록은 게이트가 비트라인 스위칭 인가라인에 연결되고 상기 서브 비트라인과 상기 메인 비트라인 사이에 연결된 스위칭 트랜지스터로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 배선.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473959B2 (en) 2001-06-28 2009-01-06 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices and methods of fabricating the same
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US6858906B2 (en) 2001-06-28 2005-02-22 Samsung Electronics Co., Ltd. Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US8253183B2 (en) 2001-06-28 2012-08-28 Samsung Electronics Co., Ltd. Charge trapping nonvolatile memory devices with a high-K blocking insulation layer
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP4178090B2 (ja) * 2003-09-19 2008-11-12 シャープ株式会社 電極配線基板および表示装置
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
KR100527537B1 (ko) * 2003-12-22 2005-11-09 주식회사 하이닉스반도체 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리 장치
US20050248042A1 (en) * 2004-05-04 2005-11-10 Lee Jong-Eon Semiconductor memory device
DE102004055929B4 (de) * 2004-11-19 2014-05-22 Qimonda Ag Nichtflüchtige Speicherzellen-Anordnung
KR100621774B1 (ko) * 2005-04-08 2006-09-15 삼성전자주식회사 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법
JP3976774B1 (ja) * 2006-03-10 2007-09-19 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその制御方法
JP5063912B2 (ja) * 2006-03-31 2012-10-31 パナソニック株式会社 半導体記憶装置
JP4171502B2 (ja) * 2006-04-26 2008-10-22 三洋電機株式会社 メモリ
KR100855579B1 (ko) 2006-10-02 2008-09-03 삼성전자주식회사 반도체 메모리 장치 및 그 형성 방법
US8097504B2 (en) * 2007-06-26 2012-01-17 Sandisk Technologies Inc. Method for forming dual bit line metal layers for non-volatile memory
KR101338158B1 (ko) 2007-07-16 2013-12-06 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR101328552B1 (ko) * 2007-11-16 2013-11-13 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP5702109B2 (ja) * 2010-10-20 2015-04-15 ラピスセミコンダクタ株式会社 半導体メモリ
JP2013187223A (ja) * 2012-03-06 2013-09-19 Elpida Memory Inc 半導体装置
JP6395291B2 (ja) * 2014-07-31 2018-09-26 ラピスセミコンダクタ株式会社 表示デバイスのドライバ
US10410717B2 (en) 2016-03-07 2019-09-10 Toshiba Memory Corporation Resistive random access memory device with three-dimensional cross-point structure and method of operating the same
US20250014626A1 (en) * 2023-07-07 2025-01-09 Wuxi Smart Memories Technologies Co., Ltd. Ferroelectric memory writing method and associated devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116107A (ja) * 1995-10-16 1997-05-02 Sony Corp 強誘電体記憶装置およびその製造方法
JPH09121032A (ja) * 1995-10-24 1997-05-06 Sony Corp 強誘電体記憶装置およびその製造方法
JP2000101039A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体メモリ装置
JP2001307478A (ja) * 2000-03-23 2001-11-02 Infineon Technologies Ag 集積メモリおよび該集積メモリの参照ビット線上に参照電圧を発生させる方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63308371A (ja) * 1987-06-10 1988-12-15 Mitsubishi Electric Corp 半導体記憶装置
JP2735256B2 (ja) * 1988-11-24 1998-04-02 株式会社東芝 ダイナミック型半導体記憶装置
JPH0377369A (ja) * 1989-08-21 1991-04-02 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JPH0435063A (ja) * 1990-05-31 1992-02-05 Sanyo Electric Co Ltd 半導体メモリ
JPH0521750A (ja) * 1991-07-11 1993-01-29 Kawasaki Steel Corp 半導体記憶装置
JPH06295997A (ja) * 1993-04-08 1994-10-21 Seiko Epson Corp 半導体記憶装置
US5381364A (en) * 1993-06-24 1995-01-10 Ramtron International Corporation Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation
JP3253782B2 (ja) * 1993-12-02 2002-02-04 株式会社東芝 半導体記憶装置
JPH07192476A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 強誘電体メモリ
US5541870A (en) * 1994-10-28 1996-07-30 Symetrix Corporation Ferroelectric memory and non-volatile memory cell for same
JP3235715B2 (ja) * 1996-06-11 2001-12-04 シャープ株式会社 半導体記憶装置
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
KR100245412B1 (ko) * 1997-04-12 2000-03-02 윤종용 노어형 반도체 메모리 장치 및 그것의 데이터 독출방법
JPH1196776A (ja) * 1997-09-18 1999-04-09 Sanyo Electric Co Ltd 不揮発性半導体メモリ装置
US6072711A (en) * 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
US6091622A (en) * 1997-12-12 2000-07-18 Lg Semicon Co., Ltd. Nonvolatile ferroelectric memory device
US6091623A (en) * 1997-12-12 2000-07-18 Lg Semicon Co., Ltd. Split word line ferroelectric memory
KR100268910B1 (ko) 1998-04-22 2000-10-16 김영환 비휘발성 강유전체 메모리소자
KR100261174B1 (ko) * 1997-12-12 2000-07-01 김영환 비휘발성 강유전체 메모리 및 그의 제조 방법
KR100268874B1 (ko) 1998-05-26 2000-10-16 김영환 Swl 강유전체 메모리 장치
US6128213A (en) * 1997-12-12 2000-10-03 Lg Semicon Co., Ltd. Nonvolatile ferroelectric memory and a method of manufacturing the same
JP3938808B2 (ja) * 1997-12-26 2007-06-27 株式会社ルネサステクノロジ 半導体記憶装置
JP3173456B2 (ja) * 1998-03-19 2001-06-04 日本電気株式会社 半導体記憶装置
JPH11328967A (ja) * 1998-05-14 1999-11-30 Fujitsu Ltd 半導体記憶装置
KR100287882B1 (ko) * 1998-11-03 2001-05-02 김영환 비휘발성 강유전체 메모리장치
JP3779480B2 (ja) * 1999-02-10 2006-05-31 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6324090B1 (en) * 1999-07-21 2001-11-27 Hyundai Electronics Industries Co., Ltd. Nonvolatile ferroelectric memory device
KR100339415B1 (ko) * 1999-09-08 2002-05-31 박종섭 불휘발성 강유전체 메모리 장치
KR100451096B1 (ko) * 2000-09-19 2004-10-02 엔이씨 일렉트로닉스 가부시키가이샤 자기메모리셀어레이를 갖는 비휘발성 반도체메모리장치
KR100432879B1 (ko) * 2001-03-05 2004-05-22 삼성전자주식회사 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116107A (ja) * 1995-10-16 1997-05-02 Sony Corp 強誘電体記憶装置およびその製造方法
JPH09121032A (ja) * 1995-10-24 1997-05-06 Sony Corp 強誘電体記憶装置およびその製造方法
JP2000101039A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体メモリ装置
JP2001307478A (ja) * 2000-03-23 2001-11-02 Infineon Technologies Ag 集積メモリおよび該集積メモリの参照ビット線上に参照電圧を発生させる方法

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US6845030B2 (en) 2005-01-18
KR20030057851A (ko) 2003-07-07
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JP2003282841A (ja) 2003-10-03

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