JPH1078836A

JPH1078836A - データ処理装置

Info

Publication number: JPH1078836A
Application number: JP8234860A
Authority: JP
Inventors: Junichi Nishimoto; 順一西本; Koshi Yamada; 孔司山田; Miki Takeuchi; 幹竹内; Hiroyuki Tanigawa; 博之谷川; Yasuhisa Shimazaki; 靖久島崎; Nobuyoshi Kobayashi; 伸好小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-05
Filing date: 1996-09-05
Publication date: 1998-03-24

Abstract

(57)【要約】【課題】データ処理装置の待機時のリーク電流を削減
し、消費電力を下げる。【解決手段】ＣＰＵ＋コア１１４内の複数の順序回路
を、スキャン可能な複数のフリップフロップと複数の組
み合わせ回路にて構成し、通常状態から待機状態に遷移
する前に、制御回路１０３の制御により、これらのフリ
ップフロップのデータを順次スキャンアウトし、強誘電
体メモリ１１０に退避する。キャッシュ１２２やＲＡＭ
１２７内のメモリに保持されたデータも制御回路１０３
の制御により順次読み出し、同様に退避し、これらの内
部モジュールへの電源供給を遮断するように、電源切り
替え回路１４６を制御する。待機状態から通常状態に遷
移する前に、これらの内部モジュールへの電源供給を再
開するように、電源切り替え回路１４６を制御する。こ
れらの退避されたデータを強誘電体メモリ１１０順次読
み出し、それぞれのデータを保持していた上記内部モジ
ュールに書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は待機状態における
消費電力を低減した、マイクロプロセッサ等のデータ処
理装置に関する。

【０００２】

【従来の技術】マイクロプロセッサ等のいろいろのデー
タ処理装置における技術的課題の一つは、データ処理装
置が待機状態にあるときの消費電力を低減することであ
る。消費電力低減のためにいろいろな工夫が従来なされ
ている。その典型的な方法は、データ処理装置の内部に
供給するクロックを停止することである。

【０００３】通常、データ処理装置を構成する複数の内
部モジュールの多くは順序回路により構成され、しかも
その順序回路は、複数の組み合わせ回路とそれらととも
に順序回路を構成するための複数の記憶素子（例えば、
ラッチあるいはフリップフロップ）とで構成されている
場合が多い。各内部モジュールでは、各記憶素子の出力
がいずれかの組み合わせ論理回路に接続され、その組み
合わせ論理回路の出力はさらに他の記憶素子に接続さ
れ、これらの記憶素子は、データ処理装置の内部で発生
したクロック若しくはその外部から与えられたクロック
に従って動作する。すなわち、いずれかの記憶素子路に
保持したデータが読み出され、その記憶素子に接続され
たいずれかの組み合わせ回路に入力され、その組み合わ
せ回路の出力はさらに他の記憶素子に入力される。

【０００４】その内部モジュールに対する電源電圧を供
給した状態で、そのモジュールへのクロックの供給を停
止したとしても、その内部モジュールの内部状態は保持
されるため、その後任意のタイミングでその内部モジュ
ールに対するクロックの供給を再開すれば、その内部モ
ジュールは動作を再開することができる。従って、従来
は、データ処理装置が待機状態にあるときに使用されな
い内部モジュールに対してクロックの供給を停止するこ
とにより、データ処理装置の待機状態での消費電力を低
減している。具体的な動作態様としては、例えばＣＰＵ
のみの動作を停止し、そこへのクロックの供給を停止
し、周辺回路モジュールにはクロックを供給し続け、従
って、クロック発生回路も動作し続けるスリープモード
や、ＣＰＵにも周辺モジュールにもクロックの供給を停
止し、従ってクロック発生回路も動作を停止するスタン
バイモードなどが存在する。

【０００５】データ処理装置が待機状態にあるときに、
内部モジュールへのクロックの供給を停止したとして
も、その内部モジュール内の記憶素子に、そのときまで
に保持していた情報を保持させるためには、その内部モ
ジュールに供給するクロックのレベルおよび電源電圧を
下げることはできない。従って、この内部モジュール内
では依然としてリーク電流が発生し続け、それによる消
費電力が発生する。このため、待機状態にある回路のリ
ーク電流を低減する有効な方法が望まれる。

【０００６】そのための一つの試みとして、データ処理
装置が搭載された半導体集積回路に待機時に基板バイア
スを印加する方法も提案されている。例えば、黒田ほ
か、「スピードを維持した５０％省電力化回路」（信学
技報、ＥＤ９５−３８、１９９５−０６、ｐｐ．９−１
５）参照。

【０００７】また、最近では、いろいろの利便性を考慮
して、マイクロプロセッサ上に書き換え可能な不揮発性
メモリを搭載することが多くなってきている。不揮発性
メモリの種類としてはＥＰＲＯＭやＥＥＰＲＯＭやＦＬ
ＡＳＨメモリなどがあるが、書き換え回数の制限や書き
込み方法の不便さがあった。しかし、最近では書き換え
回数や書き込み、読み出し方式もＤＲＡＭに近づいた不
揮発性のメモリとして、強誘電体メモリ（ＦＲＡＭ）が
現われてきている。ＦＲＡＭは、不揮発性であるため、
データ保持にリフレッシュ動作が必要でとせず、待機時
のこのメモリの消費電力は非常に小さくできるだけでな
く、ＤＲＡＭと同等のアクセス時間を有し、さらに、Ｓ
ＲＡＭと比べると、大幅にセル面積が小さいという利点
も有する。ＦＲＡＭの詳細については塩嵜他編、「強
誘電体薄膜メモリ」（サイエンスフォーラム社、ｐｐ．
２−２６０）を参照のこと。

【０００８】マイクロプロセッサ等のいろいろのデータ
処理装置における他の技術的課題の一つは、回路の故障
検出のためのテスト時間の短縮である。従来、マイクロ
プロセッサの故障検出に主に用いられてきた方法には、
テストパターンをマイクロプロセッサ外部から与える方
法がある。しかし、この方法では、外部からテストパタ
ーンの量は、マイクロプロセッサの高速化、高集積化に
伴い膨大となり、このために、テスト時間が増大すると
いう問題がある。とくに、順序回路の故障検出用のテス
トパターンの生成は、組み合わせ回路の故障検出用のテ
ストパターンの生成に比べて難しいということが知られ
ている。このため、最近では多くのマイクロプロセッサ
が順序回路を前述のように複数の論理回路とそれらに接
続された複数のフリップフロップで構成し、それらのフ
リップフロップに対するスキャン回路を有するようにな
った。これにより、これらのフリップフロップに任意の
値を設定できるようになるため順序回路の故障検出は容
易になり、故障検出の問題は、組み合わせ回路だけの問
題に帰着する。

【０００９】この組み合わせ回路の故障検出を高速に行
う最近の手法として、組み込み自己テスト回路ＢＩＳＴ
（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ）が存在す
る。ＢＩＳＴとはプロセッサに内蔵された１つのモジュ
ールのことであり、このモジュールがランダムパターン
を発生し、組み合わせ回路へそのパターンを与え、組み
合わせ回路からの出力を受け取り、結果を圧縮して外部
へ出力するといった動作をする。この出力を用いてマイ
クロプロセッサ上の故障の有無を判定する。このＢＩＳ
Ｔの詳細については「ＡＴｕｔｏｒｉａｌｏｎＢ
ｕｉｌｔ−ＩｎＳｅｌｆ−ＴｅｓｔＰａｒｔ１：
Ｐｒｉｎｃｉｐｌｅｓ」（ＩＥＥＥＤＥＳＩＧＮ＆
ＴＥＳＴＯＦＣＯＭＰＵＴＥＲＳ，ＭＡＲＣ
Ｈ，１９９３，ｐｐ．７３−８２）と、「ＡＴｕｔｏ
ｒｉａｌｏｎＢｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ
Ｐａｒｔ２：Ａｐｐｌｉｃａｔｉｏｎｓ」（ＩＥＥ
ＥＤＥＳＩＧＮ＆ＴＥＳＴＯＦＣＯＭＰＵＴＥ
ＲＳ，ＪＵＮＥ，１９９３，ｐｐ．６９−７７）を参照
のこと。

【００１０】この技術を使用するとしても、多数のテス
トパターンをＢＩＳＴ回路から検査対象モジュールに供
給し、それらに対する応答データを検査対象モジュール
からＢＩＳＴ回路に回収する必要がある。検査の高速化
のためには、これらのテストパターンの供給およびそれ
ぞれに対する応答データの回収を高速化することが望ま
しい。

【００１１】

【発明が解決しようとする課題】プロセッサ待機時に、
その内部の不使用の内部モジュールに対するクロック供
給を停止する従来の方法でも、待機時にリーク電流によ
る消費電力が発生する。今後プロセッサが高集積化さ
れ、高速化すると、このリーク電流による消費電力がプ
ロセッサ全体の消費電力に占める割合が増大することは
明らかである。

【００１２】本発明の目的は、待機時の消費電力をさら
に低減可能なデータ処理装置を提供することである。

【００１３】本発明のより具体的な目的は、比較的簡単
な回路を付加するだけで待機時の消費電力をさらに低減
可能なデータ処理装置を提供することである。

【００１４】本発明の他の目的は、組み込み自己テスト
回路を用いた故障検出における、テストパターンの供給
およびそれぞれに対する応答データの回収を高速に行い
うるデータ処理装置を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるデータ処理装置内の命令を実行する処
理装置が、複数の組み合わせ論理回路とそれらと組み合
わされた複数の記憶素子とからなる順序回路にて構成さ
れ、このデータ処理装置は、退避用のメモリと、上記複
数の記憶素子に保持された複数の内部データを上記待機
用のメモリに退避し、後に上記退避用のメモリに退避さ
れた複数の内部データを上記複数の記憶素子に回復する
退避回復回路と、上記退避回復回路により上記複数の内
部データが退避された後に上記処理装置に退避状態用の
電源電圧を供給し、上記退避回復回路により上記退避さ
れた複数の内部データが回復される前に上記処理装置に
通常動作用の電源電圧を供給するように、上記処理装置
に供給する電源電圧を切り換えるための電源供給切り替
え回路とを有する。

【００１６】特に、本発明の望ましい態様では、上記退
避回復回路は、上記複数の記憶素子に保持された上記複
数の内部データを退避するときには、それらの内部デー
タを順次スキャンアウトし、上記退避用のメモリに退避
された上記複数の内部データを上記複数の記憶素子に回
復するときには、上記退避された複数の内部データを上
記複数の記憶素子に順次スキャンインするスキャン回路
と、上記複数の記憶素子に保持された上記複数の内部デ
ータを退避するときには、上記複数の記憶素子からスキ
ャンアウトされた上記複数の内部データを上記待機用の
メモリに順次書き込み、上記退避用のメモリに退避され
た上記複数の内部データを上記複数の記憶素子に回復す
るときには、上記退避された上記複数の内部データを順
次読み出すメモリ制御回路とを有する。

【００１７】特に、本発明の望ましい他の態様では、上
記退避用のメモリは、書き換え可能な不揮発性メモリ、
望ましくは強誘電体メモリからなる。

【００１８】

【発明の実施の形態】以下、本発明に係るデータ処理装
置を図面に示した実施の形態を参照してさらに詳細に説
明する。

【００１９】＜発明の実施の形態＞（１）装置の概要図１で、１０１は、本発明に係るマイクロコンピュータ
を表す。これは一つの大規模集積回路（ワンチップ）上
に搭載されている。マイクロコンピュータ１０１には、
ＣＰＵコア１１４と、キャッシュ１２２と、ＲＡＭ１２
７が設けられている。ＲＡＭ１２７は、このマイクロプ
ロセッサ１０１の主記憶の一部として使用するＲＡＭで
あり、ＣＰＵコア１１４が使用するデータを保持する。
この主記憶の残りの大部分は、このマイクロプロセッサ
１０１が搭載されているチップとは別に設けられている
ＲＡＭ（図示せず）により実現される。キャッシュ１２
２は、ＲＡＭ１２７とこの図示していない外部のＲＡＭ
により実現される主記憶内のデータの一部の写を保持す
るキャッシュである。

【００２０】ＣＰＵコア１１４は、このマイクロコンピ
ュータが必要とするマイクロ命令を実行するもので、本
実施の形態では、マイクロ命令を記憶したＲＯＭは、こ
のマイクロコンピュータの外部の設けられ、簡単化のた
めに図示されていない。

【００２１】制御回路１０３は、マイクロプロセッサ１
０１での退避動作、回復動作、テスト動作の実行を制御
する回路である。この回路は、マイクロプロセッサ１０
１を待機状態にする前に、マイクロプロセッサ１０１が
待機状態にあるときには使用されないいくつかの内部モ
ジュール、具体的には、ＣＰＵコア１１４と、キャッシ
ュ１２２と、ＲＡＭ１２７の内部データをパススイッチ
１１２を介して強誘電体メモリ１１０に退避させる。こ
の待機動作のために、クロック生成回路１０４にテスト
クロックＴＣＬＫを生成させ、待機動作中の内部モジュ
ールにその内部データが全て待機されるまで供給する。
その後、マイクロプロセッサ１０１を待機状態にする。
待機状態では、これらの内部モジュール、強誘電体メモ
リ１１０、パススイッチ１１２、ＢＩＳＴ回路１３２な
どの、待機時に使用しない内部モジュールへの電源の供
給を電源切り替え回路１４６に遮断させる。マイクロプ
ロセッサ１０１を待機状態から通常動作状態に戻す前
に、これらの内部モジュールへの電源の供給を電源切り
替え回路１４６に再開させ、強誘電体メモリ１１０に退
避された内部データを上記ＣＰＵコア１１４、キャッシ
ュ１２２、ＲＡＭ１２７にパススイッチ１１２を介して
回復させる。

【００２２】強誘電体メモリ１１０は、マイクロプロセ
ッサ１０１内の退避すべき内部データを低消費電力でも
って保持するために設けられ、パススイッチ１１２と
は、上記退避動作および上記回復動作、上記テスト動作
の間、上記いくつかの内部モジュールと上記強誘電体メ
モリ１４０の間のデータ転送に使用される。ここで、強
誘電体メモリは、強誘電体絶縁膜の履歴特性を利用した
不揮発性のメモリである。強誘電体メモリには、先に引
用した文献に記載の通りいくつかの種類があるが、本実
施の形態では、いずれの種類も原理的に使用可能であ
る。

【００２３】クロック生成回路１０４は、制御回路１０
３の制御の下で、供給するクロックを切り換え可能にな
っている。すなわち、通常動作時には通常動作クロック
ＣＬＫをこのマイクロプロセッサ内部のいろいろの内部
モジュールに、それらに共通の線１０７を介して供給
し、上記退避動作、上記回復動作およびマイクロプロセ
ッサ１０１のテスト動作の間、通常クロックと同じ周波
数のテストクロックＴＣＬＫを出力し、制御回路１０３
が、上記退避動作、回復動作、およびテスト動作に関与
している、マイクロプロセッサ１０１内の特定の内部モ
ジュール、ここではＣＰＵコア１１４、キャッシュ１２
２、またはＲＡＭ１２７に、このテストクロックを選択
的に供給する。

【００２４】クロック生成回路１０４は、マイクロプロ
セッサ１０１が待機状態になったときには、マイクロプ
ロセッサ１０１内の、制御回路１０３以外の内部モジュ
ール、具体的には、ＣＰＵコア１１４、キャッシュ１２
２、ＲＡＭ１２７、強誘電体メモリ１０９、パススイッ
チ１１２、ＢＩＳＴ回路１３２への通常クロックＣＬＫ
の供給を制御回路１０３の制御の下で停止する。このた
めに、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１
２７等の、制御回路１０３以外の内部モジュールに通常
クロックＣＬＫをクロック生成回路１０４から供給する
線１０７は、制御回路１０３に通常クロックＣＬＫをク
ロック生成回路１０４から供給する信号線１５１とは区
別して設けられている。

【００２５】電源切り替え回路１４６には、通常動作用
の電源１４７と待機時用の電源１４８（これは接地電位
に等しい）が外部から供給されており、電源切り替え回
路１４６は、マイクロコンピュータ１０１が待機状態に
なったときに、上記ＣＰＵコア１１４、キャッシュ１２
２、ＲＡＭ１２７等の不使用状態となる、制御回路１０
３とクロック生成回路１０４以外の内部モジュールへの
電源供給を制御回路１０３の制御の下で停止する。この
ため、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１
２７、強誘電体メモリ１０９、パススイッチ１１２、Ｂ
ＩＳＴ回路１３２等の、制御回路１０３とクロック生成
回路１０４以外の内部モジュールに電源電位を供給する
線１４９は、制御回路１０３とクロック生成回路１０４
に電源電位を供給する線１４７とは区別して設けられて
いる。なお、制御回路１０３とクロック生成回路１０４
には、通常動作用の電源が線１４７を介して常時供給さ
れる。以上により、マイクロプロセッサ１０１が待機状
態にある間、制御回路１０３とクロック生成回路１０４
以外の内部モジュールでのリーク電流による消費電力を
低減する。

【００２６】一般にデータ処理装置を構成する内部モジ
ュールは、複数のランダムモジュールとマクロモジュー
ルとを含む。ここでランダムモジュールとは順序回路を
主要構成要素とするモジュールであり、通常は自動論理
合成により生成されるモジュールのことである。本実施
の形態では、この順序回路は、複数の記憶素子（ここで
はフリップフロップと仮定する）とそれらを相互に接続
する複数の組み合わせ論理回路とからなる。またマクロ
モジュールとはＲＯＭやＲＡＭなどのメモリを主要構成
要素とするモジュールを指す。これらのモジュールの数
はデータ処理装置の規模により変わる。図１では、ＣＰ
Ｕコア１１４はランダムモジュールであり、キャッシュ
１１２とＲＡＭ１２７はマクロモジュールである。

【００２７】本実施の形態では、ＣＰＵコア１１４のよ
うなランダムモジュールを構成する順序回路の複数の記
憶素子に対して、それぞれが保持する複数の内部データ
を所定の順に順次退避し、さらに、それらの退避された
内部データをそれぞれの記憶素子に順次回復するスキャ
ン回路を使用する。しかも、このスキャン回路の主要部
をテスト動作に使用されるスキャン回路と共用すること
により、少ない回路の追加でもって、上記退避回復を実
現している。

【００２８】ＢＩＳＴ回路１３２はこのマイクロプロセ
ッサのテストをパススイッチ１１２と強誘電体メモリ１
４０を使用して行うようになっている。その際、強誘電
体メモリ１４０を複数のテストパターン保持用のバッフ
ァおよびそれらに対するＣＰＵコア１１４からの複数の
応答データの保持用のバッファとして使用する。以下、
図１の装置とその動作の詳細をさらに説明する。

【００２９】（２）内部データの退避（２Ａ）待機動作の起動マイクロプロセッサ１０１の待機状態への遷移と通常状
態への遷移は、図示しない他のプロセッサから線１０２
を介して制御回路１０３に与えられる停止信号ＳＴＰお
よび起動信号ＳＴＡＲＴにより起動される。さらに、Ｂ
ＩＳＴ回路１３２から線１０８を介してテスト開始要求
ＴＥＳＴもこの制御回路１０３に与えられる。

【００３０】図４を参照するに、制御回路１０３では、
起動回路４０１が、停止信号ＳＴＰ、起動信号ＳＴＡＲ
Ｔ、テスト開始要求ＴＥＳＴを受信し、それぞれの信号
の受信をステートマシーン４０５に線４０３を介して通
知する。このステートマシーン４０５は、この受信され
た要求に対応する動作が実行されるように、制御回路１
０３内のいろいろの回路をそれぞれの回路に応じて定め
たタイミングで線４０８を介して起動する。

【００３１】具体的には、起動回路４０１は、上記起動
信号ＳＴＡＲＴを受信すると、以下のようにして、退避
対象の内部モジュールの内部データの退避動作を以下の
ようにして起動する。図６には、この退避動作に関係す
るいくつかの信号のタイミングチャートを示す。

【００３２】起動回路４０１は、先ず、線４０２を介し
てクロック切り替え制御回路４０４に、テストクロック
の生成要求を出力する。クロック切り替え制御回路４０
４は、この要求に応答して、退避動作を実行すべき全て
の内部モジュールでの待機動作が完了するまでの間、テ
ストクロックの生成要求を線１０５を介してクロック生
成回路１０４に供給する。クロック生成回路１０４は、
このテストクロック生成要求に応答して、テストクロッ
クＴＣＬＫを線１０６を介して制御回路１０３に与える
とともに、強誘電体メモリ１１０、パススイッチ１１
２、ＢＩＳＴ回路１３２等の、通常動作以外の動作時に
使用する内部モジュールにも線１０６を介して与える。
このテストクロックＴＣＬＫは、退避回復対象の内部モ
ジュールの全ての退避動作が完了するまで供給される。

【００３３】さらに、起動回路４０１は、ステートマシ
ン４０５に退避動作の開始を線４０３を通して指示す
る。ステートマシン４０５は、この退避動作の開始指示
に応答して、制御回路１０３内のいろいろの回路を制御
する。まず、モジュール指定回路４０７に退避動作のた
めのモジュールの選択を指示する。

【００３４】モジュール指定回路４０７は、この指示に
応答して、退避動作の対象とする内部モジュール、今の
例では、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ
１２７を予め定めた順に従って順次選択する。選択され
た内部モジュールでの退避動作が完了したときに、次の
内部モジュールを選択する。モジュール指定回路４０７
は、ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２
７を選択したときに、それぞれセレクト信号ＴＳＥＬ
１、ＴＳＥＬ２、ＴＳＥＬ３を線４０９、４１０、４１
１に出力する。モジュール指定回路４０７は、それぞれ
の内部モジュールでの退避動作が完了するまで、それぞ
れの内部モジュールに対するセレクト信号を、それぞれ
の内部モジュール内の内部データの退避に必要な期間だ
け出力し続ける。

【００３５】テストクロック供給回路４２０は、退避回
復動作の対象とする内部モジュールに対応する複数のＡ
ＮＤゲート４１５Ａ、４１５Ｂ、４１５Ｃを有し、これ
らのＡＮＤゲートには、クロック生成回路１０４が供給
するテストクロックＴＣＬＫと上記セレクト信号ＴＳＥ
Ｌ１、ＴＳＥＬ２、ＴＳＥＬ３の一つが供給されてい
る。こうして、ＡＮＤゲート４１５Ａ、４１５Ｂ、４１
５Ｃは、それぞれに対応するＣＰＵコア１１４、キャッ
シュ１２２、ＲＡＭ１２７が選択されると、それぞれ線
１３６、１３７、１３８を介して、その対応する内部モ
ジュールにテストクロックＴＣＬＫ１、ＴＣＬＫ２、Ｔ
ＣＬＫ３を供給する。こうして、それぞれの内部モジュ
ールでの内部データの読み出しが順次起動される。

【００３６】（２Ｂ）ＣＰＵコア１１４からのデータの
読み出し図２を参照するに、ＣＰＵコア１１４は、通常動作状態
では、電源切り替え回路１４６から線１４９を介して通
常動作電源が供給され、クロック生成回路１０４から線
１０７を介して供給される通常動作クロックＣＬＫに応
答して動作する。ＣＰＵコア１１４は、前述の退避動
作、回復動作、およびテスト動作の状態では、制御回路
１０３から線１３６を介して供給されるテストクロック
ＴＣＬＫ１に応答して動作する。

【００３７】ＣＰＵコア１１４は、命令を解読する回
路、解読された命令を複数のパイプラインステージに分
けて実行する回路、その解読された命令が要求する演算
を実行するための複数の演算器あるいは命令で使用され
る複数のレジスタその他からなる複数の基本回路部分に
より構成されるが、これらの基本回路部分の大部分は、
順序回路により構成される。

【００３８】上記ＣＰＵコア１１４は、通常動作時に
は、バス１２６および１３３を介してそれぞれ、キャッ
シュ１２２、ＲＡＭ１２７からの読み出しデータＤＯ２
またはＤＯ３を受け取り、このデータを適当な一つの基
本単位回路に入力する。その基本単位回路の出力が、Ｃ
ＰＵコア１１４からの出力データＤＩ２またはＤＩ３と
してそれぞれキャッシュ１２２またはＲＡＭ１２７にバ
ス１１８または１１９を介して供給される。ＣＰＵコア
１１４へ入力されたデータを供給する基本単位回路の選
択とあるいはＣＰＵコア１１４から出力すべきデータを
供給すべき基本単位回路の選択は、図示しないスイッチ
により行われる。

【００３９】本実施の形態では、各基本回路部分の順序
回路は、記憶素子である複数のフリップフロップ（Ｆ
Ｆ）と、複数の組み合わせ回路により実現される。図で
は、ＣＰＵコア１１４内の複数の基本回路部分に含まれ
るＬ個（Ｌは複数）の順序回路の内部構造として、この
様に接続された複数のフリップフロップ（ＦＦ）２０５
と、複数の組み合わせ回路２０８を模式的に示す。

【００４０】以下では、簡単化のために、各順序回路の
フリップフロップ群がＭ×Ｍ個のフリップフロップから
なり、各フリップフロップ群をＭ行、Ｍ列に配置する。
ここでＭは、各順序回路に供給されるデータのビット数
に等しく、本実施の形態では、ＣＰＵコア１１４のバス
１１３、１２３のデータ幅に等しい。従って、同じ列の
Ｍ個のフリップフロップが同じデータのＭビットの一つ
を保持する。さらに、列数Ｍはこの順序回路で実行され
る論理演算の段数を表すことになる。従って、通常動作
時には、この順序回路には、図の最も左列のＭ個のＦＦ
にＭビットのデータが供給され、図の最も右列のＭ個の
ＦＦからＭビットのデータが出力されることを示す。

【００４１】さらに、各順序回路のフリップフロップ群
の最下段の行のフリップフロップが次ぎの順序回路の最
上の行のフリップフロップに接続する。これにより、全
順序回路のフリップフロップ群が、総数Ｎ×Ｍ（但し、
Ｎ＝Ｌ×Ｍ）個のフリップフロップからなると仮定す
る。最初の順序回路の第１行のＭ個のフリップフロップ
の退避回復動作時の入力線２０３は入力バッファ２０１
からデータを受け取るように接続され、最終の順序回路
の最下行のＭ個のフリップフロップの退避動作用の出力
線２０６は出力バッファ２１１にデータを供給するよう
に接続される。

【００４２】ここで、各フリップフロップには、それら
のフリップフロップが属する行のアドレスｉと列のアド
レスｊとをそのフリップフロッピに割り当て、そのフリ
ップフロップをＦＦ［ｉ、ｊ］と表し、そのフリップフ
ロップの通常出力側に接続された組み合わせ論理回路を
Ｃ［ｉ、ｊ］と表す。

【００４３】各フリップフロップは、４入力２出力を有
し、スキャンラッチを構成する。各ＦＦ［ｉ、ｊ］に
は、通常動作クロックＣＬＫとテストクロックＴＣＬＫ
１との一方がそれぞれ線１０７または１３６を介して供
給される。

【００４４】通常動作時には、同じ行アドレスｉを有す
るＭ個のフリップフロップが一つのシフトレジスタを構
成するように動作する。すなわち、各ＦＦ［ｉ、ｊ］
は、そこに通常動作クロックＣＬＫが供給された場合に
は、入力２０４を取り込み、各ＦＦ［ｉ、ｊ］の出力２
０７は、そのＦＦ［ｉ、ｊ］に接続された出力側の組み
合わせ論理回路Ｃ［ｉ、ｊ］に供給され、その組み合わ
せ論理回路Ｃ［ｉ、ｊ］の出力は次のＦＦ［ｉ、ｊ＋
１］に供給される。なお、各行の先頭のフリップフロッ
プＦＦ［ｉ、１］の入力は、ＣＰＵコア１１４にバス１
２６または１３３から図示しないスイッチを介して入力
されるデータの１ビットである。各行の最後のフリップ
フロップＦＦ［ｉ、Ｍ］の出力は、図示しないスイッチ
回路を介してバス１１８または１１９に供給される。こ
うして、通常動作時には、ＣＰＵコア１１４内の多数の
フリップフロップ２０５と多数の組み合わせ論理回路２
０８は、バス１２６または１３３から供給されたデータ
に対してＣＰＵコア１１４が実行すべき処理の一つを施
し、その結果データを出力する。

【００４５】なお、いずれかの順序回路のフリップフロ
ップの段数が、データ幅Ｍより大きいときには、その順
序回路を構成するフリップフロップ群をそれぞれＭ段以
下の段数を有する複数の部分フリップフロップ群に分
け、それらの複数の部分フリップフロップ群の各群の退
避回復用の入力線２０３、２０６を他のフリップフロッ
プ群に接続するときには、その部分フリップフロップ群
をそれらの部分フリップフロップ群の一つまたは他の順
序回路のフリップフロップ群に図２のＭ列の行列を形成
するように接続すればよい。また、いずれかの順序回路
のフリップフロップの段数が、データ幅Ｍより小さいと
きには、そのフリップフロップ群の退避回復用の入力線
２０３、２０６を他のフリップフロップ群に接続すると
きには、図２のＭ列の号列を形成するように、Ｍ段より
不足する段数のフリップフロップを介してそのフリップ
フロップ群に付加し、それらの付加したフリップフロッ
プを当該他のフリップフロップ群に接続すればよい。

【００４６】以上の説明から分かるように、ＣＰＵコア
１１４内の順序回路はＣＰＵコアで実行中の一つ又は複
数の命令に関連する情報を含んでいる。省電力のために
ＣＰＵコア１１４の動作を中断し、待機状態に遷移さ
せ、電源供給を遮断した後ＣＰＵコア１１４の動作を再
開するという方法を採る場合、ＣＰＵコア１１４の内部
状態を、待機状態に遷移する直前のＣＰＵコア１１４の
内部状態に復元することが出来れば、使用者は中断時点
のプログラム実行状態からマイクロプロセッサを引き続
き使用できる。しかし、これらの順序回路を構成するフ
リップフロップは揮発性であり、電源電圧がこのＣＰＵ
コア１１４に供給されなくなると、これらのフリップフ
ロップに保持されたこれらの情報は消滅してしまう。こ
のための、本実施の態様では、ＣＰＵコア１１４に対す
る電源遮断の前に、ＣＰＵコア１１４内の複数の順序回
路のフリップフロップに保持された内部データを退避
し、後にそれらを回復するようにしている。この退避を
実現するために、以下に説明するように、通常状態から
待機状態への遷移時には、これらのフリップフロップに
保持された内部データをスキャンアウトして退避し、通
常状態から待機状態への遷移時には、これらの退避され
た内部データをこれらのフリップフロップにスキャンイ
ンするスキャン回路を使用する。

【００４７】テストクロックＴＣＬＫ１が各フリップフ
ロップに供給されたときには、同じ列アドレスｊを有す
るＮ個のフリップフロップが一つのシフトレジスタを構
成するように動作する。すなわち、各ＦＦ［ｉ、ｊ］
は、そこにテストクロックＴＣＬＫ１が供給された場合
には、テスト入力２０３を取り込み、各ＦＦ［ｉ、ｊ］
の出力２０６は、そのＦＦ［ｉ、ｊ］に接続された出力
側のＦＦ［ｉ＋１、ｊ］に供給される。出力バッファ２
１１へはＦＦ［Ｎ、１］からＦＦ［Ｎ、Ｍ］のそれぞれ
の出力信号２０６がテストクロック１０６に同期して並
列に格納される。つまりテストクロックでの動作が開始
すると｛ＦＦ［Ｎ、１］、ＦＦ［Ｎ、２］、 ‥‥‥‥、ＦＦ［Ｎ、Ｍ］｝｛ＦＦ［Ｎ−１、１］、ＦＦ［Ｎ−１、２］、‥‥‥‥、ＦＦ［Ｎ−１、Ｍ］｝｛ＦＦ［Ｎ−２、１］、ＦＦ［Ｎ−２、２］、‥‥‥‥、ＦＦ［Ｎ−２、Ｍ］｝：：｛ＦＦ［１、１］、ＦＦ［１、２］、 ‥‥‥‥、ＦＦ［１、Ｍ］｝の順に出力バッファ２１１を通してデータバス１２３へ
全フリップフロップの内容が読み出される。なお、以上
に述べた内部データの読み出し動作は、ＣＰＵコア１１
４のテスト動作の時にも使用される。

【００４８】後に説明する回復動作の時には、ＣＰＵコ
ア１１４内の全順序回路から退避された複数の内部デー
タがそれぞれのデータの退避順にバス１１３を介して入
力バッファ２０１に供給され、それらの順序回路内の全
フリップフロップへ順次転送され、結果として、それぞ
れのフリップフロップから退避されたデータがそれぞれ
のフリップフロップに回復される。すなわち、上記退避
動作時には、ＣＰＵコア１１４内の各順序回路のフリッ
プフロップのデータが順次出力バッファ２１１にスキャ
ンアウトされ、さらにデータバス１２３、パススイッチ
１１２を介して強誘電体メモリ１４０へ退避される。な
お、以上に述べた内部データの読み出し動作は、ＣＰＵ
コア１１４のテスト動作の時にも使用される。

【００４９】以上から分かるように、本実施の形態で
は、ＣＰＵコア１１４内の複数の順序回路内の複数のフ
リップフロップを相互に接続する信号線２０３、２０６
および制御回路１０３内の、これらのフリップフロップ
にテストクロックＴＣＬＫを供給するクロック供給回路
４２０その他の回路は、これらのフリップフロップが保
持するデータを順次スキャンアウトし、あるいは、それ
らのフリップフロップにデータを順次スキャンインする
スキャン回路を実現し、その回路を使用してこれらのフ
リップフロップの内部データを退避回復していることに
なる。

【００５０】後にテスト動作に関して説明するように、
このＣＰＵコアのテスト動作時には、このスキャン回路
を共用してテスト動作に必要なスキャンアウト動作を実
現するように制御回路を付加することになる。従って、
本実施の形態では、この退避および回復のためのスキャ
ン回路の主要部をテスト用のスキャン回路と共用するよ
うに構成していることになる。このことにより、ＣＰＵ
コア１１４のようなランダムモジュールの内部データの
退避および回復を実現する回路を簡単化している。

【００５１】（２Ｃ）強誘電体メモリ１１０への内部デ
ータの書き込みＣＰＵコア１１４から内部データが、バス１２３に読み
出されると、パススイッチ１１２内のマルチプレクサ１
３０は、バス１２３を選択する。バス１２３上の内部デ
ータは出力レジスタ１２９に格納された後、データバス
１２８を通して強誘電体メモリ１１０内の内部バス１４
２へ転送され、さらに強誘電体メモリセルアレー１４０
に順次書き込まれる。

【００５２】このときのパススイッチ１１２の動作は、
制御回路１０３により制御される。すなわち、制御回路
１０３では、モジュール指定回路４０７が先に出力した
セレクト信号ＴＳＥＬ１、ＴＳＥＬ２またはＴＳＥＬ３
（今の例ではセレクト信号ＴＳＥＬ１）を線１１１を介
して、マルチプレクサ１３０に出力し、バス１２３、１
２６、１３３の内のそのセレクト信号で指示される一つ
のバス（今の例ではバス１２３）を選択させる。さら
に、ステートマシン４０５は、上記起動回路４０１から
の待機状態への遷移指示に応答して、かつ、退避動作中
の内部モジュール（今の例ではＣＰＵコア１１４）から
の最初の内部データがマルチプレクサ１３０を介して出
力レジスタ１２９に供給されるタイミングに同期して、
レジスタ更新制御回路４１４を線４０８を介して退避動
作のために起動する。この回路４１４は、退避動作のた
めに起動されると、マルチプレクサ１３０により選択さ
れたバス上の内部データの取り込みを指示するセット信
号をテストクロックＴＣＬＫに同期して繰り返し生成
し、線４１６を介して出力レジスタ１２９に供給する。
出力レジスタ１２９はこのセット信号に応答して、マル
チプレクサ１３０から順次供給される内部データを順次
取り込み、バス１２８を介して強誘電体メモリ１１０の
内部バス１４２に供給する。

【００５３】強誘電体メモリ１１０は出力レジスタ１２
９からの内部バス１４２に供給された内部データを内部
バス１４１を介して強誘電体メモリセルアレー１４０に
順次書き込む。この書き込みは、制御回路１０３により
制御される。すなわち、制御回路１０３内のステートマ
シーン４０５は、起動回路４０１からの上記待機動作の
開始指示に応答して、かつ、退避すべき最初の内部デー
タが強誘電体メモリ１１０内の内部バス１４２に供給さ
れるタイミングに同期して、強誘電体メモリ制御回路４
１３とアドレス生成回路４１２を線４０８を介して書き
込み動作のために起動する。強誘電体メモリ制御回路４
１３は、書き込み動作のために起動されると、書き込み
信号をテストクロックＴＣＬＫに同期して繰り返し発生
し、線１０９を介して強誘電体メモリ１１０に供給す
る。アドレス生成回路４１２は、書き込み動作のために
起動されると、強誘電体メモリセルアレー１４０内の先
頭位置からは始まり、あらかじめ定めた大きさを有する
連続する退避領域のアドレスをテストクロックＴＣＬＫ
に同期して順次発生し、線１３９を介して強誘電体メモ
リセルアレー１４０に供給する。この退避領域の大きさ
は、各内部モジュールごとに、その内部モジュールから
退避すべき全内部データの量に依存してあらかじめ定め
られる。強誘電体メモリ制御回路４１３とアドレス生成
回路４１２は、これらの書き込み信号と書き込みアドレ
スを、退避すべき後続の内部データの各々が強誘電体メ
モリセルアレー１４０に供給されるのに同期して生成す
る。

【００５４】（２Ｄ）キャッシュ１２２の内部データの
退避キャッシュ１２２は、キャッシュされている複数のデー
タを保持するメモリおよびそれぞれのデータを検索する
ためのデータを保持するメモリを有する。上記のように
してＣＰＵコア１１４に対する退避動作が終了した後、
キャッシュ１２２のこれらのデータが退避が行われる。
すなわち、制御回路１０３では、上記ＣＰＵコア１１４
の内部データの退避が完了した時点で、モジュール指定
回路４０７がキャッシュ１２２のセレクト信号ＴＳＥＬ
２を出力し、テストクロック供給回路４０９は、キャッ
シュ１２２に対してテストクロックＴＣＬＫ２を供給す
る。キャッシュ１２２に対してテストクロックＴＣＬＫ
２が供給され始めるタイミング同期して、ステートマシ
ーン４０５は、マクロモジュール制御回路４０６を起動
する。この回路４０６は、キャッシュ１２２内の上記内
部データを保持するメモリのアドレスを順次発生し、線
１４４を介してキャッシュ１２２に供給する。さらに、
読み出し要求を繰り返し発生し、線１３５を介してキャ
ッシュ１２２に供給する。こうして、キャッシュ１２２
内の内部データがバス１２６に読み出され、ＣＰＵコア
１１４の内部データと同様にして強誘電体メモリ１１０
に退避される。なお、この退避動作のために必要なキャ
ッシュ１２２の内部構造は、次に説明するＲＡＭ１２７
の、退避動作のために必要な内部構造と同じであるの
で、その詳細な説明は省略する。

【００５５】（２Ｅ）ＲＡＭ１２７の内部データの退避上記のようにしてキャッシュ１２２に対する退避動作が
終了した後、ＲＡＭ１２７に対する退避動作が、キャッ
シュ１２２の場合と同様に行われる。

【００５６】図３を参照するに、ＲＡＭ１２７は、メモ
リセルアレー３０３と、これに対するデータの読み書き
を行うための入力バッファ３０１と、アドレスラッチ３
０４と、出力バッファ３０６とを有する。ＯＲゲート３
０７、３０８、３０９の各々には、通常動作時にクロッ
ク生成回路１０４から線１０７を介して通常動作クロッ
クＣＬＫが供給され、退避動作時、回復動作時あるいは
テスト動作等の通常動作以外の時に、制御回路１０３か
ら線１０６を介してテストクロックＴＣＬＫ３が供給さ
れる。アドレスラッチ３０４には、通常動作時以外の時
に、制御回路１０３から、アクセスすべきアドレス１４
４が与えられる。制御回路１０３からは、さらに、読み
出し要求または書き込み要求が線１３５を介して与えら
れる。

【００５７】アドレスラッチ３０４は、制御回路１０３
から与えられるテストクロックＴＣＬＫ３に同期して、
制御回路１０３から与えられるメモリセル指定アドレス
１４４を保持する。メモリセルアレー３０３は、制御回
路１０３から線１３５を介して与えられる要求が書き込
み要求であるとき、入力バッファ３０１に取り込まれた
データをアドレスラッチ３０４が示すアドレス位置に書
き込む。そうでないときには、アドレスラッチ３０４が
示すアドレス位置にすでに書き込まれたデータを読み出
す。

【００５８】出力バッファ３０６は、制御回路１０３か
ら与えられるマクロモジュール制御信号１３５が読み出
しを指示するとき、メモリセルアレー３０３から読み出
されたデータを、ＯＲゲート３０９に入力されるテスト
クロックＴＣＬＫ３か通常動作クロックＣＬＫに同期し
て取り込み、バス１３３に出力する。入力バッファ３０
１は、ＯＲゲート３０７に入力されるテストクロックＴ
ＣＬＫ３に同期して、データバス１１９上のデータを保
持する。

【００５９】従って、待機動作の時には、メモリセルア
レー３０３に記憶されたデータがバス１３３に順次読み
出される。これらのデータは、すでに述べた方法で、強
誘電体メモリ１１０に退避される。なお、後に述べる回
復動作の時には、メモリセルアレー３０３は、バス１１
９、入力バッファ３０１を介して供給されるデータをア
ドレスラッチ３０４が示すアドレスに順次記憶する。

【００６０】（２Ｆ）電源供給の遮断、テストクロック
の供給中止制御回路１０３では、ステートマシーン４０５は、起動
回路４０１からの上記退避動作開始指示に応答して、か
つ、退避対象の複数の内部モジュールに対する退避動作
が完了した時点で、電源制御回路４２１を退避動作のた
めに線４０８を介して起動する。電源制御回路４２１
は、退避動作のために起動されると、電源切り替え回路
１４６に電源電圧の変更を線１４５を介して要求する。
電源切り替え回路１４６は、この線１４５による電源変
更要求に従って待機時用の電源１４８（これは接地電位
に等しい）を選択し、結局、ＣＰＵコア１１４、キャッ
シュ１２２、ＲＡＭ１２７、パススイッチ１１２、強誘
電体メモリ１１０、ＢＩＳＴ回路１３１への電源供給を
停止する。これによりこれらのモジュールにおける待機
時のリーク電流を抑えることができる。なお、制御回路
１０３とクロック生成回路１０４へは常に通常動作用の
電源が供給されている。

【００６１】ステートマシーン４０５は、必要な内部デ
ータの全ての退避が完了すると、起動回路４０１に退避
完了を通知し、起動回路４０１は、この通知を受ける
と、クロック切り替え制御回路４０４に退避動作の完了
を通知し、このクロック切り替え制御回路４０４は、ク
ロック生成回路１０４にテストクロックの生成の終了を
要求する。こうして、テストクロックも生成されなくな
る。以上のようにして、待機動作が終了する。

【００６２】（３）内部データの回復（３Ａ）電源供給の再開と回復動作の起動図示しない他のプロセッサから線１０２を介して制御回
路１０３に起動信号ＳＴＡＲＴが与えられると、起動回
路４０１は、通常状態への遷移動作（回復動作）を起動
する。このときの制御回路１０３の動作は、退避動作と
類似であるので、以下では、退避動作と異なる点を簡単
に説明するに止める。図７には、この回復動作に関係す
るいくつかの信号のタイミングチャートを示す。

【００６３】起動回路４０１は、先ず、退避動作の時と
同様にしてクロック切り替え制御回路４０４に、テスト
クロックの生成を要求し、さらに、起動回路４０１は、
ステートマシン４０５に回復動作の開始を線４０３を通
して指示する。ステートマシン４０５は、この回復動作
の開始指示に応答して、制御回路１０３内のいろいろの
回路を制御する。

【００６４】ステートマシーン４０５は、上記回復動作
の開始指示に応答して、電源制御回路４２１を回復動作
のために線４０８を介して起動する。電源制御回路４２
１は、回復動作のために起動されると、電源切り替え回
路１４６に電源電圧の変更要求ＰＷＲを線１４５を介し
て要求する。電源切り替え回路１４６は、この線１４５
による電源変更要求ＰＷＲに従って通常動作用の電源１
４７を選択し、結局、ＣＰＵコア１１４、キャッシュ１
２２、ＲＡＭ１２７、パススイッチ１１２、強誘電体メ
モリ１１０、ＢＩＳＴ回路１３１への電源供給を再開す
る。

【００６５】さらに、モジュール指定回路４０７に回復
動作のためのモジュールの選択を指示する。このときの
回路４０７の動作は、退避動作の時と同じであり、テス
トクロック供給回路４２０によりテストクロックＴＣＬ
Ｋ１からＴＣＬＫ３が順次出力されることになる。

【００６６】（３Ｂ）強誘電体メモリ１１０からの退避
データの読み出しステートマシーン４０５は、起動回路４０１からの上記
回復動作の開始指示に応答して、強誘電体メモリ制御回
路４１３とアドレス生成回路４１２を線４０８を介して
読み出し動作のために起動する。強誘電体メモリ制御回
路４１３は、読み出し動作のために起動されると、読み
出し信号をテストクロックＴＣＬＫに同期して繰り返し
発生し、線１０９を介して強誘電体メモリ１１０に供給
する。アドレス生成回路４１２は、読み出し動作のため
に起動されると、書き込み動作のために起動された場合
と同じく、強誘電体メモリセルアレー１４０内の前述し
た退避領域のアドレスをテストクロックＴＣＬＫに同期
して順次発生し、線１３９を介して強誘電体メモリセル
アレー１４０に供給する。こうして、強誘電体メモリセ
ルアレー１４０に退避された内部データがそれぞれのデ
ータの退避順と同じ順序で順次読み出され、内部バス１
４１、１４２、１１７を介してパススイッチ１１２内の
入力レジスタ１１５に読み出される。

【００６７】（３Ｂ）ＣＰＵコア１１４、キャッシュ１
２２、ＲＡＭ１２７への退避データの書き込み回復動作時のパススイッチ１１２の動作は、制御回路１
０３により制御される。退避動作のときと異なり、制御
回路１０３では、ステートマシン４０５は、上記起動回
路４０１からの回復動作の開始指示に応答して、かつ、
強誘電体メモリ１１０からの最初の退避データが入力レ
ジスタ１１５に供給されるタイミングに同期して、レジ
スタ更新制御回路４１４を線４０８を介して回復動作の
ために起動する。この回路４１４は、バス１１７上の退
避データの取り込みを指示するセット信号をテストクロ
ックＴＣＬＫに同期して繰り返し生成し、線４１６を介
して入力レジスタ１１５に供給する。入力レジスタ１１
５はこのセット信号に応答して、バス１１７を介して順
次供給される退避データを順次取り込み、マルチプレク
サ１１６に供給する。モジュール指定回路４０７は、待
機動作の時と同様に、線１１１を介して出力するセレク
ト信号ＴＳＥＬ１、ＴＳＥＬ２またはＴＳＥＬ３を生成
するが、それぞれの信号はマルチプレクサ１１６に与え
られる。マルチプレクサ１１６は、ＣＰＵコア１１４、
キャッシュ１２２、ＲＡＭ１２７に接続されたバス１１
３、１１８、１１９を線１１１から供給されているセレ
クト信号に応じて選択する。こうして、ＣＰＵコア１１
４から退避された内部データが順次そこに供給され、そ
のなかの複数のフリップフロップに書き込まれる。こう
して、ＣＰＵコア１１４の内部データが回復される。従
って、ＣＰＵコア１１４の状態は、退避状態に遷移する
直前の状態となり、ＣＰＵコア１１４は、その状態から
動作を再開することが出来るようになる。

【００６８】その後、キャッシュ１２２から退避された
内部データが順次そこに供給され、そのなかのメモリに
書き込まれる。同様に、ＲＡＭ１２７から退避された内
部データが順次そこに供給され、そのなかのメモリセル
アレー３０３（図３）に書き込まれる。キャッシュ１２
２、ＲＡＭ１２７への内部データの回復に当たっては、
制御回路１０３では、ステートマシン４０５が、マクロ
モジュール制御回路４０６を回復のために起動する。こ
の回路４０６は、回復のために起動されると、線１３５
を介して書き込み要求をキャッシュ１２２、ＲＡＭ１２
７へ供給する点で退避動作の時と異なる。

【００６９】（３Ｃ）通常クロックの供給再開ステートマシーン４０５は、必要な内部データの全ての
回復が完了すると、起動回路４０１に回復完了を通知
し、起動回路４０１は、この通知を受けると、クロック
切り替え制御回路４０４に回復動作の完了を要求し、こ
のクロック切り替え制御回路４０４は、クロック生成回
路１０４にクロックの切り替えを要求する。クロック生
成回路１０４は、テストクロックの生成を止め、さら
に、線１０７を介してＣＰＵコア１１４、キャッシュ１
２２、ＲＡＭ１２７へに通常クロックを供給し始める。
こうして、回復動作が終了する。

【００７０】（４）テスト動作故障検出はＢＩＳＴ回路１３２を用いて行う。図５を参
照するに、セルフテスト起動回路５１６は、図示しない
外部のプロセッサから起動信号１４３を受けると、線１
０８を通して、テスト動作の開始指示を図１中の制御回
路１０３に知らせる。制御回路１０３では、起動回路４
０１は、このテスト開始指示に応答して、クロック繰り
替え回路４０４にクロックの切り替えを指示する。クロ
ック繰り替え回路４０４は、先に述べた回復動作の場合
と同様に、クロックの切り替えをクロック生成回路１０
４に指示する。こうして回復動作の場合と同様にして、
ＣＰＵコア１１４、キャッシュ１２２、ＲＡＭ１２７へ
の線１０７を介した通常クロックの供給が停止され、代
わりに、テストクロックＴＣＬＫが制御回路１０３およ
び強誘電体メモリ１１０、パススイッチ１１２に供給さ
れる。

【００７１】制御回路１０３では、起動回路４０１は、
ステートマシーン４０５は、ＢＩＳＴ制御回路４１９に
テスト動作の開始を指示する。この回路４１９は線１５
０を介してセルフテストステートマシン５１４に対して
セルフテストの開始を知らせる。セルフテストステート
マシン５１４は、制御信号５１０、５０４、５０５、５
１１、５１８を用いてパターン発生器５０９、内部バス
出力制御回路５０３、データバッファ５０６、パターン
圧縮器５１３、外部バス出力制御回路５１９の制御を行
う。まず、制御信号５１０を用いてパターン発生器５０
９を起動する。パターン発生器５０９は、起動される
と、テストパターンデータの異なる部分を順次発生し、
信号線５０８を通して内部バス出力制御回路５０３に渡
す。内部バス出力制御回路５０３は、このテストパター
ンデータの異なる部分を信号線５０２を通し内部バス５
０１に順次出力する。このテストパターンの異なる部分
は、強誘電体メモリ１１０内の所定の大きさのテストパ
ターン用のバッファ領域に順次格納される。本実施の形
態では、このバッファ領域は強誘電体メモリ１１０の先
頭位置から始まると仮定する。

【００７２】強誘電体メモリ１１０へのこのテストパタ
ーンの書き込みは制御回路１０３により以下のように行
われる。制御回路１０３では、ステートマシーン４０５
は、強誘電体メモリ制御回路４１３とアドレス生成回路
４１２をデータ書き込みのために起動する。これらの回
路は、書き込みのために起動されると、退避動作の場合
と同様に、強誘電体メモリ１１０に対して書き込み要求
を繰り返し供給し、かつ、異なる書き込みアドレスを順
次供給する。こうして、ＢＩＳＴ回路１３２内の内部バ
ス出力制御回路５０３から順次転送されたテストパター
ンの異なる部分が、強誘電体メモリ１１０内の強誘電体
メモリセルアレー１４０に順次書き込まれる。

【００７３】制御回路１０３では、ステートマシーン４
０５は、上記複数のテストパターンの各々に対して上記
強誘電体メモリ１１０への書き込みを繰り返す。これら
のテストパターンの書き込みが終了した時点で、強誘電
体メモリ制御回路４１３とアドレス生成回路４１２を、
回復動作の場合と同様に、データ読み出しのために起動
する。これらの回路は、読み出しのために起動される
と、回復動作の場合と同様に、強誘電体メモリ１１０に
対して読み出し要求を繰り返し供給し、かつ、異なる読
み出しアドレスを順次供給する。こうして、強誘電体メ
モリセルアレー１４０に書き込まれた一つのテストパタ
ーンの異なる部分が、強誘電体メモリ１１０から順次読
みだされる。

【００７４】制御回路１０３では、ステートマシーン４
０５は、上記一つのテストパターンの先頭の部分データ
の読み出しに同期して、モジュール指定回路４０７とレ
ジスタ更新制御回路４１４を、回復動作の場合と同様
に、テスト動作のために起動する。レジスタ更新制御回
路４１４は、強誘電体メモリ１１０から読み出された部
分データの取り込みを入力レジスタ線４１７を介して指
示する。本実施の形態では、スキャン回路を内蔵してい
るＣＰＵコア１１４のみをテスト対象回路として仮定す
ると、モジュール指定回路４０７は、テスト動作のため
に起動されると、このＣＰＵコア１１４を選択し、セレ
クト信号ＴＳＥＬ１をマルチプレクサ１１６とＣＰＵコ
ア１１４に出力する。なお、複数のテスト対象モジュー
ルがある時には、それらのモジュールを順次選択するの
は回復動作の時と同様である。

【００７５】こうして、強誘電体メモリ１１０から読み
出されたテストパターンデータの異なる部分がＣＰＵコ
ア１１４に順次供給され、さらに、テストクロックＴＣ
ＬＫ１がＣＰＵコア１１４に供給される。ＣＰＵコア１
１４はそのテストパターンデータの異なる部分を順次ス
キャンインする。すでに述べたように、ＣＰＵコア１１
４には、複数のフリップフロップを連結し、それらが保
持する内部データを順次読み出し、あるいはそれらのフ
リップフロップに複数のデータを順次スキャンインする
スキャン回路が組み込まれている。上記テストパターン
データのスキャンインはこのスキャン回路を、図２を使
用して先に説明した内部データの回復の動作と同じよう
に制御することにより実現される。

【００７６】その後、制御回路１０３は、上記テストデ
ータに対する上記複数の組み合せ回路の応答データの異
なる部分をそれらのフリップフロップに取り込ませる。
具体的には、図２の各フリップフロップＦＦ［ｉ、ｊ］
の通常動作時のクロックＣＬＫの入力端子１０７にセッ
ト信号を入力し、このフリップフロップの通常動作時の
データ入力端子２０４を介して接続された組合せ論理回
路Ｃ［ｉ、ｊ−１］の出力をこのフリップフロップに保
持させればよい。このためのセット信号の生成回路は簡
単化のために図２では省略されているが、この様にテス
トデータに対する応答データの異なる部分を順次フリッ
プフロップに取り込ませることはそれ自体は公知であ
る。

【００７７】その後さらに、制御回路１０３は、取り込
まれた応答データの異なる部分を順次スキャンアウトさ
せる。このときの動作は、前述の内部データの退避動作
と同じである。こうして、ＣＰＵコア１１４は、生成し
た応答データの異なる部分をそれぞれ順次バス１２３に
出力する。

【００７８】すなわち、今説明しているテスト動作の場
合には、ＣＰＵコア１１４へのテストデータのスキャン
インおよび応答データのスキャンアウトの時には、この
スキャン回路を前述の回復動作および退避動作の場合と
同様に動作させ、このスキャン回路のスキャンアウトの
前に、このテストパターンデータに対するる応答データ
の異なる部分をフリップフロップに保持させればよい。
このように、本実施の形態では、前述の退避回復動の時
とテスト動作の時にスキャン回路を共用し、それの制御
のみを変えることにより二つの動作を実現している。

【００７９】さて、制御回路１０３では、ステートマシ
ーン４０５は、上記応答データの異なる部分を、前述の
退避動作の場合と同様にして強誘電体メモリ内の応答デ
ータ用のバッファ領域に順次書き込む。本実施の形態で
は、応答データ用のバッファ領域は、強誘電体メモリセ
ルアレー１４０の先頭位置から始まり、前述のテストパ
ターン用バッファ領域と同じ領域であると仮定する。こ
のために、強誘電体メモリセルアレー１４０に保持され
るテストパターンデータの異なる部分の全てが読み出さ
れた後に、それに対する応答データの異なる部分が強誘
電体メモリセルアレー１４０に供給開始されるように、
強誘電体メモリセルアレー１４０に保持されるテストパ
ターンデータの異なる部分の総数を定める。

【００８０】制御回路１０３では、ステートマシーン４
０５は、上記応答データの異なる部分データが強誘電体
メモリセルアレー１４０に書き込まれた後に、以上の動
作を強誘電体メモリ１１０に保持された複数のテストパ
ターンに対して繰り返す。その後各テストパターンに対
する応答データの異なる部分データがこの強誘電体メモ
リ１１０から順次読み出されるように、強誘電体メモリ
制御回路４１３とアドレス生成回路４１２を起動する。
但し、テストパターンデータの読み出しの時と異なり、
パススイッチ１１２にこれらの応答データを取り込ませ
ることはしない。まず、強誘電体メモリセルアレー１４
０に書き込まれた一つの応答データの異なる部分が順次
バス１４１を介してバス１４２に読み出される。ＢＩＳ
Ｔ回路１３２では、セルフテストステートマシーン５１
４が、バス１３１を介して順次供給される応答データの
異なる部分データの取り込みを、線５０５を介してデー
タバッファ５０６に指示する。データバッファに取り込
まれた各応答パターンはパターン圧縮器５１３により圧
縮され、さらに、外部バス出力制御回路５１９により、
図示しない外部のプロセッサに故障解析のために供給さ
れる。強誘電体メモリセルアレー１４０は、そこに書き
込まれた他の応答データに読み出しを繰り返し、ＢＩＳ
Ｔ回路はそれぞれの応答データに対して上記動作を繰り
返す。

【００８１】このように、本実施の形態では、複数のテ
ストパターンがＢＩＳＴ回路１３２から強誘電体メモリ
１１０内のバッファ領域に連続して転送され、その後、
各テストパターンデータの異なる部分がそのバッファ領
域からテスト対象回路に連続して転送される。さらに、
そのテスト対象回路からの応答データの異なる部分デー
タが強誘電体メモリ１１０内のバッファ領域に連続して
転送される。以上の動作を、バッファ領域内の異なるテ
ストパターンに繰り返された後に、それらのテストパタ
ーンに対する複数の応答データがバッファ領域からＢＩ
ＳＴ回路１３２に連続して転送される。従って、テスト
対象回路に一つのテストパターンデータを供給し、その
テストデータに応答データをテスト対象回路からＢＩＳ
Ｔ回路に供給するという一連の動作を異なるテストパタ
ーンデータに対して繰り返す場合よりもはるかに高速に
テストを行うことが出来る。

【００８２】＜変形例＞本発明は、以上に示した実施の
形態に限定されるのではなく、本発明の主旨を変えない
範囲で以下に例示する変形およびその他の変形を含む。

【００８３】（１）上記実施の形態では、ＣＰＵコア内
の全順序回路を構成する全てのフリップフロップ内のデ
ータを退避回復する例を示したが、これらの順序回路の
内、待機状態から通常状態に遷移するときに最小限必要
な一部の順序回路を構成する複数のフリップフロップを
あらかじめ選択しておき、これらの一部のみに対して、
実施の形態で示したスキャン回路を使用してもよいこと
は言うまでもない。

【００８４】（２）本発明は、マイクロコンピュータ以
外のデータ処理装置、例えば、ディジタルシグナルプロ
セッサその他のプロセッサにも適用できる。

【００８５】（３）上記実施の形態では、待機時に、Ｃ
ＰＵコア等に電源電圧を実質的に供給しなかったが、通
常動作用の電源電圧より小さい電圧を供給しても省電力
の効果は生じうる。

【００８６】（４）強誘電体メモリ１０３の代わりにＦ
ＬＡＳＨメモリなどの不揮発性メモリを用いることも可
能である。但し、強誘電体メモリ１０３は、動作速度、
セル面積、繰り返し動作回数等において、ＦＬＡＳＨメ
モリ等より優れている。

【００８７】（５）マイクロコンピュータ１０１あるい
はその他のデータ処理装置は複数のチップ上に形成する
ことも可能である。しかし、ワンチップ上に搭載した場
合には、コストの低減、セキュリティの強化、消費電力
の低減などのメリットが生じる。

【００８８】（６）状態遷移信号１０２は通常動作時に
ランダムモジュールから与えられるようにしてもよい。

【００８９】（７）テスト起動信号１４３は、マイクロ
プロセッサ１０１内のいずれかのランダムモジュールに
より発生させるようにすることも可能である。

【００９０】（８）ＣＰＵコア１１４の順序回路を構成
するフリップフロップの形態は図２で示したもの以外に
通常動作用にセット信号などを付加した形式のものでも
よい。

【００９１】（９）データ処理装置１０１が通常動作モ
ードである間、強誘電体メモリ１１０をＲＯＭとして使
用することも可能である。このために予め、このメモリ
の特定の領域に、上記退避動作、回復動作とは直接関係
しないプログラム命令あるいはデータを格納させてお
く。

【００９２】

【発明の効果】本発明によりデータ処理装置の待機時に
順序回路の内容をデータ退避用のメモリに退避でき、待
機中に電源電圧を下げることができるため待機時の順序
回路に流れるリーク電流による消費電力を削除すること
が可能となる。

【００９３】とくに、この退避回復回路をスキャン回路
にて構成した場合には、この退避回復回路の構造を簡単
化できる。

【００９４】とくに、上記データ退避用のメモリに不揮
発性メモリを用いた場合には、データ処理装置全体の待
機時の消費電力をさらに削除することができる。

【００９５】さらに、この不揮発性メモリに強誘電体メ
モリを用いた場合には、待機時の消費電力を削除すると
ともに、データ処理装置の待機状態への移行あるいはそ
れからの回復を高速に行いうる。

【００９６】さらに、データ処理装置内の順序回路にス
キャンラッチを用い、上記データ退避用のメモリに強誘
電体メモリを用い、チップ内にＢＩＳＴ回路を設け、こ
の強誘電体メモリをこのＢＩＳＴ回路から供給される複
数のテストパターンデータを一時的に保持するバッファ
として使用し、さらに検査対象モジュールから出力され
た、ＢＩＳＴ回路へ転送すべき複数の応答データを一時
的に保持するパターンのバッファに用いた場合には、高
速に故障検出を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの全体図を示
す。

【図２】図１に記述したＣＰＵコアの詳細図を示す。

【図３】図１中のＲＡＭの詳細図を示す。

【図４】図１中の制御回路の詳細図を示す。

【図５】図１中のＢＩＳＴ回路の詳細図を示す。

【図６】図１のマイクロプロセッサの、通常状態から待
機状態への遷移時のいろいろの信号のタイミングチャー
トを示す。

【図７】図１のマイクロプロセッサの待機状態から通常
状態への遷移時のいろいろの信号のタイミングチャート
を示す。

【符号の説明】

１３９アドレス１４４アドレス１４５電源切り替え信号１４７通常動作用の電源１４８待機時用の電源２０５フリップフロップ（ＦＦ）２０８組み合わせ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 1/00 ３３５Ｃ (72)発明者谷川博之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者島崎靖久東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者小林伸好東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】命令を実行するための処理装置であって、
複数の組み合わせ論理回路とそれらと組み合わされて順
序回路を構成するための複数の記憶素子とからなる順序
回路を有するものと、退避用のメモリと、上記複数の記憶素子に保持された複数の内部データを読
み出し、上記待機用のメモリに退避し、上記退避用のメ
モリから上記退避された複数の内部データを読み出し、
上記複数の記憶素子に回復する退避回復回路と、上記退避回復回路により上記複数の内部データが退避さ
れた後に上記処理装置に待機状態用の電源電圧を供給
し、上記退避回復回路により上記退避された複数の内部
データが回復される前に上記処理装置に通常動作用の電
源電圧を供給するように、上記処理装置に供給する電源
電圧を切り換えるための電源供給切り替え回路とを有す
るデータ処理装置。
【請求項２】上記退避回復回路は、上記複数の記憶素子に保持された上記複数の内部データ
を退避するときには、それらの内部データを順次スキャ
ンアウトし、上記退避用のメモリに退避された上記複数
の内部データを上記複数の記憶素子に回復するときに
は、上記退避された複数の内部データを上記複数の記憶
素子に順次スキャンインするスキャン回路と、上記複数の記憶素子に保持された上記複数の内部データ
を退避するときには、上記複数の記憶素子からスキャン
アウトされた上記複数の内部データを上記待機用のメモ
リに順次書き込み、上記退避用のメモリに退避された上
記複数の内部データを上記複数の記憶素子に回復すると
きには、上記退避された上記複数の内部データを順次読
み出すメモリ制御回路とを有する請求項１記載のデータ
処理装置。
【請求項３】上記スキャン回路は、上記複数の記憶素子は、それぞれの記憶素子の出力を他
の記憶素子の入力に連結するための複数の信号路と、該複数の記憶素子に保持された内部データを退避すると
きおよび上記退避用のメモリに退避された上記複数の内
部データを上記複数の記憶素子に回復するときに、上記
複数の記憶素子にスキャン用クロックを供給するクロッ
ク供給回路とからなり、上記複数の記憶素子は、該複数の記憶素子に保持された
内部データを退避するときに供給された上記スキャン用
クロックに応答して、それらに保持された内部データを
上記複数の信号路を介して順次シフトアウトし、上記退
避用のメモリに退避された上記複数の内部データを上記
複数の記憶素子に回復するときに供給された上記スキャ
ン用クロックに応答して、上記退避用のメモリから順次
読み出された内部データを上記複数の信号路を介して順
次シフトインするシフトレジスタを実現する素子からな
る請求項２記載のデータ処理装置。
【請求項４】上記順序回路のテスト時に、テストデータ
の異なる部分を上記複数の記憶素子に順次スキャンイン
し、そのスキャンインされたテストデータに対する上記
複数の組み合せ論理回路からの応答データの異なる部分
を該複数の記憶素子に保持させ、その保持された応答デ
ータの上記異なる部分を順次スキャンアウトするテスト
用スキャン回路をさらに有し、上記テスト用スキャン回路は、該複数の記憶素子に上記テストパターンを上記複数の信
号路を介してスキャンインし、上記応答データを上記複
数の信号路を介してスキャンアウトするように、該複数
の記憶素子に上記テストパターンをスキャンインすると
きおよびそのテストパターンに対する上記応答データを
スキャンアウトするときに、上記複数の記憶素子に上記
スキャン用クロックを供給するように上記クロック供給
回路を制御する回路と、該複数の記憶素子に上記テストパターンをスキャンイン
した後、そのスキャンインされたテストパターンに対す
る上記複数の論理回路からの上記応答データをスキャン
アウトする前に、上記複数の論理回路からの上記応答デ
ータの異なる部分を上記複数の記憶素子に保持させるた
めの信号を上記複数の記憶素子に供給する回路をさらに
有する請求項３記載のデータ処理装置。
【請求項５】上記退避用のメモリは、書き換え可能な不
揮発性メモリからなる請求項１から４のいずれか一つに
記載のデータ処理装置。
【請求項６】上記不揮発性メモリは強誘電体メモリであ
る請求項５記載のデータ処理装置。
【請求項７】上記不揮発性メモリはフラッシュメモリで
ある請求項５記載のデータ処理装置。
【請求項８】上記処理装置が使用するデータを保持する
ランダムアクセスメモリと、上記処理装置を待機状態にする前に、上記ランダムアク
セスメモリに記憶されたデータを上記待機用のメモリに
退避し、上記処理装置を待機状態にした後、通常動作状
態にする前に上記待機用のメモリに退避された上記ラン
ダムアクセスメモリのデータを上記ランダムアクセスメ
モリに回復するメモリデータ退避回復回路をさらに有
し、上記電源供給切り替え回路は、上記処理装置へ供給す
る、上記通常動作用の電源電圧と上記待機状態用の電源
電圧とを切り替えるのに同期して、上記ランダムアクセ
スメモリへ上記通常動作用の電源電圧と上記待機状態用
の電源電圧とを切り替えてる請求項５記載のデータ処理
装置。
【請求項９】上記ランダムアクセスメモリの一部のデー
タの写を保持するキャッシュをさらに有し、上記メモリデータ退避回復回路は、上記処理装置を待機
状態にする前に、上記キュッシュに記憶された情報を上
記待機用のメモリに退避し、上記処理装置を待機状態に
した後、通常動作状態にする前に上記待機用のメモリに
退避された上記キャッシュの情報を上記キャッシュに回
復する回路をさらに有し、上記電源供給切り替え回路は、上記処理装置へ供給す
る、上記通常動作用の電源電圧と上記待機状態用の電源
電圧とを切り替えるのに同期して、上記ランダムアクセ
スメモリへ上記通常動作用の電源電圧と上記待機状態用
の電源電圧とを切り替えて供給する請求項８記載のデー
タ処理装置。
【請求項１０】故障診断のために上記処理装置に与える
ランダムテストパターンデータを発生するパターン発生
器と、該ランダムテストパターンデータに対する応答パターン
データを圧縮するパターン圧縮器と、上記データ処理装置をテストするときに上記パターン発
生器から順次発生される複数のランダムパターンデータ
を順次上記退避用のメモリに転送し、それらをさらに上
記退避用のメモリから順次読み出し上記処理装置に転送
し、該複数のランダムテストパターンデータに対して上
記処理装置から順次与えられる複数の応答パターンデー
タを上記退避用のメモリ内のバッファ領域に順次転送
し、それらをそのメモリから順次読み出し該パターン圧
縮器に順次転送するデータ転送回路と、上記複数の記憶素子に該複数のランダムテストパターン
データの各々をスキャンインし、そのスキャンインされ
たランダムテストパターンデータに対する上記複数の論
理回路からの応答パターンデータを上記複数の記憶素子
に保持させ、保持された応答パターンデータをスキャン
アウトするスキャン回路とをさらに有する請求項１記載
のデータ処理装置。
【請求項１１】上記データ処理装置はマイクロプロセッ
サを含む請求項１から１０のいずれか一つに記載のデー
タ処理装置。
【請求項１２】複数の組み合わせ論理回路とそれらと組
み合わされて順序回路を構成するための複数の記憶素子
とからなる順序回路と、退避用の不揮発性メモリと、上記複数の記憶素子に保持された複数の内部データを読
み出し、上記待機用のメモリに退避し、上記退避用のメ
モリから上記退避された複数の内部データを読み出し、
上記複数の記憶素子に回復する退避回復回路と、上記退避回復回路により上記複数の内部データが退避さ
れた後に上記順序回路に待機状態用の電源電圧を供給
し、上記退避回復回路により上記退避された複数の内部
データが回復される前に上記順序回路に通常動作用の電
源電圧を供給するように、上記順序回路に供給する電源
電圧を切り換えるための電源供給切り替え回路とを有す
るデータ処理装置。
【請求項１３】上記退避回復回路は、上記複数の記憶素子に保持された上記複数の内部データ
を退避するときには、それらの内部データを順次スキャ
ンアウトし、上記退避用のメモリに退避された上記複数
の内部データを上記複数の記憶素子に回復するときに
は、上記退避された複数の内部データを上記複数の記憶
素子に順次スキャンインするスキャン回路と、上記複数の記憶素子に保持された上記複数の内部データ
を退避するときには、上記複数の記憶素子からスキャン
アウトされた上記複数の内部データを上記待機用のメモ
リに順次書き込み、上記退避用のメモリに退避された上
記複数の内部データを上記複数の記憶素子に回復すると
きには、上記退避された上記複数の内部データを順次読
み出すメモリ制御回路とを有する請求項１２記載のデー
タ処理装置。
【請求項１４】上記スキャン回路は、上記複数の記憶素子は、それぞれの記憶素子の出力を他
の記憶素子の入力に連結するための複数の信号路と、該複数の記憶素子に保持された内部データを退避すると
きおよび上記退避用のメモリに退避された上記複数の内
部データを上記複数の記憶素子に回復するときに、上記
複数の記憶素子にスキャン用クロックを供給するクロッ
ク供給回路とからなり、上記複数の記憶素子は、該複数の記憶素子に保持された
内部データを退避するときに供給された、上記スキャン
用クロックに応答して、それらに保持された内部データ
を上記複数の信号路を介して順次シフトアウトし、上記
退避用のメモリに退避された上記複数の内部データを上
記複数の記憶素子に回復するときに供給された上記スキ
ャン用クロックに応答して、上記退避用のメモリから順
次読み出された内部データを上記複数の信号路を介して
順次シフトインするシフトレジスタを実現する素子から
なる請求項１３記載のデータ処理装置。
【請求項１５】上記順序回路のテスト時に、テストデー
タの異なる部分を上記複数の記憶素子に順次スキャンイ
ンし、そのスキャンインされたテストデータに対する上
記複数の組み合せ論理回路からの応答データの異なる部
分を該複数の記憶素子に保持させ、その保持された応答
データの上記異なる部分を順次スキャンアウトするテス
ト用スキャン回路をさらに有し、上記テスト用スキャン回路は、該複数の記憶素子に上記テストパターンを上記複数の信
号路を介してスキャンインし、上記応答データを上記複
数の信号路を介してスキャンアウトするように、該複数
の記憶素子に上記テストパターンをスキャンインすると
きおよびそのテストパターンに対する上記応答データを
スキャンアウトするときに、上記複数の記憶素子に上記
スキャン用クロックを供給するように上記クロック供給
回路を制御する回路と、該複数の記憶素子に上記テストパターンをスキャンイン
した後、そのスキャンインされたテストパターンに対す
る上記複数の論理回路からの上記応答データをスキャン
アウトする前に、上記複数の論理回路からの上記応答デ
ータの異なる部分を上記複数の記憶素子に保持させるた
めの信号を上記複数の記憶素子に供給する回路をさらに
有する請求項１４記載のデータ処理装置。