JP2007536667A - 集積回路を備えるモバイル装置およびそのような回路をパワーダウンする方法 - Google Patents

Abstract

本発明は、所定の機能を動作させるための集積回路を備えるモバイル装置に関し、前記集積回路は、当該回路が所定の遅延時間内に動作を再開できる待機動作モードに設定可能である。回路は、当該回路が待機モードに入り前に記憶される必要がある所定の状態を有するコンフィギュレーション順序論理を備えている。モバイル装置は、待機モード中にコンフィギュレーション順序論理の状態を漏れの低い記憶領域に記憶して待機電流をかなり減少させるパワーダウンユニットを更に備えている。

Description

本発明は、一般に、待機電力を低減できる低電力集積回路（ＩＣ）に関する。特に、本発明は、待機動作モードに設定可能なＩＣを備えるモバイル装置に関する。

また、本発明は、そのようなＩＣを待機モードへパワーダウンする方法およびＩＣを再びパワーアップする方法に関する。

本発明はモバイルデータ処理システムに対して有利に適用される。

待機モードにおける低いワット損は、携帯電話、携帯端末、ポータブルコンピュータ、ヘッドセット、リモコン、時計、ポータブルオーディオ装置、装着できるエレクトロニクス等のようなモバイル電子装置において重大な要件である。待機モードとは、集積回路が給電されず、切り換え作業を殆ど有さず或いは全く有さないが、短期間でいつでも作業を再開できる特定の動作状態のことである。一般に、ノード作業を回避すると、ＩＣにおける待機電力が減少する。この点において既に最適化されている回路の場合、待機ワット損に関して主に寄与するものは漏れ電流である。

日本国特許第０６３１１０１２号の要約書は、トランジスタの切り換えを避けることにより待機モードにおける漏れ電流を制限できる回路について記載している。

本発明の目的は、漏れ電流を最小限に抑えることにより待機電流を減らすための付加的な手段を提供することである。これは、所定の機能を動作させるための集積回路を備え、前記回路は、当該回路が所定の期間内に動作を再開できる待機動作モードに設定可能であり、前記回路が所定の状態を有する順序論理を備えるモバイル装置であって、待機モード中に前記順序論理の関連する状態を状態回復記憶領域に記憶するためのパワーダウンユニットを更に備えているモバイル装置によって達成される。

本発明に係るそのような装置によれば、給電されるロジック（論理）を最小限に抑えることができ、それにより漏れ電流を減少させることができる。

本発明は以下の態様を考慮に入れる。モバイル電子装置の心臓部を構成するマイクロコントローラおよび信号プロセッサは、大きく、集積レベルが高くなることにより益々複雑になる。ＵＳＢデバイス、ブルートゥース拡張、マルチメディア機能、カメラ、オーディオなどの新たな機能がプロセッサコアに対して付加されてきた。その結果、給電されるが滅多に使用されないロジック（論理）の量が劇的に増大した。

待機時、プロセッサは、作業を非常に素早く再開できるように、その現在のコンフィギュレーションおよび初期設定を維持する必要がある。そのため、電源を単にＯＦＦに切り換えたり現在の状態を失うことは許容できない。待機モードの前に利用できた動作状態は、高速で、確実に、オーバヘッドを殆ど伴なうことなく回復される必要がある。

本発明においては、全ての関連する回路状態が回路またはシステムの専用の低漏れ領域に記憶され、そのため、妥当なコストで漏れ電流を最小限に抑えることにより待機電流をかなり低減することができる。関連するレジスタの記憶完了後、待機モードのために回路全体の電源をオフすることができる。ＩＣの一部は給電されたままであるが、特別な設計技術により漏れ電流を少なく維持することができる。パワーアップ後、コンフィギュレーション論理は、前述した２つの実施形態において提案されているように、シリアルアーキテクチャまたはパラレルアルゴリズムを用いて直ちに回復されても良い。

本発明の好ましい実施形態において、回路は、コンフィギュレーション順序論理と機能順序論理とを区別するための異なる論理ブロックを備えており、これにより、コンフィギュレーション順序論理の状態のみが前記状態回復記憶領域への記憶に関連するものと見なされる。

実際には、待機モード後に回復される必要がある全ての関連する静的情報は、例えばフリップフロップから成っていても良いコンフィギュレーション順序論理内において見出されなければならない。そのため、コンフィギュレーション順序論理の状態のみを除き、全てのフリップフロップの全ての状態が待機低漏れ領域に記憶されない。無関係のレジスタと関連するレジスタとの間の良好な識別能により、ＩＣの給電される部品を少なく維持することができる。

本発明によれば、何百万ものトランジスタを有する回路の電源を有利に切る（パワーオフする）ことができ、それにより、給電されるデバイスの漏れ電流を排除することができる。また、本発明によれば、電源を切る前に関連する内部状態を確実に記憶することができるとともに、電源投入後に状態のリロードをほぼ即時に行なうことができる。

ここで、一例として、添付図面を参照しながら、本発明について詳細に説明する。

モバイル装置は、通常、以下の３つのモードのうちのいずれかで動作される。

−回路が意図する機能を供給し、すなわち、回路が最大量の電力を浪費し、また、性能があまり必要とされない時または全く必要とされない時にはいつでも作業を減らすことによりバッテリ寿命が増大される、部分または完全性能モード。

−回路が動作中ではないが、用途に応じていつでも動作を短い時間内に再開でき、その時間が一般に１ｎｓ〜１ｍｓの範囲にあるとともに、通常は殆どのデバイスが給電されて初期化されている、待機モード。

−回路が動作されておらず、完全性能レベルを達成できるまでに比較的長い時間を要し、その時間または遅れが一般に１ｍｓ〜数秒であり、したがって、通常はこの状態でデバイスが給電されていない、パワーダウンモード。

図１〜図６は、給電されるロジック（論理）を最小限に抑えて待機時に漏れ電流を減少させるための少なくとも２つの主要な本発明の実施形態を示している。各実施形態は、ロジック領域と漏れ電流とのトレードオフを達成する。このトレードオフは、ディープサブミクロン技術の使用が増大するにつれて益々重大となる。それは、ロジック領域が小さくなればなるほど、大量のロジックであってもそれほどの領域を占めないからである。

ロジック領域と漏れとの間のトレードオフは非常に興味深くなっている。それは、最近のディープサブミクロンデバイスの漏れ電流が従来技術と比べて増大しているからである。形態サイズが益々減少するにつれて、漏れの低い低性能デバイスが必要とされ、従来のデバイスによって引き起こされる漏れ電力を増大させる組み込みロジックの量が増大する傾向にある。したがって、ロジック領域と漏れとの間のトレードオフは、多くのバッテリ給電システムにおいて非常に関連がある。

ワット損が低いという要件はモバイル装置においてより特有のものであるが、図１は全てのデータ処理用途に良く適するマルチプロセッサアーキテクチャを示している。このアーキテクチャは、単一の半導体ダイ上に組み込まれたゼロ以上のプロセッサコアから成るシステムを示している。このアーキテクチャは、プロセッサがメインデータ処理エンティティを構成する携帯用電子装置においては非常に一般的である。Ｐｒｏｃｅｓｓｏｒ １およびＰｒｏｃｅｓｓｏｒ ２で示されたこれらのプロセッサは、外部の半導体ダイ（例えば、ＵＳＢ、Ｉ^２Ｃ、Ｉ^２Ｓ、ＵＡＲＴ、ＳＰＩ、キーボード、ディスプレイ、インタラプト、カメラ等）と通信するため、ＲＯＭ １，ＲＯＭ ２で示されたＲＯＭ（読み出し専用メモリ）、ＳＲＡＭ １，ＳＲＡＭ ２で示されたＳＲＡＭ（スタティックランダムアクセスメモリ）、ｃｏ−ｐｒｏｃｅｓｓｏｒ １，ｃｏ−ｐｒｏｃｅｓｓｏｒ ２で示されたコプロセッサ（専用のタスクのための内部計算加速器）、Ｉ／Ｏ １．１，Ｉ／Ｏ １．２，Ｉ／Ｏ ２．１，Ｉ／Ｏ ２．２で示されたＩ／Ｏ（入力／出力）周辺ブロックを含む周辺機能のリストを特徴付けている。プロセッサはコア間通信ブロックを介して互いに通信する。

図１のマルチプロセッサアーキテクチャは、電力が回路から除去されるときにはいつでも、その初期化状態を失う。しかし、後述するように、電力損失によって全てのブロックが同様に影響を受けるとは限らない。

プロセッサコアはアーキテクチャの主要な部品である。しかしながら、これらのプロセッサコアは実際にコンフィギュレーション可能（構造化可能）であり、あるいは、そうである場合には、幾つかの可能なコンフィギュレーションのみが存在する。このことは、電力の供給停止中に失われ得る情報があまり無く或いは全く無いことを意味している。

ＲＯＭは、電力が除去されても、それらの内容を解き放たない。したがって、ＲＯＭは、待機電力（予備電源）において１つの問題を継続させない。しかしながら、待機モードにおいては、ＲＯＭがかなりの漏れ電流の原因となり得るため、ＲＯＭに対する電力を切断することが有益である。

ＳＲＡＭは、電力が除去されると、それらの内容を解き放つ。したがって、電力がＯＦＦにされる前に重要な設定およびコンフィギュレーションがＳＲＡＭに記憶されない場合がある。

コプロセッサおよびＩ／Ｏの周辺機器は、コンフィギュレーションデータの量がかなり高い場合があるため、前記３つのカテゴリーとは異なる。例えば、ＵＳＢなどの周辺ブロックのコンフィギュレーションは、複雑であり、現在の動作モードに大きく依存する。設定およびコンフィギュレーションデータは、大きい場合があり、待機中に電力が回路から除去される場合にはしばしば保存される必要がある。

図２は、本発明に係るＩ／Ｏ周辺ブロックの内部構造を示している。このブロックは、コンフィギュレーション順序論理ＣＳＬと、機能順序論理ＦＳＬと、組み合わせ論理ＣＬとを備えている。

コンフィギュレーション順序論理ＣＳＬは、コンフィギュレーション状態機械とフリップフロップを含む状態レジスタとから成る。コンフィギュレーション順序論理ＣＳＬは、周辺ブロックの機能のために必要な情報の全てを含んでいる。コンフィギュレーション順序論理ＣＳＬは、ブロックの動作、設定、態様を決定する。リセット後、この論理（ロジック）は、明確な状態を有する必要があり、したがって注意して設計される必要がある。

機能順序論理ＦＳＬもフリップフロップから成っていても良いが、その状態は、Ｉ／Ｏ周辺ブロックが使用されていない場合には関係がない。この論理（ロジック）は、同期化、内部データＲＡＭ動作、状態機械、ＦＩＦＯ、シフトレジスタ等のような一般的な機能を果たす。しかし、その内容は、パワーダウン前に保存される必要はない。

組み合わせ論理ＣＬは、保存されるべき状態を何ら有していないため、それが使用されないときには給電される必要がない。その機能は、前記２つのカテゴリーにのみ依存している。

全ての関連する状態情報は、順序論理、例えばフリップフロップに記憶される。しかし、実際には順序論理の全ての情報を保存する必要があるとは限らない。図２において、論理ブロックは、関連するコンフィギュレーションレジスタ（設定）と機能レジスタとの間を区別するように構成されている。機能レジスタは、リセット後にデフォルト状態とは異なる特定の初期化状態を必要としない。コンフィギュレーションレジスタの記憶完了後には、待機モードのために回路全体の電源を切ることができる。ＩＣの一部だけが給電されたままである。当業者に良く知られている特別な設計技術は漏れ電流を少なく保つことができ、また、関連するレジスタの良好な識別能は、ＩＣの給電される部品を少なく維持することができる。電源投入後、コンフィギュレーション論理は、図３（第１の実施形態）および図４−図５（第２の実施形態）をそれぞれ参照して説明するように、シリアルアーキテクチャまたはパラレルアーキテクチャを用いて直ちに回復されても良い。

図２は、関連する状態コンフィギュレーションおよび機能状態における区分けを示している。このブロックアーキテクチャは、コンフィギュレーション順序論理の状態が電力供給停止前に記憶される場合、待機電力低減に適している。殆どのＩ／Ｏ周辺機器は、他の全てのフリップフロップと比べると、ＦＩＦＯおよび機能状態機械において見出され且つその状態を保存する必要がない数百の状態コンフィギュレーションフリップフロップだけしか特徴付けない。このＩ／Ｏ周辺機器アーキテクチャは、本発明にしたがったシステムの低漏れ領域へのコンフィギュレーションの記憶を容易にするため、ブロックの実施前に特定される必要があるＩＣ内部の様々な機能間、ここではＩ／Ｏ周辺機器の内部の様々な機能間を区別することができる。

図３は、図２を参照して説明したＩＣアーキテクチャに基づく本発明の第１の実施形態に係るシリアルコンフィギュレーションリロードアーキテクチャを示している。このシリアルコンフィギュレーションリロードアーキテクチャは、コンフィギュレーションの保存およびリロードを可能にする。このアーキテクチャは、図１で説明したコンフィギュレーション順次論理内に含まれる関連する状態レジスタまたはフリップフロップのシリアル走査を伴って実施される。シリアル走査は、待機中に給電され且つ漏れを殆ど引き起こさないＩＣの部分へと行なわれる。

そのような低漏れ領域は、低い漏れ、低い性能、小さい面積、低い駆動強度のために特別に設計される状態レジスタまたはフリップフロップから成る。これらの要件は対立しないため、当業者であればそのような状態レジスタまたはフリップフロップを設計することができる。シリアル走査は、走査試験において利用できる走査チェーンを再使用して行なうことができる。したがって、周辺ブロックのアーキテクチャの複雑度は高まらない。試験用設計（ＤｆＴ）制御論理においては何らかのオーバヘッドが存在するが、それは全体の複雑度に大きく寄与しない。

図３のマルチプロセッサアーキテクチャは本発明のこの第１の実施形態を示している。図１のマルチプロセッサアーキテクチャと比べると、１つの更なるブロックすなわちパワーダウンユニットを用いて新たなアーキテクチャが拡張されている。パワーダウンユニットは以下のブロックを備えている。
−ＩＣの作業レベルを制御するためのパワーダウン制御ユニットＰＤＣＵ
−システムに対して起動（ウェイクアップ）するように命じる待機状態にあるシステムの境界で外部プロセッサ、キーボード、タイマ等によりもたらされる作業を検出するためのウェイクアップ要求検出器ＷＵＲＤ
−電力供給の切断前に保存する必要がある全てのコンフィギュレーション順序論理の状態を記憶するための状態回復記憶領域ＳＲＳ。

この実施形態の原理は、待機モードに入る前にデータがＩ／Ｏ周辺ブロックから状態回復記憶装置へとシリアルにシフトされるということである。このアーキテクチャは、１ｎｓ〜１ｍｓの範囲になければならない待ち時間要件を満たす。これらの要件により、リロード待ち時間は、動作レジュームにおける最大許容範囲よりも長くなってはならない。ＩＣが例えば（既に大量な）約１００００個のコンフィギュレーションフリップフロップを有し且つこれらのフリップフロップが例えば５０個の走査チェーンの形態で配置される場合、これらのフリップフロップを走査するには２００サイクルよりも長い時間を要さない。遅くて低い漏れのフリップフロップは１０ＭＨｚの速度を有していても良い。そのため、シフトに要する総時間は２０μｓを越えず、この時間は１ｍｓのリロード待ち時間要件よりも十分に短い。

図４は、本発明の第２の実施形態の詳細を表わしており、即時コンフィギュレーションリロードアーキテクチャを示している。この第２の実施形態では、図４にバブル（ロジックを示す）で表わされるように、コンフィギュレーション順序論理ＣＳＬを保存するため、非常に効率的なアーキテクチャが提案されている。目的は、状態回復記憶装置へのパラレルなロードを行なうことである。このアーキテクチャを用いると、フリップフロップ値の保存およびリロードを行なうのに１サイクルのデジタルデータしか要さない。このアーキテクチャは２倍多い接続を要する。一方のラインはフリップフロップ値を保存するためのものであり、他方のラインはフリップフロップ値をリロードするためのものである。このアーキテクチャは、特に、ロジック領域と保存・リロード速度とのトレードオフを可能にする。この第３の実施形態の実施の詳細が図４に示されている。デジタルコンフィギュレーション順序論理は、論理機能によって分けられるｃｌｏｃｋ１，ｃｌｏｃｋ２，ｃｌｏｃｋ３で示される異なるクロック信号を用いてクロックされる。各フリップフロップの出力は、次の機能段階へと下方へ向かうロジック（論理）および１つの状態回復フリップフロップに対して接続されている。各フリップフロップの前にあるマルチプレクサは、機能的挙動からのデータフローを方向付けることができ、あるいは、状態回復記憶装置に記憶された値をリロードすることができる。

図５は、図４に示される実施形態を改良した実施形態を示している。この改良された実施形態は、２つの記憶ラインおよびリロードラインの多重化／逆多重化を行なって配線の数を２ファクタだけ減らすことができる専用のフリップフロップタイプが構成されるという点で、図４に関連して説明したアーキテクチャに代わるものである。また、この改良されたアーキテクチャは、各フリップフロップの機能的出力に対する更なる負荷を排除できる。

図４または図５に示される第２の実施形態のオーバヘッドは、図２および図３に示される第１の実施形態と比べると、主にルーティングから成る。しかしながら、Ｉ／Ｏ周辺機器におけるルーティングは、通常、マイクロコントローラコアにおける場合ほど密度が高くない。図４および図５を参照して説明した第２の実施形態のアーキテクチャ全体は、図３を参照して説明した実施形態のアーキテクチャと等価である。

図６は、前述した第１および第２の実施形態の両方に適するパワーダウンユニットのフローチャートを示している。ここで、図３に示されるパワーダウンユニットの幾つかの実施態様について図６を参照しながら詳細に説明する。パワーダウンユニットは、基本的に２つのアーキテクチャにおいて等価であり、以下の特徴を有している。すなわち、パワーダウンユニットは、待機モード中に給電された状態に保たれ、また、特別に設計されたフリップフロップを使用することにより多くの領域を占めることなく且つトランジスタが低性能用に設計される場合には任意の関連する漏れの原因になることなく多くのフリップフロップを使用する。

以下、そのようなパワーダウンにより使用される方法を、以下のステップを含む図６のフローチャートにおいて説明する。
−動作中から待機モードへと切り換わるための要求をマルチプロセッサアーキテクチャの１つのプロセッサが受ける開始ステップ。
−アクティブなＩ／Ｏ転送が存在するかどうかをチェックするステップ１。ＮＯの場合には、Ｉ／Ｏ転送が継続中であると見なされ、機能順序論理の状態を無視することができる。
−ステップ１に対する答えがＹＥＳ（Ｙ）の場合に全てのＩ／Ｏ転送を終了させるステップ２。
−コンフィギュレーション順序論理状態を状態回復記憶装置へシフトするステップ３。このシフトは、第１の実施形態（図３）においてはシリアルに行なうことができ、あるいは、本発明の第２の実施形態（図４および図５）においてはパラレルに行なうことができる。
−状態回復記憶領域を除くマイクロプロセッサアーキテクチャの全体をパワーダウンするステップ４。
−ウェイクアップ要求が受けられるかどうかをチェックするステップ５。
−ウェイクアップ要求がステップ５において受けられた後に回路を再びパワーアップするステップ６。
−状態回復記憶装置をコンフィギュレーション順序論理へリロードするステップ７。
−最後にウェイクアップ要求を果たすステップ８。

マルチプロセッサアーキテクチャを示すブロック図である。 本発明に係る低電力アーキテクチャにおけるブロック区分を詳細に示すブロック図である。 本発明の第１の実施形態に係るシリアルコンフィギュレーションレロードアーキテクチャを示すブロック図である。 本発明の第２の実施形態に係るパラレルな記憶・リロードのためのアーキテクチャを示すブロック図である。 第２の実施形態に係るパラレルな記憶・リロードのための改良されたアーキテクチャを示すブロック図である。 本発明のいずれかの実施形態に係る、パワーダウンユニットにより使用される方法を示すフローチャート図である。

Claims (13)

1. 所定の機能を動作させるための集積回路を備え、前記回路は、当該回路が所定の期間内に動作を再開できる待機動作モードに設定可能であり、前記回路が所定の状態を有する順序論理を備えるモバイル装置であって、待機モード中に前記順序論理の関連する状態を状態回復記憶領域に記憶するためのパワーダウンユニットを更に備えている、モバイル装置。
2. 前記回路は、コンフィギュレーション順序論理と機能順序論理とを区別するための異なる論理ブロックを備え、それにより、前記コンフィギュレーション順序論理の状態のみが前記状態回復記憶領域に記憶されるようになっている、請求項１に記載のモバイル装置。
3. 前記パワーダウンユニットは、前記回路の作業レベルを制御するためのパワーダウン制御ユニットを備えている、請求項１に記載のモバイル装置。
4. 前記回路を待機モードから再びアクティブ動作モードへとパワーアップさせるためのウェイクアップ要求を検出する複数のウェイクアップ要求検出器を更に備えている、請求項２に記載のモバイル装置。
5. 前記コンフィギュレーション順序論理の状態が情報データから成り、前記データは、前記回路が待機モードでパワーダウンされる前に、前記コンフィギュレーション順序論理から前記状態回復記憶領域へとシリアルにシフトされる、請求項１に記載のモバイル装置。
6. 前記コンフィギュレーション順序論理の状態が情報データから成り、前記回路は、データを記憶してリロードするための記憶セルラインを使用して前記データが前記コンフィギュレーション順序論理から前記状態回復記憶領域へとパラレルにロードされるように設けられている、請求項１に記載のモバイル装置。
7. 前記回路は、記憶してリロードする前記ラインの多重化／逆多重化を行なうことができる専用のフリップフロップを備えている、請求項５に記載のモバイル装置。
8. 前記回路は、前記モバイル装置が周辺デバイスと通信できるようにする入力／出力周辺回路である、請求項１に記載のモバイル装置。
9. 回路を待機動作モードでパワーダウンする方法であって、前記待機動作モードにおいて前記回路は動作中ではないが所定の遅延時間内に作業を再開でき、前記回路が所定の状態を有するコンフィギュレーション順序論理を備えている方法において、
   −動作中から待機モードへ切り換えるための要求を受けるステップと、
   −前記コンフィギュレーション順序論理の状態を状態回復記憶領域に記憶するステップと、
   −前記状態回復記憶領域を除いて前記回路をパワーダウンするステップと、
   を含む方法。
10. −動作中から待機モードへ切り換えるための要求を受ける前記ステップの後に、アクティブな入力／出力転送が存在するかどうかをチェックするステップと、
    −前記コンフィギュレーション順序論理の状態を前記状態回復記憶領域へシフトするステップを開始する前に、先のステップの結果が肯定的である場合、全ての入力／出力転送を終了させるステップと、
    を更に含む、請求項８に記載の方法。
11. 前記コンフィギュレーション順序論理の状態を状態回復記憶領域に記憶する前記ステップがシリアルに行なわれる、請求項８または９に記載の方法。
12. 前記コンフィギュレーション順序論理の状態を状態回復記憶領域に記憶する前記ステップがパラレルに行なわれる、請求項８または９に記載の方法。
13. 請求項に記載された方法にしたがって待機動作モードにおいて回路がパワーダウンされた後に回路を再びパワーアップする方法であって、前記回路が、状態回復記憶領域に記憶された所定の状態を有するコンフィギュレーション順序論理を備えている方法において、
    −ウェイクアップ要求が受けられるかどうかをチェックするステップと、
    −先のステップでウェイクアップ要求が受けられた後に回路をパワーアップするステップと、
    −前記状態回復記憶領域を前記コンフィギュレーション順序論理へリロードするステップと、
    −前記ウェイクアップ要求を果たして回路をパワーアップするステップと、
    を含む方法。

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