JP2002340986A

JP2002340986A - 半導体集積回路、および半導体集積回路の故障検出方法

Info

Publication number: JP2002340986A
Application number: JP2001151983A
Authority: JP
Inventors: Ichiro Kono; 一郎河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-05-22
Filing date: 2001-05-22
Publication date: 2002-11-27
Also published as: US6806731B2; US20020175699A1

Abstract

(57)【要約】【課題】分割された論理回路に対するテストに要する時
間を短縮することにより、テストに要するコストを低減
し得る半導体集積回路およびその故障検出方法を提供す
る。【解決手段】記憶素子にその出力信号を帰還させて選択
的に取り込むセレクタ（ｇ３０２、ｇ３０５）を設けて
なるスキャンフリップフロップ（ｇ３０６）で構成され
る(Ｎ＋Ｉ)本のスキャンパスを用いて、論理回路をＮ個
のロジックに分割し、分割されたロジック（ロジック１
〜ロジックＮ）に対して共通にスキャン動作を行い、各
ロジックに対して連続してテスト動作を行う。これによ
り、従来起きていたスキャン動作の重複を解消すること
ができ、結果としてテスト時間を短縮することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
係わり、特に、記憶素子を含んだ論理回路を搭載した半
導体集積回路、および半導体集積回路の故障検出方法に
関する。

【０００２】

【従来の技術】論理回路に対して縮退故障等を検出する
ために、論理回路をスキャン化する方法が広く用いられ
ている。この方法には、故障を効率良く検出できるとい
う利点がある。この方法を用いると、論理回路内のフリ
ップフロップ（以下、ＦＦ）の値を直接操作できるよう
になるためである。

【０００３】スキャン化された論理回路に対して故障を
検出（以下、テスト）する工程を、図面を参照して説明
する。図１７は、従来の技術で用いられるスキャンＦＦ
を示す回路構成図である。これは、マルチプレクサ（以
下、ＭＵＸ）付きスキャンＦＦの例である。

【０００４】この構成では、ＦＦを構成するマスタラッ
チ（ｇ１７０１）の入力端子Ｄに、ＭＵＸ（ｇ１７０
２）が接続されている。ｇ１７０２には、前段の通常動
作を行うための論理ゲート群（以下、ユーザーロジッ
ク）からの信号（以下、ロジック入力信号）が、ロジッ
ク入力信号線を介して入力される。また、前段のＦＦか
らのスキャン用信号（以下、スキャンイン信号）が、ス
キャンイン信号線を介して入力される。さらに、ロジッ
ク入力信号とスキャンイン信号のどちらをｇ１７０１に
取り込むかを切り替え制御する信号（以下、スキャンイ
ネーブル信号）が、スキャンイネーブル信号線を介して
入力される。ｇ１７０１の出力端子Ｑには、スレーブラ
ッチ（ｇ１７０３）の入力端子Ｄが接続されている。ま
た、ｇ１７０３の出力端子には、後段のユーザーロジッ
クおよび後段のスキャンＦＦへの信号（以下、出力信
号）を伝搬させる出力信号線が接続されている。

【０００５】図１８は、従来の技術でスキャン化した論
理回路を示す図である。これは、ＭＵＸ付きスキャンＦ
Ｆを多段に接続してスキャン化した論理回路の例であ
る。この構成では、ＭＵＸ付きスキャンＦＦ（ｇ１８０
１およびｇ１８０２）のスキャンアウト信号線は、それ
ぞれｇ１８０２およびｇ１８０３のスキャンイン信号線
に接続され、信号経路（以下、パス）を形成している。
以下、このパスをスキャンパスと呼ぶ。

【０００６】また、ｇ１８０１のスキャンイン信号線
は、スキャンイン信号を半導体集積回路チップ外部から
入力する端子（スキャンイン端子）に接続され、ｇ１８
０３のスキャンアウト信号線は、スキャンアウト信号を
半導体集積回路チップ（以下、チップ）外部に出力する
端子（スキャンアウト端子）に接続されている。

【０００７】スキャンＦＦを用いたテストは、（１）論
理回路内の各ＦＦにテスト用初期値を代入する動作（以
下、スキャンイン動作）、（２）各ＦＦからユーザーロ
ジックに該初期値を入力し、ユーザーロジックから出力
されるテスト用結果値を各ＦＦに取り込む動作（以下、
ロジックテスト動作）、（３）各ＦＦから該結果値を回
収する動作（以下、スキャンアウト動作）を順次繰り返
すことによって行われる。ａ１８０４、ａ１８０５、お
よびａ１８０６は、それぞれスキャンイン動作時、ロジ
ックテスト動作時、スキャンアウト動作時の信号の流れ
を示している。

【０００８】図１９は、従来の技術で用いられるスキャ
ンＦＦ（ｇ１７０４）の動作を示すタイミングチャート
である。まず、スキャンイン動作時には、各ＦＦがスキ
ャンイン信号を取り込めるように、スキャンイネーブル
信号をＨｉｇｈに設定する。また、テスト用初期値を各
ＦＦに代入するために、クロック信号を複数回遷移させ
（ｓ１９０１）、スキャンパスを介したシフト動作を行
う。

【０００９】次に、ロジックテスト動作時には、各ＦＦ
がロジック出力信号を取り込めるように、スキャンイネ
ーブル信号をＬｏｗに設定する（ｓ１９０２）。また、
テスト用初期値をユーザーロジックに入力するために１
回、テスト用結果値を各ＦＦに取り込むために１回クロ
ック信号を遷移させる（ｓ１９０３）。

【００１０】さらに、スキャンアウト動作時には、各Ｆ
Ｆがスキャンアウト信号を出力できるように、スキャン
イネーブル信号を再びＨｉｇｈに設定する（ｓ１９０
４）。また、各ＦＦからテスト用結果値を回収するため
に、スキャンイン動作と同様なシフト動作を行う。

【００１１】図２０は、従来の技術で用いられるスキャ
ンＦＦ（ｇ１７０４）の内部回路を示す回路構成図であ
る。

【００１２】しかし、反面、スキャンイン動作、および
スキャンアウト動作（以下、併せてスキャン動作）時に
は、通常ユーザー動作時に比べて論理回路の動作確率が
上がる傾向にある。このため、例えば、「アイトリプル
イーコンピューター（ＩＥＥＥＣｏｍｐｕｔｅ
ｒ）、ｖｏｌ．３２、ｎｏ．１１、ｐｐ．６１、
１９９９」に記載されているように、デバイスの微細化
に伴って、過度の電圧降下による故障検出ミスや、発熱
によるチップ破壊の恐れが指摘されてきている。

【００１３】この問題を回避するため、これまでに、例
えば、「プロシーディングスオブイレブンスインタ
ーナショナルブイエルエスアイテストシンポジウ
ム（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ１１ｔｈＩｎｔ
ｅｒｎａｔｉｏｎａｌＶＬＳＩＴｅｓｔＳｙｍｐ
ｏｓｉｕｍ）、ｐｐ．４−９、１９９３」に記載さ
れているように、論理回路を分割して、それぞれを順に
テストする方法が考えられている。

【００１４】論理回路を分割してテストする工程を、図
面を参照して説明する。図２１は、従来の技術で分割し
た論理回路を示す図である。これは、ＭＵＸ付きスキャ
ンＦＦで構成されるＮ＋１本（Ｎは自然数）のスキャン
パスを用いて、論理回路をＮ個に分割した例である。

【００１５】この構成では、スキャンＦＦ（ｇ２１０
１）の出力信号線に、後段のロジック１の動作を制御す
るセレクタ（ｇ２１０２）が接続されている。ｇ２１０
２には、通常動作およびロジックテスト動作を行うため
のｇ２１０１からの出力信号が入力される。また、ロジ
ック１の動作を抑止するための固定信号が、バウンダリ
スキャン（ｇ２１０３）を介して入力される。さらに、
ｇ２１０１の出力信号とｇ２１０３を介した固定信号の
どちらをロジック１に出力するかを切り替え制御する信
号（動作抑止信号）が、動作抑止信号線１を介して入力
される。他のスキャンＦＦの出力信号線にも同様なセレ
クタを接続して、ロジック１からロジックＮの動作を制
御する。

【００１６】図２２は、従来の技術で分割した論理回路
の動作を示すタイミングチャートである。まず、ロジッ
ク１のテスト動作に先立ち、ロジック１がスキャンイン
信号線１から供給されるテスト用初期値を入力できるよ
うに、動作抑止信号１をＬｏｗに設定する（ｓ２２０
１）。また、ロジック２からロジックＮの動作を抑止す
るために、動作抑止信号２から動作抑止信号ＮをＨｉｇ
ｈに設定する（ｓ２２０２）。次に、ロジック１のテス
ト動作時には、ロジック１のテスト用結果値がスキャン
イン信号線２に接続されるスキャンＦＦに格納される。
次に、スキャン動作により（ｓ２２０３）、ロジック１
のテスト用結果値を回収する。以降、ロジック２からロ
ジックＮについても同様な動作を行う。

【００１７】しかしながら、この方法では、分割した境
界上にあるスキャンＦＦがスキャン動作を重複して行う
ため、テストに要する時間（テスト時間）が長くなり、
スキャン化の利点が損なわれてしまう。これは、テスト
時間の全体のうちスキャン動作に要する時間が、通常、
大部分を占めるためである。

【００１８】例えば、図２２に示すように、スキャンイ
ン信号線２を入力とするスキャン動作は、ロジック１に
対するテストの間に行うことができるにもかかわらず
（ｓ２２０４）、ロジック２に対するテストの間に再度
行わなくてはならない（ｓ２２０５）。結果として、テ
ストに要するコスト（以下、テストコスト）が増加して
しまう。

【００１９】また、例えば、「デザインフォーアッ
トスピードテスト、ダイアグノシスアンドミー
ジャーメント（ＤｅｓｉｇｎｆｏｒＡｔ−ｓｐｅ
ｅｄＴｅｓｔ、ＤｉａｇｎｏｓｉｓａｎｄＭｅａ
ｓｕｒｅｍｅｎｔ）、ＫｌｕｗｅｒＡｃａｄｅｍｉ
ｃＰｕｂｌｉｓｈｅｒｓ、ｐｐ．２４、１９９
９」に記載されているように、スキャン動作の周波数を
下げて消費電力を抑える方法が提案されている。これ
は、図１９に示すように、ロジックテスト動作時のシス
テムクロック信号の周波数（ｓ１９０３）を下げずに、
スキャン動作時のシステムクロック信号の周波数（ｓ１
９０１）のみを下げる方法である。

【００２０】しかしながら、この方法ではロジックテス
ト動作時の消費電力を抑えることができない。

【００２１】

【発明が解決しようとする課題】このように、従来の技
術では、分割された論理回路に対して故障を検出しよう
とすると、テストに要する時間が長くなってしまうとい
う課題を有していた。

【００２２】本発明の目的は、従来技術に比べてテスト
時間を短縮することにより、テストコストを低減し得る
半導体集積回路およびその故障検出方法を提供すること
にある。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、次のような構成に特徴を有するものであ
る。

【００２４】すなわち、本発明は、スキャンフリップフ
ロップを構成する記憶素子を含んでなる半導体集積回路
であって、前記記憶素子に、その出力信号を帰還させて
選択的に取り込むためのセレクタを設けてなることを特
徴とする。

【００２５】また、本発明は、スキャンフリップフロッ
プを構成する記憶素子と論理ゲートを含んでなる半導体
集積回路であって、第１の論理ゲートに、第１の信号と
第１の記憶素子の出力信号と第２の信号が入力され、第
２の論理ゲートに、第１の論理ゲートの出力信号と第３
の信号と第４の信号が入力され、第１の記憶素子に、第
２の論理ゲートの出力信号と第５の信号が入力されるよ
う構成したことを特徴とする。

【００２６】さらに、本発明は、上記構成において、第
３の論理ゲートに、第１の記憶素子の出力信号と第２の
記憶素子の出力信号と第４の信号が入力され、第２の記
憶素子に、第３の論理ゲートの出力信号と第５の信号が
入力されるよう構成したことを特徴とする。また、本発
明は、上記構成において、第２の記憶素子に、第１の記
憶素子の出力信号と第５の信号が入力されるよう構成し
たことを特徴とする。

【００２７】さらに、本発明は、上記構成において、第
１の論理ゲートが、第１の信号により第１の記憶素子の
出力信号と第２の信号のうち何れの信号を取り込むかを
切り替え制御する第１のセレクタで構成され、第２の論
理ゲートが、第４の信号により第１の論理ゲートの出力
信号と第３の信号のうち何れの信号を取り込むかを切り
替え制御する第２のセレクタで構成されていることを特
徴とする。また、本発明は、上記構成において、第３の
論理ゲートが、第４の信号により第１の記憶素子の出力
信号と第２の記憶素子の出力信号のうち何れの信号を取
り込むかを切り替え制御する第３のセレクタで構成され
ていることを特徴とする。

【００２８】また、本発明は、スキャンフリップフロッ
プを構成する記憶素子と論理ゲートを含んでなる半導体
集積回路であって、第１の論理ゲートに、第１の信号と
第２の信号と第３の信号が入力され、第２の論理ゲート
に、第４の信号と第５の信号が入力され、第１の記憶素
子に、前記第１の論理ゲートの出力信号と前記第２の論
理ゲートの出力信号が入力されるよう構成したことを特
徴とする。さらに、本発明は、上記構成において、第２
の記憶素子に、第１の記憶素子の出力信号と第２の論理
ゲートの出力信号が入力されるよう構成したことを特徴
とする。

【００２９】また、本発明は、スキャンフリップフロッ
プを構成する記憶素子と論理ゲートを含んでなる半導体
集積回路であって、第１の論理ゲートに、第１の信号と
第２の信号と第３の信号が入力され、第２の論理ゲート
に、第４の信号と第５の信号が入力され、第３の論理ゲ
ートに、前記第２の論理ゲートの出力信号が入力され、
第１の記憶素子に、前記第１の論理ゲートの出力信号と
前記第３の論理ゲートの出力信号が入力されるよう構成
したことを特徴とする。さらに、本発明は、上記構成に
おいて、第４の信号あるいは第５の信号のうち、信号の
遷移回数が多い方の信号が、第２の論理ゲートを構成す
るトランジスタのうち、その端子の一つが第２の論理ゲ
ートの出力端子に接続されているトランジスタの有する
他の一つの端子であるゲート端子に入力されるよう構成
したことを特徴とする。

【００３０】また、本発明は、スキャンフリップフロッ
プを構成する記憶素子と論理ゲートを含んでなる半導体
集積回路であって、第１の論理ゲートに、第１の信号と
第２の信号と第３の信号が入力され、第２の論理ゲート
に、第１の論理ゲートの出力信号が入力され、第３の論
理ゲートに、第１の論理ゲートの出力信号と第４の信号
と第５の信号が入力され、第４の論理ゲートに、第２の
論理ゲートの出力信号と第４の信号と第５の信号が入力
され、第１の記憶素子に、第３の論理ゲートの出力信号
と第４の論理ゲートの出力信号が入力されるよう構成し
たことを特徴とする。

【００３１】また、本発明は、記憶素子を含む論理回路
を搭載した半導体集積回路の故障検出方法において、記
論理回路を複数の回路ブロックに分割し、分割された前
記回路ブロックに対して共通にスキャン動作を行い、テ
スト動作は回路ブロック毎に時分割で行うようにしたこ
とを特徴とする。

【００３２】また、本発明は、記憶素子を含む論理回路
を搭載した半導体集積回路の故障検出方法において、論
理回路を、スキャンフリップフロップで構成される(Ｎ
＋１)本のスキャンパスを用いて、Ｎ個の回路ブロック
に分割し、分割された回路ブロックに対して共通にスキ
ャン動作を行い、各回路ブロックに対して連続してテス
ト動作を行うようにしたことを特徴とする。

【００３３】また、本発明は、記憶素子にその出力信号
を帰還させて選択的に取り込むセレクタを設けてなるス
キャンフリップフロップで構成される（Ｎ＋１）本のス
キャンパスを用いて、半導体集積回路に搭載された論理
回路をＮ個の回路ブロックに分割し、分割された回路ブ
ロックに対して共通にスキャン動作を行い、各回路ブロ
ックに対して連続してテスト動作を行うようにしたこと
を特徴とする。

【００３４】

【発明の実施の形態】以下、本発明の実施例について、
図面を参照して説明する。

【００３５】図１は、本発明の第１の実施例に関する半
導体集積回路を示す回路構成図である。これは、従来の
ＭＵＸ付きスキャンＦＦに対して本発明を適用した例で
ある。

【００３６】この構成では、従来のスキャンＦＦ（ｇ１
７０４）を構成する各ラッチの前段にセレクタが挿入さ
れている。すなわち、スキャンイン信号線に、スキャン
イネーブル信号線によって制御され、スキャンイン信号
とスキャンＦＦを構成するマスタラッチ（ｇ３０１）の
出力信号のどちらを出力するかを切り替えるセレクタ
（ｇ３０２）が接続されている。

【００３７】また、ｇ３０１の入力端子Ｄには、データ
保持信号線によって制御され、ロジック入力信号とｇ３
０２の出力信号のどちらを出力するかを切り替えるセレ
クタ（ｇ３０３）が接続されている。さらに、スキャン
ＦＦを構成するスレーブラッチ（ｇ３０４）の入力端子
Ｄには、データ保持信号線によって制御され、ｇ３０１
の出力信号とｇ３０４の出力信号のどちらを出力するか
を切り替えるセレクタ（ｇ３０５）が接続されている。

【００３８】図２は、第１の実施例の動作を示すタイミ
ングチャートである。まず、ロジックテスト動作に先立
ち、本発明のスキャンＦＦ（ｇ３０６）が具備するデー
タ保持機能の有効化を行う。この間には、クロック信号
を停止させ（ｓ４０１）、データ保持信号をＬｏｗから
Ｈｉｇｈに設定することにより（ｓ４０２）、クロック
信号が遷移してもｇ３０１およびｇ３０４の出力信号を
保持することができる（ｓ４０３）。

【００３９】このような信号の制御が完了するまでに、
ゲート１段分の信号伝搬遅延程度の待ち時間が必要にな
る。しかしながら、この待ち時間によるテスト時間全体
の増加は、極めて小さい。一般に、スキャン動作に要す
るクロック信号遷移数は、ロジックテスト動作のそれに
比べ数百から数千倍であり、スキャン動作に要する時間
がテスト時間の大半を占めるからである。また、クロッ
ク信号およびデータ保持信号の生成については、従来の
技術により容易に実現可能である。具体的には、チップ
の外部からテスタを使って供給するか、あるいはチップ
内でカウンタを付加した発振回路を使って生成すればよ
い。

【００４０】次に、ロジックテスト動作の完了後に、デ
ータ保持機能の無効化を行う。この間には、クロック信
号を停止させ、データ保持信号をＨｉｇｈからＬｏｗに
設定することにより（ｓ４０４）、ｇ３０１およびｇ３
０４の出力信号保持を解除することができる。なお、デ
ータ保持信号がＬｏｗに設定されているときのロジック
テスト動作は、従来のスキャンＦＦと同様である。

【００４１】図３は、第１の実施例の適用例を示す半導
体集積回路の回路構成図である。これは、第１の実施例
で説明したスキャンＦＦ（ｇ２０１）で構成されるＮ＋
１本のスキャンパスを用いて、論理回路をＮ個のロジッ
ク(回路ブロック)に分割した例である。

【００４２】図４は、図３における半導体集積回路の動
作を示すタイミングチャートである。ロジックテスト動
作は、論理回路全体の出力に近い順、すなわちロジック
Ｎからロジック１の順に行う。まず、ロジックＮのテス
ト動作に先立ち、ロジックＮがスキャンイン信号線Ｎか
ら供給されるテスト用初期値を入力できるように、デー
タ保持信号ＮをＬｏｗに設定する（ｓ１０１）。また、
スキャンイン信号線Ｎ＋１に接続されるスキャンＦＦが
ロジックＮのテスト用結果値を回収できるように、デー
タ保持信号Ｎ＋１をＬｏｗに設定する（ｓ１０２）。さ
らに、ロジック１からロジックＮ−１の動作を抑止する
ために、データ保持信号１からデータ保持信号Ｎ−１を
Ｈｉｇｈに設定する（ｓ１０３）。

【００４３】次に、ロジックＮのテスト動作時には、ロ
ジックＮのテスト用結果値がスキャンイン信号線Ｎ＋１
に接続されるスキャンＦＦに格納される。このロジック
Ｎのテスト用結果値は、データ保持信号Ｎが再びＬｏｗ
になる時まで保持され続ける。以降、ロジックＮ−１か
らロジック１についても同様な動作を行う。このよう
に、本構成によれば、分割されたロジックＮからロジッ
ク１に対して共通にスキャン動作を行い、各ロジックに
対して連続してテスト動作を行うことができる（ｓ１０
４）。

【００４４】したがって、本構成を用いることにより、
過度の電圧降下による故障検出ミスや発熱によるチップ
破壊を起こすことなく、従来起きていたスキャン動作の
重複を解消することができ、結果としてテスト時間を短
縮することができる。さらに、ロジックテスト動作を論
理回路全体の出力に近いロジックから行うことにより、
チップ面積の増加を小さく抑えることができる。すなわ
ち、第１の実施例では、スキャンＦＦに対してデータ保
持用セレクタ（ｇ３０２およびｇ３０５）を２つ追加す
るだけであるが、ロジックテスト動作の順序を指定しな
い場合には、マスタラッチ（ｇ３０１）およびスレーブ
ラッチ（ｇ３０４）を２重化する必要がある。

【００４５】図５は、第１の実施例で説明したスキャン
ＦＦ（ｇ３０６）の内部回路例を示す回路構成図であ
る。図中のｇ３０１〜ｇ３０５は、図１に示したものに
相当する。

【００４６】図６は、本発明の第２の実施例に関する半
導体集積回路を示す回路構成図である。これは、ＭＵＸ
付きスキャンラッチに対して本発明を適用した例であ
る。スキャンラッチは、マスタラッチ（ｇ６０１）の出
力端子Ｑを、スキャン専用のスレーブラッチ（ｇ６０
２）の入力端子Ｄに接続した構成になっている。

【００４７】スキャンＦＦではなくスキャンラッチに対
しても、第１の実施例と同様に本発明を適用できる。す
なわち、スキャンイン信号線に、スキャンイネーブル信
号線によって制御され、スキャンイン信号とｇ６０１の
出力信号のどちらを出力するかを切り替えるセレクタ
（ｇ６０３）を接続し、ｇ６０１の入力端子Ｄに、デー
タ保持信号線によって制御され、ロジック入力信号とｇ
６０３の出力信号のどちらを出力するかを切り替えるセ
レクタ（ｇ６０４）を接続すればよい。

【００４８】図７は、本発明の第３の実施例に関する半
導体集積回路を示す回路構成図である。これは、ＭＵＸ
付きスキャンＦＦに対して本発明を適用した例である。
この構成では、スキャンＦＦのクロック信号線に、デー
タ保持信号とは逆相の信号を伝搬させる信号線（以下、
データ保持逆相信号線）で制御される２入力ＡＮＤゲー
ト（ｇ７０３）が挿入されている。

【００４９】このような構成にすると、第１の実施例の
ようにマスタラッチの出力信号をセレクタに帰還する構
成とすることなく、第１の実施例と同様なデータ保持機
能を実現することができる。すなわち、データ保持逆相
信号がＬｏｗに設定されると、スキャンＦＦを構成する
マスタラッチ（ｇ７０１）およびスレーブラッチ（ｇ７
０２）に入力されるクロック信号の遷移が抑止されるた
めである。

【００５０】図８は、第３の実施例の動作を示すタイミ
ングチャートである。まず、ロジックテスト動作に先立
ち、本発明のスキャンＦＦが具備するデータ保持機能の
有効化を行う。この間には、クロック信号の遷移を停止
させ（ｓ８０１）、データ保持逆相信号をＨｉｇｈから
Ｌｏｗに設定することにより（ｓ８０２）、クロック信
号が遷移してもｇ７０１およびｇ７０２の出力信号を保
持することができる（ｓ８０３）。このような信号の制
御が完了するまでに待ち時間が必要になる。しかしなが
ら、この待ち時間によるテスト時間全体の増加は、第１
の実施例と同様な理由から極めて小さい。

【００５１】また、クロック信号およびスキャンイネー
ブル信号の生成については、従来の技術により容易に実
現可能である。次に、ロジックテスト動作の完了後に、
データ保持機能の無効化を行う。この間には、クロック
信号を停止させ、データ保持逆相信号をＬｏｗからＨｉ
ｇｈに設定することにより（ｓ８０４）、ｇ７０１およ
びｇ７０２の出力信号保持を解除することができる。な
お、データ保持信号がＬｏｗに設定されているときのロ
ジックテスト動作は、従来のスキャンＦＦと同様であ
る。

【００５２】図９は、第３の実施例の適用例を示す半導
体集積回路の回路構成図である。これは、第３の実施例
で説明したスキャンＦＦ（ｇ９０１）および従来のスキ
ャンＦＦ（ｇ９０２）を混在させて、論理回路をＮ個に
分割した例である。

【００５３】この構成では、ｇ９０２に接続されるクロ
ック信号線に、データ保持逆相信号線で制御される２入
力ＮＡＮＤゲート（ｇ９０３）が挿入されている。この
ような構成にすると、ｇ９０２においてもｇ９０１と同
様なデータ保持機能を実現することができる。さらに、
第３の実施例に比べてスキャンＦＦを構成するトランジ
スタの数を少なくできるため、チップ面積低減効果、お
よび消費電力低減効果も期待できる。

【００５４】図１０は、図９における半導体集積回路の
動作を示すタイミングチャートである。本例では、デー
タ保持逆相信号を設定することによりクロック信号の遷
移を停止することができるため、図３で示した例と同様
に、分割されたロジックＮからロジック１に対して共通
にスキャン動作を行い、各ロジックに対して連続してテ
スト動作を行うことができる（ｓ１００１）。

【００５５】すなわち、ロジックテスト動作は、論理回
路全体の出力に近い順、すなわちロジックＮからロジッ
ク１の順に行う。まず、ロジックＮのテスト動作に先立
ち、ロジックＮがスキャンイン信号線Ｎから供給される
テスト用初期値を入力できるように、データ保持逆相信
号Ｎ＋１をＨｉｇｈに設定する（ｓ１００２）。また、
スキャンイン信号線Ｎ＋１に接続されるスキャンＦＦが
ロジックＮのテスト用結果値を回収できるように、デー
タ保持逆相信号Ｎ＋１をＨｉｇｈに設定する（ｓ１００
３）。また、ロジック１からロジックＮ−１の動作を抑
止するために、データ保持逆相信号１からデータ保持信
号Ｎ−１をＬｏｗに設定する（ｓ１００４）。

【００５６】次に、ロジックＮのテスト動作時には、ロ
ジックＮのテスト用結果値がスキャンイン信号線Ｎ＋１
に接続されるスキャンＦＦに格納される。このロジック
Ｎのテスト用結果値は、データ保持信号Ｎが再びＬｏｗ
になる時まで保持され続ける。以降、ロジックＮ−１か
らロジック１についても同様な動作を行う。

【００５７】図１１は、本発明の第４の実施例に関する
半導体集積回路を示す回路構成図である。これは、第３
の実施例で説明したクロック信号遷移抑止用ゲート（ｇ
９０３）を、ＭＵＸ付きスキャンＦＦの内部に組み込ん
だ例である。

【００５８】この構成では、クロック端子の後に、デー
タ保持逆相信号線によって制御される２入力ＮＡＮＤゲ
ート（ｇ１１０１）が挿入されている。このような構成
にすると、第３の実施例に比べてクロック信号線上にあ
るゲート段数を削減することができる。すなわち、第３
の実施例では、クロック信号線上にあるゲート段数は３
段（ｇ９０３とｇ２００１とｇ２００２）であるのに対
し、本実施例では２段のみ（ｇ１１０１とｇ１１０２）
である。

【００５９】さらに、第３の実施例に比べてスキャンＦ
Ｆを構成するトランジスタの大きさを小さくできるた
め、チップ面積低減効果、および消費電力低減効果も期
待できる。また、クロック信号線上にあるゲート段数が
従来のスキャンＦＦと同じ２段であるため、半導体集積
回路内で本発明のスキャンＦＦと従来のスキャンＦＦを
混在して使用する場合に、クロックスキューの増加を抑
えることができる。

【００６０】図１２は、第４の実施例で説明した半導体
集積回路における内部回路例を示す回路構成図である。
これは、第４の実施例で説明したクロック信号遷移抑止
用ゲート（ｇ１１０１）およびインバータゲート（ｇ１
１０２）をトランジスタにより構成した例である。

【００６１】この構成では、ｇ１１０１を構成し、ｇ１
１０１の出力端子にドレイン端子が接続されているトラ
ンジスタｔ１２０１のゲート端子に、クロック信号線が
接続されている。このような構成にすると、ｇ１１０１
の出力端子にドレイン端子が接続されていないトランジ
スタｔ１２０２のゲート端子にクロック信号線を接続す
る場合に比べて、クロック信号の伝搬遅延時間を短縮す
ることができる。

【００６２】図１３は、第４の実施例で説明したスキャ
ンＦＦのレイアウト例を示す平面図である。図面を見や
すくするために、電位給電線、拡散層、およびゲート線
のみを示し、ゲート線および拡散層間の接続線を省略し
ている。

【００６３】この構成では、ｇ１１０１とｇ１１０２に
ついてＶｄｄ電位給電線ｖ１３０１、およびＧｎｄ電位
給電線ｖ１３０２を共有させている。このような構成に
すると、拡散層の幅を小さくできるため、チップ面積の
低減を図ることができる。

【００６４】図１４は、本発明の第５の実施例に関する
半導体集積回路を示す回路構成図である。これは、ＭＵ
Ｘ付きスキャンラッチに対して本発明を適用した例であ
る。スキャンラッチは、マスタラッチ（ｇ１４０１）の
出力端子Ｑを、スキャン専用のスレーブラッチ（ｇ１４
０２）の入力端子Ｄに接続した構成になっている。

【００６５】スキャンＦＦではなくスキャンラッチに対
しても、第３の実施例と同様に本発明を適用できる。す
なわち、クロック信号線に、データ保持逆相信号線によ
って制御される２入力ＡＮＤゲート（ｇ１４０３）を挿
入し、ｇ１４０３の出力信号線をｇ１４０１のクロック
端子に接続し、クロック信号線をｇ１４０２のクロック
端子に接続すればよい。

【００６６】図１５は、本発明の第６の実施例に関する
半導体集積回路を示す回路構成図である。これは、第５
の実施例で説明したクロック信号遷移抑止用ゲート（ｇ
１４０３）を、ＭＵＸ付きスキャンラッチのマスタラッ
チ（ｇ１４０１）の内部に組み込んだ例である。

【００６７】マスタラッチのクロック信号がインバータ
ゲートではなくＮＡＮＤゲート（ｇ１５０１およびｇ１
５０２）で駆動されている場合にも、第４の実施例と同
様に本発明を適用できる。すなわち、ｇ１５０１とｇ１
５０２を２入力ＮＡＮＤから３入力ＮＡＮＤとし、それ
ぞれにデータ保持逆相端子を接続すればよい。

【００６８】図１６は、第４の実施例に関するロジック
テスト動作時のピーク電流値を示す図である。論理回路
全体に対して一括してテストを行った場合、ロジックテ
スト動作時に論理回路で消費される電流のピーク値が、
通常動作時に比べ２倍以上に増加する。このピーク電流
値を低減するためには、論理回路を３分割してテストを
行うことが必要になる。

【００６９】したがって、本発明の技術を用いることに
より、従来に比べてテスト時間を半分以下に低減するこ
とができる。

【００７０】

【発明の効果】以上説明したように、本発明によれば、
従来技術に比べてテスト時間を短縮することにより、テ
ストコストを低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に関する半導体集積回路
を示す回路構成図。

【図２】第１の実施例の動作を示すタイミングチャート
図。

【図３】第１の実施例の適用例を示す半導体集積回路の
回路構成図。

【図４】図３における半導体集積回路の動作を示すタイ
ミングチャート図。

【図５】第１の実施例で説明したスキャンＦＦの内部回
路例を示す回路構成図。

【図６】本発明の第２の実施例に関する半導体集積回路
を示す回路構成図。

【図７】本発明の第３の実施例に関する半導体集積回路
を示す回路構成図。

【図８】第３の実施例の動作を示すタイミングチャート
図。

【図９】第３の実施例の適用例を示す半導体集積回路の
回路構成図。

【図１０】図９における半導体集積回路の動作を示すタ
イミングチャート図。

【図１１】本発明の第４の実施例に関する半導体集積回
路を示す回路構成図。

【図１２】第４の実施例で説明した半導体集積回路にお
ける内部回路例を示す回路構成図。

【図１３】第４の実施例で説明したスキャンＦＦのレイ
アウト例を示す平面図。

【図１４】本発明の第５の実施例に関する半導体集積回
路を示す回路構成図。

【図１５】本発明の第６の実施例に関する半導体集積回
路を示す回路構成図。

【図１６】第４の実施例に関するロジックテスト動作時
のピーク電流値を示す図。

【図１７】従来の技術で用いられるスキャンＦＦを示す
回路構成図。

【図１８】従来の技術でスキャン化した論理回路を示す
図。

【図１９】従来の技術で用いられるスキャンＦＦの動作
を示すタイミングチャート図。

【図２０】従来の技術で用いられるスキャンＦＦの内部
回路を示す回路構成図。

【図２１】従来の技術で分割した論理回路を示す図。

【図２２】従来の技術で分割した論理回路の動作を示す
タイミングチャート図。

【符号の説明】

ｇ２０１、ｇ３０６、ｇ９０１、ｇ９０２、ｇ１７０
４、ｇ１８０１、ｇ１８０２、ｇ１８０３、ｇ２１０１
…スキャンＦＦ、ｇ３０２、ｇ３０２、ｇ３０５、ｇ６
０３、ｇ６０４、ｇ７０４…セレクタ、ｇ３０１、ｇ６
０１、ｇ７０１、ｇ１４０１、ｇ１７０１…マスタラッ
チ、ｇ３０４、ｇ６０２、ｇ７０２、ｇ１４０２、ｇ１
７０３…スレーブラッチ、ｇ７０３、ｇ９０３、ｇ１４
０３…２入力ＡＮＤゲート、ｇ１１０１…クロック信号
遷移抑止用ゲート、ｇ１１０２…インバータゲート、ｇ
１５０１、ｇ１５０２…ＮＡＮＤゲート、ｇ２１０３…
バウンダリスキャン、ｎ１１０３〜ｎ１１０４…信号
線、ｓ１０１〜ｓ２２０５…信号波形、ａ１８０４〜ａ
１８０６…信号の流れ、ｔ１２０１〜ｔ１２０２…トラ
ンジスタ、ｖ１２０３〜ｖ１２０５…電位給電線。

Claims

【特許請求の範囲】

【請求項１】スキャンフリップフロップを構成する記憶
素子を含んでなる半導体集積回路であって、前記記憶素
子に、その出力信号を帰還させて選択的に取り込むため
のセレクタを設けてなることを特徴とする半導体集積回
路。
【請求項２】スキャンフリップフロップを構成する記憶
素子と論理ゲートを含んでなる半導体集積回路であっ
て、第１の論理ゲートに、第１の信号と第１の記憶素子
の出力信号と第２の信号が入力され、第２の論理ゲート
に、前記第１の論理ゲートの出力信号と第３の信号と第
４の信号が入力され、前記第１の記憶素子に、前記第２
の論理ゲートの出力信号と第５の信号が入力されるよう
構成したことを特徴とする半導体集積回路。
【請求項３】第３の論理ゲートに、前記第１の記憶素子
の出力信号と前記第２の記憶素子の出力信号と前記第４
の信号が入力され、前記第２の記憶素子に、前記第３の
論理ゲートの出力信号と前記第５の信号が入力されるよ
う構成したことを特徴とする請求項２記載の半導体集積
回路。
【請求項４】前記第２の記憶素子に、前記第１の記憶素
子の出力信号と前記第５の信号が入力されるよう構成し
たことを特徴とする請求項２記載の半導体集積回路。
【請求項５】前記第１の論理ゲートが、前記第１の信号
により前記第１の記憶素子の出力信号と前記第２の信号
のうち何れの信号を取り込むかを切り替え制御する第１
のセレクタで構成され、前記第２の論理ゲートが、前記
第４の信号により前記第１の論理ゲートの出力信号と前
記第３の信号のうち何れの信号を取り込むかを切り替え
制御する第２のセレクタで構成されていることを特徴と
する請求項２又は４記載の半導体集積回路。
【請求項６】前記第３の論理ゲートが、前記第４の信号
により前記第１の記憶素子の出力信号と前記第２の記憶
素子の出力信号のうち何れの信号を取り込むかを切り替
え制御する第３のセレクタで構成されていることを特徴
とする請求項３記載の半導体集積回路。
【請求項７】スキャンフリップフロップを構成する記憶
素子と論理ゲートを含んでなる半導体集積回路であっ
て、第１の論理ゲートに、第１の信号と第２の信号と第
３の信号が入力され、第２の論理ゲートに、第４の信号
と第５の信号が入力され、第１の記憶素子に、前記第１
の論理ゲートの出力信号と前記第２の論理ゲートの出力
信号が入力されるよう構成したことを特徴とする半導体
集積回路。
【請求項８】前記第２の記憶素子に、前記第１の記憶素
子の出力信号と前記第２の論理ゲートの出力信号が入力
されるよう構成したことを特徴とする請求項７記載の半
導体集積回路。
【請求項９】スキャンフリップフロップを構成する記憶
素子と論理ゲートを含んでなる半導体集積回路であっ
て、第１の論理ゲートに、第１の信号と第２の信号と第
３の信号が入力され、第２の論理ゲートに、第４の信号
と第５の信号が入力され、第３の論理ゲートに、前記第
２の論理ゲートの出力信号が入力され、第１の記憶素子
に、前記第１の論理ゲートの出力信号と前記第３の論理
ゲートの出力信号が入力されるよう構成したことを特徴
とする半導体集積回路。
【請求項１０】前記第４の信号あるいは前記第５の信号
のうち、信号の遷移回数が多い方の信号が、前記第２の
論理ゲートを構成するトランジスタのうち、その端子の
一つが前記第２の論理ゲートの出力端子に接続されてい
るトランジスタの有する他の一つの端子であるゲート端
子に入力されるよう構成したことを特徴とする請求項９
記載の半導体集積回路。
【請求項１１】スキャンフリップフロップを構成する記
憶素子と論理ゲートを含んでなる半導体集積回路であっ
て、第１の論理ゲートに、第１の信号と第２の信号と第
３の信号が入力され、第２の論理ゲートに、前記第１の
論理ゲートの出力信号が入力され、第３の論理ゲート
に、前記第１の論理ゲートの出力信号と第４の信号と第
５の信号が入力され、第４の論理ゲートに、前記第２の
論理ゲートの出力信号と前記第４の信号と前記第５の信
号が入力され、第１の記憶素子に、前記第３の論理ゲー
トの出力信号と前記第４の論理ゲートの出力信号が入力
されるよう構成したことを特徴とする半導体集積回路。
【請求項１２】記憶素子を含む論理回路を搭載した半導
体集積回路の故障検出方法において、前記論理回路を複
数の回路ブロックに分割し、分割された前記回路ブロッ
クに対して共通にスキャン動作を行い、テスト動作は回
路ブロック毎に時分割で行うようにしたことを特徴とす
る半導体集積回路の故障検出方法。
【請求項１３】記憶素子を含む論理回路を搭載した半導
体集積回路の故障検出方法において、前記論理回路を、
スキャンフリップフロップで構成される(Ｎ＋１)本のス
キャンパスを用いて、Ｎ個の回路ブロックに分割し、分
割された前記回路ブロックに対して共通にスキャン動作
を行い、各回路ブロックに対して連続してテスト動作を
行うようにしたことを特徴とする半導体集積回路の故障
検出方法。
【請求項１４】記憶素子にその出力信号を帰還させて選
択的に取り込むセレクタを設けてなるスキャンフリップ
フロップで構成される（Ｎ＋１）本のスキャンパスを用
いて、半導体集積回路に搭載された論理回路をＮ個の回
路ブロックに分割し、分割された前記回路ブロックに対
して共通にスキャン動作を行い、各回路ブロックに対し
て連続してテスト動作を行うようにしたことを特徴とす
る半導体集積回路の故障検出方法。