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KR102294511B1 - 반도체 장치 및 이의 제작방법 - Google Patents

반도체 장치 및 이의 제작방법 Download PDF

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KR102294511B1
KR102294511B1 KR1020167009673A KR20167009673A KR102294511B1 KR 102294511 B1 KR102294511 B1 KR 102294511B1 KR 1020167009673 A KR1020167009673 A KR 1020167009673A KR 20167009673 A KR20167009673 A KR 20167009673A KR 102294511 B1 KR102294511 B1 KR 102294511B1
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슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

높은 전계-효과 이동도를 갖는 트랜지스터가 제공된다. 언정된 전기 특성들을 갖는 트랜지스터가 제공된다. 낮은 오프-상태 전류(오프 상태에서의 전류)를 갖는 트랜지스터가 제공된다. 대안적으로, 이러한 트랜지스터를 포함하는 반도체 장치가 제공된다. 이러한 반도체 장치는, 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 산화물 반도체막과 도전막 사이에 제 1 절연막 또는 제 2 절연막을 개재하여 산화물 반도체막과 중첩하는 도전막을 포함한다. 산화물 반도체막의 조성은 제 1 절연막과 제 2 절연막 사이에서 연속적으로 변한다.

Description

반도체 장치 및 이의 제작방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명은 공정, 기계, 제품, 또는 조성물에 관한 것이다. 본 발명의 일 실시예는 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 메모리 장치, 또는 프로세서; 반도체막, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 메모리 장치, 또는 프로세서를 제작하는 방법; 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 메모리 장치, 또는 프로세서를 구동하는 방법에 관한 것이다. 특히, 본 발명의 일 실시예는 각각이 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
본 명세서, 등에서, 반도체 장치는 일반적으로 반도체 특성들을 이용함으로써 기능할 수 있는 장치를 의미한다. 표시 장치, 발광 장치, 조명 장치, 전자광학 장치, 반도체 회로 및 전자 장치는 일부 경우들에서 반도체 장치를 포함한다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대형 기판상에 막을 형성하기 위하여 구축된 기술을 사용하여 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 동일한 기판 위에 구동기 회로들이 형성되는 고성능 표시 장치에 포함된 트랜지스터의 경우, 높은 전계-효과 이동도를 갖는 트랜지스터를 형성할 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 다결정 실리콘막을 형성하기 위한 방법으로는, 비정질 실리콘막상에 수행되는 고온 가열 처리 또는 레이저광 처리가 알려져 있다.
최근에, 산화물 반도체막이 관심을 끌고 있다. 예컨대, 인듐, 갈륨 및 아연을 함유하는 비정질 산화물 반도체막을 포함하는 트랜지스터가 개시되었다(특허문헌 1 참조).
산화물 반도체막은 스퍼터링법, 등에 의해 형성될 수 있고, 따라서 대형 디스플레이 장치의 트랜지스터의 채널 형성 영역을 위해 사용될 수 있다. 더욱이, 산화물 반도체막을 포함하는 트랜지스터는 높은 전계-효과 이동도를 갖고; 따라서 동일한 기판 위에 구동기 회로들이 형성되는 고성능 표시 장치가 얻어질 수 있다. 덧붙여, 비정질 실리콘막을 포함하는 트랜지스터를 위한 생산 장비의 부분이 개조되어 사용될 수 있으므로 자본 투자가 줄어들 수 있다는 장점이 존재한다.
산화물 반도체막을 포함하는 트랜지스터는 오프 상태에서 극히 작은 누설 전류를 갖는 것으로 알려져 있다. 예컨대, 산화물 반도체막을 포함하는 트랜지스터의 작은 누설 전류를 이용하는 저전력 CPU, 등이 개시되었다(특허문헌 2 참조).
특허문헌 3은 높은 전계-효과 이동도를 갖는 트랜지스터가 박도체막들로 형성된 능동층을 사용하여 형성된 웰 전위에 의해 얻어질 수 있음을 개시하였다.
일본국 특허출원 공개 제2006-165528호 일본국 특허출원 공개 제2012-257187호 일본국 특허출원 공개 제2012-59860호
하나의 목적은 높은 전계-효과 이동도를 갖는 트랜지스터를 제공하는 것이다. 다른 목적은 안정된 전기 특성들을 갖는 트랜지스터를 제공하는 것이다. 다른 목적은 낮은 오프-상태 전류(오프 상태에서의 전류)를 갖는 트랜지스터를 제공하는 것이다. 다른 목적은 이러한 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 다른 목적은 새로운 반도체 장치를 제공하는 것이다.
이들 목적들의 설명들이 다른 목적들의 존재를 방해하지 않음을 주목해야 한다. 본 발명의 일 실시예에 있어서, 이들 목적들 모두를 달성할 필요는 없다. 다른 목적들은 본 명세서, 도면들, 청구항들, 등의 설명으로부터 자명해질 것이고, 이러한 설명으로부터 도출될 수 있다.
본 발명의 일 실시예는, (1) 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 제 1 절연막 및 제 2 절연막 중 하나를 개재하여 산화물 반도체막과 중첩하는 도전막을 포함하는, 반도체 장치이다. 산화물 반도체막의 조성은 제 1 절연막과 제 2 절연막 사이에서 연속적으로 변한다.
본 발명의 다른 실시예는, (2) 산화물 반도체막이 인듐, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연을 포함하고; 산화물 반도체막이 제 1 절연막을 향해 증가하는 원소 M의 농도 기울기를 갖는, (1)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (3) 산화물 반도체막이 인듐, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연을 포함하고; 산화물 반도체막이 제 2 절연막을 향해 증가하는 원소 M의 농도 기울기를 갖는, (1)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (4) 산화물 반도체막이 인듐, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석), 및 아연을 포함하고; 산화물 반도체막이 제 1 절연막을 향해 증가하는 원소 M의 농도 기울기 및 제 2 절연막을 향해 증가하는 원소 M의 농도 기울기를 갖는, (1)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (5) 산화물 반도체막이 제 1 절연막과 접촉하고, 0.1 원자층 이상 20 원자층 이하의 두께는 갖는 산화 아연층을 포함하는, (1) 내지 (4)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (6) 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 제 2 절연막을 개재하여 산화물 반도체막과 중첩하는 도전막을 포함하는, 반도체 장치이다. 산화물 반도체막의 전자 친화력은 제 1 절연막과 제 2 절연막 사이에서 연속적으로 변한다.
본 발명의 다른 실시예는, (7) 산화물 반도체막이, 전자 친화력이 제 1 절연막을 향해 감소하는 농도 기울기를 갖는, (6)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (8) 산화물 반도체막이 전자 친화력이 제 2 절연막을 향해 감소하는 농도 기울기를 갖는, (6)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (9) 산화물 반도체막이, 전자 친화력이 제 1 절연막을 향해 감소하는 농도 기울기 및 전자 친화력이 제 2 절연막을 향해 감소하는 농도 기울기를 갖는, (6)에 기술된 반도체 장치이다.
본 발명의 다른 실시예는, (10) 산화물 반도체막이 되는 산화물 반도체막을 열 화학 증기 증착법에 의해 소스 가스들의 유량비를 변화시키면서 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 반도체 장치는 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 제 1 절연막 또는 제 2 절연막을 개재하여 산화물 반도체막과 중첩하는 도전막을 포함한다.
본 발명의 다른 실시예는, (11) 인듐을 함유하는 가스, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석)을 함유하는 가스, 및 아연을 함유하는 가스가 소스 가스로서 사용되고; 막의 형성이 진행될 때 원소 M을 함유하는 가스의 비율을 감소시키는 단계를 포함하는, (10)에 기술된 반도체 장치의 제작 방법이다.
본 발명의 다른 실시예는, (12) 인듐을 함유하는 가스, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석)을 함유하는 가스, 및 아연을 함유하는 가스가 소스 가스로서 사용되고; 막의 형성이 마지막에 이를 때 원소 M을 함유하는 가스의 비율을 증가시키는 단계를 포함하는, (10)에 기술된 반도체 장치의 제작 방법이다.
본 발명의 다른 실시예는, (13) 인듐을 함유하는 가스, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석)을 함유하는 가스, 및 아연을 함유하는 가스가 소스 가스로서 사용되고; 막의 형성이 진행될 때 원소 M을 함유하는 가스의 비율을 감소시키는 단계 및 막의 형성이 마지막에 이를 때 원소 M을 함유하는 가스의 비율을 증가시키는 단계를 포함하는, (10)에 기술된 반도체 장치의 제작 방법이다.
본 발명의 다른 실시예는, (14) 열 화학 증기 증착법에 의해 아연을 함유하는 가스를 사용하여 0.1원자층 이상 20원자층 이하의 두께를 갖는 산화아연층을 증착하고, 인듐을 함유하는 가스, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석)을 함유하는 가스, 및 아연을 함유하는 가스의 유량비가 변화하는 동안 열 화학 증기 증착법에 의해 인듐, 원소 M, 및 아연을 함유하는 반도체막을 증착함으로써, 산화물 반도체막이 될 산화물 반도체막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법이다. 반도체 장치는 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 및 제 1 절연막 또는 제 2 절연막을 개재하여 산화물 반도체막과 중첩하는 도전막을 포함한다.
본 발명의 다른 실시예는, (15) 산화아연층이 시드 결정으로서 성장하는 동안 인듐, 갈륨, 및 아연을 함유하는 반도체막이 증착되는, (14)에 기술된 반도체 장치의 제작 방법이다.
본 발명의 다른 실시예는, (16) 산화아연층 및 반도체막이 공기에 노출되지 않고 연속적으로 증착되는, (14) 또는 (15)에 기술된 반도체 장치의 제작 방법이다.
높은 전계-효과 이동도를 갖는 트랜지스터가 제공될 수 있다. 안정된 전기 특성들을 갖는 트랜지스터가 제공될 수 있다. 낮은 오프-상태 전류를 갖는 트랜지스터가 제공될 수 있다. 이러한 트랜지스터를 포함하는 반도체 장치가 제공될 수 있다. 새로운 반도체 장치가 제공될 수 있다. 본 발명의 일 실시예가 이들 효과들에 국한되지 않음을 주목해야 한다. 예컨대, 상황들 또는 조건들에 따라, 본 발명의 일 실시예는 다른 효과를 생성할 수 있을 것이다. 더욱이, 예컨대 상황들 또는 조건들에 따라, 본 발명의 일 실시예는 위의 효과들 중 어느 하나를 생성하지 않을 수 있을 것이다.
도 1은 본 발명의 일 실시예의 트랜지스터의 단면도 및 대역도들.
도 2는 본 발명의 일 실시예의 트랜지스터의 대역도들을 도시하는 도면.
도 3은 본 발명의 일 실시예의 트랜지스터의 대역도들을 도시하는 도면.
도 4는 본 발명의 일 실시예의 트랜지스터의 대역도들을 도시하는 도면.
도 5는 본 발명의 일 실시예의 트랜지스터의 대역도들을 도시하는 도면.
도 6은 본 발명의 일 실시예의 증착 장치를 도시하는 도면.
도 7은 본 발명의 일 실시예의 트랜지스터를 도시하는 평면도 및 단면도.
도 8은 산화물 반도체막의 나노빔 전자 회절 패턴을 각각 도시하는 도면.
도 9는 투과 전자 회절 측정 장치의 일 예를 도시하는 도면.
도 10은 투과 전자 회절 측정에 의한 구조 분석의 일 예를 도시하는 도면.
도 11은 본 발명의 실시예들의 트랜지스터들을 도시하는 단면도.
도 12는 본 발명의 일 실시예의 트랜지스터들을 도시하는 평면도 및 단면도.
도 13은 본 발명의 실시예들의 트랜지스터들을 도시하는 단면도.
도 14는 본 발명의 일 실시예의 트랜지스터들을 도시하는 평면도 및 단면도.
도 15는 본 발명의 실시예들의 트랜지스터들을 도시하는 단면도.
도 16은 본 발명의 일 실시예의 트랜지스터들을 도시하는 평면도 및 단면도.
도 17은 본 발명의 실시예들의 반도체 장치들의 단면도 및 회로도.
도 18은 각각 본 발명의 일 실시예의 메모리 장치의 회로도.
도 19는 본 발명의 일 실시예의 RFID 태그의 블록도.
도 20은 본 발명의 일 실시예의 RFID 태그의 적용 예들을 도시하는 도면.
도 21은 본 발명의 일 실시예의 CPU를 도시하는 블록도.
도 22는 본 발명의 일 실시예의 메모리 소자의 회로도.
도 23은 본 발명의 일 실시예의 표시 장치의 평면도 및 회로도.
도 24는 본 발명의 일 실시예의 표시 모듈을 도시하는 도면.
도 25는 본 발명의 일 실시예의 전자 장치를 각각 도시하는 도면.
도 26은 산화물의 조성과 전자 친화력, 이온화 에너지, 및 에너지 갭 사이의 관계들의 예들을 도시하는 도면.
이후, 본 발명의 실시예들은 도면들을 참조하여 상세하게 기술될 것이다. 그러나, 본 발명은 아래의 설명에 국한되지 않고, 당업자는 본 명세서에 기술된 모드들 및 상세들이 다양한 방식들로 수정될 수 있음을 쉽게 이해할 것이다. 또한, 본 발명은 실시예들의 설명에 국한되는 것으로 해석되지 않는다. 도면들을 참조하여 본 발명의 구조를 기술할 때, 상이한 도면들에서 동일한 부분들에 대해 공통의 참조 번호들이 사용된다. 동일한 빗금 패턴이 유사한 부분들에 적용되고, 유사한 부분들은 일부 경우들에서 참조 번호들로 특별히 표시되지는 않음을 주목해야 한다.
도면들에서 막들(층들), 또는 영역들의 크기, 두께는 간혹 단순화를 위해 과장됨을 주목해야 한다.
전압은 주로 주어진 전위와 기준 전위(예, 접지 전위(GND) 또는 소스 전위) 사이의 전위 차이를 언급한다. 전압은 전위로도 언급될 수 있다.
본 명세서에서 "제 1" 및 "제 2"와 같은 서수들이 편의를 위해 사용되고, 단계들의 순서 또는 층들의 적층 순서를 언급하는 것이 아님을 주목해야 한다. 그러므로, 예컨대 용어, "제 1"은 용어 "제 2", "제 3", 등으로 적절하게 대체될 수 있다. 덧붙여, 본 명세서, 등에서 서수들은 본 발명의 일 실시예를 지정하는 것들과 반드시 동일하지는 않다.
전도도가 예컨대 충분히 낮은 일부 경우들에서, "반도체"가 "절연체"의 특성들을 포함한다. 또한, "반도체"와 "절연체" 사이의 경계가 명확하지 않기 때문에, "반도체" 및 "절연체"는 일부 경우들에서 서로 엄밀히 구별될 수 없다. 따라서, 본 명세서에서 "반도체"는 일부 경우들에서 "절연체"로 불릴 수 있다. 유사하게, 본 명세서에서 "절연체"는 일부 경우들에서 "반도체"로 불릴 수 있다.
또한, 전도도가 예컨대 충분히 높은 일부 경우들에서, "반도체"가 "도체"의 특성들을 포함함을 주목해야 한다. 또한, "반도체"와 "도체" 사이의 경계가 명확하지 않기 때문에, "반도체" 및 "도체"는 일부 경우들에서 서로 엄밀히 구별될 수 없다. 따라서, 본 명세서에서 "반도체"는 일부 경우들에서 "도체"로 불릴 수 있다. 유사하게, 본 명세서에서 "도체"는 일부 경우들에서 "반도체"로 불릴 수 있다.
반도체막 내의 불순물이 반도체막의 주 성분들 이외의 원소들을 언급함을 주목해야 한다. 예컨대, 0.1원자%보다 낮은 농도를 갖는 원소는 불순물이다. 불순물이 함유될 때, 예컨대 반도체막 내의 상태 밀도(DOS)는 증가될 수 있거나, 캐리어 밀도는 감소될 수 있거나, 또는 결정성이 감소될 수 있다. 반도체막이 산화물 반도체막인 경우, 반도체막의 특성들을 변화시키는 불순물의 예들은 제 1족 원소들, 제 2족 원소들, 제 14족 원소들, 제 15족 원소들, 및 주 성분들 이외의 전이 금속들을 포함하고; 특히, 예컨대 수소(물에 포함된), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 및 질소가 존재한다. 반도체막이 산화물 반도체막일 때, 예컨대 수소와 같은 불순물들의 진입에 의해 산소 결손들이 형성될 수 있다. 또한, 반도체막이 실리콘막일 때, 반도체막의 특성들을 변화시키는 불순물의 예들은 산소, 수소를 제외한 제 1족 원소들, 제 2족 원소들, 제 13족 원소들, 및 제 15족 원소들을 포함한다.
<연속 접합을 갖는 트랜지스터>
본 발명의 일 실시예의 트랜지스터의 구조가 아래에 기술될 것이다.
도 1의 (A)는 트랜지스터의 구조를 도시하는 단면도이다. 도 1의 (A)의 트랜지스터는 기판(100) 위의 절연막(102), 절연막(102) 위의 반도체막(106), 반도체막(106)의 상부 표면과 접촉하는 도전막(116a) 및 도전막(116b), 반도체막(106), 도전막(116a) 및 도전막(116b) 위의 절연막(112), 및 절연막(112)을 개재하여 반도체막(106)과 중첩하는 도전막(104)을 포함한다. 도전막(104)은 트랜지스터의 게이트 전극으로 작용한다. 또한, 도전막(116a) 및 도전막(116b)은 트랜지스터의 소스 전극 및 드레인 전극으로 작용한다. 도 1의 (A)의 트랜지스터에서, 도전막(116a) 및 도전막(116b)은 반도체막(106)의 상부 표면과 접촉하지만; 본 실시예는 이에 국한되지 않는다. 예컨대, 도전막(116a) 및 도전막(116b)은 반도체막(106)의 하부 표면과 접촉할 수 있다.
도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부) 상에 제공된다.
대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)와 접촉한다. 추가 대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 적어도 일부(또는 전부)와 접촉한다.
대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)와 전기적으로 접속된다. 대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 적어도 일부(또는 전부)와 전기적으로 접속된다.
대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부) 근처에 제공된다. 대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 적어도 일부(또는 전부) 근처에 제공된다.
대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)의 측면에 제공된다. 대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 적어도 일부(또는 전부)의 측면에 제공된다.
대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)의 비스듬한 위쪽에 제공된다. 대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 적어도 일부(또는 전부)의 비스듬한 위쪽에 제공된다.
대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부) 위에 제공된다. 대안으로, 도전막(116a)(및/또는 도전막(116b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(106)의 적어도 일부(또는 전부) 위에 제공된다.
도 1의 (B) 및 (C)는 각각 도 1의 (A)의 일점쇄선(L1-L2)에 대응하는 대역도를 도시한다. 대역도에서, 절연막(102), 반도체막(106), 및 절연막(112)의 각각의 전도대의 하부의 에너지(Ec)와 도전막(104)의 페르미 준위가 용이한 이해를 위해 도시되었다. 진공 준위와 전도대 하부 사이의 에너지 차이는 전자 친화력으로 언급된다.
도 1의 (A)의 트랜지스터가 n-채널 트랜지스터인 경우가 아래에 기술된다. 다음 설명의 p-채널 트랜지스터에 대한 적용이 당업자에 의해 쉽게 고려될 수 있고; 따라서 그러한 경우의 설명이 생략됨을 주목해야 한다.
도 1의 (B)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 (계단식이 아니라 평활하게) 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 감소하는 기울기와 반도체막(106)과 절연막(112) 사이의 계면을 향해 감소하는 기울기를 포함하는 U자형 형태를 갖는다.
다른 한 편으로, 도 1의 (C)에서, 반도체막(106)의 전자 친화력은 절연막(106)과 절연막(112) 사이에서 일정하다.
도 1의 (B)에 도시된 바와 같이 대역도가 절연막(102)과 절연막(112) 사이에서 점진적으로 변하는 상태는 연속 접합으로 언급된다. 다른 한 편으로, 도 1의 (C)에 도시된 바와 같이 대역도가 절연막(102)과 절연막(112) 사이에서 일정한 상태는 불연속 접합으로 언급된다.
도 1의 (B)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 간혹 개선될 수 있다. 예컨대, 절연막(102)과 반도체막(106) 사이의 계면 및 반도체막(106)과 절연막(112) 사이의 계면에서 일부 경우, 상이한 종류의 재료들의 접합, 증착 손상, 불순물들의 혼입, 등에 기인한 계면 준위들이 생성된다.
도 1의 (B)의 대역도를 통해, 캐리어들인 전자들의 경로(채널 영역)는 계면 준위들을 포함하는 영역으로부터 떨어져 있다. 즉, 대역도는 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 증가는 발생하기 어렵다. 따라서, 높은 온-상태 전류 및 낮은 임계치 미만의 스윙값(S 값으로도 언급됨)을 갖는 트랜지스터가 얻어진다. 또한, 게이트 전극으로부터의 전계는 상대적으로 작다. 따라서, 절연막(102)과 반도체막(106) 사이의 계면 근처의 영역 내의 캐리어 밀도는 감소하여, 이 영역 내에서 생성되는 누설 전류는 작게 된다. 즉, 트랜지스터의 오프-상태 전류는 줄어들 수 있다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이의 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에서 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동들은 발생하기 어려워, 높은 신뢰성을 갖는 트랜지스터가 얻어진다.
<연속 접합을 갖는 트랜지스터의 제작 방법>
연속 접합을 갖는 트랜지스터의 제작 방법이 도 1의 (A)를 참조하여 아래에서 기술된다.
먼저, 기판(100)이 준비된다.
기판(100)에 대한 큰 제한은 없다. 예컨대, 유리 기판, 세라믹 기판, 수정 기판, 사파이어 기판, 또는 안정화 지르코니아 기판(예, 이트리아-안정화 지르코니아 기판)이 사용될 수 있다. 대안으로, 실리콘, 탄화실리콘, 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄, 등으로 이루어진 화합물 반도체 기판, SOI(Silicon-on-insulator) 기판, 등이 사용될 수 있다. 다른 대안으로, 반도체 소자를 구비한 이들 기판들 중 임의의 것이 사용될 수 있다.
다른 대안으로, 가요성 기판이 기판(100)으로 사용될 수 있다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서, 트랜지스터가 비가요성 기판 위에 형성되고, 이후 트랜지스터가 분리되어 가요성 기판인 기판(100)에 전치되는 방법이 존재한다. 이 경우, 분리층은 비가요성 기판과 트랜지스터 사이에 제공되는 것이 바람직하다.
다음에, 절연막(102)이 형성된다.
절연막(102)은 예컨대, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단일층 또는 적층으로 형성될 수 있다.
절연막(102)은 스퍼터링법, 화학 증기 증착(CVD)법, 분자빔 에피택시(MBE)법, 펄스드 레이저 증착(PLD)법, 또는 원자층 증착(ALD)법에 의해 형성될 수 있다.
절연막(102)이 적층막인 경우, 적층막 내의 막들이 위의 증착 방법들과 같은 상이한 증착 방법들을 사용하여 상이한 증착 방법으로 형성될 수 있음을 주목해야 한다. 예컨대, 제 1 층은 CVD법에 의해 형성될 수 있고, 제 2 층은 ALD법에 의해 형성될 수 있다. 대안으로, 제 1 층은 스퍼터링법에 의해 형성될 수 있고, 제 2 층은 ALD법에 의해 형성될 수 있다. 막들이 상술한 바와 같이 상이한 증착 방법들에 의해 형성될 때, 막들은 상이한 기능들 또는 상이한 특성들을 가질 수 있다. 또한, 막들을 적층함으로써, 더 적절한 막이 적층 막으로서 형성될 수 있다.
즉, 제 n 막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성될 수 있고, 제 n+1 막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성될 수 있다(n은 자연수). 제 n 막 및 제 n+1 막이 동일한 증착법 또는 상이한 증착법들에 의해 형성될 수 있음을 주목해야 한다. 제 n 막 및 제 n+2 막이 동일한 증착법에 의해 형성될 수 있음을 주목해야 한다. 대안으로, 모든 막들은 동일한 증착법에 의해 형성될 수 있다.
대안으로, 실리콘 기판이 기판(100)으로 사용될 때, 절연막(102)이 될 절연막은 열산화법에 의해 형성될 수 있다.
이후, 절연막(102)이 될 절연막의 표면을 평탄화하기 위하여, 화학 기계 연마(CMP)가 수행될 수 있다. CMP 처리에 의해, 절연막(102)이 될 절연막의 평균 표면 조도(Ra)는 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하이다. 일부 경우들에서, 위의 값 이하인 Ra는 반도체막(106)의 결정성을 증가시킬 수 있다. Ra는 원자간력 현미경(AFM)을 사용하여 측정될 수 있다.
다음에, 반도체막(106)이 형성된다.
반도체막(106)으로서, 실리콘막 또는 게르마늄막과 같은 제 14족에 속하는 원소를 함유하는 반도체막, 탄화 실리콘막, 규화 게르마늄막, 비화 갈륨막, 인화 인듐막, 셀렌화 아연막, 황화 카드뮴막 및 산화 반도체막과 같은 화합물 반도체막, 또는 유기 반도체막이 사용될 수 있다. 반도체막(106)은 단일층 구조 또는 적층 구조를 가질 수 있다. 예컨대, 반도체막(106)은 0.1원자층 이상 20원자층 이하의 두께를 갖는 산화 아연층 및 산화 아연층 위에 산화 반도체막을 포함하는 적층 구조를 가질 수 있다.
산화 반도체막이 반도체막(106)으로 사용되는 것이 바람직하다. 산화 반도체막의 특정 예들은 이후에 기술된다.
반도체막(106)이 될 반도체막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법, 등에 의해 형성될 수 있다.
반도체막을 에칭함으로써 반도체막(106)이 형성되는 경우, 반도체막(106)의 가공면이 손상을 입지 않도록 에칭을 수행하는 것이 바람직하다. 예컨대, 건식 에칭법에 의해 중성빔 에칭이 수행될 수 있다. 중성빔을 사용함으로써, 전하들로 인해 전하 축적이 발생하지 않고, 빔은 낮은 에너지를 갖고; 따라서, 적은 손상으로 에칭이 수행될 수 있다. 대안으로, 반도체막(106)이 결정성인 경우, 결정면들에 따라 에칭 레이트가 변하는 것을 이용하는 습식 에칭법이 사용될 수 있다. 습식 에칭법을 사용함으로써, 가공면에 대한 손상이 줄어들 수 있다.
반도체막(106)은 예컨대 전자 친화력이 연속적으로 변하는 반도체막이다. 반도체막의 전자 친화력을 연속적으로 변경하기 위하여, 조성 또는 불순물 농도는 예컨대 연속적으로 변할 수 있다.
일 예로서 반도체막(106)이 적층 구조를 갖는 경우, 적층막은 예컨대 전자 친화력이 연속적으로 변하는 반도체막 및 전자 친화력이 연속적으로 변하지 않는 반도체막을 사용하여 형성될 수 있다. 예컨대, 전자 친화력이 연속적으로 변하지 않는 반도체막이 전자 친화력이 연속적으로 변하는 반도체막들 사이에 개재되는 3층구조 또는 전자 친화력이 연속적으로 변하는 반도체막이 전자 친화력이 연속적으로 변하지 않는 반도체막들 사이에 개재되는 3층구조를 사용하는 것이 가능하다.
예컨대 CVD법을 사용함으로써, 조성이 연속적으로 변하는 반도체막(106)이 될 반도체막이 형성될 수 있다.
CVD법은 플라즈마를 사용하는 플라즈마 강화 CVD(PECVD)법, 열을 사용하는 열 CVD(TDVD)법, 등을 포함할 수 있다. 더욱이, CVD법은 소스 가스에 따라 금속 CVD(MCVD)법 및 금속 유기 CVD(MOCVD)법을 포함할 수 있다.
PECVD법을 사용함으로써, 상대적으로 낮은 온도에서 고품질의 막이 형성될 수 있다. 플라즈마가 사용되지 않는 TCVD법을 사용함으로써, 플라즈마에 의해 야기된 손상이 발생하지 않으므로 적은 결함들을 갖는 막이 형성될 수 있다.
CVD법이 사용될 때, 형성될 막의 조성은 소스 가스들의 유량비에 의해 제어될 수 있다. 예컨대, MCVD법 및 MOCVD법에 의해, 소스 가스들의 유량비에 따라 특정 조성을 갖는 막이 형성될 수 있다. 더욱이, MCVD법 및 MOCVD법에 의해, 막을 형성하는 동안 소스 가스들의 유량비를 변경함으로써, 조성이 연속적으로 변하는 막이 형성될 수 있다. 예컨대, 원소 M(알루미늄, 갈륨, 이트륨, 또는 주석)를 함유하는 소스 가스의 비율은 증가하거나 감소될 수 있다. 소스 가스들의 유량비를 변경하면서 막이 형성되는 경우, 막이 복수의 증착 챔버들을 사용하여 형성되는 경우와 비교하여, 이동 및 압력 조절에 걸리는 시간이 생략되므로 막 형성에 걸리는 시간은 감소될 수 있다. 따라서, 개선된 생산성으로 트랜지스터들이 제작될 수 있다. MOCVD법을 위해 사용될 수 있는 증착 장치의 특정 예는 이후에 기술된다.
대안으로, 조성이 연속적으로 변하는 막은 스퍼터링법, MBE법, PLD법, 또는 ALD법에 의해 형성될 수 있다.
절연막(102)은 반도체막(106)과 접촉한다. 따라서, 반도체막(106)이 될 반도체막이 절연막(102)을 손상시키지 않는 증착 방법에 의해 형성되는 것이 바람직하다. 즉, 반도체막은 예컨대 MOCVD법, 등에 의해 형성되는 것이 바람직하다.
반도체막(106)이 적층 구조를 갖도록 형성되는 경우, 반도체막(106) 내의 막들은 스퍼터링법, CVD법(플라즈마 CVD법, 열 CVD법, MCVD법 및 MOCVD법, 등), MBE법, PLD법, 및 ALD법과 같은 상이한 증착 방법들에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 제 1 층은 MOCVD법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 MOCVD법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있고, 제 3 층은 ALD법에 의해 형성될 수 있다. 따라서, 막들이 상이한 증착 방법들에 의해 형성될 때, 막들은 상이한 기능들 또는 상이한 특성들을 가질 수 있다. 또한, 막들을 적층함으로써, 더 적절한 막이 적층막으로서 형성될 수 있다.
즉, 반도체막(106)이 적층막인 경우, 예컨대 제 n 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성될 수 있고, 제 n+1 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성될 수 있다(n은 자연수). 제 n 막 및 제 n+1 막이 상이한 증착법들에 의해 형성될 수 있음을 주목해야 한다. 제 n 막 및 제 n+2 막이 동일한 증착법에 의해 형성될 수 있음을 주목해야 한다. 대안으로, 모든 막들은 동일한 증착법에 의해 형성될 수 있다.
반도체막(106) 또는 적층 반도체막(106) 내의 적어도 하나의 막, 및 절연막(102) 또는 적층 절연막(102) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 대안으로, 예컨대 서로 접촉하는 절연막(102) 및 반도체막(106)은 동일한 증착 방법에 의해 형성될 수 있다. 따라서, 형성은 동일한 챔버 내에서 수행될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 상술한 바와 같이, 동일한 증착 방법은 반도체막(106) 및 절연막(102)의 경우뿐만 아니라, 서로 인접하는 다른 막들의 경우에도 채용될 수 있다. 본 발명의 일 실시예의 반도체 장치의 제작 방법은 이에 국한되지 않음을 주목해야 한다.
다음에, 도전막(116a) 및 도전막(116b)이 형성된다.
도전막(116a) 및 도전막(116b)은 각각 예컨대 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 하나 이상의 종류들을 함유하는 도전막을 사용하여 단일층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
도전막(116a) 및 도전막(116b)이 될 도전막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법, 등에 의해 형성될 수 있다.
도전막(116a) 및 도전막(116b)은 도전막(116a) 및 도전막(116b)이 될 도전막이 형성된 후 부분적으로 에칭되는 방식으로 형성된다. 그러므로, 도전막이 형성될 때 반도체막(106)이 손상되지 않는 증착 방법을 사용하는 것이 바람직하다. 즉, 도전막은 MCVD법, 등에 의해 형성되는 것이 바람직하다.
도전막(116a) 및 도전막(116b)이 각각 적층 구조를 갖도록 형성되는 경우, 적층막 내의 막들은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, 및 ALD법과 같은 상이한 증착 방법들에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 제 1 층은 MOCVD법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 MOCVD법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있고, 제 3 층은 ALD법에 의해 형성될 수 있다. 따라서, 막들이 상이한 증착 방법들에 의해 형성될 때, 막들은 상이한 기능들 또는 상이한 특성들을 가질 수 있다. 또한, 막들을 적층함으로써, 더 적절한 막이 적층막으로서 형성될 수 있다.
즉, 도전막(116a) 및 도전막(116b)이 각각 적층막인 경우, 예컨대 제 n 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성되고, 제 n+1 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성된다(n은 자연수). 제 n 막 및 제 n+1 막이 상이한 증착법들에 의해 형성될 수 있음을 주목해야 한다. 제 n 막 및 제 n+2 막이 동일한 증착법에 의해 형성될 수 있음을 주목해야 한다. 대안으로, 모든 막들은 동일한 증착법에 의해 형성될 수 있다.
도전막(116a)(도전막(116b)) 또는 적층 도전막(116a)(도전막(116b)) 내의 적어도 하나의 막, 및 반도체막(106) 또는 적층 반도체막(106) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 대안으로, 예컨대 서로 접촉하는 도전막(116a)(도전막(116b)) 및 반도체막(106)은 동일한 증착 방법에 의해 형성될 수 있다. 따라서, 형성은 동일한 챔버 내에서 수행될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 상술한 바와 같이, 동일한 증착 방법은 반도체막(106) 및 도전막(116a)(도전막(116b))의 경우뿐만 아니라, 서로 인접하는 다른 막들의 경우에도 채용될 수 있다. 본 발명의 일 실시예의 반도체 장치의 제작 방법은 이에 국한되지 않음을 주목해야 한다.
도전막(116a)(도전막(116b)) 또는 적층 도전막(116a)(도전막(116b)) 내의 적어도 하나의 막, 반도체막(106) 또는 적층 반도체막(106) 내의 적어도 하나의 막, 및 절연막(102) 또는 적층 절연막(102) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 본 발명의 일 실시예의 반도체 장치의 제작 방법은 이에 국한되지 않음을 주목해야 한다.
다음에, 절연막(112)이 형성된다.
절연막(112)은 예컨대, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단일층 또는 적층으로 형성될 수 있다.
절연막(112)은 스퍼터링법, CVD법, MBE법, PLD법, ALD법, 등에 의해 형성될 수 있다.
절연막(112)이 적층 구조를 갖도록 형성된 경우, 절연막(112) 내의 막들이 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법 및 ALD법과 같은 상이한 증착 방법들에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 제 1 층은 MOCVD법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ALD법에 의해 형성될 수 있고, 제 2 층은 MOCVD법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있고, 제 3 층은 ALD법에 의해 형성될 수 있다. 따라서, 막들이 상이한 증착 방법들에 의해 형성될 때, 막들은 상이한 기능들 또는 상이한 특성들을 가질 수 있다. 또한, 막들을 적층함으로써, 더 적절한 막이 적층막으로서 형성될 수 있다.
즉, 절연막(112)이 적층막인 경우, 예컨대, 제 n 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성되고, 제 n+1 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성된다(n은 자연수). 제 n 막 및 제 n+1 막이 상이한 증착법들에 의해 형성될 수 있음을 주목해야 한다. 제 n 막 및 제 n+2 막이 동일한 증착법에 의해 형성될 수 있음을 주목해야 한다. 대안으로, 모든 막들은 동일한 증착법에 의해 형성될 수 있다.
절연막(112) 또는 적층 절연막(112) 내의 적어도 하나의 막, 및 도전막(116a)(도전막(116b)) 또는 적층 도전막(116a)(도전막(116b)) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 대안으로, 예컨대 서로 접촉하는 도전막(116a)(도전막(116b)) 및 절연막(112)은 동일한 증착 방법에 의해 형성될 수 있다. 따라서, 형성은 동일한 챔버 내에서 수행될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다.
절연막(112) 또는 적층 절연막(112) 내의 적어도 하나의 막, 도전막(116a)(도전막(116b)) 또는 적층 도전막(116a)(도전막(116b)) 내의 적어도 하나의 막, 반도체막(106) 또는 적층 반도체막(106) 내의 적어도 하나의 막, 및 절연막(102) 또는 적층 절연막(102) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 본 발명의 일 실시예의 반도체 장치의 제작 방법은 이에 국한되지 않음을 주목해야 한다.
이후, 도전막(104)이 형성된다.
도전막(104)은 예컨대 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 하나 이상의 종류들을 함유하는 도전막을 사용하여 단일층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
도전막(104)이 될 도전막은 스퍼터링법, CVD법, MBE법, PLD법, ALD법, 등에 의해 형성될 수 있다.
절연막(112)은 트랜지스터의 게이트 절연막으로 기능한다. 따라서, 도전막(104)은 도전막(104)이 될 도전막이 형성될 때 절연막(112)이 손상되지 않는 증착 방법에 의해 형성되는 것이 바람직하다. 즉, 도전막은 MCVD법, 등에 의해 형성되는 것이 바람직하다.
도전막(104)이 적층 구조를 갖도록 형성되는 경우, 도전막(104) 내의 막들은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, 및 ALD법과 같은 상이한 증착 방법들에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 제 1 층은 MOCVD법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 MOCVD법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있다. 대안으로, 제 1 층은 ADL법에 의해 형성될 수 있고, 제 2 층은 스퍼터링법에 의해 형성될 수 있고, 제 3 층은 ALD법에 의해 형성될 수 있다. 따라서, 막들이 상이한 증착 방법들에 의해 형성될 때, 막들은 상이한 기능들 또는 상이한 특성들을 가질 수 있다. 또한, 막들을 적층함으로써, 더 적절한 막이 적층막으로서 형성될 수 있다.
즉, 도전막(104)이 적층막인 경우, 예컨대 제 n 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성될 수 있고, 제 n+1 막은 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, MOCVD법, 등), MBE법, PLD법, ALD법, 등 중 적어도 하나에 의해 형성될 수 있다(n은 자연수). 제 n 막 및 제 n+1 막이 상이한 증착법들에 의해 형성될 수 있음을 주목해야 한다. 제 n 막 및 제 n+2 막이 동일한 증착법에 의해 형성될 수 있음을 주목해야 한다. 대안으로, 모든 막들은 동일한 증착법에 의해 형성될 수 있다.
도전막(104) 또는 적층 도전막(104) 내의 적어도 하나의 막, 및 절연막(112) 또는 적층 절연막(112) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 대안으로, 예컨대 서로 접촉하는 도전막(104) 및 절연막(112)은 동일한 증착 방법에 의해 형성될 수 있다. 따라서, 형성은 동일한 챔버 내에서 수행될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다.
도전막(104) 또는 적층 도전막(104) 내의 적어도 하나의 막, 절연막(112) 또는 적층 절연막(112) 내의 적어도 하나의 막, 도전막(116a)(도전막(116b)) 또는 적층 도전막(116a)(도전막(116b)) 내의 적어도 하나의 막, 반도체막(106) 또는 적층 반도체막(106) 내의 적어도 하나의 막, 및 절연막(102) 또는 적층 절연막(102) 내의 적어도 하나의 막은 동일한 증착 방법에 의해 형성될 수 있음을 주목해야 한다. 예컨대, 이들 모두는 ALD법에 의해 형성될 수 있다. 따라서, 이들은 공기에 대한 노출 없이 형성될 수 있다. 결과적으로, 불순물들의 혼입이 방지될 수 있다. 본 발명의 일 실시예의 반도체 장치의 제작 방법은 이에 국한되지 않음을 주목해야 한다.
이러한 방식으로, 본 발명의 일 실시예의 트랜지스터가 제작될 수 있다.
<트랜지스터의 다른 예들>
상술한 바와 같이, 조성, 등을 연속적으로 변화시키는 동안 막을 형성함으로써, 반도체막, 등의 대역도가 적절하게 제어될 수 있다. 도 1의 (B) 및 (C)의 대역도들과 상이한 대역도를 각각 갖는 트랜지스터들의 예들이 도 2, 도 3, 도 4 및 도 5를 참조하여 아래에 기술된다. 도 2, 도 3, 및 도 4의 대역도들 각각은 도 1의 (A)의 트랜지스터의 일점쇄선(L1-L2)에 대응함을 주목해야 한다.
도 2의 (A)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 감소하는 농도 기울기를 포함한다. 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 2의 (A)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 간혹 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 절연막(102)과 반도체막(106) 사이의 계면에서 발생한다.
도 2의 (A)의 대역도를 통해, 채널 영역은 계면 준위들을 포함하는 영역으로부터 떨어져 있다. 즉, 이러한 대역도는 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 발생하기 어렵다. 따라서, 높은 온-상태 전류와 낮은 S 값을 갖는 트랜지스터가 얻어진다. 더욱이, 게이트 전극으로부터의 전계는 상대적으로 작다. 따라서, 절연막(102)과 반도체막(106) 사이의 계면 근처의 영역에서 캐리어 밀도가 감소하여, 그 영역에서 생성된 누설 전류는 작게 된다. 즉, 트랜지스터의 오프-상태 전류는 줄어들 수 있다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이에 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
도 2의 (B)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면을 향해 감소하는 기울기를 포함한다. 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 2의 (B)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 간혹 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 반도체막(106)과 절연막(112)사이의 계면에서 발생한다.
도 2의 (B)의 대역도를 통해, 채널 영역은 계면 준위들을 포함하는 영역으로부터 떨어져 있다. 즉, 이러한 대역도는 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 발생하기 어렵다. 따라서, 높은 온-상태 전류와 낮은 S 값을 갖는 트랜지스터가 얻어진다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이에 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
도 2의 (C)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 감소하는 기울기와 반도체막(106)과 절연막(112) 사이의 계면을 향해 감소하는 기울기를 갖는 연속 접합을 갖는다. 더욱이 각 절연막들(102 및 112)의 전자 친화력은 반도체막(106)를 향해 증가하는 기울기를 갖는 연속 접합을 갖는다.
따라서, 도 2의 (C)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 간혹 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 절연막(102)과 반도체막(106) 사이의 계면 및 반도체막(106)과 절연막(112) 사이의 계면에서 발생한다.
도 2의 (C)의 대역도를 통해, 계면의 접합 상태는 양호하고; 따라서 계면 준위 밀도는 감소될 수 있다. 덧붙여, 채널 영역은 계면 준위들을 포함하는 영역으로부터 떨어져 있다. 즉, 이러한 대역도는 낮은 계면 준위 밀도 때문에 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 발생하기 어렵다. 따라서, 높은 온-상태 전류와 낮은 S 값을 갖는 트랜지스터가 얻어진다. 또한 게이트 전극으로부터의 전계는 상대적으로 작다. 따라서, 절연막(102)과 반도체막(106) 사이의 계면 근처의 영역에서 캐리어 밀도가 감소하여, 그 영역에서 생성된 누설 전류는 작게 된다. 즉, 트랜지스터의 오프-상태 전류는 줄어들 수 있다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이에 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
도 3의 (A)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 감소하는 기울기, 반도체막(106)과 절연막(112) 사이의 계면을 향해 감소하는 기울기, 및 반도체막(106)의 중앙을 향해 증가하는 기울기를 갖는 연속 접합을 갖는다.
따라서, 도 3의 (A)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 절연막(102)과 반도체막(106) 사이의 계면 및 반도체막(106)과 절연막(112) 사이의 계면에서 발생한다.
도 3의 (A)의 대역도를 통해, 채널 영역은 계면 준위들을 포함하는 영역으로부터 떨어져 있다. 즉, 이러한 대역도는 특히 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 특히 발생하기 어렵다. 따라서, 높은 온-상태 전류와 낮은 S 값을 갖는 트랜지스터가 얻어진다. 더욱이, 게이트 전극으로부터의 전계는 상대적으로 작다. 따라서, 절연막(102)과 반도체막(106) 사이의 계면 근처의 영역에서 캐리어 밀도가 감소하여, 그 영역에서 생성된 누설 전류는 작게 된다. 즉, 트랜지스터의 오프-상태 전류는 줄어들 수 있다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이에 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
도 3의 (B)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 감소하는 기울기 및 반도체막(106)의 중앙을 향해 증가하는 기울기를 포함한다. 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 3의 (B)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 절연막(102)과 반도체막(106) 사이의 계면 및 반도체막(106)과 절연막(112)사이의 계면에서 발생한다.
도 3의 (B)의 대역도를 통해, 채널 영역은 계면 준위들을 포함하는 영역으로부터 추가로 떨어져 있다. 즉, 이러한 대역도는 특히 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 발생하기 어렵다. 따라서, 높은 온-상태 전류와 낮은 S 값을 갖는 트랜지스터가 얻어진다. 더욱이, 게이트 전극으로부터의 전계는 상대적으로 작다. 따라서, 절연막(102)과 반도체막(106) 사이의 계면 근처의 영역에서 캐리어 밀도가 감소하여, 그 영역에서 생성된 누설 전류는 작게 된다. 즉, 트랜지스터의 오프-상태 전류는 줄어들 수 있다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이에 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
도 3의 (C)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 반도체막(106)의 중앙을 향해 증가하는 기울기 및 반도체막(106)과 절연막(112) 사이의 계면을 향해 감소하는 기울기를 포함한다. 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 3의 (C)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 절연막(102)과 반도체막(106) 사이의 계면 및 반도체막(106)과 절연막(112) 사이의 계면에서 발생한다.
도 3의 (C)의 대역도를 통해, 채널 영역은 계면 준위들을 포함하는 영역으로부터 더 떨어져 있다. 즉, 이러한 대역도는 특히 낮은 계면 준위 밀도 때문에 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 발생하기 어렵다. 따라서, 높은 온-상태 전류와 낮은 S 값을 갖는 트랜지스터가 얻어진다. 또한 게이트 전극으로부터의 전계는 상대적으로 작다. 따라서, 절연막(102)과 반도체막(106) 사이의 계면 근처의 영역에서 캐리어 밀도가 감소하여, 그 영역에서 생성된 누설 전류는 작게 된다. 즉, 트랜지스터의 오프-상태 전류는 줄어들 수 있다. 덧붙여, 계면 준위들을 포함하는 영역과 채널 영역 사이에 에너지 차이가 존재할 때, 캐리어들은 계면 준위들 내에 쉽게 포획되지 않는다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
도 4의 (A)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 증가하는 기울기 및 반도체막(106)과 절연막(112) 사이의 계면을 향해 증가하는 기울기를 포함한다. 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면에서 불연속점을 갖는다. 덧붙여, 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 4의 (A)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 반도체막(106)과 절연막(112) 사이의 계면에서 전자 친화력이 높을 때, 반도체막(106)은 게이트 전극으로부터의 전계에 의해 쉽게 영향을 받는다. 더욱이, 절연막(102)과 반도체막(106) 사이의 계면에서 전자 친화력이 높을 때, 트랜지스터는 낮은 게이트 전압에서 턴온될 수 있다.
도 4의 (A)의 대역도를 통해, 빠른 온/오프 스위칭 속도를 갖는 트랜지스터가 얻어진다. 따라서, 낮은 S 값을 갖는 트랜지스터가 얻어진다. 높은 온-상태 전류가 낮은 게이트 전압에서 얻어질 수 있다. 즉, 전력 소모가 낮은 트랜지스터가 얻어질 수 있다.
도 4의 (B)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면을 향해 증가하는 기울기를 포함한다. 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면에서 불연속점을 갖는다. 덧붙여, 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 4의 (B)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 절연막(102)과 반도체막(106) 사이의 계면에서 전자 친화력이 높을 때, 트랜지스터는 낮은 게이트 전압에서 턴온될 수 있다.
도 4의 (B)의 대역도를 통해, 높은 온-상태 전류가 낮은 게이트 전압에서 얻어질 수 있다. 즉, 전력 소모가 낮은 트랜지스터가 얻어질 수 있다.
도 4의 (C)에서, 반도체막(106)의 전자 친화력은 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면을 향해 증가하는 기울기를 포함한다. 전자 친화력은 절연막(102)과 반도체막(106) 사이의 계면에서 불연속점을 갖는다. 덧붙여, 전자 친화력은 반도체막(106)과 절연막(112) 사이의 계면에서 불연속점을 갖는다.
따라서, 도 4의 (C)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 1의 (C)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 반도체막(106)과 절연막(112) 사이의 계면에서 전자 친화력이 높을 때, 반도체막(106)은 게이트 전극으로부터의 전계에 의해 쉽게 영향을 받는다.
도 4의 (C)의 대역도를 통해, 빠른 온/오프 스위칭 속도를 갖는 트랜지스터가 얻어진다. 따라서, 낮은 S 값을 갖는 트랜지스터가 얻어진다.
도 5의 (A) 및 (B)는 각각 도 1의 (A)의 일점쇄선(L1-L2)을 따라 취해진 대역도를 도시한다. 대역도에서, 위의 구성요소들에 덧붙여, 절연막(102), 반도체막(106) 및 절연막(112) 각각의 가전자대의 상부의 에너지(Ev)가 도시된다. 진공 준위와 가전자대 상부 사이의 에너지 차이는 이온화 에너지로 언급된다.
도 5의 (A)에서, 반도체막(106)의 이온화 에너지는 절연막(102)과 절연막(112) 사이에서 연속적으로 변한다. 특히, 반도체막(106)의 이온화 에너지는 절연막(102)과 반도체막(106) 사이의 계면을 향해 증가하는 기울기 및 반도체막(106)과 절연막(112) 사이의 계면을 향해 증가하는 기울기를 포함하는 반전된 U-자형 모양을 갖는다.
다른 한 편으로, 도 5의 (B)에서, 반도체막(106)의 이온화 에너지는 절연막(102)과 절연막(112) 사이에서 일정하다.
따라서, 도 5의 (A)의 대역도를 채용하는 경우, 트랜지스터의 전기 특성들은 도 5의 (B)의 대역도를 채용하는 경우와 비교하여 일부 경우 개선될 수 있다. 예컨대, 상이한 종류의 재료들의 접합, 증착시 손상, 불순물들의 혼입, 등으로 인한 계면 준위들이 간혹 절연막(102)과 반도체막(106) 사이의 계면 및 반도체막(106)과 절연막(112) 사이의 계면에서 발생한다.
도 5의 (A)의 대역도를 통해, 심지어 홀들이 생성되고; 따라서 홀들이 계면 준위들 내에서 쉽게 포획되지 않을 때에도 홀들은 계면 준위들을 포함하는 영역으로부터 떨어져 있다. 즉, 이러한 대역도는 계면 준위들에 의해 쉽게 영향을 받지 않고; 따라서, 이러한 대역도를 갖는 트랜지스터에서, 계면 준위들로 인한 온-상태 전류의 감소는 발생하기 어렵다. 따라서, 계면 준위들로 인한 전기 특성들의 변동이 쉽게 발생하지 않아서, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
대안으로, 예컨대 홀-포획 중심이 일부 경우들에서 절연막(102) 및/또는 절연막(112) 내에 포함된다. 도 5의 (B)의 대역도를 통해, 예컨대 반도체막에 입사하는 광에 의해 홀들이 생성될 때, 전압이 게이트 전극에 인가되면 반도체막(106) 내의 준위를 통해 절연막(102) 및/또는 절연막(112) 내의 홀-포획 중심으로 홀들이 이동한다. 절연막(102) 및/또는 절연막(112) 내의 홀-포획 중심에 포획된 홀들은 쉽게 방출되지 않고, 따라서 일부 경우들에서 고정된 전하와 같이 거동한다.
다른 한 편으로, 도 5의 (A)의 대역도를 통해, 반도체막(106) 내의 준위는 절연막(102) 및/또는 절연막(112) 내의 홀-포획 중심으로부터 떨어져 있다. 따라서, 심지어 반도체막에 입사하는 광에 의해 홀들이 생성될 때에도, 홀들은 반도체막(106) 내의 준위를 통해 절연막(102) 및/또는 절연막(112) 내의 홀-포획 중심으로 쉽게 이동하지 않는다. 결과적으로, 홀-포획 중심이 절연막(102) 및/또는 절연막(112) 내에 포함되는 경우라도, 전기 특성들의 변동은 쉽게 발생하지 않고, 높은 신뢰도를 갖는 트랜지스터가 얻어진다.
상술한 바와 같이, 반도체막, 등의 대역도는 적절하게 제어되고, 이에 의해 훌륭한 전기 특성들을 갖는 트랜지스터가 얻어질 수 있다.
반도체막, 등의 위의 대역도들이 예들임을 주목해야 한다. 예컨대, 본 발명의 일 실시예는 위의 대역도들의 일부 또는 전부를 조합함으로써 형성된 대역도를 갖는 트랜지스터를 포함한다.
< 증착 장치 >
본 발명의 일 실시예의 반도체막을 형성할 수 있는 증착 장치의 특정 예가 아래에 기술된다.
도 6의 (A)에 도시된 제조 장치는 적어도, 로드 챔버(702), 반송 챔버(710), 전처리 챔버(703), 열 CVD법을 사용하는 증착 챔버인 처리 챔버(731), 및 언로드 챔버(706)를 포함한다. 도 6의 (A)에 도시된 제조 장치에서, 막은 공기에 노출되지 않고 연속적으로 형성될 수 있다. 따라서, 적층막이 형성되는 경우, 막 및 막의 계면으로 불순물들의 혼입은 방지될 수 있다. 챔버의 내벽에 습기의 부착을 방지하기 위하여, 제조 장치의 챔버들(로드 챔버, 처리 챔버, 반송 챔버, 증착 챔버, 언로드 챔버, 등을 포함)은 이슬점이 -60℃ 미만, 바람직하게는 -80℃ 미만, 더 바람직하게는 -100℃ 미만인 불활성 가스(질소 가스 및 희가스와 같은)로 채워지는 것이 바람직하다. 대안으로, 이들 챔버들은 압력이 1Pa 미만, 바람직하게는 0.1Pa 미만, 더 바람직하게는 1×10-4Pa미만인 감압된 상태로 설정된다.
또한, 처리 챔버(704) 및/또는 처리 챔버(705)는, 처리 챔버(731)와 유사한, 열 CVD법을 사용하는 증착 챔버(또한 열 CVD 장치로 언급되는)가 될 수 있다.
예컨대, 반도체막은 처리 챔버(731) 내에 형성될 수 있고, 절연막은 처리 챔버(704) 내에서 형성될 수 있고, 금속막은 처리 챔버(705) 내에서 형성될 수 있다. 이러한 경우, 이들 막들의 적층막은 공기에 노출되지 않고 연속적으로 형성될 수 있다.
먼저, 기판(720)이 로드 챔버(702)에 반입된다. 다음에, 기판은 반송 챔버(710)의 반송 유닛(707)에 의해 전처리 챔버(703)로 반송된다. 전처리 챔버(703)에서, 기판 표면의 세척을 위한 처리 또는 가열 처리가 수행된다. 이후, 기판은 처리 챔버(731)로 반송되어, 반도체막이 형성된다. 전처리 챔버(703) 내에서 처리를 수행함으로써, 기판의 표면은 세척될 수 있다. 덧붙여, 기판의 표면 처리로부터 반도체막의 형성까지, 기판은 공기에 노출되지 않고; 따라서 기판의 표면에 불순물들, 등의 부착은 억제될 수 있다.
다음에, 기판은 반송 유닛(707)에 의해 처리 챔버(704)로 반송되고, 산화 하프늄막과 같은 절연막이 형성된다. 이후, 기판은 반송 유닛(707)에 의해 처리 챔버(705)로 반송되고, 텅스텐막과 같은 금속막이 형성된다. 이후, 기판은 반송 유닛(707)에 의해 언로드 챔버(705)로 반송된다. 위의 절차들을 통해, 반도체막, 절연막 및 금속막은 순차적으로 적층될 수 있다.
도 6의 (B)는 열 CVD 장치의 일 예를 도시한다. 열 CVD 장치에서, 막은 다음의 방식으로 형성된다: 소스 가스(하나 이상의 종류들), 산화제(O2 및 O3와 같은), 등이 기판이 반입되는 챔버로 동시에 공급되고; 기판 또는 기판의 표면 근처에서 반응이 수행되고; 반응 산물들이 증착된다.
열 CVD 장치인 처리 챔버(731)는 적어도 기판 홀더(719), 복수의 소스 가스들을 위한 도입 포트들이 접속되는 부재(721), 및 배기 유닛(718)을 포함한다. 소스 가스 도입 포트들은 각각 공급 튜브, 압력 제어기, 밸브, 유량 제어기(유량 제어기(722), 유량 제어기(724), 유량 제어기(726) 또는 유량 제어기(728))를 통해 소스 재료 공급부(소스 재료 공급부(723), 소스 재료 공급부(725), 소스 재료 공급부(727), 또는 소스 재료 공급부(729))에 접속된다. 소스 가스 배출 포트는 배출 튜브, 밸브 및 압력 제어기를 통해 배기 유닛(718)에 접속된다.
증착시에 처리 챔버(731)는 대기 압력 상태 또는 감압된 압력 상태일 수 있다.
소스 가스는 샤워 헤드와 같은 복수의 개구부들로부터 공급될 수 있다.
기판 평면의 막 두께를 균일하게 하기 위하여, 기판 홀더(719)는 기판 홀더(719)에 고정된 기판(720)을 회전시키기 위하여 회전될 수 있다.
열 CVD법에서 플라즈마가 사용되지 않으므로, 플라즈마로 인한 결함들이 막 내에서 생성되지 않음을 주목해야 한다.
열 CVD법에 의해, 금속막, 반도체막, 절연막, 등과 같은 다양한 막들이 형성될 수 있다. 예컨대 In-Ga-Zn 산화물막이 형성되는 경우, 소스 가스들로서 트리메틸인듐((CH3)3In), 트리메틸갈륨((CH3)3Ga), 및 디에틸아연(CH3)2Zn)이 사용된다. 그러나, In-Ga-Zn 산화물막의 소스 가스는 이러한 조합에 국한되는 것은 아니다. 예컨대, 트리에틸갈륨((C2H5)3Ga)이 트리메틸갈륨 대신에 사용될 수 있고, 디메틸아연(C2H5)2Zn)이 디에틸아연 대신에 사용될 수 있다.
도 6의 (A)가 반송 챔버(710)의 상부 표면 형태가 육각형인 다채널 제조 장치의 예를 도시하지만, 상부 표면 형태가 6개보다 많은 구석들을 갖는 다각형(7각형 및 8각형과 같은)이고 더 많은 챔버들이 접속된 제조 장치가 사용될 수 있다. 대안으로, 반송 챔버(710)의 상부 표면 형태가 오각형 또는 사각형인 다채널 제조 장치가 사용될 수 있다. 대안으로, 복수의 챔버들을 서로 접속함으로써 반송 챔버가 생략된 인라인 제조 장치가 사용될 수 있다. 이러한 인라인 제조 장치는 반송 챔버가 없고 반송 시간이 단축되기 때문에 높은 생산성을 갖는다. 도 6의 (A)가 단일 웨이퍼 제조 장치의 일 예를 도시하지만, 막들이 한 번에 복수의 기판들 위에 증착되는 배치형 증착 장치가 사용될 수 있다. 덧붙여, 세척(플라즈마 세척과 같은)을 위한 메커니즘이 각 처리 챔버 내에서 포함될 수 있다.
도 6의 (A)가 열 CVD 장치가 처리 챔버(704), 처리 챔버(705), 및 처리 챔버(731)의 각각으로 사용되는 일 예를 도시하지만, 스퍼터링 장치 또는 ALD 장치와 같은 다른 증착 장치가 이들 처리 챔버들 중 어느 하나에 사용될 수 있다.
< 트랜지스터 구조 >
본 발명의 실시예들의 트랜지스터들의 구조들이 아래에 기술될 것이다.
< 트랜지스터 구조 1 >
도 7의 (A) 및 (B)는 본 발명의 일 실시예의 트랜지스터를 도시하는 평면도 및 단면도이다. 도 7의 (A)는 평면도이고, 도 7의 (B)는 도 7의 (A)의 일점쇄선(A1-A2) 및 일점쇄선(A3-A4)을 따라 취해진 단면도이다. 도면의 단순화를 위해, 일부 구성요소들이 도 7의 (A)의 평면도에 도시되지 않았음을 주목해야 한다.
도 7의 (A) 및 (B)의 트랜지스터는, 기판(400) 위에 돌출부를 갖는 절연막(402), 절연막(402)의 돌출부 위의 반도체막(406), 반도체막(406)의 상부 표면 및 측면 표면들과 접촉하는 도전막(416a) 및 도전막(416b), 반도체막(406), 도전막(416a) 및 도전막(416b) 위의 절연막(412), 절연막(412)의 상부과 접촉하고 반도체막(406)의 상부 표면 및 측면 표면들과 마주하는 도전막(404), 및 도전막(416a), 도전막(416b) 및 도전막(404) 위의 절연막(418)을 포함한다. 절연막(402)이 돌출부를 반드시 포함하는 것은 아님을 주목해야 한다. 도전막(404)은 트랜지스터의 게이트 전극으로 작용한다. 또한, 도전막(416a) 및 도전막(416b)은 트랜지스터의 소스 전극 및 드레인 전극으로 작용한다.
도 7의 (B)에 도시된 바와 같이, 도전막(416a)의 측면 표면 및 도전막(416b)의 측면 표면은 반도체막(406)의 측면 표면들과 접촉한다. 반도체막(406)은 도전막(404)의 전계에 의해 전기적으로 둘러싸인다(반도체막이 도전막의 전계에 의해 전기적으로 둘러싸이는 구조는 서라운디드 채널(s-채널) 구조로 언급된다). 그러므로, 채널은 일부 경우들에서 전체 반도체막(406)(벌크) 내에 형성된다. s-채널 구조에서, 트랜지스터의 소스와 드레인 사이에서 대량의 전류가 흐를 수 있어서, 높은 온-상태 전류가 얻어질 수 있다.
s-채널 구조는 높은 온-상태 전류가 얻어질 수 있기 때문에 미세화된 트랜지스터를 위해 적합하다. 미세화된 트랜지스터를 포함하는 반도체 장치는 높은 집적도와 높은 밀도를 가질 수 있다. 예컨대, 트랜지스터의 채널 길이는 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 더더욱 바람직하게는 20nm 이하이고, 트랜지스터의 채널 폭은 바람직하게는 40nm 이하, 더욱 바람직하게는 30nm 이하, 더더욱 바람직하게는 20nm 이하이다.
도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)상에 제공된다.
대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)와 접촉한다. 다른 대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 적어도 일부(또는 전부)와 접촉한다.
대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)와 전기적으로 접속된다. 대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 적어도 일부(또는 전부)와 전기적으로 접속된다.
대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부) 근처에 제공된다. 대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 적어도 일부(또는 전부) 근처에 제공된다.
대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)의 측면 상에 제공된다. 대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 적어도 일부(또는 전부)의 측면 상에 제공된다.
대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부)의 비스듬한 위쪽에 제공된다. 대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 적어도 일부(또는 전부)의 비스듬한 위쪽에 제공된다.
대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 표면, 측면 표면, 상부 표면 및/또는 바닥 표면의 적어도 일부(또는 전부) 위에 제공된다. 대안으로, 도전막(416a)(및/또는 도전막(416b))의 적어도 일부(또는 전부)는 반도체막, 예컨대 반도체막(406)의 적어도 일부(또는 전부) 위에 제공된다.
채널 길이가 반도체막과 게이트 전극이 평면도에서 중첩되는 영역 내의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 언급함을 주목해야 한다. 따라서, 도 7의 (A)에서 채널 길이는 반도체막(406)과 도전막(404)이 서로 중첩하는 영역 내에서 도전막(416a)과 도전막(416b) 사이의 거리이다. 채널 폭은 소스 및 드레인이 평행하게 서로 마주하고, 반도체막과 게이트 전극이 서로 중첩하는 부분의 길이이다. 따라서, 도 7의 (A)에서, 채널 폭은 도전막(416a) 및 도전막(416b)이 평행하게 서로 마주하고, 반도체막(406)과 도전막(404)이 서로 중첩하는 부분의 길이이다.
기판(400)을 위해, 기판(100)의 설명이 참조된다. 절연막(402)을 위해 절연막(102)의 설명이 참조된다. 반도체막(406)을 위해 반도체막(106)의 설명이 참조된다. 도전막(416a) 및 도전막(416b)을 위해 도전막(116a) 및 도전막(116b)의 설명이 참조된다. 절연막(412)을 위해 절연막(112)의 설명이 참조된다. 도전막(404)을 위해 도전막(104)의 설명이 참조된다.
절연막(412)은 예컨대, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단일층 또는 적층으로 형성될 수 있다.
절연막(402)은 기판(400)으로부터 불순물들의 확산을 방지하는 기능을 가질 수 있다. 여기에서, 반도체막(406)이 산화물 반도체막인 경우, 절연막(402)은 산소를 반도체막(406)에 공급하는 기능을 가질 수 있다. 그러므로, 절연막(402)은 산소를 함유하는 절연막인 것이 바람직하다. 예컨대, 화학량론적 조성보다 많은 산소를 함유하는 절연막이 바람직하다.
반도체막(406)으로 사용될 수 있는 산화물 반도체막은 아래에 기술된다.
반도체막(406)으로 사용될 수 있는 산화물 반도체막은 인듐을 함유하는 산화물이다. 산화물은 예컨대 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 산화물 반도체막은 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 주석, 등인 것이 바람직하다. 원소 M으로 사용될 수 있는 다른 원소들은 붕소, 실리콘, 티타늄, 철, 니켈, 게르마늄, 이트륨, 지르코늄, 몰리브덴, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈, 텅스텐, 등이다. 위의 원소들 중 둘 이상이 조합하여 원소 M으로 사용될 수 있음을 주목해야 한다. 원소 M은 예컨대 산소에 대해 높은 결합 에너지를 갖는 원소이다. 원소 M은 예컨대 산화물의 에너지 갭을 증가시킬 수 있는 원소이다. 또한 산화물 반도체막은 아연을 함유하는 것이 바람직하다. 산화물이 아연을 함유할 때, 산화물인 예컨대 쉽게 결정화될 수 있다.
산화물 반도체막이 인듐을 함유하는 산화물에 국한되지 않음을 주목해야 한다. 산화물 반도체막은 예컨대 아연 주석 산화물 또는 갈륨 주석 산화물이 될 수 있다.
산화물 반도체막을 위해 넓은 에너지 갭을 갖는 산화물이 사용된다. 예컨대, 산화물 반도체막의 에너지 갭은 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하이다.
산화물 반도체막 내의 불순물들의 영향은 아래에 기술된다. 트랜지스터의 안정된 전기 특성들을 얻기 위하여, 산화물 반도체막이 고순도화되도록 산화물 반도체막 내의 불순물들의 농도를 줄여 낮은 캐리어 밀도를 갖게 하는 것이 효과적이다. 산화물 반도체막의 캐리어 밀도는 1×1017/㎤ 이하, 1×1015/㎤ 이하, 또는 1×1013/㎤ 이하이다. 산화물 반도체막 내의 불순물들의 농도를 줄이기 위하여, 산화물 반도체막에 인접한 막 내의 불순물들의 농도가 감소되는 것이 바람직하다.
예컨대, 산화물 반도체막 내의 실리콘은 캐리어 트랩 또는 캐리어 생성원으로 작용한다. 그러므로, 2차 이온 질량 분석법(SIMS)에 의해 측정된, 산화물 반도체막과 절연막(402) 사이의 영역 내에서 실리콘의 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 2×1018atoms/㎤ 미만이다. SIMS에 의해 측정된, 산화물 반도체막과 절연막(412) 사이의 영역 내에서 실리콘의 농도는 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더 바람직하게는 2×1018atoms/㎤ 미만이다.
또한, 수소가 산화물 반도체막 내에 함유될 때, 캐리어 밀도는 일부 경우들에서 증가한다. 따라서, SIMS에 의해 측정된, 산화물 반도체막 내의 수소의 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하이다. 질소가 산화물 반도체막 내에 함유될 때, 캐리어 밀도는 일부 경우들에서 증가한다. SIMS에 의해 측정된, 산화물 반도체막 내의 질소의 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하이다.
산화물 반도체막 내의 수소의 농도를 줄이기 위하여 절연막(402) 내의 수소의 농도를 줄이는 것이 바람직하다. 따라서, SIMS에 의해 측정된, 절연막(402) 내의 수소의 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하이다. 산화물 반도체막 내의 질소의 농도를 줄이기 위하여 절연막(402) 내의 질소의 농도를 줄이는 것이 바람직하다. SIMS에 의해 측정된, 절연막(402) 내의 질소의 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하이다.
산화물 반도체막 내의 수소의 농도를 줄이기 위하여 절연막(412) 내의 수소의 농도를 줄이는 것이 바람직하다. 따라서, SIMS에 의해 측정된, 절연막(412) 내의 수소의 농도는 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 더 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하이다. 산화물 반도체막 내의 질소의 농도를 줄이기 위하여 절연막(412) 내의 질소의 농도를 줄이는 것이 바람직하다. SIMS에 의해 측정된, 절연막(412) 내의 질소의 농도는 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 더 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하이다.
산화물 반도체막의 구조가 아래에 기술된다.
산화물 반도체막은 대략 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 분류된다. 비단결정 산화물 반도체막은 c-축 배향된 결정성 산화물 반도체(CAAC-OS)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막, 등을 포함한다.
먼저, CAAC-OS막이 기술된다.
CAAC-OS막은 복수의 결정부들을 포함하는 산화물 반도체막이다. 대부분의 결정부들 각각은 한 면이 100nm 미만인 입방체 내에 들어간다. 따라서, CAAC-OS막은 한 면이 10nm미만, 5nm미만, 또는 3nm미만인 입방체 내에 들어가는 결정부를 포함할 수 있다.
CAAC-OS막의 투과 전자 현미경(TEM) 영상에서, 결정부들 사이의 경계, 즉 결정립계가 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서, 결정립계로 인한 전자 이동도의 감소는 발생하기 어렵다.
시료 표면에 실질적으로 평행한 방향에서 관찰된 CAAC-OS막의 TEM 영상(단면 TEM 영상)에서, 금속 원자들은 결정부들 내에서 층상으로 배열된다. 각 금속 원자층은 CAAC-OS막이 형성되는 표면(이후로, CAAC-OS막이 형성되는 표면은 피형성면으로 언급된다) 또는 CAAC-OS막의 상부 표면을 반영한 형태를 갖고, CAAC-OS막의 피형성면 또는 상부 표면에 평행하게 배열된다.
시료 표면에 실질적으로 수직인 방향에서 관찰된 CAAC-OS막의 TEM 영상(평면 TEM 영상)에서, 금속 원자들은 결정부들 내에서 삼각형 또는 육각형 구성으로 배열된다. 그러나, 상이한 결정부들 사이에서 금속 원자들의 배열에 규칙성은 존재하지 않는다.
CAAC-OS막의 전자 회절 패턴에서, 배향을 갖는 스폿(밝은 스폿)이 도시됨을 주목해야 한다. 예컨대, 1nm 이상 30nm 이하의 직경을 갖는 전자선에 의한 전자 회절(이러한 전자 회절은 나노빔 전자 회절이라 부른다)이 CAAC-OS막의 상부 표면상에 수행될 때, 스폿들이 관찰된다(도 8의 (A) 참조).
단면 TEM 영상 및 평면 TEM 영상으로부터, CAAC-OS막 내의 결정부들에서 배향 특성들이 발견된다.
CAAC-OS막은 X-선 회절(XRD) 장치에 의한 구조 해석을 겪는다. 예컨대, InGaZnO4의 결정을 포함하는 CAAC-OS막이 out-of-plane법에 의해 분석될 때, 회절각(2θ)이 대략 31°일 때, 피크가 빈번하게 출현한다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막 내의 결정들이 c축 배향성을 갖고, c축들이 CAAC-OS막의 피형성면 또는 상부 표면에 실질적으로 수직인 방향에서 정렬되는 것을 나타낸다.
본 명세서에서, 삼방정계 또는 능면체정계는 육방정계에 포함된다.
X선이 c축에 실질적으로 수직인 방향에서 시료에 입사하는 in-plane법에 의해 CAAC-OS막이 분석될 때, 피크는 2θ가 대략 56°일 때 빈번하게 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. 2θ을 대략 56°에 고정시키고, 시료가 시료 표면의 법선 벡터를 축(φ축)으로 하여 회전하는 상태에서 분석(φ 스캔)이 수행된다. 시료가 InGaZnO4의 단결정 산화물 반도체막일 때, 6개의 피크가 관찰된다. 이러한 6개의 피크들은 (110) 면에 등가인 결정면들에 귀속된다. 대조적으로, 시료가 CAAC-OS층일 때, 피크는 명확하게 관찰되지 않는다.
위의 결과들은, c-축 배향을 갖는 CAAC-OS막에서, a축 및 b축의 방향들이 결정부들 사이에서 상이하지만, c-축들은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 정렬됨을 의미한다. 따라서, 단면 TEM 영상에서 관찰된 층상으로 배열된 각 금속 원자층은 결정의 a-b 평면에 평행한 평면에 대응한다.
결정부는 CAAC-OS막의 증착과 동시에 형성되거나, 열처리와 같은 결정화 처리를 통해 형성됨을 주목해야 한다. 상술한 바와 같이, 결정의 c-축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS막의 형태가 에칭, 등에 의해 변할 때, c-축은 반드시 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행하지 않을 수도 있다.
더욱이, CAAC-OS막의 결정성의 정도는 반드시 균일한 것은 아니다. 예컨대, CAAC-OS막을 초래하는 결정 성장이 막의 상부 표면 근처로부터 발생할 때, 상부 표면 근처의 결정성의 정도는 피형성면 근처에서보다 더 높을 수 있다. 더욱이, CAAC-OS막에 불순물이 첨가될 때, 불순물이 첨가된 영역 내의 결정성은 변하고, CAAC-OS막 내의 결정성의 정도는 영역들에 따라 변한다.
InGaZnO4의 결정을 갖는 CAAC-OS막이 out-of-plane법에 의해 분석될 때, 2θ의 피크는, 대략 31°의 2θ의 피크에 덧붙여, 대략 36°에서 관찰될 수 있다. 대략 36°에서 2θ의 피크는, c축 배향성을 갖지 않는 결정이 CAAC-OS막의 부분에 포함되는 것을 나타낸다. 2θ의 피크가 대략 31°에 나타나고, 2θ의 피크가 대략 36°에서 나타나지 않는 것이 바람직하다.
CAAC-OS막은 낮은 불순물 농도를 갖는 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소와 같은, 산화물 반도체막의 주 구성요소들 이외의 원소이다. 특히, 실리콘과 같이, 산화물 반도체막 내에 포함된 금속 원소보다 산소에 대한 높은 결합 강도를 갖는 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 방해하고, 결정성의 감소를 야기한다. 철 또는 니켈과 같은 중금속, 아르곤, 이산화탄소, 등은 큰 원자반경(분자반경)을 갖고, 따라서 산화물 반도체막 내에 포함되면 산화물 반도체막의 원자 배열을 방해하고, 결정성의 감소를 야기한다. 산화물 반도체막 내에 함유된 분순물이 캐리어 트랩 또는 캐리어 생성원으로 작용할 수 있음을 주목해야 한다.
CAAC-OS막은 낮은 결함 준위 밀도를 갖는 산화물 반도체막이다. 산화물 반도체막 내의 산소 결손들은 수소가 거기에 포획될 때 캐리어 트랩 또는 캐리어 생성원으로 작용할 수 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손들의 수가 적은) 상태는 "고순도 진성" 또는 "실질적으로 고순도 진성"으로 언급된다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 적은 캐리어 발생원들을 갖고, 따라서 낮은 캐리어 밀도를 가질 수 있다. 따라서 이러한 산화물 반도체막을 포함하는 트랜지스터는 음의 임계 전압을 좀처럼 갖지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 적은 캐리어 트랩들을 갖는다. 따라서, 이러한 산화물 반도체막을 포함하는 트랜지스터는 전기 특성들의 적은 변동 및 높은 신뢰도를 갖는다. 산화물 반도체막 내의 캐리어 트랩들에 포획된 전하는 방출되는데 긴 시간이 걸리고, 따라서 고정 전하와 같이 거동할 수 있다 . 따라서, 높은 불순물 농도 및 높은 결함 준위 밀도를 갖는 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기 특성들을 가질 수 있다.
CAAC-OS막을 사용하는 트랜지스터에서, 가시광 또는 자외광의 조사로 인한 전기 특성들의 변화는 작다.
다음에, 미결정 산화물 반도체막이 기술될 것이다.
TEM 영상에서, 결정부들은 일부 경우 미결정 산화물 반도체막 내에서 명확하게 관찰되지 않을 수 있다. 대부분의 경우들에서, 미결정 산화물 반도체막 내의 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 1nm 이상 10nm 이하의 크기, 또는 1nm 이상 3nm 이하의 크기를 갖는 미결정은 특히 나노결정(nc)으로 불린다. 나노결정을 포함하는 산화물 반도체막은 nc-OS(나노결정 산화물 반도체)막으로 불린다. nc-OS막의 TEM 영상에서, 결정립계는 일부 경우 명확하게 관찰될 수 없다.
nc-OS막에서, 미소한 영역(예를 들면, 1nm 이상 10nm 이하의 크기를 갖는 영역, 특히 1nm 이상 3nm 이하의 크기를 갖는 영역)은 주기적인 원자 배열을 가진다. nc-OS막 내의 상이한 결정부들 간에 결정 방위의 규칙성은 존재하지 않는다. 이로 인해, 전체 막의 배향성은 관찰되지 않는다. 따라서, nc-OS막은 간혹, 분석 방법에 따라 비정질 산화물 반도체막과 구별될 수 없다. 예를 들면, nc-OS막이, 결정부의 직경보다 큰 직경의 X선을 사용하는 XRD 장치를 통해 out-of-plane법에 의한 구조 분석을 겪을 때, 결정면을 나타내는 피크는 나타나지 않는다. 또한, 결정부의 직경보다 큰 프로브 직경(예를 들면 50nm 이상)을 갖는 전자선을 사용함으로써 얻어진 nc-OS막의 전자 회절 패턴(또한 선택된-영역의 전자 회절 패턴으로 언급된다)에 할로 패턴이 도시된다. 한편, 결정부의 직경에 가깝거나 결정부의 직경 이하인 프로브 직경을 갖는 전자선을 사용함으로써 얻어진 nc-OS막의 나노 빔 전자 회절 패턴에서, 스폿이 도시된다. nc-OS막의 나노 빔 전자 회절 패턴에서, 원(링) 패턴으로 높은 휘도를 갖는 영역이 도시될 수 있고, 복수의 스폿들이 링-형 영역 내에 도시될 수 있다(도 8의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막과 비교하여 높은 규칙성을 갖는 산화물 반도체막이다. 이러한 이유로 인해, nc-OS막은 비정질 산화물 반도체막보다 낮은 결함 준위 밀도를 갖는다. 그러나, nc-OS막 내에서 상이한 결정부들 간에 결정 배향의 규칙성은 존재하지 않고; 따라서, nc-OS막은 CAAC-OS막보다 높은 결함 준위 밀도를 갖는다.
산화물 반도체막이 예컨대 비정질 산화물 반도체막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2이상의 막들을 포함할 수 있음을 주목해야 한다.
산화물 반도체막이 복수의 구조들을 갖는 경우, 구조들은 일부 경우 나노빔 전자 회절을 이용하여 분석될 수 있다.
도 9의 (A)는 전자총 챔버(10), 전자총 챔버(10) 아래의 광학 시스템(12), 광학 시스템(12) 아래의 시료 챔버(14), 시료 챔버(14) 아래의 광학 시스템(16), 광학 시스템(16) 아래의 관찰 챔버(20), 관찰 챔버(20) 내에 설치된 카메라(18), 및 관찰 챔버(20) 아래의 필름 챔버(22)를 포함하는 투과 전자 회절 측정 장치를 도시한다. 카메라(18)는 관찰 챔버(20)의 내부를 향하도록 제공된다. 필름 챔버(22)가 반드시 제공되는 것은 아님을 주목해야 한다.
도 9의 (B)는 도 9의 (A)에 도시된 투과 전자 회절 측정 장치의 내부 구조를 도시한다. 투과 전자 회절 측정 장치에서, 시료 챔버(14) 내에 위치되는 물질(28)은 전자총 챔버(10) 내에 설치된 전자총으로부터 광학 시스템(12)을 통해 방출된 전자들로 조사된다. 물질(28)을 통과하는 전자들은 광학 시스템(16)을 통과하여 관찰 챔버(20) 내에 제공된 형광 플레이트(32)에 입사한다. 형광 플레이트(32) 상에서, 입사된 전자의 강도에 대응하는 패턴이 나타나고, 이것은 투과 전자 회절 패턴의 측정을 허용한다.
카메라(18)는 형광 플레이트(32)를 향하도록 설치되고, 형광 플레이트(32) 내에 나타나는 패턴의 사진을 찍을 수 있다. 카메라(18)의 렌즈의 중심과 형광 플레이트(32)의 중심을 통과하는 직선과 형광 플레이트(32)의 상부 표면이 형성하는 각도는 예컨대 15°이상 80°이하, 30°이상 75°이하, 또는 45°이상 70°이하이다. 각도가 감소함에 따라, 카메라(18)에 의해 찍힌 투과 전자 회절 패턴의 왜곡을 커진다. 각도가 미리 구해지면, 얻어진 투과 전자 회절 패턴의 왜곡이 보정될 수 있음을 주목해야 한다. 필름 챔버(22)가 카메라(18)를 구비할 수 있음을 주목해야 한다. 예컨대, 카메라(18)는 전자들의 입사 방향에 대향하도록 필름 챔버(22) 내에 설치될 수 있다. 이 경우, 더 적은 왜곡을 갖는 투과 전자 회절 패턴이 형광 플레이트(32)의 뒷 표면으로부터 취해질 수 있다.
시료인 물질(28)을 고정하기 위한 홀더는 시료 챔버(14) 내에 제공된다. 홀더는 물질(28)을 통과하는 전자들을 투과시킨다. 더욱이, 홀더는 예컨대 물질(28)을 X, Y 및 Z 축들의 방향으로 이동시키는 기능을 가질 수 있다. 홀더의 이동 기능은 예컨대, 1nm 내지 10nm, 5nm 내지 50nm, 10nm 내지 100nm, 50nm 내지 500nm,및 100nm 내지 1㎛의 범위의 물질 이동 정확도를 가질 수 있다. 이러한 범위는 바람직하게 물질(28)의 구조에 대해 최적의 범위가 되도록 결정될 수 있다.
이후, 상술한 투과 전자 회절 측정 장치에 의한 물질의 투과 전자 회절 패턴을 측정하는 방법이 기술된다.
예컨대, 물질 구조의 변화들은 도 9의 (B)에 도시된 바와 같이 물질 내에서 나노빔인 전자들(24)의 조사 위치를 변경(스캐닝)함으로써 관측될 수 있다. 이 때, 물질(28)이 CAAC-OS막일 때, 도 8의 (A)에 도시된 회절 패턴이 관측된다. 물질(28)이 nc-OS막일 때, 도 8의 (B)에 도시된 회절 패턴이 관측된다.
물질(28)이 심지어 CAAC-OS막일 때에도, nc-OS막, 등의 회절 패턴과 유사한 회절 패턴이 일부 경우들에서 부분적으로 관측된다. 그러므로, CAAC-OS막이 양호한지의 여부는 CAAC-OS막의 회절 패턴이 미리 결정된 영역 내에서 관찰되는 영역의 비율(CAAC의 비율로도 언급됨)에 의해 결정될 수 있다. 고 품질의 CAAC-OS막의 경우, 예컨대 CAAC의 비율은 60%이상, 바람직하게는 80%이상, 더욱 바람직하게는 90%이상, 더더욱 바람직하게는 95%이상이다. CAAC-OS막의 회절 패턴과 상이한 회절 패턴이 관측되는 영역의 비율이 비-CAAC의 비율로서 언급됨을 주목해야 한다.
예컨대, 투과 전자 회절 패턴은 증착 직후("as-depo"로 표시)에 얻어진 CAAC-OS막을 포함하는 시료의 상부 표면과 350℃ 또는 450℃에서 열처리를 겪은 CAAC-OS를 포함하는 시료의 상부 표면을 스캐닝함으로써 얻어졌다. 여기에서, CAAC의 비율은, 회절 패턴들이 5nm/초의 비율로 60초 동안 스캐닝함으로써 얻어지고, 얻어진 회절 패턴들은 매 0.5초마다의 정지 영상으로 변환되는 방식으로 얻어졌다. 전자 빔으로서, 1nm의 프로브 직경을 갖는 나노빔이 사용되었음을 주목해야 한다.
도 10은 각 시료 내의 CAAC의 비율을 도시한다. 이들 결과들은 450℃에서의 열처리 후 얻어진 CAAC의 비율이 증착 직후 또는 350℃의 열처리 후에 얻어진 것보다 높음을 나타낸다. 즉, 350℃보다 높은 온도(예, 450℃이상)에서의 열처리는 비-CAAC의 비율을 감소시킨다(CAAC의 비율을 증가시킨다). 여기에서, CAAC-OS막의 것과 다른 대부분의 회절 패턴들은 nc-OS막의 것과 유사한 회절 패턴들이다. 그러므로, 위의 결과들은 nc-OS막의 것과 유사한 구조를 갖는 영역이 인접한 영역의 구조의 영향으로 인해 열처리에 의해 CAAC가 되는 것을 시사한다.
이러한 측정 방법을 통해, 일부 경우들에서 복수의 구조들을 갖는 산화물 반도체막의 구조가 분석될 수 있다.
도 7의 (A) 및 (B)가 트랜지스터의 게이트 전극이 반도체막(406) 위에 제공되는 예를 도시하지만, 본 발명의 일 실시예의 반도체 장치는 이에 국한되지 않는다. 도 11의 (A)에 도시된 바와 같이, 게이트 전극으로 기능할 수 있는 도전막(413)은 반도체막(406) 아래에 제공될 수 있다. 도전막(413)을 위해, 도전막(404)의 설명이 참조된다. 도전막(404)에 공급되는 것과 동일한 전위 또는 신호, 또는 도전막(404)에 공급되는 것과 상이한 전위 또는 신호가 도전막(413)에 공급될 수 있음을 주목해야 한다. 예컨대, 정전위를 도전막(413)에 공급함으로써, 트랜지스터의 임계 전압은 제어될 수 있다. 도 11의 (B)는 도전막(413) 및 도전막(404)이 개구를 통해 서로 접속되는 예를 도시한다. 심지어 도 7에 도시된 경우 이외의 경우에서, 게이트 전극으로 기능할 수 있는 도전막(413)이 유사하게 제공될 수 있다.
< 트랜지스터 구조 1의 변형예>
도 12의 (A) 및 (B)에 도시된 트랜지스터에서와 같이, 반도체막(407)은 절연막(412) 아래에 제공될 수 있다. 반도체막(407)으로, 반도체막(406)으로 도시된 반도체막이 사용될 수 있다. 도 7의 (A) 및 (B)의 트랜지스터의 설명은 다른 구성요소들의 구조를 위해 참조됨을 주목해야 한다.
도 12의 (A) 및 (B)가 트랜지스터의 게이트 전극이 반도체막(406) 위에 제공되는 예를 도시하지만, 본 발명의 일 실시예의 반도체 장치는 이에 국한되지 않는다. 도 13의 (A)에 도시된 바와 같이, 게이트 전극으로 기능할 수 있는 도전막(413)은 반도체막(406) 아래에 제공될 수 있다. 도전막(413)을 위해, 도전막(404)의 설명이 참조된다. 도전막(404)에 공급되는 것과 동일한 전위 또는 신호, 또는 도전막(404)에 공급되는 것과 상이한 전위 또는 신호가 도전막(413)에 공급될 수 있음을 주목해야 한다. 예컨대, 정전위를 도전막(413)에 공급함으로써, 트랜지스터의 임계 전압은 제어될 수 있다. 도 13의 (B)는 도전막(413) 및 도전막(404)이 개구를 통해 서로 접속되는 예를 도시한다. 심지어 도 7 및 도 12에 도시된 경우 이외의 경우에서, 게이트 전극으로 기능할 수 있는 도전막(413)이 유사하게 제공될 수 있다.
< 트랜지스터 구조 2>
도 14의 (A) 및 (B)는 본 발명의 일 실시예의 트랜지스터를 도시하는 평면도 및 단면도이다. 도 14의 (A)는 평면도이고, 도 14의 (B)는 도 14의 (A)의 일점쇄선(B1-B2) 및 일점쇄선(B3-B4)을 따라 취해진 단면도이다. 도면의 단순화를 위해, 일부 구성요소들이 도 14의 (A)의 평면도에 도시되지 않았음을 주목해야 한다.
도 14의 (A) 및 (B)의 트랜지스터는, 기판(500) 위에 돌출부를 갖는 절연막(502), 절연막(502)의 돌출부 위의 반도체막(506), 반도체막(506) 위의 절연막(512), 도전막(512)의 상부 표면과 접촉하고, 반도체막(506)의 상부 표면 및 측면 표면들과 마주하는 도전막(504), 반도체막(506) 및 도전막(504) 위에 있고 반도체막(506)에 이르는 개구부들을 포함하는 절연막(518), 개구부들을 채우는 도전막(516a) 및 도전막(516b), 및 도전막(516a) 및 도전막(516b)과 각각 접촉하는 도전막(524a) 및 도전막(524b)을 포함한다. 절연막(502)이 돌출부를 반드시 포함하는 것은 아님을 주목해야 한다. 도전막(504)은 트랜지스터의 게이트 전극으로 작용한다. 또한, 도전막(516a) 및 도전막(516b)은 트랜지스터의 소스 전극 및 드레인 전극으로 작용한다.
도 14의 (A) 및 (B)의 트랜지스터에서, 도전막(516a) 및 도전막(516b)은 도전막(504)과 중첩하도록 제공된다. 따라서, 도전막(516a)과 도전막(504) 사이의 기생 커패시턴스 및 도전막(516b) 및 도전막(504) 사이의 기생 커패시턴스는 줄어들 수 있다. 이러한 이유로, 도 14의 (A) 및 (B)의 트랜지스터는 훌륭한 스위칭 특성들을 가질 수 있다.
또한, 절연막(518), 도전막(516a), 및 도전막(516b)의 상부 표면들의 레벨들이 동일하기 때문에, 형태 결함들이 발생하기 어렵다. 그러므로, 이러한 트랜지스터를 포함하는 반도체 장치는 높은 수율로 제작될 수 있다.
도전막(524a) 및 도전막(524b)은 예컨대 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 하나 이상의 종류들을 함유하는 도전막을 사용하여 단일층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
기판(500)을 위해, 기판(500)의 설명이 참조된다. 절연막(502)을 위해 절연막(402)의 설명이 참조된다. 반도체막(506)을 위해 반도체막(406)의 설명이 참조된다. 도전막(516a) 및 도전막(516b)을 위해 도전막(416a) 및 도전막(416b)의 설명이 참조된다. 절연막(512)을 위해 절연막(412)의 설명이 참조된다. 도전막(504)을 위해 도전막(404)의 설명이 참조된다. 절연막(518)을 위해 절연막(418)의 설명이 참조된다.
도 14의 (A) 및 (B)가 트랜지스터의 게이트 전극이 반도체막(506) 위에 제공되는 예를 도시하지만, 본 발명의 일 실시예의 반도체 장치는 이에 국한되지 않는다. 도 15의 (A)에 도시된 바와 같이, 게이트 전극으로 기능할 수 있는 도전막(513)은 반도체막(606) 아래에 제공될 수 있다. 도전막(513)을 위해, 도전막(504)의 설명이 참조된다. 도전막(504)에 공급되는 것과 동일한 전위 또는 신호, 또는 도전막(504)에 공급되는 것과 상이한 전위 또는 신호가 도전막(513)에 공급될 수 있음을 주목해야 한다. 예컨대, 정전위를 도전막(513)에 공급함으로써, 트랜지스터의 임계 전압이 제어될 수 있다. 도 15의 (B)는 도전막(513) 및 도전막(504)이 개구를 통해 서로 접속되는 예를 도시한다. 도전막(513)은 도전막(524a) 및 도전막(524b)과 중첩하도록 제공될 수 있다. 이러한 경우의 일 예가 도 15의 (B)에 도시된다. 심지어 도 7, 도 12 및 도 14에 도시된 경우 이외의 경우에서, 게이트 전극으로 기능할 수 있는 도전막(513)이 유사하게 제공될 수 있다.
< 트랜지스터 구조 2의 변형예 >
도 14의 (A) 및 (B)에 도시된 트랜지스터에서, 반도체막은 절연막(512) 아래에 제공될 수 있다. 반도체막을 위해, 반도체막(407)의 설명이 참조될 수 있다. 도 14의 (A) 및 (B)의 트랜지스터의 설명은 다른 구성요소들의 구조를 위해 참조됨을 주목해야 한다.
< 트랜지스터 구조 3>
도 16의 (A) 및 (B)는 본 발명의 일 실시예의 트랜지스터를 도시하는 평면도 및 단면도이다. 도 16의 (A)는 평면도이고, 도 16의 (B)는 도 16의 (A)의 일점쇄선(C1-C2) 및 일점쇄선(C3-C4)을 따라 취해진 단면도이다. 도면의 단순화를 위해, 일부 구성요소들이 도 16의 (A)의 평면도에 도시되지 않았음을 주목해야 한다.
도 16의 (A) 및 (B)에 도시된 트랜지스터는, 기판(600) 위의 도전막(604), 도전막(604) 위의 절연막(612), 절연막(612) 위의 반도체막(606), 반도체막(606)의 상부 표면 및 측면 표면들과 접촉하는 도전막(616a) 및 도전막(616b), 및 반도체막(606), 도전막(616a) 및 도전막(616b) 위의 절연막(618)을 포함한다. 절연막이 기판(600)과 도전막(604) 사이에 제공될 수 있음을 주목해야 한다. 도전막(604)은 트랜지스터의 게이트 전극으로서 기능한다. 또한 도전막(616a) 및 도전막(616b)은 트랜지스터의 소스 전극 및 드레인 전극으로 작용한다.
이러한 트랜지스터는, 절연막(618)을 개재하여 반도체막(606)과 중첩하는 도전막을 포함할 수 있다. 도전막은 트랜지스터의 제 2 게이트 전극으로 기능한다. 또한 제 2 게이트 전극을 사용하여 s-채널 구조가 형성될 수 있다.
기판(600)을 위해, 기판(400)의 설명이 참조된다. 도전막(604)을 위해 도전막(404)의 설명이 참조된다. 절연막(612)을 위해 절연막(412)의 설명이 참조된다. 반도체막(606)을 위해 반도체막(406)의 설명이 참조된다. 도전막(616a) 및 도전막(616b)을 위해 도전막(416a) 및 도전막(416b)의 설명이 참조된다. 절연막(618)을 위해 절연막(418)의 설명이 참조된다.
반도체막(606) 위에 채널 보호막으로 기능할 수 있는 절연막이 제공될 수 있다. 대안적으로, 절연막이 반도체막(606)과 도전막들(616a 및 616b) 사이에 제공될 수 있다. 이러한 경우, 도전막(616a)(도전막(616b))과 반도체막(606)은 절연막 내의 개구부를 통해 서로 접속된다. 이들 절연막들을 위해, 절연막(412)의 설명이 참조될 수 있다.
< 반도체 장치 >
본 발명의 일 실시예의 반도체 장치의 일 예가 아래에 도시된다.
< 회로 >
본 발명의 일 실시예의 트랜지스터를 포함하는 회로의 일 예가 아래에 도시된다.
[ 단면 구조 ]
도 17의 (A)는 본 발명의 일 실시예의 반도체 장치의 단면도이다. 도 17의 (A)에 도시된 반도체 장치는 하부에 제 1 반도체를 사용하는 트랜지스터(2200) 및 상부에 제 2 반도체를 사용하는 트랜지스터(2100)를 포함한다. 도 17의 (A)는 도 7의 (A) 및 (B)에 도시된 트랜지스터가 제 2 반도체를 사용하는 트랜지스터로서 사용된 일 예를 도시한다.
제 1 트랜지스터로서, 제 2 반도체의 에너지갭과 상이한 에너지갭을 갖는 반도체가 사용될 수 있다. 예컨대, 제 1 반도체는 산화물 반도체 이외의 반도체가 될 수 있고, 제 2 반도체는 산화물 반도체가 될 수 있다. 단결정 실리콘이 제 1 반도체로서 사용될 때, 고속 동작이 가능한 트랜지스터(2200)가 얻어질 수 있다. 산화물 반도체가 제 2 반도체로서 사용될 때, 낮은 오프-상태 전류를 위해 적합한 트랜지스터(2100)가 얻어질 수 있다.
트랜지스터(2200)가 n-채널 트랜지스터 또는 p-채널 트랜지스터가 될 수 있고, 적절한 트랜지스터가 회로에 따라 사용됨을 주목해야 한다. 트랜지스터(2100) 및/또는 트랜지스터(2200)로서, 일부 경우들에서 상술한 트랜지스터 또는 도 17의 (A)에 도시된 트랜지스터가 반드시 사용되는 것은 아니다.
도 17의 (A)에 도시된 반도체 장치는 절연막(2201) 및 절연막(2207)을 게재하여 트랜지스터(2200) 위의 트랜지스터(2100)를 포함한다. 트랜지스터(2200)와 트랜지스터(2100) 사이에, 배선들로서 기능하는 복수의 도전막들(2202)이 제공된다. 상부층 및 하부층에 제공된 배선들 또는 전극들은 절연막들 내에 매립된 복수의 도전막들(2203)에 의해 전기적으로 서로 접속된다. 또한, 반도체 장치는 트랜지스터(2100) 위의 절연막(2204), 절연막(2204) 위의 도전막(2205), 및 트랜지스터(2100)의 소스 전극 및 드레인 전극과 동일층 내에 (동일한 단계들을 통해) 형성된 도전막(2206)을 포함한다.
복수의 트랜지스터들을 적층함으로써, 복수의 회로들이 높은 밀로로 배열될 수 있다.
여기에서, 단결정 실리콘이 트랜지스터(2200)의 제 1 반도체로서 사용되는 경우, 트랜지스터(2200)의 제 1 반도체 근처의 절연막 내의 수소 농도는 높은 것이 바람직하다. 수소는 실리콘의 댕글링 결합들을 종단시켜, 트랜지스터(2200)의 신뢰도가 증가될 수 있다. 다른 한 편으로, 산화물 반도체가 트랜지스터(2100)의 제 2 반도체로서 사용되는 경우, 트랜지스터(2100)의 제 2 반도체 근처의 절연막 내의 수소 농도는 낮은 것이 바람직하다. 수소는 산화물 반도체 내의 캐리어들의 생성을 야기하고, 이는 트랜지스터(2100)의 신뢰도의 저하를 초래한다. 그러므로, 단결정 실리콘을 사용하는 트랜지스터(2200) 및 산화물 반도체를 사용하는 트랜지스터(2100)가 적층되는 경우, 트랜지스터들의 신뢰도가 향상될 수 있기 때문에, 수소 차단 기능을 갖는 절연막(2207)을 트랜지스터들 사이에 제공하는 것이 효과적이다.
절연막(2207)은 예컨대 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아-안정화 지르코니아(YSZ), 등을 함유하는 절연막을 사용하여 단일층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
또한, 수소를 차단하는 기능을 갖는 절연막은 산화물 반도체막을 사용하는 트랜지스터(2100)를 덮도록 트랜지스터(2100) 위에 형성되는 것이 바람직하다. 이러한 절연막으로, 절연막(2207)과 유사한 절연막이 사용될 수 있고, 특히 산화 알루미늄막이 사용되는 것이 바람직하다. 산화 알루미늄막은 수소 및 습기와 같은 불순물들 및 산소 모두의 침투를 방지하는 높은 차단 효과를 갖는다. 따라서, 트랜지스터(2100)를 덮는 절연막으로 산화 알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함된 산화물 반도체로부터 산소의 방출이 방지될 수 있고, 산화물 반도체층로의 물 및 수소의 혼입이 방지될 수 있다.
트랜지스터(2200)가 평면형 트랜지스터에 국한되지 않고 다양한 유형들의 트랜지스터일 수 있다. 예컨대, FIN-형 트랜지스터가 사용될 수 있다. 이러한 경우의 단면도의 일 예가 도 17의 (D)에 도시된다. 절연층(2212)은 반도체 기판(2211) 위에 제공된다. 반도체 기판(2211)은 얇은 팁(핀으로도 불림)을 갖는 돌출부를 포함한다. 대안적으로, 돌출부는 얇은 팁을 갖지 않을 수 있고; 예컨대, 주사위-형 돌출부를 갖는 돌출부 및 두꺼운 팁을 갖는 돌출부가 허용된다. 게이트 절연막(2214)은 반도체 기판(2211)의 돌출부 위에 제공되고, 게이트 전극(2213)은 게이트 절연막(2214) 위에 제공된다. 소스 및 드레인 영역들(2215)은 반도체 기판(2211) 내에 형성된다. 여기에서, 반도체 기판(2211)이 돌출부를 포함하는 예를 도시하지만; 본 발명의 일 실시예의 반도체 장치는 이에 국한되지 않음을 주목해야 한다. 예컨대, 돌출부를 갖는 반도체 영역은 SOI 기판을 처리함으로써 형성될 수 있다.
[ 회로구성 예 ]
위의 회로에서, 트랜지스터(2100) 및 트랜지스터(2200)의 전극들은 다양한 방식으로 접속될 수 있고; 따라서 다양한 회로들이 형성될 수 있다. 본 발명의 일 실시예의 반도체 장치를 사용하여 얻어질 수 있는 회로 구성들의 예들은 아래에 도시된다.
[ CMOS 인버터 ]
도 17의 (B)의 회로도는, p-채널 트랜지스터(2200) 및 n-채널 트랜지스터(2100)가 직렬로 서로 접속되고, 이들의 게이트들이 서로 접속되는 소위 CMOS 인버터 회로의 구성을 도시한다.
[ CMOS 아날로그 스위치 ]
도 17의 (C)의 회로도는 트랜지스터들(2100 및 2200)의 소스들이 서로 접속되고, 트랜지스터들(2100 및 2200)의 드레인들이 서로 접속되는 구성을 도시한다. 이러한 구성을 통해, 트랜지스터들은 소위 CMOS 아날로그 스위치와 같이 기능할 수 있다.
[ 메모리 장치 예 ]
본 발명의 일 실시예의의 트랜지스터를 포함하고, 전력이 투입되지 않아도 저장된 데이터를 유지할 수 있고, 무제한 횟수의 기록 주기를 갖는 반도체 장치(메모리 장치)의 일 예가 도 18의 (A) 및 (B)에 도시된다.
도 18의 (A)에 도시된 반도체 장치는 제 1 반도체를 사용하는 트랜지스터(3200), 제 2 반도체를 사용하는 트랜지스터(3200), 및 용량소자(3400)를 포함한다. 상술한 트랜지스터들 중 어느 하나가 트랜지스터(3300)로서 사용될 수 있음을 주목해야 한다.
트랜지스터(3300)는 산화물 반도체를 사용하는 트랜지스터이다. 트랜지스터(3300)의 오프-상태 전류가 낮기 때문에, 저장된 데이터는 반도체 장치의 미리 결정된 노드에서 장기간 동안 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 또는 리프레시 주기의 빈도가 극히 낮아질 수 있기 때문에, 반도체 장치의 전력 소모는 줄어들 수 있다.
도 18의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인에 전기적으로 접속된다. 제 1 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 하나에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트에 전기적으로 접속된다. 트랜지스터(3200)의 게이트 및 트랜지스터(3300)의 소스 및 드레인 중 다른 하나는 용량소자(3400)의 하나의 전극에 전기적으로 접속된다. 제 5 배선(3005)은 용량소자(3400)의 다른 전극에 전기적으로 접속된다.
도 18의 (A)의 반도체 장치는 트랜지스터(3200)의 게이트의 전위가 유지될 수 있고, 따라서 다음과 같이 데이터의 기록, 유지, 판독을 가능케 하는 특징을 갖는다.
데이터의 기록 및 유지가 기술된다. 먼저, 제 4 배선(3004)의 전위는 트랜지스터(3300)가 턴온되는 전위로 설정되어, 트랜지스터(3300)가 턴온된다. 따라서, 제 3 배선(3003)의 전위는, 트랜지스터(3200)의 게이트 및 용량소자(3400)의 하나의 전극이 서로 전기적으로 접속되는 노드(FG)에 공급된다. 즉, 미리 결정된 전하가 트랜지스터(3200)의 게이트에 공급된다(기록). 여기에서, 상이한 전위 레벨들을 제공하는 2 종류의 전하(이후로 저레벨 전하 및 고레벨 전하로 언급된다)들 중 하나가 공급된다. 이후, 제 4 배선(3004)의 전위는 트랜지스터(3300)가 턴 오프되는 전위로 설정되고, 이에 의해 전하는 노드(FG)에서 유지된다(유지).
트랜지스터(3300)의 오프-상태 전류가 극히 낮기 때문에, 노드(FG)의 전하는 장시간 동안 유지된다.
다음에, 데이터의 판독이 기술된다. 적절한 전위(판독 전위)는 제 5 배선(3005)에 공급되고, 동시에 미리 결정된 전위(정전위)가 제 1 배선(3001)에 공급되며, 이에 의해 제 2 배선(3002)의 전위는 노드(FG)에 유지된 전하의 양에 따라 변한다. 이것은, 트랜지스터(3200)로 n-채널 트랜지스터를 사용하는 경우, 고레벨 전하가 트랜지스터(3200)의 게이트에 주어지는 시간의 겉보기 임계 전압(Vth _H)은 저레벨 전하가 트랜지스터(3200)의 게이트에 주어지는 시간의 겉보기 임계 전압(Vth _L)보다 낮기 때문이다. 여기에서, 겉보기 임계 전압은 트랜지스터(3200)을 턴온시키는데 필요한 제 5 배선(3005)의 전위를 언급한다. 따라서, 제 5 배선(3005)의 전위는 Vth _H와 Vth _L 사이의 전위(V0)로 설정되고, 이에 의해 노드(FG)에 공급되는 전하가 결정될 수 있다. 예컨대, 기록시 노드(FG)에 고레벨 전하가 공급되고, 제 5 배선(3005)의 전위가 V0(>Vth _H)인 경우, 트랜지스터(3200)는 턴온된다. 다른 한 편으로, 기록시 노드(FG)에 저레벨 전하가 공급되는 경우, 제 5 배선(3005)의 전위가 V0(<Vth_L)인 경우에도, 트랜지스터(3200)는 오프를 유지한다. 따라서, 노드(FG)에 유지되는 데이터는 제 2 배선(3002)의 전위를 결정함으로써 판독될 수 있다.
메모리 셀들이 배열되는 경우, 원하는 메모리 셀의 데이터가 판독 동작시 판독되는 것이 필요함을 주목해야 한다. 다른 메모리 셀들의 데이터가 판독되지 않는 경우, 제 5 배선(3005)은 노드(FG)에 공급되는 전하에 관계없이 트랜지스터(3200)가 턴오프되는 전위, 즉 Vth _H보다 낮은 전위를 공급받을 수 있다. 대안적으로, 제 5 배선(3005)은 노드(FG)에 공급되는 전하에 관계없이 트랜지스터(3200)가 턴온되는 전위, 즉 Vth_L보다 높은 전위를 공급받을 수 있다.
도 18의 (B)의 반도체 장치는 트랜지스터(3200)가 제공되지 않는다는 점에서 도 18의 (A)의 반도체 장치와 상이하다. 이 경우에서도 또한, 데이터의 기록 및 유지 동작은 도 18의 (A)의 반도체 장치와 유사한 방식으로 수행될 수 있다.
도 18의 (B)의 반도체 장치에서 데이터의 판독이 기술된다. 트랜지스터(3300)가 턴온될 때, 플로팅 상태인 제 3 배선(3003) 및 용량소자(3400)는 서로 전기적으로 접속되고, 전하는 제 3 배선(3003)과 용량소자(3400) 사이에서 재분배된다. 결과적으로, 제 3 배선(3003)의 전위는 변한다. 제 3 배선(3003)의 전위의 전하량은 용량소자(3400)의 하나의 전극의 전위(또는 용량소자(3400)에 축적된 전하)에 따라 변한다.
예컨대, 전하 재분배 이후 제 3 배선(3003)의 전위는 (CB×VBO + C×V)/(CB+C)이고, 여기에서, V는 용량소자(3400)의 하나의 전극의 전위이고, C는 용량소자(3400)의 정전용량이고, CB는 배선(3003)의 정전용량 성분이고, VBO는 전하 재분배 이전의 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이 용량소자(3400)의 하나의 전극의 전위가 V1 및 V0(V1 > V0)인 두 상태들 중 하나임을 가정하면, 전위 V1(= (CB×VBO + C×V1)/(CB+C))를 유지하는 경우의 배선(3003)의 전위가 전위V0 (= (CB×VBO + C×V0)/(CB+C))를 유지하는 경우의 배선(3003)의 전위보다 높음을 알 수 있다.
이후, 제 3 배선(3003)의 전위를 미리 결정된 전위와 비교함으로써, 데이터가 판독될 수 있다.
이 경우, 제 1 반도체를 포함하는 트랜지스터는 메모리 셀을 구동하기 위한 구동 회로를 위해 사용될 수 있고, 제 2 반도체를 포함하는 트랜지스터는 트랜지스터(3300)로서 구동 회로 위에 적층될 수 있다.
산화물 반도체를 사용하고 극히 낮은 오프-상태 전류를 갖는 트랜지스터를 포함할 때, 상술한 반도체 장치는 저장된 데이터를 장시간 동안 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나 또는 리프레시 주기의 빈도가 극히 낮아질 수 있고, 이는 전력 소모의 상당한 감소를 초래한다. 더욱이, 저장된 데이터는 심지어 전력이 공급되지 않아도 장시간 동안 유지될 수 있다(전위가 바람직하게 고정됨을 주목해야 한다).
또한, 반도체 장치에서, 데이터를 기록하기 위해 고전압이 요구되지 않고, 소자들의 열화가 발생하기 어렵다. 종래의 비휘발성 메모리에서와 달리, 예컨대 플로팅 게이트로 전자들을 주입하고 이로부터 전자들을 추출할 필요가 없고; 따라서 절연막의 열화와 같은 문제가 야기되지 않는다. 즉, 본 발명의 일 실시예의 반도체 장치는 종래의 비휘발성 메모리의 문제점인 데이터가 재기록될 수 있는 회수에 제한을 갖지 않고, 이의 신뢰성은 극적으로 개선된다. 또한 데이터가 트랜지스터의 상태(온 또는 오프)에 따라 기록되고, 이에 의해 고속 동작이 쉽게 얻어질 수 있다.
< RFID 태그 >
트랜지스터 또는 메모리 장치를 포함하는 RFID 태그가 도 19를 참조하여 아래에서 기술된다.
본 발명의 일 실시예의 RFID 태그는 메모리 회로를 포함하고, 메모리 회로 내에 데이터를 저장하고, 무접촉 수단, 예컨대 무선 통신을 사용하여 외부로 데이터를 송신하거나 및/또는 외부로부터 데이터를 수신한다. 이들 특성들에 의해, RFID 태그는 예컨대 개별 정보를 판독함으로써 물체, 등이 식별되는 개별 인증 시스템을 위해 사용될 수 있다. 이러한 목적을 위해 사용되기 위하여 RFID 태그가 높은 신뢰성을 갖는 것이 요구됨을 주목해야 한다.
RFID 태그의 구성이 도 19를 참조하여 기술될 것이다. 도 19는 RFID 태그의 구성예를 도시하는 블록도이다.
도 19에 도시된 바와 같이, RFID 태그(800)는 통신 장치(801)(질문기, 판독기/기록기, 등으로 불림)에 연결된 안테나(802)로부터 송신된 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RFID 태그(800)는 정류기 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 메모리 회로(810) 및 ROM(811)을 포함한다. 복조 회로(807) 내에 포함된 정류 기능을 갖는 트랜지스터의 반도체는 역전류가 충분히 낮아지게 할 수 있는 재료, 예컨대 산화물 반도체일 수 있다. 이것은 역전류의 생성으로 인해 정류 기능이 약해지는 현상을 억압할 수 있고, 복조 회로 출력의 포화를 방지할 수 있다. 즉, 복조 회로의 입력 및 복조 회로의 출력은 선형 관계와 밀접한 관계를 가질 수 있다. 데이터 송신 방법이 대략 다음의 3가지 방법들로 분류됨을 주목해야 한다: 한 쌍의 코일이 서로 마주보도록 제공되고, 상호 유도에 의해 서로 통신하는 전자계 결합 방법, 통신이 유도장을 사용하여 수행되는 전자계 유도 방법, 및 통신이 무선파를 사용하여 수행되는 무선파 방법. 이들 방법들 중 어느 하나가 RFID 태그(800)에 사용될 수 있다.
다음에, 각 회로의 구조가 기술될 것이다. 안테나(804)는 무선 신호(803)를 통신 장치(801)에 접속된 안테나(802)와 교환한다. 정류기 회로(805)는 정류, 예컨대 안테나(804)에서 무선 신호의 수신에 의해 생성된 입력 교류 신호의 반파 전압 배가 정류에 의해 및 정류 회로(805)의 이후의 단계에 제공된 용량소자에 의한 정류된 신호의 평활에 의해 입력 전위를 생성한다. 제한기 회로가 정류기 회로(805)의 입력측 또는 출력측에 제공될 수 있음을 주목해야 한다. 제한기 회로는, 입력 교류 신호의 진폭이 높고 내부 생성 전압이 높다면, 특정 전력 이상인 전력이 이후의 단계에서 회로에 입력되지 않도록, 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고, 이를 각 회로에 공급한다. 정전압 회로(806)는 리셋 신호 생성 회로를 포함할 수 있음을 주목해야 한다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용함으로써 논리 회로(809)의 리셋 신호를 생성하는 회로이다.
복조 회로(807)는 포락선 검파에 의해 입력 교류 신호를 복조하여, 복조된 신호를 생성한다. 또한, 변조 회로(808)는 안테나(804)로부터 출력될 데이터에 따라 변조를 수행한다.
논리 회로(809)는 복조 신호를 분석하고 처리한다. 메모리 회로(810)는 입력 데이터를 유지하고, 행 디코더, 열 디코더, 메모리 영역, 등을 포함한다. 또한, ROM(811)은 식별 번호(ID), 등을 저장하고, 처리에 따라 이를 출력한다.
상술한 각 회로가 제공되는지의 결정은 필요에 따라 적절하게 이루어질 수 있음을 주목해야 한다.
여기에서, 상술한 메모리 장치는 메모리 회로(810)로 사용될 수 있다. 본 발명의 일 실시예의 메모리 장치가 전력이 투입되지 않을 때에도 데이터를 유지할 수 있기 때문에, 메모리 장치는 RFID 태그에 적합하다. 또한, 본 발명의 일 실시예의 메모리 장치는 데이터 기록을 위해 종래의 비휘발성 메모리에서 요구되는 것보다 낮은 전력(전압)을 요구하고; 따라서 데이터 판독시 최대 통신 범위와 데이터 기록시의 것 사이에 차이를 방지할 수 있다. 또한, 데이터 기록시 전력 부족에 의해 야기되는 오작동 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 실시예의 메모리 장치는, 비휘발성 메모리로 사용될 수 있기 때문에, ROM(811)으로 또한 사용될 수 있다. 이러한 경우, 제조자는, 사용자가 데이터를 자유롭게 재기록할 수 없도록, ROM(811)에 데이터를 기록하기 위한 명령을 별도로 준비하는 것이 바람직하다. 제조자가 선적 전에 식별 번호를 제공하고, 이후 제품들의 선적을 시작하기 때문에, 식별 번호들을 제작된 모든 RFID 태그들에 식별 번호를 부여하는 대신에, 선적될 양호한 제품들에만 식별 번호를 부여하는 것이 가능하다. 따라서, 선적된 제품들의 식별 번호들은 연속적이고, 선적된 제품들에 대응하는 고객 관리가 쉽게 수행된다.
< RFID 태그의 응용 예들 >
본 발명의 일 실시예의 RFID 태그의 응용 예들은 도 20의 (A) 내지 (F)를 참조하여 아래에 도시된다. RFID 태그는 널리 사용되고, 예컨대 지폐들, 경화들, 유가증권들, 무기명 채권들, 증서들(예, 운전면허증, 주민등록증, 도 20의 (A) 참조), 포장 용기들(예, 포장지 또는 병들, 도 20의 (C) 참조), 기록매체(예, DVD 소프트웨어 또는 비디오 테이프들, 도 20의 (B) 참조), 탈것들(예, 자전거들, 도 20의 (D) 참조), 신변 잡화들(예, 가방 또는 안경), 식품들, 식물들, 동물들, 인체들, 의류들, 생활용품들, 약품 및 화학물과 같은 의약품들, 및 전자 장치들(예, 액정 표시장치들, EL 표시장치들, 텔레비전 세트들, 또는 휴대폰들), 또는 제품들 상의 태그들(도 20의 (E) 및 (F) 참조)과 같은 제품들을 위해 제공될 수 있다.
본 발명의 일 실시예의 RFID 태그(4000)는 예컨대 제품들의 표면상에 부착됨으로써, 또는 제품들 안에 매립됨으로써, 제품들 상에 고정된다. 예컨대, RFID 태그(4000)는 책의 종이에 삽입됨으로써, 또는 패키지의 유기 수지 내에 삽입됨으로써 각 제품에 고정된다. 본 발명의 일 실시예의 RFID 태그(4000)는 작고, 박막이며, 경량이어서, 본 발명의 일 실시예의 RFID 태그(4000)가 제품에 고정된 이후에도 제품의 디자인은 손상되지 않는다. 또한, 지폐들, 경화들, 유가증권들, 무기명 채권들, 증서들, 등은 본 발명의 일 실시예의 RFID 태그(4000)를 구비함으로써 식별 기능들을 가질 수 있고, 이러한 식별 기능들은 위조를 방지하기 위하여 사용될 수 있다. 더욱이, 검사 시스템과 같은 시스템의 효율은 포장 용기들, 기록매체, 신변잡화들, 식품들, 의류들, 생활용품들, 전자장치들, 등을 위해 본 발명의 일 실시예의 RFID 태그(4000)를 제공함으로써 개선될 수 있다. 탈것들은 본 발명의 일 실시예의 RFID 태그(4000)를 구비함으로써 도난, 등에 대해 더 높은 보안성을 가질 수 있다.
상술한 바와 같이, 본 발명의 일 실시예의 RFID 태그는 상술한 목적들을 위해 사용될 수 있다.
< CPU >
상술한 트랜지스터들 또는 상술한 메모리 장치 중 어느 하나와 같은 반도체 장치를 포함하는 CPU가 아래에 기술된다.
도 21은 상술한 트랜지스터들의 어느 하나를 구성요소로서 포함하는 CPU의 구성 예를 도시하는 블록도이다.
도 21에 도시된 CPU는 기판(1190) 위에, 산술 논리 연산 유닛(ALU)(1191), ALU 제어기(1192), 지령 디코더(1193), 인터럽트 제어기(1194), 타이밍 제어기(1195), 레지스터(1196), 레지스터 제어기(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함한다. 반도체 기판, SOI 기판, 유리 기판, 등이 기판(1190)으로 사용된다. 재기록 가능한 ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩 위에 제공될 수 있다. 물론, 도 21의 CPU는 단지 구성이 단순화된 일 예이고, 실제 CPU는 응용에 따라 다양한 구성들을 가질 수 있다. 예컨대, CPU는 다음의 구성을 가질 수 있다: 도 21에 도시된 CPU 또는 연산 회로를 포함하는 구조가 하나의 코어로서 고려되고; 복수의 코어들이 포함되고; 코어들은 병렬로 동작한다. CPU가 내부 연산 회로 또는 데이터 버스 내에서 처리할 수 있는 비트들의 수는 예컨대 8, 16, 32 또는 64이다.
버스 인터페이스(1198)를 통해 CPU에 입력되는 지령은 지령 디코더(1193)에 입력되어, 거기에서 디코딩되고, 이후 ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197), 및 타이밍 제어기(1195)에 입력된다.
ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197), 및 타이밍 제어기(1195)는 디코딩된 지령들에 따라 다양한 제어들을 행한다. 특히, ALU 제어기(1192)는 ALU(1191)의 동작을 제어하기 위한 신호들을 생성한다. CPU가 프로그램을 실행중인 동안, 인터럽트 제어기(1194)는 외부 입/출력 장치 또는 주변 회로로부터 인터럽트 요청을 그것의 우선권 또는 마스크 상태에 기초하여 판별하고, 요청을 처리한다. 레지스터 제어기(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터/에 데이터를 판독/기록한다.
타이밍 제어기(1195)는 ALU(1191), ALU 제어기(1192), 지령 디코더(1193), 인터럽트 제어기(1194), 및 레지스터 제어기(1197)의 동작 타이밍들을 제어하기 위한 신호들을 생성한다. 예컨대, 타이밍 제어기(1195)는 기준 클록 신호(CLK1)에 기초하여 내부 클록 신호(CLK2)를 생성하기 위한 내부 클록 생성기를 포함하고, 내부 클록 신호(CLK2)를 위의 회로들에 공급한다.
도 21에 도시된 CPU에서, 메모리 셀은 레지스터(1196) 안에 제공된다. 레지스터(1196)의 메모리 셀을 위하여, 상술한 트랜지스터들, 상술한 메모리 장치, 등 중 어느 하나가 사용될 수 있다.
도 21에 도시된 CPU에서, 레지스터 제어기(1197)는 ALU(1191)로부터의 지령에 따라 레지스터(1196)내에 데이터를 유지하는 동작을 선택한다. 즉, 레지스터 제어기(1197)는 데이터가 플립-플롭에 의해 또는 레지스터(1196) 내에 포함된 메모리 셀 내의 용량소자에 의해 유지될지를 선택한다. 플립-플롭에 의한 데이터 유지가 선택될 때, 전원 전압은 레지스터(1196) 내의 메모리 셀에 공급된다. 용량소자에 의한 데이터 유지가 선택될 때, 데이터는 용량소자에 재기록되고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급은 중단될 수 있다.
도 22는 레지스터(1196)로 사용될 수 있는 메모리 소자의 회로도의 일 예이다. 메모리 소자(1200)는 전원이 중단될 때 저장된 데이터가 휘발성인 회로(1201), 전원이 중단될 때에도 저장된 데이터가 비휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리소자(1206), 용량소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 메모리 소자(1200)가 다이오드, 저항, 또는 인덕터와 같은 다른 소자를, 필요할 때 더 포함할 수 있음을 주목해야 한다.
여기에서, 상술한 메모리 장치는 회로(1202)로서 사용될 수 있다. 메모리 소자(1200)에 대한 전원 전압의 공급이 중단될 때, 회로(1202) 내의 트랜지스터(1209)가 턴오프되는 GND(0 V) 또는 일정 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예컨대, 트랜지스터(1209)의 게이트는 저항과 같은 부하를 통해 접지된다.
여기에서 도시된 것은 스위치(1203)가 하나의 도전형을 갖는 트랜지스터(1213)(예, n-채널 트랜지스터)이고, 스위치(1204)가 이러한 하나의 도전형과 반대인 도전형을 갖는 트랜지스터(1204)(예, p-채널 트랜지스터)인 하나의 예이다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)는 트랜지스터(1213)의 게이트에 입력된 제어 신호(RD)에 의해 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)는 트랜지스터(1214)의 게이트에 입력된 제어 신호(RD)에 의해 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 용량소자(1208)의 한 쌍의 전극들 중 하나 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기에서, 연결부는 노드(M2)로서 언급된다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 낮은 전원 전위를 공급할 수 있는 라인(예, GND 라인)에 전기적으로 접속되고, 이들 중 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1203)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전원 전위(VDD)를 공급할 수 있는 라인에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나), 논리 소자(1206)의 입력 단자, 및 용량소자(1207)의 한 쌍의 전극들 중 하나는 서로 전기적으로 접속된다. 여기에서, 연결부는 노드(M1)로 언급된다. 용량소자(1207)의 한 쌍의 전극들 중 다른 하나는 정전위를 공급받을 수 있다. 예컨대, 용량소자(1207)의 한 쌍의 전극들 중 다른 하나는 낮은 전원 전위(예, GND), 또는 높은 전원 전위(VDD)를 공급받을 수 있다. 용량소자(1207)의 한 쌍의 전극들 중 다른 하나는 낮은 전원 전위를 공급할 수 있는 라인(예, GND 라인)에 전기적으로 접속된다. 용량소자(1208)의 한 쌍의 전극들 중 다른 하나는 정전위를 공급받을 수 있다. 예컨대, 용량소자(1208)의 한 쌍의 전극들 중 다른 하나는 낮은 전원 전위(예, GND), 또는 높은 전원 전위(VDD)를 공급받을 수 있다. 용량소자(1208)의 한 쌍의 전극들 중 다른 하나는 낮은 전원 전위를 공급할 수 있는 라인(예, GND 라인)에 전기적으로 접속된다.
용량소자(1207) 및 용량소자(1208)는, 트랜지스터, 배선, 등의 기생 정전용량이 능동적으로 사용되는 한, 반드시 제공되는 것은 아니다.
제어 신호(WE)는 트랜지스터(1209)의 게이트에 입력된다. 스위치(1203) 및 스위치(1204)의 각각에 대해, 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태는 제어 신호(WE)와 상이한 제어 신호(RD)에 의해 선택된다. 스위치들 중 하나의 제 1 단자 및 제 2 단자가 도통 상태일 때, 스위치들 중 다른 하나의 제 1 단자 및 제 2 단자는 비도통 상태이다.
회로(1201) 내에서 유지되는 데이터에 대응하는 신호는 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력된다. 도 22는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인의 다른 하나에 입력되는 예를 도시한다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호의 논리 값은 논리 소자(1206)에 의해 반전되고, 반전된 신호는 회로(1220)를 통해 회로(1201)에 입력된다.
도 22의 예에서, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호는 논리 소자(1206) 및 회로(1220)을 통해 회로(1201)에 입력된다; 그러나, 본 발명의 일 실시예는 이에 국한되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호는 논리 값이 반전되지 않고 회로(1201)에 입력될 수 있다. 예컨대, 회로(1201)가 입력 단자로부터 입력된 신호의 논리 값의 반전에 의해 얻어진 신호가 유지되는 노드를 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호는 노드에 입력될 수 있다.
도 22에서, 메모리 소자(1200)에 포함된 트랜지스터들은, 트랜지스터(1209)를 제외하고, 각각이 산화물 반도체 이외의 반도체를 사용하여 형성된 막 또는 기판(1190) 내에 채널이 형성되는 트랜지스터가 될 수 있다. 예컨대, 이러한 트랜지스터는 실리콘막 또는 실리콘 기판 내에 형성된 채널을 갖는 트랜지스터가 될 수 있다. 대안적으로, 메모리 소자(1200) 내의 모든 트랜지스터들은 채널이 산화물 반도체막 내에 형성되는 트랜지스터가 될 수 있다. 다른 대안으로, 메모리 소자(1200) 내에서, 채널이 산화물 반도체막 내에 형성되는 트랜지스터는 트랜지스터(1209)에 덧붙여 포함될 수 있고, 채널이 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190) 내에 형성되는 트랜지스터는 트랜지스터들의 나머지를 위해 사용될 수 있다.
도 22의 회로(1201)로서, 예컨대 플립-플롭 회로가 사용될 수 있다. 논리 소자(1206)로서, 예컨대 인버터 또는 클록드 인버터가 사용될 수 있다.
메모리 소자(1200)가 전원 전압을 공급받지 않는 기간에, 본 발명의 일 실시예의 반도체 장치는 회로(1201) 내에 저장된 데이터를 회로(1202) 내에 제공된 용량소자(1208)에 의해 유지할 수 있다.
채널이 산화물 반도체막 내에 형성되는 트랜지스터의 오프-상태 전류는 극히 낮다. 예컨대, 채널이 산화물 반도체막 내에 형성되는 트랜지스터의 오프-상태 전류는, 채널이 결정성을 갖는 실리콘 내에 형성되는 트랜지스터의 오프-상태 전류보다 상당히 낮다. 따라서, 이러한 트랜지스터가 트랜지스터(1209)로서 사용될 때, 용량소자(1208) 내에 유지된 신호는 전원 전압이 메모리 소자(1200)에 공급되지 않는 기간에도 장시간 동안 유지된다. 메모리 소자(1200)는 따라서 전원 전압의 공급이 중단된 기간에도 저장된 콘텐트(데이터)를 유지할 수 있다.
상술한 메모리 소자는 스위치(1203) 및 스위치(1204)에 의해 사전-충전 동작을 수행하므로, 전원 전압의 공급이 재개된 후 회로(1201)가 다시 원래의 데이터를 유지하기 위해 필요한 시간은 단축될 수 있다.
회로(1202)에서, 용량소자(1208)에 의해 유지되는 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 메모리 소자(1200)에 전원 전압의 공급이 재개된 후, 용량소자(1208)에 의해 유지되는 신호는, 회로(1202)로부터 판독될 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 신호로 변환될 수 있다. 결과적으로, 용량소자(1208)에 의해 유지되는 신호에 대응하는 전위가 어느 정도 변할 때에도, 원래의 신호는 정확하게 판독될 수 있다.
상술한 메모리 소자(1200)를 프로세서 내에 포함된 레지스터 또는 캐시 메모리와 같은 메모리 장치에 적용함으로써, 메모리 장치 내의 데이터는 전원 전압의 공급 중단으로 인해 손실되는 것이 방지될 수 있다. 더욱이, 전원 전압의 공급이 재개된 직후, 메모리 장치는 전원 전압이 중단되기 이전의 상태와 동일한 상태로 복귀할 수 있다. 그러므로, 전원은 프로세서 또는 프로세서 내에 포함된 복수의 논리 회로들 내에서 심지어 짧은 시간 동안이라도 중단될 수 있어서, 낮은 전력 소모를 초래한다.
메모리 소자(1200)가 CPU 내에 사용되지만, 이러한 메모리 소자(1200)는 또한 디지털 신호 처리기(DSP), 주문형 LSI, 또는 프로그램 가능한 논리 장치(PLD)와 같은 LSI, 및 무선 주파수 식별(RF-ID)에 사용될 수 있다.
< 표시 장치 >
다음은 본 발명의 일 실시예의 표시 장치의 구성예들을 도시한다.
[ 구성예 ]
도 23의 (A)는 본 발명의 일 실시예의 표시 장치의 평면도이다. 도 23의 (B)는 액정 소자가 본 발명의 일 실시예의 표시 장치의 픽셀을 위해 사용되는 픽셀 회로를 도시한다. 도 23의 (C)는 유기 EL 소자가 본 발명의 일 실시예의 표시 장치의 픽셀을 위해 사용되는 픽셀 회로를 도시한다.
상술한 트랜지스터들 중 어느 하나는 픽셀을 위해 사용되는 트랜지스터로서 사용될 수 있다. 여기에서, n-채널 트랜지스터가 사용되는 예가 도시된다. 픽셀을 위해 사용된 트랜지스터와 동일한 단계들을 통해 제작된 트랜지스터가 구동기 회로를 위해 사용될 수 있음을 주목해야 한다. 따라서, 픽셀 또는 구동기 회로를 위해 상술한 트랜지스터들 중 어느 하나를 사용함으로써, 표시 장치는 높은 표시 품질 및/또는 높은 신뢰도를 가질 수 있다.
도 23의 (A)는 능동 매트릭스 표시 장치의 일 예를 도시한다. 픽셀부(5001), 제 1 주사선 구동기 회로(5002), 제 2 주사선 구동기 회로(5003), 및 신호선 구동기 회로(5004)는 표시 장치 내의 기판(5000) 위에 제공된다. 픽셀부(5001)는 복수의 신호선들을 통해 신호선 구동기 회로(5004)에 전기적으로 접속되고, 복수의 주사선들을 통해 제 1 주사선 구동기 회로(5002) 및 제 2 주사선 구동기 회로(5003)에 전기적으로 접속된다. 표시 소자들을 포함하는 픽셀들은 주사선들 및 신호선들에 의해 분할되는 각 영역들 내에 제공된다. 표시 장치의 기판(5000)은 가요성 인쇄 회로(FPC)와 같은 연결부를 통해 타이밍 제어 회로(제어기 또는 제어 IC로도 언급됨)에 전기적으로 접속된다.
제 1 주사선 구동기 회로(5002), 제 2 주사선 구동기 회로(5003), 및 신호선 구동기 회로(5004)는 픽셀부(5001)가 형성되는 기판(5000) 위에 형성된다. 그러므로, 표시 장치는 구동기 회로가 별도로 형성되는 경우의 비용보다 낮은 비용으로 제작될 수 있다. 또한, 구동기 회로가 별도로 형성되는 경우, 배선 연결들의 수는 증가한다. 기판(5000) 위에 구동기 회로를 제공함으로써, 배선 연결들의 수는 감소될 수 있다. 따라서, 신뢰도 및/또는 수율은 개선될 수 있다.
[ 액정 표시 장치 ]
도 23의 (B)는 픽셀의 회로 구성의 예를 도시한다. 여기에서, VA 액정 표시 장치, 등의 픽셀에 적용될 수 있는 픽셀 회로가 도시된다.
픽셀 회로는 하나의 픽셀이 복수의 픽셀 전극들을 포함하는 구조에 적용될 수 있다. 픽셀 전극들은 상이한 트랜지스터들에 접속되고, 트랜지스터들은 상이한 게이트 신호들에 의해 구동될 수 있다. 따라서, 멀티-도메인 픽셀 내의 개별적인 픽셀 전극들에 인가되는 신호들은 독립적으로 제어될 수 있다.
트랜지스터(5016)의 게이트 배선(5012) 및 트랜지스터(5017)의 게이트 배선(5013)은, 상이한 게이트 신호들이 여기에 공급될 수 있도록, 분리된다. 대조적으로, 데이터선으로 기능하는 소스 또는 드레인 전극(5014)은 트랜지스터들(5016 및 5017)에 의해 공유된다. 상술한 트랜지스터들 중 어느 하나는 트랜지스터들(5016 및 5017)의 각각으로 적절하게 사용될 수 있다. 따라서, 액정 표시 장치는 높은 표시 품질 및/또는 높은 신뢰도를 가질 수 있다.
트랜지스터(5016)에 전기적으로 접속된 제 1 픽셀 전극 및 트랜지스터(5017)에 전기적으로 접속된 제 2 픽셀 전극의 형태들이 기술된다. 제 1 픽셀 전극 및 제 2 픽셀 전극은 슬릿에 의해 분리된다. 제 1 픽셀 전극은 V형태를 갖고, 제 2 픽셀 전극은 제 1 픽셀 전극을 감싸도록 제공된다.
트랜지스터(5016)의 게이트 전극은 게이트 배선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 게이트 배선(5013)에 전기적으로 접속된다. 게이트 배선(5012) 및 게이트 배선(5013)에 상이한 게이트 신호들이 공급될 때, 트랜지스터(5016) 및 트랜지스터(5017)의 동작 타이밍들은 변할 수 있다. 결과적으로, 액정들의 배향이 제어될 수 있다.
또한, 용량소자는 용량소자 배선(5010), 유전체로 기능하는 게이트 절연막, 및 제 1 픽셀 전극 또는 제 2 픽셀 전극에 전기적으로 접속된 용량소자 전극을 사용하여 형성될 수 있다.
멀티-도메인 픽셀은 제 1 액정 소자(5018) 및 제 2 액정 소자(5019)를 포함한다. 제 1 액정 소자(5018)는 제 1 픽셀 전극, 상대 전극, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(5019)는 제 2 픽셀 전극, 상대 전극, 및 이들 사이의 액정층을 포함한다.
본 발명의 일 실시예의 표시 장치의 픽셀 회로가 도 23의 (B)에 도시된 것으로 국한되지 않음을 주목해야 한다. 예컨대, 스위치, 저항, 용량소자, 트랜지스터, 센서, 논리 회로, 등이 도 23의 (B)에 도시된 픽셀 회로에 부가될 수 있다.
[ 유기 EL 패널 ]
도 23의 (C)는 픽셀의 회로 구성의 다른 예를 도시한다. 여기에서, 유기 EL 소자를 사용하여 표시 장치의 픽셀 구조를 도시한다.
유기 EL 소자 내에서, 발광 소자에 전압의 인가에 의해, 발광 유기 화합물을 함유하는 층으로, 전자들은 유기 EL 소자에 포함된 한 쌍의 전극들 중 하나로부터 주입되고, 홀들은 한 쌍의 전극들 중 다른 하나로부터 주입된다; 따라서 전류가 흐른다. 전자들 및 홀들은 재결합되고, 따라서 발광 유기 화합물은 여기된다. 발광 유기 화합물은 여기된 상태로부터 바닥 상태로 되돌아감으로써, 광을 방출한다. 이러한 메커니즘으로 인해, 이러한 발광 소자는 전류-여기 발광 소자로 불린다.
도 23의 (C)는 픽셀 회로의 예를 도시한다. 여기에서, 하나의 픽셀은 2개의 n-채널 트랜지스터들을 포함한다. 상술한 트랜지스터들 중 어느 하나가 n-채널 트랜지스터들로서 사용될 수 있음을 주목해야 한다. 또한, 디지털 타임 그레이이스케일 구동이 픽셀 회로를 위해 채용된다.
적용 가능한 픽셀 회로의 구성 및 디지털 타임 그레이스케일 구동을 채용하는 픽셀의 동작이 기술될 것이다.
픽셀(5020)은 스위칭 트랜지스터(5021), 구동기 트랜지스터(5022), 발광 소자(5024), 및 용량소자(5023)를 포함한다. 스위칭 트랜지스터(5021)의 게이트 전극은 주사선(5026)에 접속되고, 스위칭 트랜지스터(5021)의 제 1 전극(소스 전극 및 드레인 전극 중 하나)는 신호선(5025)에 접속되고, 스위칭 트랜지스터(5021)의 제 1 전극(소스 전극 및 드레인 전극 중 다른 하나)는 구동기 트랜지스터(5022)의 게이트 전극에 접속된다. 구동기 트랜지스터(5022)의 게이트 전극은 용량소자(5023)를 통해 전원선(5027)에 접속되고, 구동기 트랜지스터(5022)의 제 1 전극은 전원선(5027)에 접속되고, 구동기 트랜지스터(5022)의 제 2 전극은 발광 소자(5024)의 제 1 전극(픽셀 전극)에 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 대응한다. 공통 전극(5028)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(5021) 및 구동기 트랜지스터(5022)의 각각으로, 상술한 트랜지스터들 중 어느 하나가 적절하게 사용될 수 있다. 이러한 방식으로, 높은 표시 품질 및/또는 높은 신뢰도를 갖는 유기 EL 표시 장치가 제공될 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 낮은 전원 전위로 설정된다. 낮은 전원 전위가 전원선(5027)에 공급되는 높은 전원 전위보다 낮음을 주목해야 한다. 예컨대, 낮은 전원 전위는 GND, 0V, 등이 될 수 있다. 높은 전원 전위 및 낮은 전원 전위는 발광 소자(5024)의 순방향 임계 전압 이상으로 설정되고, 이러한 전위들 사이의 차이는 발광 소자(5024)에 인가되고, 이에 의해 전류가 발광 소자(5024)에 공급되어, 발광을 초래한다. 발광 소자(5024)의 순방향 전압은 원하는 휘도가 얻어지는 전압을 언급하고, 적어도 순방향 임계 전압을 포함한다.
구동기 트랜지스터(5022)의 게이트 정전용량이 일부 경우들에서 용량소자(5023)의 대체물로서 사용될 수 있어서, 용량소자(5023)가 생략될 수 있음을 주목해야 한다. 구동기 트랜지스터(5022)의 게이트 정전용량은 채널 형성 영역과 게이트 전극 사이에 형성될 수 있다.
다음에, 구동기 트랜지스터(5022)에 입력되는 신호가 기술된다. 전압-입력 전압 구동 방법의 경우, 구동기 트랜지스터(5022)를 턴온 또는 턴오프시키기 위한 비디오 신호가 구동기 트랜지스터(5022)에 입력된다. 구동기 트랜지스터(5022)가 선형 영역에서 동작하기 위하여, 전원선(5027)의 전압보다 높은 전압은 구동기 트랜지스터(5022)의 게이트 전극이 인가된다. 전원선 전압과 구동기 트랜지스터(5022)의 임계 전압(Vth)를 합한 전압 이상의 전압이 신호선(5025)에 인가된다.
아날로그 그레이스케일 구동을 수행하는 경우, 발광 소자(5024)의 순방향 전압과 구동기 트랜지스터(5022)의 임계 전압(Vth)을 합한 전압 이상의 전압이 구동기 트랜지스터(5022)의 게이트 전극에 인가된다. 구동기 트랜지스터(5022)가 포화 영역에서 동작하게 하는 비디오 신호가 입력되어, 전류가 발광 소자(5024)에 공급된다. 구동기 트랜지스터(5022)가 포화 영역에서 동작하기 위하여, 전원선(5027)의 전위는 구동기 트랜지스터(5022)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용될 때, 비디오 신호에 따라 전류를 발광 소자(5024)에 공급하고, 아날로그 그레이스케일 구동을 수행하는 것이 가능하다.
본 발명의 일 실시예의 표시 장치에서, 픽셀 구성이 도 23의 (C)에 도시된 것에 국한되지 않음을 주목해야 한다. 예컨대, 스위치, 저항, 용량소자, 센서, 트랜지스터, 논리 회로, 등이 도 23의 (C)에 도시된 픽셀 회로에 부가될 수 있다.
상술한 트랜지스터들 중 어느 하나가 도 23의 (A) 내지 (C)에 도시된 회로를 위해 사용되는 경우, 소스 전극(제 1 전극)은 낮은 전위측에 전기적으로 접속되고, 드레인 전극(제 2 전극)은 높은 전위측에 전기적으로 접속된다. 또한, 제 1 게이트 전극의 전위는 제어 회로, 등에 의해 제어될 수 있고, 일 예로서 상술된 전위, 예컨대 소스 전극에 인가된 전위보다 낮은 전위는 제 2 게이트 전극에 입력될 수 있다.
< 모듈 >
본 발명의 일 실시예의 반도체 장치를 사용하는 표시 모듈은 도 24를 참조하여 아래에서 기술된다.
도 24의 표시 모듈(8000)에서, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 셀(8006), 백라이트 유닛(8007), 프레임(8009), 인쇄기판(8010), 및 배터리(8011)가 상부 커버(8001)와 하부 커버(8002) 사이에 제공된다. 백라이트 유닛(8007), 배터리(8011), 터치 패널(8004), 등이 일부 경우들에서 제공되지 않음을 주목해야 한다.
본 발명의 일 실시예의 반도체 장치는 예컨대 셀(8006)을 위해 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형태들 및 크기들은 터치 패널(8004) 및 셀(8006)의 크기들에 따라 적절하게 변경될 수 있다.
터치 패널(8004)은 저항성 터치 패널 또는 용량성 터치 패널이 될 수 있고, 셀(8006)과 중첩하도록 형성될 수 있다. 셀(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 광학 터치 패널이 얻어지도록 광센서가 셀(8006)의 각 픽셀 내에 제공될 수 있다. 터치 센서를 위한 전극은 용량성 터치 패널이 얻어지도록 셀(8006)의 각 픽셀 내에 제공될 수 있다.
백라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)은 백라이트 유닛(8007)의 단부에 제공될 수 있고, 광 확산 플레이트가 사용될 수 있다.
프레임(8009)은 셀(8006)을 보호할 수 있고, 또한 인쇄 기판(8010)의 동작에 의해 생성된 전자기파를 차단하기 위한 전자기 차폐물로서 기능할 수 있다. 프레임(8009)은 방열 플레이트로서 기능할 수 있다.
인쇄 기판(8010)은 전원 회로, 및 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전력을 전원 회로에 공급하기 위한 전원으로 외부 상용 전원 또는 별도로 제공된 배터리(8011)를 사용하는 전원이 사용될 수 있다. 배터리(8011)는 상용 전원을 사용하는 경우 생략될 수 있다.
표시 모듈(8000)은 편광 플레이트, 지연 플레이트, 또는 프리즘 시트와 같은 부재를 추가로 구비할 수 있다.
< 전자 장치 >
본 발명의 일 실시예의 반도체 장치는 표시 장치들, 개인용 컴퓨터들, 또는 기록 매체를 갖는 영상 재생 장치들(전형적으로, 디지털 다용도 디스크(DVD)와 같은 기록 매체의 콘텐트를 재생하고, 재생된 영상들을 표시하기 위한 디스플레이들을 갖는 장치들)을 위해 사용될 수 있다. 본 발명의 일 실시예의 반도체 장치를 구비할 수 있는 전자 장치들의 다른 예들은, 휴대폰들, 휴대형 게임 콘솔들을 포함하는 게임기들, 휴대형 데이터 기기들, 전자서적들, 비디오 카메라들 및 디지털 스틸 카메라들과 같은 카메라들, 고글형 디스플레이들(머리 장착형 디스플레이들), 네비게이션 시스템들, 오디오 재생 장치들(예, 카 오디오 시스템들 및 디지털 오디오 플레어들), 복사기들, 팩시밀리들, 프린터들, 다기능 프린터들, 자동응답기들(ATM), 및 자판기들을 들 수 있다. 도 25의 (A) 내지 (F)는 이들 전자 장치들의 특정 예들을 도시한다.
도 25의 (A)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크(905), 스피커(906), 조작키(907), 철필(908), 등을 포함하는 휴대형 게임기를 도시한다. 도 25의 (A)의 휴대형 게임기가 2개의 표시부들(903 및 904)을 갖지만, 휴대형 게임기에 포함된 표시부들의 수는 이에 국한되지 않는다.
도 25의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작키(916), 등을 포함하는 휴대용 데이터 단말기를 도시한다. 제 1 하우징(911) 및 제 2 하우징(912)은 접속부(915)를 통해 서로 접속되고, 제 1 하우징(911) 및 제 2 하우징(912) 사이의 각도는 접속부(915)에 의해 변경될 수 있다. 제 1 표시부(913) 상의 영상은 접속부(915)에서 제 1 하우징(911) 및 제 2 하우징(912) 사이의 각도에 따라 전환될 수 있다. 위치 입력 기능을 갖는 표시 장치는 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 사용될 수 있다. 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능이 부가될 수 있음을 주목해야 한다. 대안적으로, 위치 입력 기능은 표시 장치의 픽셀부에 광전 변환 소자로 불리는 포토센서의 제공을 통해 부가될 수 있다.
도 25의 (C)는 하우징(921), 표시부(922), 키보드(923), 포인팅 장치(924), 등을 포함하는 랩톱 개인용 컴퓨터를 도시한다.
도 25의 (D)는 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933), 등을 포함하는 전기 냉동냉장고를 도시한다.
도 25의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작키들(945), 렌즈(945), 접속부(946), 등을 포함하는 비디오 카메라를 도시한다. 조작키들(945) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941) 및 제 2 하우징(942)은 접속부(946)를 통해 서로 접속되고, 제 1 하우징(941) 및 제 2 하우징(942) 사이의 각도는 접속부(946)에 의해 변경될 수 있다. 표시부(943) 상에 표시된 영상들은 제 1 하우징(941) 및 제 2 하우징(942) 사이에서 접속부(946)의 각도에 따라 전환될 수 있다.
도 25의 (F)는 자동차 몸체(951), 바퀴들(952), 대시보드(953), 라이트들(954), 등을 포함하는 일반 자동차를 도시한다.
< 참조 예 >
본 발명의 일 실시예에 따른 트랜지스터의 반도체막의 설명은 대역도가 반도체막의 조성에 의해 제어될 수 있음을 도시한다. 대역도가 반도체막의 조성에 의해 제어될 수 있는 경우의 일 예로서, 인듐, 갈륨, 및 아연으로부터 선택된 2종류 이상을 함유하는 산화물의 조성과, 전자 친화력(흑색 삼각형들로 표시), 이온화 에너지(백색 사각형으로 표시), 및 에너지갭(백색 원으로 표시) 사이의 관계들이 도 26에 도시된다. 도 26에서, 개시 재료들의 원자수비들이 사용된다.
도 26의 상부 그래프는 인듐의 비율(In/(In+Ga+Zn))이 더 높을수록, 전자 친화력이 더 높은 것을 나타낸다. 덧붙여, 인듐의 비율이 더 높을수록 이온화 에너지는 더 낮아지고, 인듐의 비율이 더 높을수록 에너지갭이 더 낮아짐이 밝혀졌다.
도 26의 중앙 그래프는 갈륨의 비율(Ga/(In+Ga+Zn))이 더 높을수록, 전자 친화력이 더 낮아지는 것을 나타낸다. 덧붙여, 갈륨의 비율이 더 높을수록 이온화 에너지가 더 높아지고, 갈륨의 비율이 더 높을수록 에너지갭이 더 높아짐이 밝혀졌다.
도 26의 하부 그래프는 아연의 비율(Zn/(In+Ga+Zn))과 전자 친화력 사이, 아연의 비율과 이온화 에너지 사이, 및 아연의 비율과 에너지갭 사이에 어떠한 상관관계도 없음을 나타낸다. 즉, 아연의 비율이 대역도의 제어에 덜 기여함이 밝혀졌다.
따라서, 도 26에 도시된 바와 같이, 인듐, 갈륨, 및 아연의 조성에 의해 제어될 수 있음이 밝혀졌다. 특히, 갈륨의 비율은 대역도의 제어를 용이하게 한다. 여기에서, 인듐, 갈륨, 및 아연으로부터 선택된 2종류 이상을 함유하는 산화물이 사용된 예가 도시되었다; 그러나 대역도를 제어할 수 있는 조성은 이에 국한되지 않는다.
본 출원은 2013년 9월 13일에 일본 특허청에 출원된 일련 번호 2013-190136의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
100:기판, 102:절연막, 104:도전막, 106:반도체막, 112:절연막, 116a:도전막, 116b:도전막, 400:기판, 402:절연막, 404:도전막, 406:반도체막, 407:반도체막, 412:절연막, 413:도전막, 416a:도전막, 416b:도전막, 418:절연막, 500:기판, 502:절연막, 504:도전막, 506:반도체막, 512:절연막, 513:도전막, 516a:도전막, 516b:도전막, 518:절연막, 524a:도전막, 524b:도전막, 600:기판, 604:도전막, 606:반도체막, 612:절연막, 616a:도전막, 616b:도전막, 618:절연막, 702:로드 챔버, 703:전처리 챔버, 704:처리 챔버, 705:처리 챔버, 706:언로드 챔버, 707:반송 유닛, 710:반송 챔버, 718:배기 유닛, 719:기판 홀더, 720:기판, 721:부재, 722:유량 제어기, 723:소스 재료 공급부, 724:유량 제어기, 725:소스 재료 공급부, 726:유량 제어기, 727:소스 재료 공급부, 728:유량 제어기, 729:소스 재료 공급부, 731:처리 챔버, 800:RFID 태그, 801:통신 장치, 802:안테나, 803:무선 신호, 804:안테나, 805:정류기 회로, 806:정전압 회로, 807:복조 회로, 808:변조 회로, 809:논리 회로, 810:메모리 회로, 811:ROM, 901:하우징, 902:하우징, 903:표시부, 904:표시부, 905:마이크, 906:스피커, 907:조작키, 908:철필, 911:하우징, 912:하우징, 913:표시부, 914:표시부, 915:접속부, 916:조작키, 921:하우징, 922:표시부, 923:키보드, 924:포인팅 장치, 931:하우징, 932:냉장고, 933:냉동고, 941:하우징, 942:하우징, 943:표시부, 944:조작키, 945:렌즈, 946:접속부, 951:자동차 몸체, 952:바퀴, 953:대시 보드, 954:라이트, 1189:ROM 인터페이스, 1190::기판, 1191:ALU, 1192:ALU 제어기, 1193:지령 디코더, 1194:인터럽트 제어기, 1195:타이밍 제어기, 1196:레지스터, 1197:레지스터 제어기, 1198:버스 인터페이스, 1199:ROM, 1200:메모리 회로, 1201:회로, 1202:회로, 1203:스위치, 1204:스위치, 1206:논리 소자, 1207:용량소자, 1208:용량소자, 1209:트랜지스터, 1210:트랜지스터, 1213:트랜지스터, 1214:트랜지스터, 1220:회로, 2100:트랜지스터, 2200:트랜지스터, 2201:절연막, 2202:도전막, 2203:도전막, 2204:절연막, 2205:도전막, 2206:도전막, 2207:절연막, 2211:반도체 기판, 2214:게이터 절연막, 3001:배선, 3002:배선, 3003:배선, 3004:배선, 3005:배선, 3200: 트랜지스터, 3300:트랜지스터, 3400:용량소자, 4000:RFID 태그, 5000:기판, 5001:픽셀부, 5002:주사선 구동기 회로, 5003:주사선 구동기 회로, 5004: 신호선 구동기 회로, 5010:용량소자 배선, 5012:게이트 배선, 5013:게이트 배선, 5014:드레인 전극, 5016:트랜지스터, 5017:트랜지스터, 5018:액정 소자, 5019:액정 소자, 5020:픽셀, 5021:스위칭 트랜지스터, 5022:구동기 트랜지스터, 5023:용량소자, 5024:발광 소자, 5025:신호선, 5026:주사선, 5027:전원선, 5028:공통 전극, 8000:표시 모듈, 8001:상부 커버, 8002:하부 커버, 8003:FPC, 8004:터치 패널, 8005:FPC, 8006:셀, 8007:백라이트 유닛, 8008:광원, 8009:프레임, 8010:인쇄 기판, 8011:배터리.

Claims (20)

  1. 반도체 장치에 있어서:
    제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막; 및
    도전막을 포함하고,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 함유하고,
    상기 제 1 절연막 또는 상기 제 2 절연막은 상기 산화물 반도체막과 상기 도전막 사이에 있고,
    상기 산화물 반도체막은 상기 제 1 절연막 또는 상기 제 2 절연막을 향해 증가하는 갈륨의 농도 기울기를 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막의 조성은 상기 제 1 절연막과 상기 제 2 절연막 사이에서 연속적으로 변하는, 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 산화물 반도체막은 상기 제 1 절연막을 향해 증가하는 상기 갈륨의 농도 기울기 및 상기 제 2 절연막을 향해 증가하는 상기 갈륨의 농도 기울기를 갖는, 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 반도체 장치를 제작하는 방법에 있어서:
    제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 제 2 절연막을 형성하는 단계; 및
    도전막을 형성하는 단계를 포함하고,
    상기 제 1 절연막 또는 상기 제 2 절연막은 상기 산화물 반도체막과 상기 도전막 사이에 형성되고,
    상기 산화물 반도체막을 형성하는 단계는 소스 가스들의 유량비가 변하는 동안 열 화학 증기 증착법에 의해 수행되고,
    인듐을 함유하는 가스, 원소 M을 함유하는 가스, 및 아연을 함유하는 가스가 상기 소스 가스들로서 사용되고,
    막 형성이 진행됨에 따라, 상기 소스 가스들 내에서 상기 원소 M을 함유하는 가스의 비율을 감소시키고,
    막 형성이 끝나감에 따라, 상기 원소 M을 함유하는 가스의 비율을 증가시키는, 반도체 장치를 제작하는 방법.
  11. 제 10 항에 있어서,
    상기 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석인, 반도체 장치를 제작하는 방법.
  12. 삭제
  13. 삭제
  14. 반도체 장치를 제작하는 방법에 있어서:
    제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 산화물 반도체막을 형성하는 단계;
    상기 산화물 반도체막 위에 제 2 절연막을 형성하는 단계; 및
    도전막을 형성하는 단계를 포함하고,
    상기 제 1 절연막 또는 상기 제 2 절연막은 상기 산화물 반도체막과 상기 도전막 사이에 형성되고,
    상기 산화물 반도체막을 형성하는 단계는 제 1 단계 및 상기 제 1 단계 후의 제 2 단계에서 수행되고,
    상기 제 1 단계는 열 화학 증기 증착법에 의해 아연을 함유하는 가스를 사용하여 0.1 원자층 이상 20 원자층 이하의 두께를 갖는 산화 아연층을 증착하는 단계를 포함하고,
    상기 제 2 단계는, 소스 가스들의 유량비가 변하는 동안, 열 화학 증기 증착법에 의해 인듐, 원소 M, 및 아연을 함유하는 반도체막을 증착하는 단계를 포함하고,
    인듐을 함유하는 가스, 상기 원소 M을 함유하는 가스, 및 아연을 함유하는 가스가 상기 소스 가스들로서 사용되고,
    상기 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석이고,
    막 형성이 진행됨에 따라, 상기 소스 가스들 내에서 상기 원소 M을 함유하는 가스의 비율을 감소시키고,
    막 형성이 끝나감에 따라, 상기 원소 M을 함유하는 가스의 비율을 증가시키는, 반도체 장치를 제작하는 방법.
  15. 제 14 항에 있어서,
    인듐, 상기 원소 M, 및 아연을 함유하는 상기 반도체막은, 상기 산화 아연층이 시드 결정으로서 성장하는 동안 증착되는, 반도체 장치를 제작하는 방법.
  16. 제 14 항에 있어서,
    상기 산화 아연층 및 상기 반도체막은 공기에 노출되지 않고 연속적으로 증착되는, 반도체 장치를 제작하는 방법.
  17. 삭제
  18. 반도체 장치에 있어서:
    제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막 위의 제 2 절연막을 포함하고,
    상기 산화물 반도체막은 인듐, 원소 M, 및 아연을 함유하고,
    상기 산화물 반도체막은 상기 제 1 절연막을 향해 감소하는 원소 M의 농도 기울기 및 상기 제 2 절연막을 향해 감소하는 원소 M의 농도 기울기를 갖는, 반도체 장치.
  19. 제 1 항 또는 제 18 항에 있어서,
    상기 산화물 반도체막은 상기 제 1 절연막과 접하고 0.1 원자층 이상 20 원자층 이하의 두께를 갖는 산화 아연층을 포함하는, 반도체 장치.
  20. 제 18 항에 있어서,
    상기 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석인, 반도체 장치.
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