KR102207028B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 미세화 또는 고집적화가 가능한 반도체 장치를 제공한다. 또는, 산화물 반도체가 사용된 반도체 장치에 양호한 전기적 특성을 부여한다. 또는 산화물 반도체가 사용된 반도체 장치의 전기적 특성의 변동을 억제하여 신뢰성이 높은 반도체 장치를 제공한다.
반도체 장치는 절연 표면 위에 제공된 섬 형상의 산화물 반도체층과, 산화물 반도체층의 측면을 둘러싸는 절연층과, 산화물 반도체층의 상면 및 절연층의 상면에 접촉하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층과 중첩되도록 제공된 게이트 전극층과, 산화물 반도체층과 게이트 전극층 사이에 제공된 게이트 절연층을 구비하며, 소스 전극층, 드레인 전극층은 산화물 반도체층의 상면보다 위측에 제공되고, 절연층의 상면은 평탄화되어 있다.
반도체 장치는 절연 표면 위에 제공된 섬 형상의 산화물 반도체층과, 산화물 반도체층의 측면을 둘러싸는 절연층과, 산화물 반도체층의 상면 및 절연층의 상면에 접촉하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층과 중첩되도록 제공된 게이트 전극층과, 산화물 반도체층과 게이트 전극층 사이에 제공된 게이트 절연층을 구비하며, 소스 전극층, 드레인 전극층은 산화물 반도체층의 상면보다 위측에 제공되고, 절연층의 상면은 평탄화되어 있다.
Description
본 발명은 물건, 방법, 제조 방법, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어 반도체 장치, 표시 장치, 발광 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 뜻하며, 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 이러한 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 근년에는 전자 기기의 소형화나 경량화에 따라, 트랜지스터 등을 고밀도로 집적한 집적 회로의 요구가 높아지고 있다.
본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 산화물 반도체가 사용된 반도체 장치에 양호한 전기적 특성을 부여하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는 산화물 반도체가 사용된 반도체 장치의 전기적 특성의 변동을 억제하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 노멀리 온 상태가 되기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 누설 전류가 증가되기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 문턱 전압이 변동되기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 문턱 전압이 열화되기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 단채널(short channel) 효과의 영향을 받기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소스 영역과 드레인 영역이 단락되기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 채널 길이의 편차의 영향을 받기 어려운 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
다만, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등에서의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 것 외의 과제도 만들어 낼 수 있다.
본 발명의 일 형태는 절연 표면 위에 제공된 섬 형상의 산화물 반도체층과, 산화물 반도체층의 측면을 둘러싸는 절연층과, 산화물 반도체층의 상면, 및 절연층의 상면에 접촉하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층과 중첩되도록 제공된 게이트 전극층과, 산화물 반도체층과 게이트 전극층 사이에 제공된 게이트 절연층을 구비하며, 소스 전극층, 드레인 전극층은 산화물 반도체층의 상면보다 위측에 제공되고, 절연층의 상면은 평탄화되어 있는 것을 특징으로 하는, 반도체 장치이다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 있어서, 산화물 반도체층과 절연층 사이에 산화물층을 구비하며, 산화물층은 산화물 반도체층의 측면에 접촉하도록 제공되는 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 있어서, 소스 전극층은 순차적으로 적층된 제 1 소스 전극층과 제 2 소스 전극층을 포함하고, 드레인 전극층은 순차적으로 적층된 제 1 드레인 전극층과 제 2 드레인 전극층을 포함하고, 제 1 소스 전극층 및 제 1 드레인 전극층은 산화물 반도체층의 상면 및 절연층의 상면에 접촉하도록 제공되며, 제 2 소스 전극층 및 제 2 드레인 전극층은 산화물 반도체층의 상면에 접촉하도록 제공되는 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체층의 하면에 접촉하도록 제공되는 제 1 산화물층을 구비하며, 절연층은 제 1 산화물층의 측면을 둘러싸도록 제공되는 것이 바람직하다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체층의 상면, 소스 전극층의 상면, 및 드레인 전극층의 상면에 접촉하는 제 2 산화물층을 구비하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태에 따르면, 산화물 반도체를 사용한 반도체 장치에 양호한 전기적 특성을 부여할 수 있다.
또한, 본 발명의 일 형태에 따르면, 산화물 반도체가 사용된 반도체 장치의 전기적 특성의 변동을 억제하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 2는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 3은 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 4는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 5는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 6은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 7은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 8은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 9는 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 10은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 11은 실시형태에 따른 트랜지스터에 포함되는 적층 구조를 도시한 개념도.
도 12는 실시형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 13은 실시형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 14는 실시형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 15는 실시형태에 따른 반도체 장치의 회로도 및 단면도.
도 16은 실시형태에 따른 반도체 장치의 회로도 및 단면도.
도 17은 실시형태에 따른 반도체 장치의 단면도.
도 18은 실시형태에 따른 반도체 장치의 일례를 도시한 블록도.
도 19는 실시형태에 따른 반도체 장치의 일례를 도시한 블록도.
도 20은 실시형태에 따른 반도체 장치의 일례를 도시한 도면.
도 21은 실시형태에 따른 질화 티타늄막의 조성과 성막 조건의 관계를 도시한 도면.
도 2는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 3은 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 4는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 5는 실시형태에 따른 트랜지스터의 구성예를 설명하기 위한 도면.
도 6은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 7은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 8은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 9는 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 10은 실시형태에 따른 트랜지스터의 제작 방법예를 설명하기 위한 도면.
도 11은 실시형태에 따른 트랜지스터에 포함되는 적층 구조를 도시한 개념도.
도 12는 실시형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 13은 실시형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 14는 실시형태에 따른 산화물 적층의 밴드 구조를 설명하기 위한 도면.
도 15는 실시형태에 따른 반도체 장치의 회로도 및 단면도.
도 16은 실시형태에 따른 반도체 장치의 회로도 및 단면도.
도 17은 실시형태에 따른 반도체 장치의 단면도.
도 18은 실시형태에 따른 반도체 장치의 일례를 도시한 블록도.
도 19는 실시형태에 따른 반도체 장치의 일례를 도시한 블록도.
도 20은 실시형태에 따른 반도체 장치의 일례를 도시한 도면.
도 21은 실시형태에 따른 질화 티타늄막의 조성과 성막 조건의 관계를 도시한 도면.
실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 형태 및 자세한 사항은 본 발명의 취지 및 범위를 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하며, 그 반복되는 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리킬 때는 같은 해치(hatch) 패턴을 사용하며, 특별히 부호를 붙이지 않은 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되는 것이 아니다.
또한, 본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성 요소의 혼동을 피하기 위해서 사용되는 것이며, 이들 서수사는 구성 요소를 수적으로 한정하는 것은 아니다.
또한, '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 그러므로, 본 명세서에서는 용어 '소스'나 '드레인'은 서로 바꿔 사용할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치에 포함되는 적층 구조에 대해서 도 11을 사용하여 설명한다.
반도체 장치에 포함되는 적층 구조는 절연층(402)과 게이트 절연층(410) 사이에 산화물 적층(404)을 구비하는 구성이다. 또한, 산화물 적층(404)은 제 1 산화물층(404a), 산화물 반도체층(404b), 및 제 2 산화물층(404c)을 포함한다.
제 1 산화물층(404a) 및 제 2 산화물층(404c)은 산화물 반도체층(404b)을 구성하는 금속 원소를 1종류 이상 함유한 산화물층이다.
산화물 반도체층(404b)은 적어도 인듐, 아연, 및 M(M은 Al, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 함유한 In-M-Zn 산화물로 표기되는 층을 포함한다. 산화물 반도체층(404b)이 인듐을 함유하면, 트랜지스터의 캐리어 이동도가 높아지기 때문에 바람직하다.
산화물 반도체층(404b)의 하층의 제 1 산화물층(404a)은 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되고, 산화물 반도체층(404b)보다 In에 대한 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는 제 1 산화물층(404a)에, 산화물 반도체층(404b)보다 상술한 원소를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 함유한 산화물층을 사용한다. 상술한 원소는 인듐보다 산소와 강하게 결합하기 때문에, 산소 결손이 산화물층에 생기는 것을 억제하는 기능을 갖는다. 즉 제 1 산화물층(404a)은 산화물 반도체층(404b)보다 산소 결손이 생기기 어려운 산화물층이다.
산화물 반도체층(404b)의 상층의 제 2 산화물층(404c)은 제 1 산화물층(404a)과 마찬가지로 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되고, 산화물 반도체층(404b)보다 In에 대한 M의 원자수비가 높은 산화물층을 포함한다. 구체적으로는 제 2 산화물층(404c)에, 산화물 반도체층(404b)보다 상술한 원소를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비로 함유한 산화물층을 사용한다.
즉 제 1 산화물층(404a), 산화물 반도체층(404b), 및 제 2 산화물층(404c)이 적어도 인듐, 아연, 및 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 함유한 In-M-Zn 산화물인 경우, 제 1 산화물층(404a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(404b)을 In:M:Zn=x2:y2:z2[원자수비], 제 2 산화물층(404c)을 In:M:Zn=x3:y3:z3[원자수비]로 하면, y1/x1 및 y3/x3이 y2/x2보다 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 때, 산화물 반도체층(404b)에서 y2가 x2 이상이면 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 다만 y2가 x2의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되기 때문에 y2는 x2의 3배 미만인 것이 바람직하다.
또한, 제 1 산화물층(404a)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In이 50atomic% 미만, M이 50atomic% 이상이면 바람직하고, In이 25atomic% 미만, M이 75atomic% 이상이면 더 바람직하다. 또한, 산화물 반도체층(404b)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In이 25atomic% 이상, M이 75atomic% 미만이면 바람직하고, In이 34atomic% 이상, M이 66atomic% 미만이면 더 바람직하다. 또한, 제 2 산화물층(404c)이 In-M-Zn 산화물인 경우, In과 M의 원자수비는 In이 50atomic% 미만, M이 50atomic% 이상이면 바람직하고, In이 25atomic% 미만, M이 75atomic% 이상이면 더 바람직하다.
또한, 제 1 산화물층(404a)과 제 2 산화물층(404c)은 다른 구성 원소를 함유한 층으로 하여도 좋고, 같은 구성 원소를 동일한 원자수비 또는 다른 원자수비로 함유한 층으로 하여도 좋다.
제 1 산화물층(404a), 산화물 반도체층(404b), 및 제 2 산화물층(404c)에는 예를 들어, 인듐, 아연, 및 갈륨을 함유한 산화물 반도체를 사용할 수 있다.
제 1 산화물층(404a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(404b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 제 1 산화물층(404a) 및 제 2 산화물층(404c)은 산화물 반도체층(404b)을 구성하는 금속 원소를 1종류 이상 함유하고, 전도대 하단의 에너지가 산화물 반도체층(404b)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 값 이상, 2eV, 1eV, 0.5eV, 0.4eV 중 어느 값 이하만큼 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이와 같은 구조에 있어서, 게이트 절연층(410)을 개재(介在)하여 산화물 적층(404)과 중첩되는 게이트 전극층에 전압을 인가하면, 산화물 적층(404) 중 전도대 하단의 에너지가 가장 작은 산화물 반도체층(404b)에 채널이 형성된다. 즉, 산화물 반도체층(404b)과 게이트 절연층(410) 사이에 제 2 산화물층(404c)이 형성되어 있음으로써, 트랜지스터의 채널을 게이트 절연층(410)에 접촉하지 않는 구조로 할 수 있다.
[산화물 적층의 밴드 구조]
산화물 적층(404)의 밴드 구조를 설명한다. 제 1 산화물층(404a) 및 제 2 산화물층(404c)에 상당하는 층으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물, 산화물 반도체층(404b)에 상당하는 층으로서 에너지 갭이 2.8eV인 In-Ga-Zn 산화물을 사용하여, 산화물 적층(404)에 상당하는 적층을 제작하고, 밴드 구조를 해석한다. 또한, 편의상 상기 적층을 산화물 적층, 상기 적층을 구성하는 각 층을 제 1 산화물층, 산화물 반도체층, 제 2 산화물층이라고 하여 설명한다.
제 1 산화물층, 산화물 반도체층, 제 2 산화물층의 막 두께는 각각 10nm로 하고, 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사 제조 UT-300)를 사용하여 측정하였다. 또한, 제 1 산화물층과 산화물 반도체층 사이의 계면 근방의 에너지 갭은 3eV, 제 2 산화물층과 산화물 반도체층 사이의 계면 근방의 에너지 갭은 3eV로 하였다.
도 12의 (A)는 산화물 적층을 제 2 산화물층으로부터 에칭하면서 각 층의 진공 준위와 가전자대 상단의 에너지 차이를 측정하고 그 값을 플롯한 도면이다. 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 제조 VersaProbe)를 이용하여 측정하였다.
도 12의 (B)는, 진공 준위와 가전자대 상단의 에너지 차이로부터, 각 층의 에너지 갭 사이를 뺀 값으로서 산출되는 진공 준위와 전도대 하단의 에너지 차이(전자 친화력)를 플롯한 도면이다.
그리고, 도 13의 (A)는 도 12의 (B)의 밴드 구조의 일부를 모식적으로 도시한 것이다. 도 13의 (A)에는 제 1 산화물층 및 제 2 산화물층에 접촉하도록 산화 실리콘막을 제공한 경우를 도시하였다. 여기서, Ev는 진공 준위의 에너지, EcI1 및 EcI2는 산화 실리콘막의 전도대 하단의 에너지, EcS1은 제 1 산화물층의 전도대 하단의 에너지, EcS2는 산화물 반도체층의 전도대 하단의 에너지, EcS3은 제 2 산화물층의 전도대 하단의 에너지를 나타낸다.
도 13의 (A)에 도시한 바와 같이, 제 1 산화물층, 산화물 반도체층, 제 2 산화물층에 있어서, 전도대 하단의 에너지가 연속적으로 변화된다. 이것은 제 1 산화물층, 산화물 반도체층, 제 2 산화물층의 조성이 근사됨으로써 산소가 상호로 확산되기 쉬워진다는 것으로부터도 이해가 간다.
또한, 도 13의 (A)에서는 제 1 산화물층 및 제 2 산화물층이 같은 에너지 갭을 갖는 산화물층인 경우에 대해서 도시하였지만, 각각이 다른 에너지 갭을 갖는 산화물층이어도 좋다. 예를 들어, EcS3보다 EcS1이 높은 에너지를 갖는 경우, 밴드 구조의 일부는 도 13의 (B)와 같다. 또한, 도 13에는 도시하지 않았지만, EcS1보다 EcS3이 높은 에너지를 가져도 좋다.
도 12의 (A), (B), 및 도 13의 (A), (B)로부터, 산화물 적층에서의 산화물 반도체층이 웰(well: 우물)이 되어, 산화물 적층이 사용된 트랜지스터에 있어서, 채널이 산화물 반도체층에 형성되는 것을 알 수 있다. 또한, 산화물 적층은 전도대 하단의 에너지가 연속적으로 변화되고 있기 때문에, U자형 웰(U Shape Well)이라고도 부를 수 있다. 또한, 이와 같은 구성으로 형성된 채널을 매몰 채널이라고도 할 수 있다.
제 1 산화물층(404a) 및 제 2 산화물층(404c)은 산화물 반도체층(404b)을 구성하는 금속 원소를 1종류 이상 함유한 산화물층이기 때문에, 산화물 적층(404)은 공통된 주성분을 함유한 층이 적층된 산화물 적층이라고도 할 수 있다. 공통된 주성분을 함유한 층이 적층된 산화물 적층은 각 층을 단순히 적층하지 않고 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 웰 구조)이 형성되도록 제작한다. 왜냐하면, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 혼재되어 있으면, 에너지 밴드의 연속성이 없어져, 계면에서 캐리어가 트랩 또는 재결합되어 소멸되기 때문이다.
연속 접합을 형성하기 위해서는 로드록 챔버를 구비한 멀티 챔버 방식의 성막 장치(예를 들어 스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치의 각 챔버는 산화물 반도체에 있어서 불순물인 물 등을 가능한 한 제거하도록 크라이오 펌프 등 흡착식 진공 배기 펌프를 사용하여 고진공 배기(1×10-4Pa 내지 5×10-7Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체가 역류하지 않도록 하는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는 챔버 내를 고진공으로 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스를 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화된 가스로 함으로써, 산화물 반도체에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
산화물 반도체층(404b)의 상층 또는 하층에 제공되는 제 1 산화물층(404a) 및 제 2 산화물층(404c)은 배리어층으로서 기능하며, 산화물 적층(404)에 접촉하는 절연층(절연층(402) 및 게이트 절연층(410))과 산화물 적층(404) 사이의 계면에 형성되는 트랩 준위의 영향이 트랜지스터의 캐리어의 주된 경로(캐리어 패스)가 되는 산화물 반도체층(404b)에 미치는 것을 억제할 수 있다.
예를 들어, 산화물 반도체층에 포함되는 산소 결손은 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위(局在準位)로서 현재화(顯在化)된다. 이와 같은 국재 준위에 캐리어가 트랩됨으로써 트랜지스터의 신뢰성이 떨어지기 때문에, 산화물 반도체층에 포함되는 산소 결손을 저감할 필요가 있다. 산화물 적층(404)에 있어서는 산화물 반도체층(404b)에 비해 산소 결손이 생기기 어려운 산화물층을 산화물 반도체층(404b)의 상하에 접촉하도록 제공함으로써, 산화물 반도체층(404b) 내의 산소 결손을 저감할 수 있다. 예를 들어, 산화물 반도체층(404b)은 일정 전류 측정법(CPM: Constant Photocurrent Method)에 의해 측정된 국재 준위에 의한 흡수 계수를 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만으로 할 수 있다.
또한, 산화물 반도체층(404b)이 구성 원소가 상이한 절연층(예를 들어, 산화 실리콘막을 포함한 하지 절연층)에 접촉하는 경우, 채널이 형성되는 산화물 반도체층(404b)으로 불순물 원소(예를 들어, 실리콘)가 혼입될 수 있다. 혼입된 불순물 원소로 인하여 2층의 계면에 계면 준위가 형성되면, 트랜지스터의 문턱 전압이 변동되는 등 전기적 특성 저하의 요인이 된다. 그러나, 산화물 적층(404)에 있어서는 제 1 산화물층(404a)은 산화물 반도체층(404b)을 구성하는 금속 원소를 1종류 이상 함유하여 구성되기 때문에, 제 1 산화물층(404a)과 산화물 반도체층(404b) 사이의 계면에 계면 준위가 형성되기 어려워진다. 따라서, 제 1 산화물층(404a)을 제공함으로써, 트랜지스터의 문턱 전압 등 전기적 특성의 편차를 저감시킬 수 있다.
또한, 게이트 절연층(410)과 산화물 반도체층(404b) 사이의 계면 근방에 채널이 형성되는 경우, 상기 계면에서 계면 산란이 일어나, 트랜지스터의 전계 효과 이동도가 낮아진다. 그러나, 산화물 적층(404)에 있어서, 제 2 산화물층(404c)은 산화물 반도체층(404b)을 구성하는 금속 원소를 1종류 이상 포함하여 구성되기 때문에, 산화물 반도체층(404b)과 제 2 산화물층(404c) 사이의 계면에서는 캐리어 산란이 일어나기 어려워, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
또한, 제 1 산화물층(404a) 및 제 2 산화물층(404c)은 산화물 적층(404)에 접촉하는 절연층(절연층(402) 및 게이트 절연층(410))의 구성 원소가 산화물 반도체층(404b)으로 혼입되어, 불순물로 인한 준위가 형성되는 것을 억제하기 위한 배리어층으로서도 기능한다.
예를 들어, 산화물 적층(404)에 접촉하는 절연층(402) 또는 게이트 절연층(410)으로서, 실리콘을 함유한 절연층을 사용하는 경우, 상기 절연층 내의 실리콘, 또는 절연층 내로 혼입될 수 있는 탄소가 제 1 산화물층(404a) 또는 제 2 산화물층(404c) 내로 계면으로부터 수nm 정도까지 혼입될 수 있다. 실리콘이나 탄소 등 불순물이 산화물 반도체층 내로 혼입되면 불순물 준위를 형성하고, 불순물 준위가 도너가 되어 전자를 생성함으로써 산화물 반도체층이 n형화될 수 있다.
그러나, 제 1 산화물층(404a) 및 제 2 산화물층(404c)의 막 두께가 수nm보다 두꺼우면, 혼입된 실리콘이나 탄소 등 불순물이 산화물 반도체층(404b)까지 도달되지 않기 때문에, 불순물 준위의 영향이 저감된다.
여기서, 산화물 반도체층에 포함되는 실리콘 농도는 3×1018atoms/cm3 이하, 바람직하게는 3×1017atoms/cm3 이하로 한다. 또한, 산화물 반도체층에 포함되는 탄소 농도는 3×1018atoms/cm3 이하, 바람직하게는 3×1017atoms/cm3 이하로 한다. 특히 14족 원소인 실리콘 또는 탄소가 산화물 반도체층(404b)으로 많이 혼입되지 않도록, 캐리어 경로가 되는 산화물 반도체층(404b)을 제 1 산화물층(404a)과 제 2 산화물층(404c) 사이에 끼우거나 이들로 둘러싸는 구성으로 하는 것이 바람직하다. 즉, 산화물 반도체층(404b)에 함유되는 실리콘 농도 및 탄소 농도는 제 1 산화물층(404a) 및 제 2 산화물층(404c)에 함유되는 실리콘 농도 및 탄소 농도보다 낮은 것이 바람직하다.
또한, 산화물 반도체층 내의 불순물 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정할 수 있다.
또한, 산화물 반도체층에 수소나 수분이 함유되면, 도너가 생성되어 산화물 반도체층이 n형화될 수 있다. 따라서, 웰 구조를 실현하는 데, 산화물 적층(404)의 상방에 수소나 수분이 외부로부터 침입하는 것을 방지하는 보호 절연층(질화 실리콘층 등)을 제공하는 것이 유용하다.
또한, 도 14에 도시한 바와 같이, 제 1 산화물층(404a) 및 제 2 산화물층(404c)과, 산화 실리콘막 등의 절연막 사이의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 제 1 산화물층(404a) 및 제 2 산화물층(404c)이 있음으로써, 산화물 반도체층(404b)과 상기 트랩 준위가 떨어져 존재하게 할 수 있다. 다만, EcS1 또는 EcS3과, EcS2 사이의 에너지 차이가 작은 경우, 산화물 반도체층(404b)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달될 수 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 음의 고정 전하가 생겨 트랜지스터의 문턱 전압은 양 방향으로 변동된다.
따라서, EcS1 및 EcS3과, EcS2 사이의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 함으로써, 트랜지스터의 문턱 전압의 변동이 저감되어, 안정된 전기적 특성을 얻을 수 있다.
[산화물 적층의 막 형성]
다층 구조를 구성하는 각 산화물층은 적어도 인듐(In)을 함유하며, 스퍼터링법, 바람직하게는 DC스퍼터링법에 의해 형성할 수 있는 스퍼터링 타깃을 사용하여 형성한다. 스퍼터링 타깃에 인듐을 함유시킴으로써 도전성이 높아지기 때문에, DC스퍼터링법에 의한 막 형성이 용이해진다.
제 1 산화물층(404a) 및 제 2 산화물층(404c)을 구성하는 재료로서는 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되는 재료를 사용한다. M으로서는 Ga를 사용하는 것이 바람직하다. 다만, 함유시키는 Ga의 비율이 높은 경우, 구체적으로는 InGaXZnYOZ로 표기되는 재료에서 X=10을 초과하는 경우, 막을 형성할 때 분말이 발생할 우려가 있어, 스퍼터링법으로 막을 형성하는 것이 어려워지므로 바람직하지 않다.
또한, 제 1 산화물층(404a) 및 제 2 산화물층(404c)에는 산화물 반도체층(404b)에 사용하는 재료보다 인듐의 원자수비가 적은 재료를 사용한다. 산화물층(404a), 산화물층(404c), 및 산화물 반도체층(404b) 내의 인듐이나 갈륨 등의 함유량은 비행 시간형 이차 이온 질량 분석법(TOF-SIMS)이나 X선 전자 분광법(XPS)으로 비교할 수 있다.
다층 구조를 구성하는 각 산화물층은, 예를 들어 비단결정을 포함하여도 좋다. 비단결정은, 예를 들어 CAAC(C Axis Aligned Crystal), 다결정, 미결정, 비정질을 갖는다. 비단결정에 있어서 비정질은 결함 준위 밀도가 가장 높고, CAAC는 결함 준위 밀도가 가장 낮다.
다층 구조를 구성하는 각 산화물층은, 예를 들어 미결정을 포함하여도 좋다. 미결정 산화물막은, 예를 들어 1nm 이상 10nm 미만의 크기의 미결정을 막 중에 포함한 산화물을 갖는다.
다층 구조를 구성하는 각 산화물층은, 예를 들어 비정질을 포함하여도 좋다. 비정질 산화물막은, 예를 들어 원자 배열이 무질서하며, 결정 성분이 없는 산화물을 갖는다. 또는, 비정질 산화물막은, 예를 들어 완전한 비정질이며, 결정부를 포함하지 않는 산화물을 갖는다.
또한, 다층 구조를 구성하는 각 산화물층이 CAAC 산화물, 미결정 산화물, 비정질 산화물의 혼합막이어도 좋다. 혼합막은, 예를 들어 비정질 산화물 영역과 미결정 산화물 영역과 CAAC 산화물 영역을 갖는다. 또한 혼합막은, 예를 들어 비정질 산화물 영역과 미결정 산화물 영역과 CAAC 산화물 영역의 적층 구조를 가져도 좋다.
또한, 다층 구조를 구성하는 각 산화물층은, 예를 들어 단결정을 가져도 좋다.
다층 구조를 구성하는 각 산화물층은 복수의 결정부를 갖고, 이 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되어 있는 것이 바람직하다. 또한, 다른 결정부간에서 a축 및 b축의 방향이 각각 달라도 좋다. 이와 같은 산화물 반도체막의 일례로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이 있다.
제 1 산화물층(404a)은 절연층(402)의 구성 원소(예를 들어 실리콘)를 불순물로서 함유함으로써 비정질 구조를 갖는 경우가 있다. 다만, 채널이 형성되는 산화물 반도체층(404b)은 결정부를 갖는 것이 바람직하다. 비정질 구조를 갖는 제 1 산화물층(404a) 위에 결정부를 갖는 산화물 반도체층(404b)을 적층하는 경우, 이 산화물 적층은 결정 구조가 다르기 때문에 헤테로 구조라고 부를 수 있다.
또한, 제 2 산화물층(404c)은 비정질 구조로 하여도 좋고, 결정부를 가져도 좋다. 다만, 결정부를 갖는 산화물 반도체층(404b) 위에 제 2 산화물층(404c)을 형성하면 제 2 산화물층(404c)도 결정 구조를 갖는 막이 되기 쉽고, 이 경우에는 산화물 반도체층(404b)과 제 2 산화물층(404c) 사이의 경계를 단면 TEM(TEM: Transmission Electron Microscope)에 의한 관찰로는 판별하기 어려워질 수 있다. 다만, 제 2 산화물층(404c)의 결정성은 산화물 반도체층(404b)보다 낮기 때문에, 결정성의 정도에 기초하여 경계를 판별할 수 있다고 할 수 있다.
또한, 산화물 적층(404)에 있어서, 적어도 산화물 반도체층(404b)은 CAAC-OS막인 것이 바람직하다. 본 명세서 등에서 CAAC-OS막이란, c축이 산화물 반도체막의 표면에 대략 수직인 결정부를 포함한 산화물 반도체막을 말한다.
이하에서는, 산화물 반도체막의 구조에 대해서 설명한다.
또한, 본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 나누어진다. 비단결정 산화물 반도체막이란, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대해서 설명한다.
CAAC-OS막은 c축 배향한 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 결정부들 간의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한 CAAC-OS막에 포함되는 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기일 수도 있다. 다만 CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어 평면 TEM상에서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상의 결정 영역이 관찰되는 경우가 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조를 해석하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의해 해석한 경우, 회절각(2θ)이 31° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것이 확인된다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의해 CAAC-OS막을 해석한 경우, 2θ가 56° 근방일 때 피크가 나타날 수 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들 간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 a-b면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 열처리 등 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다.
또한, CAAC-OS막 내의 c축 배향한 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터 결정 성장하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, c축 배향한 결정부의 비율이 부분적으로 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의해 해석한 경우, 2θ가 31° 근방인 피크에 더하여, 2θ가 36° 근방인 피크도 나타날 수 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 함유되면 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 될 수 있다.
또한 CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 또는 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막이 사용된 트랜지스터의 전기적 특성은 문턱 전압이 음이 되는(노멀리 온이라고도 함) 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막이 사용된 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막이 사용된 트랜지스터는 전기적 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막이 사용된 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대해서 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한 nc-OS막은, 예를 들어 TEM에 의한 관찰상에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성이 보이지 않는다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막의 구조를 결정부보다 직경이 큰 X선을 사용하는 XRD 장치에 의해 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부의 직경보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)에 의해 nc-OS막을 관찰하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부의 직경과 프로브 직경이 가깝거나 결정부의 직경보다 프로브 직경이 작은(예를 들어 1nm 이상 30nm 이하) 전자 빔을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)에 의해 nc-OS막을 관찰하면, 스폿이 관측된다. 또한, 나노 빔 전자 회절에 의해 nc-OS막을 관찰하면, 휘도가 높은 원 형(환 형)의 영역이 관측되는 경우가 있다. 또한, 나노 빔 전자 회절에 의해 nc-OS막을 관찰하면, 원 형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 간에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
여기까지가 산화물 반도체막의 구조에 관한 설명이다.
또한, 산화물 적층(404)에 포함되는 제 1 산화물층(404a) 및 제 2 산화물층(404c)도 상술한 산화물 반도체층과 같은 구조를 가질 수 있다.
또한, 산화물 적층(404)은 제 1 산화물층(404a)을 비정질 구조로 하고, 이 비정질 구조의 표면으로부터 CAAC-OS막을 형성하여 산화물 반도체층(404b)으로 하는 것이 바람직하다.
[CAAC-OS막의 형성 방법]
CAAC-OS막은, 예를 들어 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의해 형성한다. 이 스퍼터링용 타깃에 이온이 충돌되면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되고, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리되는 경우가 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
평판 형상의 스퍼터링 입자란, 예를 들어 a-b면에 평행한 면의 원상당 직경이 3nm 이상 10nm 이하, 두께(a-b면에 수직인 방향의 길이)가 0.7nm 이상 1nm 미만인 것을 말한다. 또한, 평판 형상의 스퍼터링 입자는 a-b면에 평행한 면이 정삼각형 또는 정육각형이어도 좋다. 여기서 면의 원상당 직경이란, 면의 면적과 같은 정원의 직경을 말한다.
또한, CAAC-OS막을 형성하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 기판 온도를 높게 함으로써, 기판에 도달한 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막 형성 시의 기판 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평탄한 면이 기판에 부착된다. 이 때, 스퍼터링 입자가 양으로 대전됨으로써 스퍼터링 입자들끼리 반발하면서 기판에 부착되므로, 스퍼터링 입자가 치우쳐 불균일하게 겹치는 일이 없어 두께가 균일한 CAAC-OS막을 형성할 수 있다.
막 형성 시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 가스 내의 산소 비율을 높이고 전력을 최적화함으로써, 막 형성 시의 플라즈마로 인한 손상을 경감시키면 바람직하다. 성막 가스 내의 산소 비율은 30vol% 이상, 바람직하게는 100vol%로 한다.
CAAC-OS막을 형성한 후에 열처리를 수행하여도 좋다. 열처리는 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기하 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, CAAC-OS막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서의 열처리로 인하여 CAAC-OS막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리를 수행함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리함으로써 CAAC-OS막의 결정성을 더 높일 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 CAAC-OS막의 불순물 농도를 저감시킬 수 있다.
이하에서는 스퍼터링용 타깃의 일례로서, In-Ga-Zn 산화물 타깃에 대해서 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고 가압 처리를 수행한 후, 1000℃ 이상 1500℃ 이하의 온도로 열처리함으로써 다결정인 In-Ga-Zn 산화물 타깃을 제작한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비란, 예를 들어 InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또는, 이하의 방법으로 CAAC-OS막을 형성한다.
우선, 제 1 산화물 반도체막을 1nm 이상 10nm 미만의 두께로 형성한다. 제 1 산화물 반도체막은 스퍼터링법으로 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고, 성막 가스 내의 산소 비율을 30vol% 이상 바람직하게는 100vol%로 하여 제 1 산화물 반도체막을 형성한다.
다음에, 열처리를 수행하여 제 1 산화물 반도체막을 결정성이 높은 제 1 CAAC-OS막으로 한다. 열처리는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기하 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, 제 1 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서의 열처리로 인하여 제 1 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리를 수행함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 제 1 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
제 1 산화물 반도체막의 두께를 1nm 이상 10nm 미만으로 하면, 두께가 10nm 이상인 경우에 비해 열처리에 의한 결정화가 용이해진다.
다음에, 제 1 산화물 반도체막과 같은 조성을 갖는 제 2 산화물 반도체막을 두께 10nm 이상 50nm 이하로 형성한다. 제 2 산화물 반도체막은 스퍼터링법으로 형성한다. 구체적으로는, 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 하고 성막 가스 내의 산소 비율을 30vol% 이상, 바람직하게는 100vol%로 하여 제 2 산화물 반도체막을 형성한다.
다음에, 열처리를 수행하여 제 2 산화물 반도체막을 제 1 CAAC-OS막으로부터 고상 성장시킴으로써 결정성이 높은 제 2 CAAC-OS막으로 한다. 열처리는 350℃ 이상 740℃ 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도로 수행한다. 또한, 열처리 시간은 1분 이상 24시간 이하, 바람직하게는 6분 이상 4시간 이하로 한다. 또한, 열처리는 불활성 분위기하 또는 산화성 분위기하에서 수행하면 좋다. 바람직하게는, 불활성 분위기하에서 열처리한 후에 산화성 분위기하에서 열처리한다. 불활성 분위기하에서 열처리함으로써, 제 2 산화물 반도체막의 불순물 농도를 짧은 시간에 저감시킬 수 있다. 한편, 불활성 분위기하에서의 열처리로 인하여 제 2 산화물 반도체막에 산소 결손이 생성될 수 있다. 이 경우에는 산화성 분위기하에서 열처리를 수행함으로써 상기 산소 결손을 저감시킬 수 있다. 또한, 열처리는 1000Pa 이하, 100Pa 이하, 10Pa 이하, 또는 1Pa 이하의 감압하에서 수행하여도 좋다. 감압하에서는 더 짧은 시간에 제 2 산화물 반도체막의 불순물 농도를 저감시킬 수 있다.
상술한 바와 같이 하여 총 두께가 10nm 이상인 CAAC-OS막을 형성할 수 있다. 이 CAAC-OS막을 산화물 적층에서의 산화물 반도체층으로서 적합하게 사용할 수 있다.
본 실시형태는, 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 예시한 적층 구조를 포함하는 반도체 장치, 및 반도체 장치의 제작 방법예를 도면을 참조하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 갖는 상부 게이트형(top-gate) 트랜지스터에 대해서 기재한다.
[반도체 장치의 구성예]
도 1은 트랜지스터(100)의 구성예이다. 도 1의 (A)는 트랜지스터(100)를 상면으로부터 본 개략도이고, 도 1의 (B)는 도 1의 (A)의 절단선 A-B 부분의 단면 개략도이고, 도 1의 (C)는 도 1의 (A)의 절단선 C-D 부분의 단면 개략도이다.
도 1에 도시한 트랜지스터(100)는 기판(101) 위에 제공된 절연층(103)과, 절연층(103) 위에 제공된 섬 형상의 제 1 산화물층(104a)과, 제 1 산화물층(104a) 위에 제공된 섬 형상의 산화물 반도체층(104b)과, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 측면에 접촉하도록 제공된 산화물층(106)과, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 측면을 둘러싸도록 제공되며 산화물층(106)의 측면에 접촉하는 절연층(107)과, 절연층(107), 산화물층(106), 및 산화물 반도체층(104b) 각각의 상면의 일부에 접촉하도록 제공된 한 쌍의 전극층(108a)과, 전극층(108a) 위에 제공되며 산화물 반도체층(104b)의 상면의 일부에 접촉하는 한 쌍의 전극층(108b)과, 전극층(108b) 위에 접촉하도록 제공된 한 쌍의 전극층(108c)과, 한 쌍의 전극층(108c)의 상면의 일부, 및 산화물 반도체층(104b)의 상면의 일부에 접촉하도록 제공된 제 2 산화물층(104c)과, 제 2 산화물층(104c) 위에 제공된 게이트 절연층(105)과, 게이트 절연층(105) 위에 적층되어 제공된 전극층(109a) 및 전극층(109b)을 갖는다. 또한, 이 구성을 덮어 절연층(111)이 제공되어 있다. 또한, 절연층(111) 위에 절연층(112)이 제공되어도 좋다.
제 1 산화물층(104a), 산화물 반도체층(104b), 및 제 2 산화물층(104c)의 적층체를 산화물 적층(104)으로 한다. 또한, 이들 사이의 경계는 불명확한 경우가 있기 때문에, 도 1에서는 파선으로 도시하였다.
산화물 적층(104) 중 전극층(108a) 및 전극층(108b)과 중첩되는 일부의 영역에는 저저항 영역(102)이 형성되어 있다. 도 1의 (B)는 산화물 반도체층(104b) 중에 저저항 영역(102)이 형성된 모양을 도시한 것이다. 또한, 산화물 적층(104) 중의 저저항 영역(102)의 경계는 불명확한 경우가 있으므로, 도 1에서는 파선으로 도시하였다.
전극층(108a), 전극층(108b), 및 전극층(108c)의 적층체를 전극층(108)으로 한다. 전극층(108)은 트랜지스터(100)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 전극층(109a) 및 전극층(109b)의 적층체를 전극층(109)으로 한다. 전극층(109)은 트랜지스터(100)의 게이트 전극으로서 기능한다.
이하에서는 각 구성 요소에 대해서 설명한다.
[기판]
기판(101)은 단순한 지지 기판뿐만 아니라, 트랜지스터 등 다른 디바이스가 형성된 기판이어도 좋다. 이 경우에는 트랜지스터(100)의 게이트 전극, 소스 전극, 및 드레인 전극 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
[절연층]
절연층(103)은 기판(101)으로부터 불순물이 확산되는 것을 방지하는 역할뿐만 아니라, 산화물 적층(104)에 산소를 공급하는 역할을 가지도록, 산소를 함유한 절연층을 사용하여 형성한다. 또한, 상술한 바와 같이 기판(101)을 다른 디바이스가 형성된 기판으로 하는 경우, 절연층(103)은 층간 절연층으로서의 기능도 갖는다. 이 경우에는 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
본 실시형태에 따른 트랜지스터(100)에 있어서, 산소를 함유한 절연층(103)이 산화물 반도체층을 포함한 적층 구조(산화물 적층(104))의 하방에 제공되어 있다. 이와 같은 구성으로 함으로써, 절연층(103)에 함유되는 산소를 채널 형성 영역으로 공급할 수 있다. 절연층(103)은 화학양론적 조성보다 과잉으로 산소를 함유한 영역을 갖는 것이 바람직하다. 절연층(103)이 과잉으로 산소를 함유함으로써, 채널 형성 영역으로의 산소의 공급이 더 촉진될 수 있다.
또한 본 명세서 등에서 과잉 산소란, 열처리에 의해 산화물 반도체층 내, 산화물층 내, 산화 실리콘 내, 또는 산화질화 실리콘 내를 이동할 수 있는 산소, 또는 본래의 화학양론적 조성을 만족시키는 산소보다 과잉으로 존재하는 산소, 또는 산소 부족으로 인한 Vo(oxygen vacancy(산소 공공))를 만족시키거나 충전하는 기능을 갖는 산소를 말한다.
[게이트 절연층]
산화물 적층(104)의 상방에 접촉하도록 제공된 게이트 절연층(105)으로부터도 산화물 적층(104)으로 산소가 공급될 수 있다.
게이트 절연층(105)으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 함유한 절연층을 사용할 수 있다. 또한, 게이트 절연층(105)은 상기 재료의 적층이어도 좋다.
산화물 적층(104)의 하측과 상측 양쪽으로부터 산소가 공급되기 때문에, 이 산화물 적층(104)에 포함될 수 있는 산소 결손을 저감할 수 있다.
[보호 절연층]
트랜지스터(100)에 있어서, 전극층(108) 및 전극층(109) 위에 제공되는 절연층(112)으로서, 게이트 절연층(105)보다 산소 투과성이 낮은('산소에 대한 배리어성을 갖는다'라고도 할 수 있음) 절연층을 사용한다. 예를 들어, 게이트 절연층(105) 또는 절연층(107)보다 산소 투과성이 낮은 절연층을 사용한다. 절연층(112)의 일부는 게이트 절연층(105)이나 산화물 적층(104)을 덮기 때문에, 이와 같은 산소 투과성이 낮은 재료를 사용함으로써, 산화물 적층(104)으로부터 산소가 이탈되는 것을 억제할 수 있다. 이로써, 채널 형성 영역에서의 산소 결손의 발생을 억제할 수 있다. 예를 들어, 절연층(112)으로서, 질화 실리콘, 질화산화 실리콘, 또는 산화 알루미늄 등을 사용할 수 있다.
또한, 절연층(112) 아래에, 산소를 함유한 절연층(111)을 제공하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 절연층(111)에 함유되는 산소를 채널 형성 영역으로 공급할 수 있다. 절연층(111)은, 예를 들어 절연층(103)과 같은 재료를 사용하여 형성할 수 있다.
또한, 산소를 함유한 절연층(111)을 산소 투과성이 낮은 절연층(112)으로 덮음으로써, 절연층(111) 등으로부터 방출되는 산소가 외부로 나가는 것이 억제되어 더 효과적으로 채널 형성 영역으로 산소를 공급할 수 있다.
또한, 산화물 반도체에 있어서는 산소 결손뿐만 아니라 수소가 캐리어의 공급원이 된다. 산화물 반도체 내에 수소가 함유되면, 전도대에 가까운 준위(얕은 준위)에 도너가 형성되어 저저항화(n형화)된다. 그러므로, 절연층(111)에 함유되는 수소 농도를 저감하는 것이 바람직하다. 구체적으로는, 절연층(111)에 함유되는 수소 농도를 5×1019atoms/cm3 미만으로 하는 것이 바람직하고, 5×1018atoms/cm3 미만으로 하면 더 바람직하다.
[산화물 적층]
산화물 적층(104)은 채널을 형성하는 산화물 반도체층(104b)과, 산화물 반도체층(104b)과 절연층(103) 사이에 제공된 제 1 산화물층(104a)과, 산화물 반도체층(104b)과 게이트 절연층(105) 사이에 제공된 제 2 산화물층(104c)을 적어도 포함하여 구성된다.
제 1 산화물층(104a) 및 제 2 산화물층(104c)은 산화물 반도체층(104b)을 구성하는 금속 원소를 1종류 이상 함유한 산화물층이다. 산화물 적층(104)의 자세한 내용은 실시형태 1에서의 기재를 참조할 수 있다. 여기서, 실시형태 1에서의 제 1 산화물층(404a), 산화물 반도체층(404b), 제 2 산화물층(404c)은 각각 트랜지스터(100)에서의 제 1 산화물층(104a), 산화물 반도체층(104b), 제 2 산화물층(104c)에 대응한다.
산화물 적층(104)에 있어서, 채널이 형성되는 산화물 반도체층(104b)의 상측 및 하측에 접촉하도록 산화물 반도체층(104b)보다 산소 결손이 발생하기 어려운 산화물층을 제공함으로써, 트랜지스터의 채널 형성 영역에서 산소 결손이 형성되는 것을 억제할 수 있다.
또한, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS에 의한 분석에서 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 3×1018atoms/cm3 미만, 보다 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 함유되면, 산화물 반도체층의 결정성을 저하시킬 수 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다. 또한, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하면 좋다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체층이 채널 형성 영역에 사용된 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 고순도화된 산화물 반도체층이 사용된 트랜지스터가 오프 상태일 때의 드레인 전류를 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태라는 것은 n채널형 트랜지스터의 경우, 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 작으면 트랜지스터는 오프 상태이다.
[측벽 산화물층]
산화물층(106)은 적어도 산화물 반도체층(104b)의 측면에 접촉하도록 제공된다. 바람직하게는 산화물층(106)은 제 1 산화물층(104a)의 측면 및 산화물 반도체층(104b)의 측면에 접촉하도록 제공된다.
산화물층(106)에는 산화물 반도체층(104b)을 구성하는 금속 원소를 1종류 이상 함유한 산화물을 사용한다. 예를 들어, 상술한 제 1 산화물층(104a) 또는 제 2 산화물층(104c)에 사용할 수 있는 재료를 적용할 수 있다. 산화물층(106)에, In과 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 함유한 재료를 사용하는 경우에는, In보다 M의 원자수비가 높은 산화물을 사용하는 것이 바람직하다. 이 외에, M 산화물(예를 들어 산화 갈륨)을 사용할 수도 있다.
산화물층(106)의 폭은 0.1nm 이상 10nm 미만, 바람직하게는 0.5nm 이상 5nm 미만, 더 바람직하게는 1nm 이상 3nm 미만으로 한다.
산화물 반도체층(104b)이나 제 1 산화물층(104a)의 측면에 접촉하도록 산소 결손이 생기기 어려운 산화물층(106)을 제공함으로써, 산화물 반도체층(104b)이나 제 1 산화물층(104a)의 측면으로부터 산소가 이탈되는 것이 억제되어 산소 결손의 생성을 억제할 수 있다. 이로써, 전기적 특성이 향상되어 신뢰성이 높은 트랜지스터를 실현할 수 있다.
이와 같이, 채널이 형성되는 산화물 반도체층(104b)을 산소 결손이 생기기 어려운 제 1 산화물층(104a), 제 2 산화물층(104c), 및 산화물층(106)으로 둘러싸는 구성으로 함으로써, 채널에 존재될 수 있는 산소 결손을 저감할 수 있다.
또한, 산화물층(106)의 측면을 둘러싸도록 절연층(107)이 제공되어 있다. 따라서, 절연층(107)은 산화물 반도체층(104b)을 둘러싸도록 형성되어 있다고도 할 수 있다. 여기서, 절연층(107)의 상면은 평탄화 처리에 의해 평탄화되어 있는 것이 바람직하다. 이 때, 절연층(107)의 상면의 높이보다 산화물 반도체층(104b)의 상면 중 가장 높은 영역의 높이가 더 낮은 것이 바람직하다. 또는, 절연층(107)의 상면 중 가장 높은 영역의 높이와 산화물 반도체층(104b)의 상면 중 가장 높은 영역의 높이가 일치되어 있는 것이 더 바람직하다. 또한, 산화물층(106)의 상면의 높이는 절연층(107)의 상면의 높이와 일치되어도 좋고, 산화물 반도체층(104b)의 상면 중 가장 높은 영역의 높이와 일치되어도 좋고, 산화물 반도체층(104b)의 상면 중 가장 높은 영역의 높이보다 높고 절연층(107)의 상면의 높이 이하이어도 좋다.
여기서, 상이한 2층의 상면의 높이는 2층보다 하층에 위치하는 평탄면으로부터의 거리에 의해 결정된다. 예를 들어, 기판(101)의 상면으로부터의 거리, 또는 평탄화된 절연층(103)의 상면으로부터의 거리를 사용할 수 있다.
이와 같이 산화물 반도체층(104b)은 그 측면이 절연층(107)으로 둘러싸여 있고, 상면이 절연층(107)의 높이 이하가 되도록 제공되어 있다. 즉, 산화물 반도체층(104b)이 절연층(107)에 매몰되어 있다고도 할 수 있다. 또한, 이와 같은 구성을 얕은 트렌치 구조(shallow trench 구조)라고도 부를 수 있다.
여기서, 도 1에 도시한 바와 같이 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체의 단부는 측면이 피형성면(예를 들어 절연층(103)의 표면)에 대해 대략 수직으로 형성되어 있는 것이 바람직하다. 이와 같이 수직으로 가공되어 있음으로써, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체의 점유 면적을 저감하여 더 고집적화할 수 있다.
또한, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 가공 조건에 따라서는 도 2의 (A)에 도시한 바와 같이 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체의 단부가 테이퍼 형상이 될 수 있다. 이와 같이 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체의 단부가 테이퍼 형상으로 가공됨으로써, 이 상방에 형성되는 층(예를 들어 절연층(107))의 피복성을 향상시킬 수 있다.
상술한 본 발명의 일 형태에 따른 얕은 트렌치 구조는 이하와 같은 다양한 효과를 나타낸다.
본 구성은 산화물 반도체층(104b)(및 제 1 산화물층(104a))이 절연층(107)에 매몰된 구성이기 때문에, 산화물 반도체층(104b)(및 제 1 산화물층(104a))을 평탄면 위에 박막으로 형성한 경우에 존재하는 단부의 단차가 없다. 그러므로, 전극층(108) 및 전극층(109)을 형성할 때, 상기 단차를 넘어가는 부분의 피복성을 고려할 필요가 없기 때문에, 공정의 자유도가 높다. 또한, 산화물 반도체층(104b)(및 제 1 산화물층(104a))의 단부에서 두께가 얇은 영역이 형성되지 않아, 전극층(109)과 상기 단부가 중첩된 영역에서의 산화물 반도체층(104b)의 두께를 일정한 두께로 할 수 있기 때문에, 트랜지스터의 전기적 특성을 양호하게 할 수 있다.
또한, 산화물 반도체층(104b) 및 제 1 산화물층(104a)의 적층체를 서로 인접시켜 복수 제공할 때, 평탄면 위의 박막을 사용하여 형성한 경우에 비해 이들 사이의 거리를 짧게 할 수 있다. 따라서, 본 발명의 일 형태에 따른 트랜지스터는 고집적화가 가능하다고 할 수도 있다.
[소스 전극, 드레인 전극]
트랜지스터(100)에 있어서, 소스 전극 또는 드레인 전극으로서 기능하는 전극층(108)은 전극층(108a), 전극층(108b), 및 전극층(108c)을 포함하여 구성된다. 전극층(108a)은 절연층(107), 산화물층(106), 및 산화물 반도체층(104b)의 상면에 접촉하도록 제공된다. 또한, 전극층(108b) 및 전극층(108c)의 적층체는 전극층(108a)의 채널 측의 단부를 넘어 산화물 반도체층(104b)의 상면에 접촉하도록 제공된다.
전극층(108a) 및 전극층(108b)에는 산소와 결합하기 쉬운 도전 재료를 사용할 수 있다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 나중의 프로세스 온도를 비교적 높게 할 수 있음 등의 이유로, 융점이 비교적 높은 W나 Ti를 사용하는 것이 바람직하다. 또한, 산소와 결합하기 쉬운 도전 재료에는, 산소가 확산되기 쉬운 재료도 그 범주에 포함된다.
이와 같은 도전 재료와 산화물 적층(104)을 접촉시키면, 산화물 적층(104) 내의 산소가, 산소와 결합하기 쉬운 도전 재료 측으로 이동한다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 상기 산소의 이동에 의해, 산화물 적층(104)에서 전극층(108a) 또는 전극층(108b)에 접촉한 계면 근방의 영역에 산소 결손이 발생하여, n형화된 영역(저저항 영역(102))이 형성된다. 따라서, 저저항 영역(102)을 트랜지스터(100)의 소스 또는 드레인으로서 작용시킬 수 있다.
이와 같이 산화물 적층(104) 중 전극층(108a) 또는 전극층(108b)에 접촉하는 영역에 저저항 영역(102)을 형성함으로써, 전극층(108a) 또는 전극층(108b)과 산화물 반도체층(104b) 간의 접촉 저항이 저감되어 트랜지스터(100)에서의 소스와 드레인 간의 기생 저항을 저감시킬 수 있기 때문에, 트랜지스터(100)의 전기적 특성을 양호하게 할 수 있다.
또한, 저저항 영역(102)으로 전극층(108a) 또는 전극층(108b)의 구성 원소가 혼입될 수 있다. 또한, 저저항 영역(102)에 접촉하는 전극층(108a) 또는 전극층(108b)에 산소 농도가 높은 영역이 부분적으로 형성될 수 있다. 또한, 저저항 영역(102)에 접촉하는 전극층(108a) 또는 전극층(108b)으로 산화물 적층(104)의 구성 원소가 혼입될 수 있다. 즉, 산화물 적층(104)과 전극층(108a) 또는 전극층(108b)이 접촉하는 계면 근방에, 산화물 적층(104)과 전극층(108a) 또는 전극층(108b)의 혼합 영역 또는 혼합층이라고도 부를 수 있는 부분이 형성될 수도 있다. 또한, 도 1에서는 저저항 영역(102)과 전극층(108a) 또는 전극층(108b)의 계면을 모식적으로 점선으로 도시하였다.
전극층(108c)에는 산소와 결합하기 어려운 도전 재료를 사용한다. 상기 도전 재료로서는 예를 들어 질화 탄탈럼, 질화 티타늄 등 금속 질화물을 사용하는 것이 바람직하다. 산소와 결합하기 어려운 전극층(108c)을 전극층(108b)의 상면에 접촉하도록 제공함으로써, 전극층(108b)이 산화물 반도체층(104b)과 접촉하는 영역에서, 산화물 적층(104)으로부터 확산된 산소가 전극층(108b)을 통하여 그 상방으로 확산되는 것을 억제할 수 있어, 산화물 적층(104)으로부터 이동하는 산소의 양이 필요 이상으로 많아지는 것을 억제할 수 있다. 또한, 산소와 결합하기 어려운 도전 재료에는, 산소가 확산되기 어려운 재료도 그 범주에 포함된다.
이 때, 전극층(108b)의 두께를 제어함으로써, 산화물 적층(104) 중 전극층(108b)과 접촉하는 영역에 형성되는 저저항 영역(102)의 깊이를 제어할 수 있다. 예를 들어, 전극층(108a)보다 전극층(108b)을 얇게 형성함으로써, 도 1의 (B)에 도시한 바와 같이, 전극층(108a)과 중첩되는 영역보다 전극층(108b)과 중첩되는 영역에 형성되는 저저항 영역(102)의 깊이를 얕게 형성할 수 있다.
이와 같이 채널 형성 영역 근방이고 얕게 형성된 저저항 영역(102)은 LDD(Lightly Doped Drain) 영역으로서 기능시킬 수 있으며, 트랜지스터(100)의 특성의 열화를 억제할 수 있다.
또한, 저저항 영역(102)은 그 도전성이 깊이 방향으로 연속적으로 변화되어 있어도 좋다. 예를 들어, 얕은 영역일수록 저항이 낮아지는 경우가 많다. 또한, 전극층(108a)과 중첩되는 영역의 도전성과 전극층(108b)과 중첩되는 영역의 도전성이 달라도 좋다. 이 때, 저저항 영역(102)에 있어서, 채널 형성 영역 근방이고 얕게 형성된 영역의 도전성이 깊게 형성된 영역의 도전성보다 낮으면, 트랜지스터(100)의 특성의 열화를 더 억제할 수 있어 바람직하다.
저저항 영역(102)의 깊이를 제어하는 방법으로서는 이하와 같은 방법도 사용할 수 있다.
예를 들어, 전극층(108a)과 전극층(108b)에 사용하는 재료로서, 각각 산소와의 결합 용이성이 다른 재료를 사용한다. 예를 들어, 전극층(108a)으로서 W를 사용하고, 전극층(108b)으로서 Ti를 사용함으로써, 저저항 영역(102) 중 각 전극층과 접촉하는 영역의 깊이를 다르게 할 수 있다.
또는, 도 2의 (B)에 도시한 바와 같이, 전극층(108b)과 전극층(108c)의 적층체 대신에 산소와의 결합 용이성이 제어된 전극층(108d)을 사용할 수도 있다. 전극층(108d)으로서는 질소의 첨가량이 적게 되도록 조정된(막 내의 질소 농도가 저감된) 금속 질화물을 사용할 수 있다. 예를 들어, 질화 티타늄을 사용하는 경우, 티타늄과 질소의 조성이 0<N<Ti 등인 재료를 사용할 수 있다.
도 21은 성막 가스의 유량비를 변화시켜 막을 형성하였을 때의 질화 티타늄의 조성을 도시한 것이다. 상기 막은 유리 기판 위에 스퍼터링법에 의해 형성하였다. 성막 조건은 압력을 0.2Pa, 12kW의 직류 전력 사용, 기판과 타깃 간의 거리를 400mm, 성막 시의 기판 온도를 실온으로 하였다. 이 때, 성막 가스로서 질소와 아르곤의 혼합 가스를 사용하고 질소의 비율을 0%~100%의 범위로 변경하여 막을 형성하였다. 또한, 형성한 막의 질소 및 티타늄의 조성을 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)을 사용하여 측정하였다. 도 21에 도시한 바와 같이, 성막 가스 내의 질소의 비율을 크게 할수록 막 내의 질소 함유량을 높일 수 있다. 여기서, 질화 티타늄막 내의 질소 함유량은 성막 가스 내의 질소의 비율이 약 70%일 때 포화하는 경향이 있고, 이 때 질화 티타늄막의 질소의 조성은 약 54%이었다.
산화물 적층(104) 중, 산소와의 결합 용이성이 제어된 전극층(108d)과 중첩되는 영역에 형성되는 저저항 영역(102)의 깊이를 제어할 수 있다.
도 3은 도 1의 (B)에서의 저저항 영역(102) 근방을 확대한 모식도이다. 여기서, 산화물 적층(104) 내에 형성되는 저저항 영역(102)은 도 3의 (A)에 도시한 바와 같이 산화물 반도체층(104b) 내에만 형성되어도 좋다. 또한, 도 3의 (B)에 도시한 바와 같이, 깊이 방향으로 산화물 반도체층(104b)과 제 1 산화물층(104a) 사이의 계면 근방까지 도달하도록 형성되어도 좋다. 또한, 도 3의 (C)에 도시한 바와 같이, 제 1 산화물층(104a)까지 저저항 영역(102)이 도달할 수도 있다.
또한, 도 1에 도시한 구조에 있어서, 채널 길이란, 한 쌍의 전극층(108b) 사이의 간격을 말한다.
또한, 도 1에 도시한 구조를 갖는 트랜지스터에 있어서, 채널은 한 쌍의 전극층(108b) 사이의 산화물 반도체층(104b)에 형성된다.
또한, 도 1에 도시한 구조를 갖는 트랜지스터에 있어서, 채널 형성 영역이란, 한 쌍의 전극층(108b) 사이의 제 1 산화물층(104a), 산화물 반도체층(104b), 및 제 2 산화물층(104c)을 말한다.
[게이트 전극층]
전극층(109)은 전극층(109a)과 전극층(109b)이 적층된 구성을 갖는다. 또한, 전극층(109)은 3층 이상의 도전층의 적층체로 하여도 좋다.
전극층(109b)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 금속 재료, 또는 이들 중 어느 것을 함유한 합금 재료를 포함한 도전막을 사용할 수 있다.
산화물 반도체층(104b) 측에 제공되는 전극층(109a)으로서는 상술한 산소와 결합하기 어려운 도전 재료를 사용할 수 있다. 전극층(109b)과 게이트 절연층(105) 사이에 산소와 결합하기 어려운 전극층(109a)을 제공함으로써, 게이트 절연층(105)을 통하여 산화물 적층(104) 내의 산소가 전극층(109b)으로 확산되는 것을 억제할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
예를 들어, 전극층(109a)으로서 질화 티타늄막, 전극층(109b)으로서 티타늄-텅스텐 합금막을 사용한다. 또는, 전극층(109a)으로서 질화 탄탈럼막, 전극층(109b)으로서 텅스텐막을 사용한다. 또는 전극층(109a)으로서 질화 티타늄막, 전극층(109b)으로서 텅스텐막을 사용하고, 전극층(109a)과 전극층(109b) 사이에 티타늄-텅스텐 합금막을 사용할 수도 있다.
또한, 게이트 절연층(105)이 산소를 확산시키기 어려운 경우에는 전극층(109a)을 제공하지 않는 구성으로 하여도 좋다.
상술한 실시형태에 기재된 전극층은 스퍼터링법에 의해 형성할 수 있지만, 다른 방법, 예를 들어, 열CVD법에 의하여 형성하여도 좋다. 예를 들어, 열CVD법으로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의해 텅스텐막을 형성하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
여기까지가 각 구성 요소에 관한 설명이다.
도 4는 트랜지스터(100)의 채널 형성 영역을 확대하여 도시한 모식도이다.
도 4에 도시한 바와 같이, 채널 형성 영역에서의 산화물 반도체층(104b)의 상면이 채널 형성 영역 근방에 형성되는 저저항 영역(102)의 깊이보다 아래에 위치하도록 산화물 반도체층(104b)의 일부가 에칭되어 있는 것이 바람직하다. 또한, 산화물 반도체층(104b) 중 얇은 영역의 상면에 접촉하도록 제 2 산화물층(104c)이 형성되어 있는 것이 바람직하다.
여기서, 산화물 반도체층(104b)에 있어서, 전극층(108b)에 의한 산소 이동 등으로 인하여 저저항화되는 영역은 깊이 방향뿐만 아니라 채널 길이 방향으로도 넓어질 수 있다. 따라서, 채널 길이를 매우 작게 한 경우에는 한 쌍의 저저항 영역(102)이 연결되어 단락될 우려가 있다.
그러나, 도 4에 도시한 바와 같이, 채널 형성 영역에서 산화물 반도체층(104b)의 상면이 저저항 영역(102)의 깊이보다 아래에 위치하도록 에칭됨으로써, 상술한 바와 같은 한 쌍의 저저항 영역(102)의 단락을 방지할 수 있다.
도 4에는 한 쌍의 전극층(108) 간에 주로 흐르는 전류 경로를 파선 화살표로 모식적으로 도시하였다. 채널은 주로 산화물 반도체층(104b)에 형성되어 전류도 산화물 반도체층(104b)에 주로 흐르게 된다. 채널 형성 영역 근방에서의 저저항 영역(102)의 저면의 높이와, 산화물 반도체층(104b)의 상면의 높이의 차이가 클수록, 실효적인 채널 길이를 길게 할 수 있기 때문에, 단채널 효과를 억제할 수 있어, 실제의 채널 길이가 매우 짧은 트랜지스터이어도 전기적 특성을 양호하게 할 수 있다.
본 발명의 일 형태에 따른 트랜지스터의 채널 길이는 30nm 이하, 바람직하게는 20nm 이하, 더 바람직하게는 10+X(X는 0 이상 10 미만)nm 이하까지 짧게 할 수도 있다.
[변형예]
트랜지스터(100)를 형성하는 공정에 있어서, 공정을 늘리지 않고 용량 소자를 형성할 수도 있다.
도 5의 (A) 및 (B)는 트랜지스터(100)에 전기적으로 접속되는 용량 소자(150)를 형성하는 경우의 구성예이다.
도 5의 (A)에 도시한 용량 소자(150)는 전극층(108a)의 일부와, 전극층(158b)과, 전극층(158c)과, 산화물층(154)과, 절연층(155)과, 전극층(159a)과, 전극층(159b)이 순차적으로 적층된 구성을 갖는다.
전극층(158b)은 전극층(108b)과 동일한 막을 가공하여 형성할 수 있다. 이와 마찬가지로, 전극층(158c)은 전극층(108c)과, 산화물층(154)은 제 2 산화물층(104c)과, 절연층(155)은 게이트 절연층(105)과, 전극층(159a)은 전극층(109a)과, 전극층(159b)은 전극층(109b)과 각각 동일한 막을 가공하여 형성할 수 있다. 따라서, 트랜지스터(100)를 제작하는 데 공정을 늘리지 않고 용량 소자(150)를 동시에 형성할 수 있다.
도 5의 (B)에 도시한 용량 소자(150)는 전극층(108a)의 일부와, 산화물층(154)과, 절연층(155)과, 전극층(159a)과, 전극층(159b)이 순차적으로 적층된 구성을 갖는다.
상술한 용량 소자 모두에 있어서, 산화물층(154)과 절연층(155)의 적층체가 용량 소자의 유전체로서 기능한다.
여기서, 산화물층(154)은 산화물 반도체가 사용된 경우, 실리콘 산화물 등의 절연체보다 높은 비유전율을 가질 수 있다. 예를 들어, 산화 실리콘의 비유전율이 4.0~4.5인 한편, 산화물 반도체의 비유전율은 13~17, 또는 14~16으로 할 수 있다. 따라서, 용량값을 저하시키지 않고 산화물층(154)의 두께를 두껍게 형성할 수 있기 때문에, 용량 소자의 내압을 높일 수 있다.
또한, 도 5의 (A) 및 (B)에 도시한 바와 같이, 용량 소자는 산화물 반도체층(104b)이 매몰된 영역(트렌치 영역이라고도 함)보다 외측인 절연층(107)의 상방에 형성할 수 있다.
이와 같은 구성으로 함으로써, 공정을 늘리지 않고 트랜지스터(100)와 용량 소자(150)를 동시에 제작할 수 있다. 따라서, 트랜지스터(100)와 용량 소자(150)의 조합에 의한 반도체 회로를 용이하게 제작할 수 있다.
여기까지가 본 변형예에 관한 설명이다.
[트랜지스터의 제작 방법예]
이하에서는 상기에서 예시한 트랜지스터의 제작 방법의 일례에 대해서 도면을 참조하여 설명한다.
우선, 기판(101) 위에 절연층(103)을 형성한다.
절연층(103)은 플라즈마 CVD(Chemical Vapor Deposition)법이나 스퍼터링법 등의 방법에 의해 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등 산소를 함유한 절연막을 사용하여 형성할 수 있다.
절연층(103)은 적어도 나중에 형성되는 산화물 적층(104)에 대한 산소의 공급원이 될 수 있는, 산소를 함유한 재료로 형성하는 것이 바람직하다. 또한, 산소를 과잉으로 함유한 막으로 하면 바람직하다.
절연층(103)에 산소를 과잉으로 함유시키기 위해서는 예를 들어, 산소 분위기하에서 절연층(103)을 형성하면 좋다. 또는, 형성 후의 절연층(103)에 산소를 도입하여 산소를 과잉으로 함유시켜도 좋고, 양쪽의 수단을 조합하여도 좋다.
예를 들어, 형성 후의 절연층(103)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 함유함)를 도입하여 산소를 과잉으로 함유한 영역을 형성한다. 산소 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는 산소를 함유한 가스를 사용할 수 있다. 산소를 함유한 가스로서는 산소, 일산화 이질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 함유한 가스에 희가스를 함유시켜도 좋다.
다음에, 절연층(103) 위에 제 1 산화물층(104a), 산화물 반도체층(104b)을 스퍼터링법, CVD법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등을 사용하여 형성한다(도 6의 (A) 참조).
제 1 산화물층(104a), 산화물 반도체층(104b), 나중에 형성하는 제 2 산화물층(104c)에는 실시형태 1에서 예시한 재료를 사용할 수 있다.
예를 들어, 제 1 산화물층(104a)에는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용하는 것이 바람직하다.
또한, 예를 들어, 산화물 반도체층(104b)에는 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=3:1:2[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용하는 것이 바람직하다.
또한, 예를 들어, 제 2 산화물층(104c)으로서는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용하는 것이 바람직하다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 말한다. r은 예를 들어, 0.05로 하면 좋다.
또한, 각 층의 조성은 상술한 원자수비에 한정되지 않는다. 다만, 산화물 반도체층(104b)은 제 1 산화물층(104a) 및 제 2 산화물층(104c)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하며, In의 함유율을 많게 함으로써, 더 많은 s궤도가 겹치기 때문에, In이 Ga보다 많은 조성의 산화물은, In이 Ga와 동등한 조성의 산화물 또는 적은 조성의 산화물에 비해 이동도가 높다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 커서 산소 결손이 생기기 어렵기 때문에, Ga의 함유량이 많은 산화물은 안정된 특성을 갖는다.
그러므로, 산화물 반도체층(104b)에 In의 함유량이 많은 산화물을 사용함으로써, 이동도가 높은 트랜지스터를 실현할 수 있다. 또한, 절연층과의 계면 측에 Ga의 함유량이 많은 산화물을 사용함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 제 1 산화물층(104a), 산화물 반도체층(104b), 및 제 2 산화물층(104c)에 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또는 In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 특히 산화물 반도체층(104b)이 In을 함유하면, 트랜지스터의 캐리어 이동도를 높일 수 있고, Zn을 함유하면 CAAC-OS막을 형성하기 쉬워지기 때문에 바람직하다. 또한, 산화물 반도체층이 사용된 트랜지스터의 전기적 특성의 편차를 저감시키기 위해서, In 및 Zn과 함께 스테빌라이저(stabilizer)를 함유하는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 이들 외의 스테빌라이저로서는, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어 산화물, 특히 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
다만, 실시형태 1에 자세히 기재된 바와 같이, 제 1 산화물층(104a) 및 제 2 산화물층(104c)은 산화물 반도체층(104b)보다 전자 친화력이 크게 되도록 재료를 선택한다.
또한, 스퍼터링법에 의해 산화물 적층을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 막을 형성할 때 발생하는 파티클을 저감할 수 있고, 막 두께 분포도 균일하게 할 수 있기 때문에 DC스퍼터링법을 이용하는 것이 바람직하다.
또한, 제 1 산화물층(104a)을 형성하고 나서 산화물 반도체층(104b)을 형성하기 전에, 제 1 산화물층(104a)에 산소를 도입하여도 좋다. 이 산소 도입 처리에 의해, 제 1 산화물층(104a)이 과잉으로 산소를 함유하고, 이후의 성막 공정에서의 열처리에 의해 상기 과잉 산소를 산화물 반도체층(104b)에 공급할 수 있다.
제 1 산화물층(104a)에 첨가하는 산소의 양은, 대표적으로는 이온 주입법을 사용하는 경우에, 도즈량이 5×1014/cm2 이상 1×1017/cm2 이하인 것이 바람직하다. 나중에 형성되는 산화물 반도체막의 산소 결손을 저감할 수 있을 정도의 산소를 첨가하는 것이 바람직하며, 대표적으로는 5×1014/cm2 이상, 더 바람직하게는 1×1015/cm2 이상이다. 한편으로 산소의 첨가량이 많으면 많을수록 처리 시간이 길어지고 양산성이 저하되기 때문에, 1×1017/cm2 이하, 바람직하게는 5×1016/cm2 이하, 더 바람직하게는 2×1016/cm2 이하가 좋다.
따라서, 제 1 산화물층(104a)으로의 산소 도입 처리에 의해, 산화물 반도체층(104b) 내의 산소 결손을 더 억제할 수 있다.
또한, 제 1 산화물층(104a)은 산소 도입 처리에 의해 결정성이 저하될 수 있다. 산화물 적층(104)에 있어서, 적어도 산화물 반도체층(104b)은 CAAC-OS막으로 하는 것이 바람직하다. 따라서, 상기 산소 도입 처리는 제 1 산화물층(104a)을 형성하고 나서 산화물 반도체층(104b)을 형성하기 전에 수행되는 것이 바람직하다.
이어서, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체를 선택적으로 에칭함으로써, 섬 형상의 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체를 형성한다. 또한, 에칭하기 전에 가열 공정을 수행하여도 좋다.
이어서, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 적층체의 측면에 접촉하도록 산화물층(106)을 형성한다(도 6의 (B) 참조). 산화물층(106)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성한다.
산화물층(106)에 In과 M(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 함유한 재료를 사용하는 경우에는, In보다 M의 원자수비가 높은 산화물을 사용하는 것이 바람직하다.
예를 들어, 산화물층(106)에는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:6:4[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:9:6[원자수비]의 In-Ga-Zn 산화물, 또는 이것과 근방의 조성을 갖는 산화물을 사용하는 것이 바람직하다. 이와 같은 산화물은 스퍼터링법에 의해 형성하는 것이 바람직하다.
또는, 인듐이 함유되지 않은 산화물(예를 들어 산화 갈륨)을 산화물층(106)에 사용할 수도 있다. 이 경우에는 CVD법을 이용하여 형성하는 것이 바람직하다.
이어서, 산화물층(106) 중 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 측면에 접촉하는 영역 이외를 에칭하여 제거한다. 예를 들어, 드라이 에칭법 등에 의해 이방성 에칭을 수행함으로써, 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 측면에 접촉하는 영역만을 남길 수 있다. 이와 같이 하여 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 측면에 접촉하는 산화물층(106)을 형성할 수 있다.
이어서, 산화물 반도체층(104b), 산화물층(106)을 덮도록 절연층(107)을 형성한다(도 6의 (C) 참조). 절연층(107)은 플라즈마 CVD법이나 스퍼터링법 등의 방법에 의해 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 절연막을 사용하여 형성할 수 있다.
이어서, 절연층(107)에 평탄화 처리를 수행함으로써, 산화물 반도체층(104b)의 상면을 노출시킨다(도 6의 (D) 참조). 평탄화 처리로서는 CMP법 등을 사용할 수 있다.
평탄화 처리에 의해 산화물 반도체층(104b)의 두께가 감소될 수 있다. 이와 같은 경우에는 평탄화 처리로 인한 막 두께의 감소량을 고려하여 산화물 반도체층(104b)의 두께를 미리 두껍게 형성하는 것이 바람직하다.
평탄화 처리 후, 열처리를 수행하는 것이 바람직하다. 열처리에 의해, 절연층(103)으로부터 제 1 산화물층(104a) 및 산화물 반도체층(104b)으로, 또한 제 1 산화물층(104a)으로부터 산화물 반도체층(104b)으로 효율적으로 산소를 공급함으로써, 제 1 산화물층(104a) 및 산화물 반도체층(104b) 내의 산소 결손을 저감할 수 있다. 또한, 열처리에 의해 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 결정성을 높이고 절연층(107), 제 1 산화물층(104a), 산화물 반도체층(104b), 또는 산화물층(106) 중 적어도 하나로부터 수소나 물 등 불순물을 제거할 수 있다.
열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기하, 산화성 가스를 10ppm 이상 포함하는 분위기하, 또는 감압 상태에서 수행하면 좋다. 또한, 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보전하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다.
도 8은 이 단계에서의 사시 개략도이다. 이와 같이 제 1 산화물층(104a) 및 산화물 반도체층(104b)의 섬 형상의 적층체는 산화물층(106)에 의해 그 측면이 덮이고, 절연층(107) 내에 매몰되도록 배치된다. 그리고, 산화물 반도체층(104b), 산화물층(106), 및 절연층(107)의 상면은 각각 평탄화 처리가 수행되어, 각 상면의 높이는 대략 일치하거나 상면의 고저 차이가 매우 작다. 그러므로, 이보다 상층에 층을 제공할 때, 단차로 인한 영향을 없앨 수 있다. 또한, 상기 섬 형상의 적층체를 복수로 제공하는 경우에는 인접하는 적층체들 간의 거리를 매우 작게 하여 배치할 수 있다.
이어서, 산화물 반도체층(104b), 산화물층(106), 및 절연층(107) 위에 도전막을 형성하고, 산화물 반도체층(104b) 위에서 분단하도록 선택적으로 에칭함으로써 한 쌍의 전극층(108a)을 형성한다.
전극층(108a)에는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 예를 들어, 텅스텐막을 스퍼터링법 등의 성막 방법에 의해 형성한다.
이 때, 전극층(108a)의 단부는 도시된 바와 같이 계단 형상으로 형성하는 것이 바람직하다. 상기 단부의 가공은 애싱에 의해 레지스트 마스크를 후퇴시키는 공정과 에칭 공정을 교대로 복수회 수행함으로써 형성할 수 있다. 단부를 계단 형상으로 함으로써, 상방에 제공되는 층의 피복성을 높일 수 있기 때문에, 상방에 제공되는 층(예를 들어 전극층(108b), 전극층(108c) 등)을 얇게 형성할 수 있다. 또한, 전극층(108a)의 두께를 두껍게 할 수 있기 때문에, 전극의 저항을 저감할 수 있다.
또한, 도시하지 않았지만, 도전막의 오버 에칭에 의해 산화물 반도체층(104b)이나 절연층(107)의 일부(노출된 영역)가 에칭된 형상이 될 수 있다.
이어서, 산화물 반도체층(104b), 전극층(108a), 및 절연층(107) 위에 전극층(108b)이 되는 도전막과, 전극층(108c)이 되는 도전막을 형성하고, 산화물 반도체층(104b) 위에서 분단하도록 선택적으로 에칭함으로써, 전극층(108b) 및 전극층(108c)으로 이루어진 한 쌍의 적층체를 형성한다(도 6의 (E) 참조).
전극층(108b)에는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들 중 어느 것을 주성분으로서 함유한 합금 재료를 사용할 수 있다. 또한, 전극층(108c)에는 질화 탄탈럼이나 질화 티타늄 등의 질화 금속막, 또는 탄탈럼이나 티타늄 등을 주성분으로서 함유한 합금 재료의 질화물막을 사용할 수 있다. 예를 들어, 티타늄막을 스퍼터링법에 의해 형성한 후, 질화 티타늄막을 스퍼터링법에 의해 형성한다.
전극층(108b) 및 전극층(108c)을 에칭에 의해 가공하여 형성할 때, 의도적으로 산화물 반도체층(104b)의 일부가 에칭되도록 오버 에칭하는 것이 바람직하다. 이 때, 나중에 형성되는 채널 형성 영역 근방의 저저항 영역(102)의 깊이보다 산화물 반도체층(104b)의 상면이 아래에 위치하도록 산화물 반도체층(104b)을 에칭하는 것이 바람직하다.
또한, 전극층(108a), 전극층(108b), 및 전극층(108c)의 가공으로 인한 산화물 반도체층(104b)의 막 두께의 감소량을 고려하여, 산화물 반도체층(104b)의 두께를 미리 두껍게 형성하는 것이 바람직하다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 적어도 전극층(108b) 및 전극층(108c)이 되는 도전막의 적층체를 분단하는 영역은 전자 빔 노광 등 세선(fine line) 가공에 적합한 방법을 사용하여 레지스트 마스크를 가공하고 이 마스크를 이용한 에칭 공정에 의해 상기 영역을 에칭하면 좋다. 또한, 상기 레지스트 마스크로서는 포지티브형 레지스트를 사용하면, 노광 영역을 최소한으로 할 수 있기 때문에, 스루풋(throughput)을 향상시킬 수 있다. 이와 같은 방법을 사용하면, 채널 길이가 30nm 이하인 트랜지스터를 형성할 수 있다. 또는, 파장이 매우 짧은 광(예를 들어 극단 자외광(EUV: Extreme Ultra-Violet))이나 X선 등을 사용한 노광 기술에 의해 미세한 가공을 수행하여도 좋다.
이어서, 산화물 반도체층(104b), 전극층(108a), 전극층(108c), 절연층(107) 위에 제 2 산화물층(104c)을 형성한다. 제 2 산화물층(104c)은 상술한 재료를 사용하여 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법에 의해 형성된다.
여기서, 제 2 산화물층(104c)을 형성한 후, 제 2 산화물층(104c)에 산소를 도입하는 것이 바람직하다. 이 산소 도입 처리에 의해 제 2 산화물층(104c)이 산소를 과잉으로 함유하고, 이후의 성막 공정에서의 열처리에 의해 상기 과잉 산소를 산화물 반도체층(104b)으로 공급할 수 있다.
제 2 산화물층(104c)에 첨가하는 산소의 양은, 대표적으로는 이온 주입법을 사용하는 경우에, 도즈량이 5×1014/cm2 이상 1×1017/cm2 이하인 것이 바람직하다. 나중에 형성되는 산화물 반도체막의 산소 결손을 저감할 수 있을 정도의 산소를 첨가하는 것이 바람직하고, 대표적으로는 5×1014/cm2 이상, 더 바람직하게는 1×1015/cm2 이상이다. 한편으로 산소의 첨가량이 많으면 많을수록 처리 시간이 길어지고 양산성이 저하되기 때문에 1×1017/cm2 이하, 더 바람직하게는 5×1016/cm2 이하, 보다 바람직하게는 2×1016/cm2 이하가 좋다.
이어서 열처리를 수행함으로써, 저저항 영역(102)을 형성한다(도 7의 (A) 참조). 전극층(108a)과 산화물 반도체층(104b)이 접촉한 상태에서 열처리함으로써, 산화물 반도체층(104b)과 제 1 산화물층(104a)의 적층체로부터 산소와 결합하기 쉬운 전극층(108a)으로 산소가 이동한다. 이로써, 산화물 반도체층(104b) 중 전극층(108a)과의 계면 근방의 영역에 산소 결손이 발생하여 저저항 영역(102)이 형성된다. 또한, 마찬가지로, 열처리에 의해 산화물 반도체층(104b) 중 전극층(108b)과의 계면 근방의 영역에 저저항 영역(102)이 형성된다.
여기서, 전극층(108a)과 전극층(108b)의 두께나 재료 등에 따라, 그 바로 아래에 형성되는 저저항 영역(102)의 깊이가 결정된다. 또한, 열처리의 조건(온도, 시간, 압력 등)에 따라서도 그 깊이를 제어할 수 있다. 예를 들어, 가열 온도가 높을수록, 또한 기열 시간이 길수록 깊은 위치까지 저저항 영역(102)이 형성된다. 또한, 열처리 온도에 따라서는 저저항 영역(102)이 형성되지 않을 수도 있다.
열처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기하, 산화성 가스를 10ppm 이상 포함하는 분위기하, 또는 감압 상태에서 수행하면 좋다. 또한, 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보전하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하여도 좋다.
또한, 상기 열처리에 의해 제 2 산화물층(104c)으로부터 산화물 반도체층(104b)에 효율적으로 산소를 공급하여 산화물 반도체층(104b) 내의 산소 결손을 저감할 수 있다. 또한, 열처리에 의해, 제 1 산화물층(104a), 산화물 반도체층(104b), 및 제 2 산화물층(104c)의 결정성을 높임과 함께, 절연층(107), 제 1 산화물층(104a), 산화물 반도체층(104b), 제 2 산화물층(104c), 또는 산화물층(106) 중 적어도 하나 중에서 수소나 물 등 불순물을 제거할 수 있다.
이어서, 제 2 산화물층(104c) 위에 게이트 절연층(105)을 형성한다. 게이트 절연층(105)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 또한, 게이트 절연층(105)은 상기 재료의 적층이어도 좋다. 게이트 절연층(105)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등에 의해 형성할 수 있다. 특히 게이트 절연층(105)을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 형성하면 피복성이 양호해지므로 바람직하다.
게이트 절연층(105)을 형성한 후, 열처리를 수행하는 것이 바람직하다. 열처리에 의해 게이트 절연층(105)에 포함되는 물이나 수소 등 불순물을 이탈(탈수화, 또는 탈수소화)시킬 수 있다. 열처리는 300℃ 이상 400℃ 이하의 온도로 수행하는 것이 바람직하다. 열처리는 불활성 가스 분위기하에서 열처리한 후에, 이탈된 산소를 보전하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기하에서 수행하는 것이 바람직하다. 열처리에 의해 게이트 절연층(105)으로부터 수소나 물 등 불순물을 제거할 수 있다. 또한, 제 1 산화물층(104a), 산화물 반도체층(104b), 및 제 2 산화물층(104c)으로부터 수소나 물 등 불순물이 더 제거될 수도 있다. 또한, 산화성 가스를 포함하는 분위기하에서 열처리를 수행함으로써, 게이트 절연층(105)에 산소를 공급할 수 있다.
또한, 열처리는 게이트 절연층(105)을 형성한 후, 성막실 내에서 연속적으로 수행하는 것이 바람직하다. 또는, 게이트 절연층(105)을 형성할 때의 가열이 열처리를 겸할 수도 있다.
다음에, 전극층(109a)이 되는 도전막, 전극층(109b)이 되는 도전막을 순차적으로 형성한다. 상기 도전막은 스퍼터링법 등에 의해 형성할 수 있다.
이어서, 채널 형성 영역과 중첩되도록, 전극층(109b)이 되는 도전막, 전극층(109a)이 되는 도전막, 게이트 절연층(105), 및 제 2 산화물층(104c)을 선택적으로 에칭하여, 제 2 산화물층(104c), 게이트 절연층(105), 전극층(109a), 및 전극층(109b)의 적층체를 형성한다(도 7의 (B) 참조).
여기서, 상기 에칭을 수행할 때, 전극층(108b) 및 전극층(108c)은 에칭 스토퍼로서 기능할 수 있다.
또한, 전극층(109a)이 되는 도전막 및 전극층(109b)이 되는 도전막을 형성한 후에 열처리를 수행하여도 좋고, 상기 에칭 후에 열처리를 수행하여도 좋다. 열처리의 방법으로서는 상기 게이트 절연층(105)을 형성한 후에 수행할 수 있는 열처리의 조건을 적용할 수 있다.
여기서, 저저항 영역(102)을 형성하기 위한 열처리는 제 2 산화물층(104c)의 형성 직후에 한정되지 않으며, 제 2 산화물층(104c)의 형성 후이면 언제 수행하여도 좋다. 적어도 한 번 열처리를 수행함으로써, 저저항 영역(102)을 형성할 수 있다. 열처리를 복수 번 수행함으로써, 산화물 적층(104) 내의 산소 결손을 더 효과적으로 저감할 수 있다.
이어서, 절연층(107), 전극층(108), 및 전극층(109) 위에 절연층(111) 및 절연층(112)을 순차적으로 형성한다(도 7의 (C) 참조).
절연층(111)은 산화물 적층(104)에 대한 산소의 공급원이 될 수 있는 산소를 함유한 재료로 형성하는 것이 바람직하다. 또한, 과잉 산소를 함유한 막으로 하는 것이 바람직하다. 절연층(111)은 절연층(103)과 같은 재료나 방법에 의해 형성할 수 있다.
또한, 절연층(112)에는 산소 투과성이 낮은(산소에 대한 배리어성을 갖는) 절연막을 사용하는 것이 바람직하다. 예를 들어, 질화 실리콘, 질화산화 실리콘 등 질화물을 사용하는 것이 바람직하다. 플라즈마 CVD법이나 스퍼터링법 등의 방법을 이용하여 형성할 수 있다. 절연층(112)은 함유되는 수소 농도를 저감하는 것이 바람직하기 때문에, 스퍼터링법에 의해 형성하는 것이 바람직하다. 절연층(112)에 함유되는 수소 농도는 5×1019atoms/cm3 미만으로 하는 것이 바람직하고, 5×1018atoms/cm3 미만으로 하면 더 바람직하다.
절연층(112)을 형성한 후에 열처리를 더 수행하여도 좋다. 예를 들어, 상기 게이트 절연층(105)을 형성한 후에 수행할 수 있는 열처리의 조건으로 열처리를 수행함으로써, 절연층(111)으로부터 채널 형성 영역에 산소를 공급할 수 있다.
상술한 바와 같이 하여 본 실시형태에 따른 트랜지스터(100)를 제작할 수 있다.
여기까지가 본 제작 방법예에 관한 설명이다.
[변형예 1]
이하에서는 상기에서 예시한 트랜지스터의 제작 방법예와 일부가 다른 예에 대해서 설명한다. 특히 본 변형예에서 예시하는 제작 방법예에서는 상술한 트랜지스터의 제작 방법예 중 절연층(107)의 형성 공정까지의 공정에 대해서 설명한다.
우선, 상기와 같은 방법을 사용하여, 기판(101) 위에 절연층(103), 제 1 산화물층(104a), 및 산화물 반도체층(104b)을 형성한다.
또한, 산화물 반도체층(104b) 위에 레지스트 마스크(161)를 형성한다(도 9의 (A) 참조). 레지스트 마스크(161)는 포토리소그래피법에 의해 형성할 수 있다.
다음에, 산화물 반도체층(104b) 중 레지스트 마스크(161)가 제공되지 않은 영역을 드라이 에칭법에 의해 에칭하여 제 1 산화물층(104a)을 노출시킨다.
이어서, 노출된 제 1 산화물층(104a)을 드라이 에칭법에 의해 에칭한다. 이 때, 제 1 산화물층(104a)의 반응 생성물이 제 1 산화물층(104a), 산화물 반도체층(104b), 및 레지스트 마스크(161)의 측면에 다시 부착되어 측벽 보호층(측벽 산화물층, 또는 rabbit ear라고도 불림)인 산화물층(166)이 형성된다(도 9의 (B) 참조). 또한, 제 1 산화물층(104a)의 반응 생성물은 스퍼터링 현상으로 인하여 다시 부착될 뿐만 아니라, 드라이 에칭 시의 플라즈마를 통하여 다시 부착된다. 드라이 에칭의 조건은 예를 들어, 에칭 가스로서 삼염화 붕소 가스 및 염소 가스를 사용하여 유도 결합 플라즈마(ICP: Inductively Coupled Plasma) 전력 및 기판 바이어스 전력을 인가하여 수행하면 좋다.
산화물층(166)은 제 1 산화물층(104a)의 반응 생성물이기 때문에, 산화물층(166)의 성분에는 주로 제 1 산화물층(104a)과 같은 성분이 함유된다.
이 때, 절연층(103)도 일부가 에칭되어, 산화물층(166) 내에 절연층(103)의 성분(예를 들어 실리콘)이 포함될 수도 있다.
또한, 산화물층(166)은 제 1 산화물층(104a)의 반응 생성물이기 때문에, 에칭 시에 사용한 에칭 가스에서 유래한 성분(염소, 붕소 등)이 잔존될 수 있다.
이어서, 레지스트 마스크(161)를 제거한다.
이어서, 산화물 반도체층(104b) 및 산화물층(166)을 덮어 절연층(107)을 형성한다(도 9의 (C) 참조). 절연층(107)은 상술한 바와 같이 형성하면 좋다.
이어서, 절연층(107)에 평탄화 처리를 수행하여 산화물 반도체층(104b)의 상면을 노출시킨다(도 9의 (D) 참조).
이 때, 산화물층(166)의 산화물 반도체층(104b)의 상면보다 상방에 돌출된 부분에도 동시에 평탄화 처리를 수행함으로써, 절연층(107), 산화물층(166), 및 산화물 반도체층(104b) 각각의 상면의 높이를 대략 일치시킬 수 있다.
상술한 바와 같이 하여, 절연층(107) 내에 산화물 반도체층(104b)(및 제 1 산화물층(104a))이 매몰되고, 산화물층(166)이 산화물 반도체층(104b) 및 제 1 산화물층(104a)의 측면을 둘러싸도록 제공된 구성을 형성할 수 있다.
이후의 공정에는 상술한 트랜지스터의 제작 방법을 적용함으로써, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
여기까지가 본 변형예에 관한 설명이다.
본 변형예에서 예시한 제작 방법에서는 산화물 반도체층(104b) 및 제 1 산화물층(104a)의 측면에 접촉하는 산화물층을 형성하기 위한 성막 공정 및 에칭 공정을 생략할 수 있기 때문에, 공정을 간략화할 수 있다.
[변형예 2]
이하에서는 상술한 트랜지스터의 제작 방법예와 일부가 다른 예에 대해서 설명한다. 특히 본 변형예에서 예시하는 제작 방법예에서는 변형예 1과 마찬가지로, 상술한 트랜지스터의 제작 방법예 중 절연층(107)의 형성 공정까지의 공정에 대해서 설명한다.
우선, 상기와 같은 방법을 사용하여, 기판(101) 위에 절연층(103), 제 1 산화물층(104a), 산화물 반도체층(104b)을 형성한다.
그리고, 산화물 반도체층(104b) 위에 배리어층(171)을 형성한다(도 10의 (A) 참조).
배리어층(171)은 나중의 평탄화 처리에 의해 산화물 반도체층(104b)이 에칭되는 것을 방지하는 기능을 갖는다.
배리어층(171)으로서는 평탄화 처리에 대한 내성을 갖는 재료를 선택하면 좋다. 또한, 배리어층(171)은 나중에 에칭에 의해 제거하기 때문에, 절연체, 도전체, 반도체 중 어느 것을 사용하여도 좋다. 예를 들어, 질화 실리콘, 산화 알루미늄 등을 스퍼터링법이나 CVD법 등으로 형성한 막을 사용하면 좋다.
이어서, 제 1 산화물층(104a), 산화물 반도체층(104b), 및 배리어층(171)의 적층체를 선택적으로 에칭하여 섬 형상으로 가공한다.
이어서, 상기와 같은 방법으로 산화물층(106)을 형성한다(도 10의 (B) 참조).
다음에, 산화물층(106) 중 제 1 산화물층(104a), 산화물 반도체층(104b), 및 배리어층(171)의 측면에 접촉하는 영역 이외를 이방성 에칭에 의해 제거하여 제 1 산화물층(104a), 산화물 반도체층(104b), 및 배리어층(171)의 적층체의 측면에 접촉하는 산화물층(106)을 형성한다.
이어서, 상기와 같은 방법에 의해, 산화물층(106) 및 배리어층(171)을 덮어 절연층(107)을 형성한다(도 10의 (C) 참조).
이 후, 절연층(107)에 평탄화 처리를 수행함으로써, 배리어층(171) 및 산화물층(106)의 상면을 노출시킨다(도 10의 (D) 참조).
이 때, 배리어층(171)이 산화물 반도체층(104b) 위에 제공되어 있기 때문에, 평탄화 처리로 인한 산화물 반도체층(104b)의 막 두께 감소를 방지할 수 있다. 또한, 배리어층(171)을 제공함으로써, 평탄화 처리의 조건의 자유도를 높일 수 있다.
이 후, 배리어층(171)을 에칭하여 제거한다(도 10의 (E) 참조). 배리어층(171)을 제거할 때 적어도 산화물 반도체층(104b)이 에칭되기 어려운 조건을 사용하는 것이 바람직하다.
상술한 바와 같이 하여, 절연층(107) 내에 산화물 반도체층(104b)(및 제 1 산화물층(104a))이 매몰되고, 산화물층(106)이 산화물 반도체층(104b) 및 제 1 산화물층(104a)의 측면을 둘러싸도록 제공된 구성을 형성할 수 있다.
여기서, 배리어층(171)을 제거한 후의 형상은 산화물 반도체층(104b)의 상면이 산화물층(106)이나 절연층(107)의 상면보다 낮게 되어, 산화물 반도체층(104b)과 산화물층(106) 사이에 단차가 생기는 경우가 있다. 따라서, 산화물 반도체층(104b)과 산화물층(106)의 상층에 제공될 층의 피복성에 대한 영향을 경감시키기 위해서, 배리어층(171)의 막 두께를 얇게 형성하는 것이 바람직하다. 배리어층(171)의 두께는 평탄화 처리에 대한 내성을 갖는 범위에서 가능한 한 얇게 형성하는 것이 바람직하며, 0.1nm 이상 10nm 이하, 바람직하게는 1nm 이상 5nm 이하, 더 바람직하게는 1nm 이상 3nm 이하로 하면 좋다. 또한, 배리어층(171)을 얇게 형성함으로써, 배리어층(171)을 에칭할 때 생기는 산화물 반도체층(104b)의 손상을 저감할 수 있다.
이후의 공정에는 상술한 트랜지스터의 제작 방법을 적용함으로써, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한, 산화물 반도체층(104b) 및 제 1 산화물층(104a)의 측면에 접촉하는 산화물층을 변형예 1에서 제시한 방법에 의해 형성할 수도 있다. 이 경우에는, 제 1 산화물층(104a), 산화물 반도체층(104b), 및 배리어층(171)을 섬 형상으로 가공함과 동시에 제 1 산화물층(104a), 산화물 반도체층(104b), 및 배리어층(171)의 측면에 접촉하는 산화물층을 형성하면 좋다.
여기까지가 본 변형예에 관한 설명이다.
본 변형예에서 예시한 제작 방법에 따르면, 평탄화 처리로 인한 산화물 반도체층(104b)의 막 두께 감소를 억제할 수 있다. 또한, 평탄화 처리에 의해 산화물 반도체층(104b)의 상면을 직접 가공하지 않기 때문에, 산화물 반도체층(104b)의 물리적, 화학적, 또는 열적 손상을 저감할 수 있다. 따라서, 이와 같은 방법을 적용함으로써, 전기적 특성이 우수하며 신뢰성이 향상된 트랜지스터를 실현할 수 있다.
본 실시형태는, 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태에서 설명한 트랜지스터를 사용한 본 발명의 일 형태에 따른 반도체 장치에 대해서 도면을 사용하여 설명한다.
본 실시형태에서 설명하는 반도체 장치는 상술한 실시형태에서 설명한 트랜지스터를 포함하는 복수의 트랜지스터를 구비하는 반도체 장치이며, 집적도를 높이기 위해서 상기 복수의 트랜지스터 중 적어도 하나가 세로 방향으로 적층되어 있다.
[반도체 장치의 구성예 1]
도 15의 (A)는 본 실시형태에서 설명하는 반도체 장치(400)의 회로도이다. 반도체 장치(400)는 상술한 실시형태에서 설명한 트랜지스터(100), 용량 소자(150), 및 트랜지스터(401)를 구비한다.
반도체 장치(400)의 접속 관계는 이하와 같다. 트랜지스터(401)의 게이트는 용량 소자(150)의 한쪽 전극, 및 트랜지스터(100)의 소스 또는 드레인과 전기적으로 접속되어 있다.
트랜지스터(100)의 게이트와, 트랜지스터(100)의 소스 또는 드레인과, 용량 소자(150)의 다른 쪽 전극과, 트랜지스터(401)의 소스 및 드레인에는 다른 회로 소자(트랜지스터나 용량 소자 등)가 전기적으로 접속되어도 좋다.
트랜지스터(100)는 상술한 실시형태에서 설명한 바와 같이 산화물 반도체가 사용된 n채널형 트랜지스터이다.
트랜지스터(401)는 산화물 반도체와는 다른 반도체 재료를 사용한 n채널형 트랜지스터이다. 예를 들어, 실리콘계 반도체, 게르마늄계 반도체, 갈륨 비소, 질화 갈륨 등 화합물 반도체 등을 사용할 수 있다. 트랜지스터(401)에 단결정 기판이나 다결정 기판, SOI(Silicon on Insulator) 기판 등을 사용함으로써, 고속으로 동작하는 트랜지스터를 용이하게 제작할 수 있다.
한편, 트랜지스터(100)는 산화물 반도체가 사용된 트랜지스터이며, 적어도 채널 형성 영역에서 수소 등 불순물을 충분히 제거하여 고순도화시키고 산소 결손을 저감함으로써 오프 전류(누설 전류 또는 오프 누설 전류라고도 함)를 저감시킨 트랜지스터이다.
또한, 트랜지스터(100)는 오프 전류가 매우 낮기 때문에, 트랜지스터(100)의 소스 또는 드레인과, 용량 소자(150)의 한쪽 전극과, 트랜지스터(401)의 게이트 사이에 전하가 유지될 수 있다. 즉, 반도체 장치(400)는 반도체 기억 장치로서 기능할 수 있다.
또한, 반도체 장치(400)는 트랜지스터(100)에 산화물 반도체가 사용된 트랜지스터를 사용하기 때문에, 도 15의 (A)에 회로도로서 도시한 반도체 장치를 모두 산화물 반도체 이외의 반도체 재료로 제작한 경우에 비해, 소비 전력이 저감된 반도체 장치이다.
도 15의 (B)는 반도체 장치(400)의 단면 구조를 도시한 단면도이다.
반도체 장치(400)는 트랜지스터(401) 위에 층간 절연층을 개재하여 트랜지스터(100) 및 용량 소자(150)가 적층되어 있다. 이하에서 반도체 장치(400)의 자세한 내용에 대해서 설명한다.
트랜지스터(401)는 반도체 재료를 포함하는 기판(403)을 사용하여 형성할 수 있다. 여기서는 p형 도전형을 갖는 단결정 실리콘 기판을 사용하며, 트랜지스터(401)의 채널 형성 영역이 기판(403) 내에 형성되는 형태에 대해서 설명한다. 또한, 기판(403)은 p형 도전형을 갖는 단결정 실리콘 기판에 한정되지 않으며, n형 도전형을 갖는 단결정 실리콘 기판, SOI 기판, 다결정 실리콘이 형성된 유리 기판 등을 사용할 수 있다.
트랜지스터(401)는 기판(403)에 형성된 채널 형성 영역(405)과, 채널 형성 영역(405)을 사이에 개재하도록 제공된 불순물 영역(407) 및 이 불순물 영역(407)과 전기적으로 접속된 고농도 불순물 영역(409)(이들 영역을 단순히 불순물 영역이라고도 부름)과, 채널 형성 영역(405) 위에 제공된 게이트 절연층(411)과, 게이트 절연층(411) 위에 제공된 게이트 전극층(413)과, 게이트 전극층(413)의 측면에 제공된 측벽 절연층(415)을 갖는다.
또한, 절연층(419)은 트랜지스터(401) 위에 제공되며, 층간 절연층(421)은 절연층(419) 위에 제공되어 있다. 절연층(419) 및 층간 절연층(421)에는 고농도 불순물 영역(409)에 도달하는 개구가 형성되어 있으며, 상기 개구에는 트랜지스터(401)의 소스 전극층 또는 드레인 전극층(이하에서, 전극층(416)이라고 기재함)이 제공되어 있다.
전극층(416)에 접촉하도록 배선층(423)이 제공되어 있다. 배선층(423)은 소스 전극층 및 드레인 전극층에 접촉하도록 제공되어 있으며, 소스 배선 또는 드레인 배선으로서 기능한다. 배선층(423)은 반도체 장치(400)를 구성하는 다른 소자나, 다른 디바이스 등과 전기적으로 접속된다.
또한, 기판(403)에는 트랜지스터(401)를 둘러싸도록 소자 분리 절연층(417)이 제공되어 있다. 그리고, 트랜지스터(401) 및 소자 분리 절연층(417)을 덮도록 절연층(419)이 제공되어 있다.
불순물 영역(407)은 LDD 영역이나 확장 영역으로서 기능한다. 고농도 불순물 영역(409)은 트랜지스터(401)의 소스 영역 또는 드레인 영역으로서 기능한다.
층간 절연층(421) 위에 층간 절연층(425)이 제공되어 있고, 층간 절연층(425) 위에 배선층(427)이 제공되어 있다. 배선층(427)은 배선으로서 기능한다. 배선층(427)은 절연층(419), 층간 절연층(421), 및 층간 절연층(425)에 형성된 개구(도시하지 않았음)를 통하여 게이트 전극층(413)에 전기적으로 접속된 게이트 배선(도시하지 않았음)과 전기적으로 접속되어 있다. 상기 게이트 배선은 게이트 절연층(411) 위에 제공되며, 게이트 전극층(413)은 상기 게이트 배선이 분기되어 구성되어 있다.
층간 절연층(425) 및 배선층(427) 위에 층간 절연층(429)이 제공되어 있다. 층간 절연층(429) 위에 트랜지스터(100) 및 용량 소자(150)가 제공되어 있다. 또한, 트랜지스터(100) 및 용량 소자(150)에 관한 자세한 내용은 상술한 실시형태에서의 기재를 참조할 수 있다.
또한, 전극층(431)은 층간 절연층(429), 절연층(103), 절연층(107)을 관통하여 제공되어 있으며, 배선층(427)과, 용량 소자(150)의 한쪽 전극으로서도 기능하는 트랜지스터(100)의 전극층(108a)과 접촉하여 제공되어 있다.
또한, 반도체 장치(400)에 있어서, 트랜지스터(100) 위에 절연층(433)이 제공되어 있으며, 절연층(433) 위에 절연층(435)이 제공되어 있다. 절연층(435) 위에는 층간 절연층(437)이 제공되어 있다. 절연층(433), 절연층(435), 및 층간 절연층(437)에는 트랜지스터(100)의 전극층(108c)에 도달하는 개구가 형성되어 있으며, 이 개구에는 전극층(439)이 제공되어 있다. 전극층(439)에 접촉하도록 배선층(441)이 제공되어 있다. 적어도 배선층(441)은 트랜지스터(100)의 소스 배선 또는 드레인 배선으로서 기능한다.
여기서, 트랜지스터(401)의 제작 방법에 대해서 설명한다.
p형 도전형을 갖는 단결정 실리콘 기판인 기판(403) 위에 소자 분리 절연층(417)을 형성한다. 소자 분리 절연층(417)은 예를 들어, 기판(403) 위에 보호층을 형성하고, 이 보호층을 마스크로서 사용하여 에칭 처리를 수행하여, 기판(403) 중 보호층으로 덮이지 않은 영역(노출된 영역)을 제거하여 오목부를 형성한다. 상기 에칭 처리에는 드라이 에칭을 사용하는 것이 적합하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다. 그리고, 기판(403)을 덮도록 절연막을 형성하고, 오목부 이외의 영역에 형성된 절연막을 선택적으로 제거함으로써, 소자 분리 절연층(417)을 형성할 수 있다. 상기 절연막은 산화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등을 사용하여 형성할 수 있다. 상기 절연막의 제거 방법으로서는, CMP(Chemical Mechanical Polishing) 등의 연마 처리나 에칭 처리 등의 방법을 사용할 수 있다. 또한, 상기 보호막은 오목부를 형성한 후, 또는 소자 분리 절연층(417)을 형성한 후에 제거한다. 또한, CMP 등의 연마 처리나 에칭 처리를 수행한 후에는 세정 처리를 수행하고, 피처리 표면에 부착된 수분을 제거하는 열처리를 수행하는 것이 바람직하다.
또한, 소자 분리 절연층(417)을 형성한 후의 제작 공정에서도 CMP 등의 연마 처리나 에칭 처리를 수행한 경우에는 세정 처리 및 열처리를 수행하여 수분을 제거하는 것이 바람직하다.
또한, 소자 분리 절연층(417)은 LOCOS(Local Oxidation of Silicon) 등의 소자 분리 수단을 이용하여 형성할 수도 있다.
또한, 트랜지스터(401)의 형성 영역에 p형 도전형을 부여하는 불순물 원소를 첨가하여 p웰을 형성하여도 좋다. p형을 부여하는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 불순물 원소는 이온 도핑법 또는 이온 주입법 등으로 첨가할 수 있다.
또한, 기판(403)으로서, n형 도전형을 갖는 단결정 실리콘 기판을 사용하는 경우에는 p형을 부여하는 불순물 원소를 첨가하여 p웰을 형성하여도 좋다. 이 경우에는 트랜지스터(401)의 채널 형성 영역(405)은 p웰에 형성된다.
다음에, 소자 분리 절연층(417)을 형성한 기판(403) 위에 절연막을 형성하고, 이 절연막 위에 도전막을 형성하고, 이 도전막을 가공하여 게이트 전극층(413)을 형성하고, 게이트 전극층(413)을 마스크로서 사용하여 상기 절연막을 가공함으로써 게이트 절연층(411)을 형성한다. 게이트 절연층(411)은 트랜지스터(100)의 게이트 절연층(105)에 적용할 수 있는 절연막이나 그 형성 방법을 적절히 사용하여 형성할 수 있다. 또한, 게이트 전극층(413)은 트랜지스터(100)의 전극층(109)에 적용할 수 있는 도전막이나 그 형성 방법을 적절히 사용하여 형성할 수 있다.
또한, 고밀도 플라즈마 처리나 열 산화 처리에 의해, 기판(403)의 표면을 산화 또는 질화시킴으로써, 게이트 절연층(411)으로 가공되는 절연막을 형성하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe와 같은 희가스와, 산소, 산화 질소, 암모니아, 질소, 수소와 같은 가스의 혼합 가스를 사용하여 수행할 수 있다.
다음에, 소자 분리 절연층(417) 위에 보호층을 제공하고 상기 보호층 및 게이트 전극층(413)을 마스크로서 사용하여 n형을 부여하는 불순물 원소를 첨가함으로써 불순물 영역을 형성한다. 또한, 상기 불순물 영역이 형성됨으로써, 기판(403) 중 게이트 전극층(413)의 하부 영역은 트랜지스터(401)의 채널 형성 영역(405)이 된다(도 15의 (B) 참조). 첨가하는 불순물 농도는 적절히 설정할 수 있지만, 반도체 소자의 미세화의 정도에 따라, 그 농도를 높게 하는 것이 바람직하다. 또한, 게이트 전극층(413)을 덮는 절연막(측벽 절연층(415)으로 가공되는 절연막)을 형성하고, 이 절연막을 통과시켜 불순물 원소를 첨가하여도 좋다. 또한, 보호층은 불순물 원소를 첨가한 후에 제거한다.
다음에, 측벽 절연층(415)을 형성한다. 측벽 절연층(415)은 게이트 전극층(413)을 덮는 절연막을 형성한 후에 이 절연막에 이방성이 높은 에칭 처리를 수행함으로써, 자기정합적으로 형성할 수 있다.
다음에, 게이트 전극층(413), 불순물 영역, 및 측벽 절연층(415) 등을 덮도록, 절연층(419)으로 가공되는 절연막을 형성한다. 그리고, 소자 분리 절연층(417) 위에 보호층을 형성하고, 이 보호층, 게이트 전극층(413), 및 측벽 절연층(415)을 마스크로서 사용하여 n형을 부여하는 불순물 원소를 불순물 영역에 첨가하여 불순물 영역(407) 및 고농도 불순물 영역(409)을 형성한다. 또한, 절연층(419)으로 가공되는 절연막을 형성하기 전에 불순물 원소를 첨가하고 나서, 상기 절연막을 형성하여도 좋다. 또한, 보호층은 불순물 영역을 형성한 후에 제거한다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 도 15의 (B)에 도시한 반도체 장치(400)에 한정되지 않는다. 예를 들어, 트랜지스터(401)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽을 갖지 않는 트랜지스터를 사용하여도 좋다. 실리사이드(살리사이드)를 갖는 구조이면, 소스 영역 및 드레인 영역을 더 저저항화할 수 있어 반도체 장치의 고속화가 가능하다. 또한, 낮은 전압으로 동작할 수 있기 때문에 반도체 장치의 소비 전력을 저감시킬 수 있다. 또한, 실리사이드를 형성할 수 있는 금속 재료로서는, 예를 들어, 티타늄, 탄탈럼, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 절연층(419)으로 가공되는 절연막 위에 층간 절연층(421)으로 가공되는 절연막을 형성하고, 이들 절연막을 가공하여, 고농도 불순물 영역(409)에 도달하는 개구를 절연층(419) 및 층간 절연층(421)에 형성한다. 다음에, 상기 개구에 도전막을 형성하고 이 도전막을 가공함으로써 전극층(416)을 형성한다. 절연층(419), 층간 절연층(421), 및 상기 개구는 드라이 에칭 등으로 형성할 수 있고, 전극층(416)은 CMP 등의 연마 처리에 의해 형성할 수 있다. 전극층(416)을 상기 연마 처리 등에 의해 형성함으로써, 절연층(419) 및 층간 절연층(421)을 평탄화할 수 있다. 또한, 전극층(416)은 연마 처리와 함께 드라이 에칭 등을 사용하여 형성하여도 좋다.
층간 절연층(421)에는 무기 절연막 또는 유기 절연막을 사용할 수 있다. 무기 절연막으로서는, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막 등을 사용할 수 있고, 유기 절연막으로서는 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아마이드, 에폭시 수지, 또는 실록산계 수지 등을 사용할 수 있다. 또한, 층간 절연층(421)은 이들 절연막을 복수 적층시킨 구조이어도 좋다. 무기 절연막 또는 유기 절연막의 형성 방법은 특별히 한정되지 않으며, 사용되는 재료에 따라 적절히 선택한다. 예를 들어, CVD법, 스퍼터링법, 스핀 코팅, 딥핑, 스프레이 도포, 액적 토출법(잉크젯법), 스크린 인쇄, 오프셋 인쇄 등을 사용할 수 있다.
반도체 장치에 포함되는 트랜지스터 등 반도체 소자를 미세화하는 경우, 유기 절연막은 배선 간의 기생 용량이 현저하게 되어 신호 지연이 증대된다. 또한, 비유전율이 4.0~4.5인 산화 실리콘은 상기 기생 용량을 충분히 억제할 수 없는 경우가 있기 때문에, k가 3.0 이하인 재료를 사용하여 층간 절연층(421)을 형성하는 것이 바람직하다. 또한, 층간 절연층(421)은 평탄화 등이 수행되기 때문에 기계적 강도가 요구된다. 이 기계적 강도가 확보할 수 있는 한, 층간 절연층(421)을 다공질(포러스)화시켜서 비유전율을 낮출 수 있다.
전극층(416)은 다마신(damascene) 구조 등 전극층의 일부가 층간 절연층(421)에 매몰된 구조로 하는 것이 바람직하다. 전극층(416)은 트랜지스터(100)의 전극층(108) 및 전극층(109)에 적용할 수 있는 도전막이나 형성 방법을 사용하여 형성할 수 있다.
또한, 전극층(416)을 형성할 때에는 그 표면이 평탄하게 되도록 가공하는 것이 바람직하다. 예를 들어, 개구를 포함하는 영역에 티타늄막이나 질화 티타늄막을 얇게 형성한 후, 이 개구를 채우도록 텅스텐막을 형성함으로써, 이후의 CMP 처리에 의해 텅스텐막, 티타늄막, 질화 티타늄막 등의 불필요한 부분을 제거함과 함께 전극층(416)의 표면의 평탄성은 향상시킬 수 있다.
다음에, 전극층(416)에 접촉하도록 배선층(423)을 형성하고, 배선층(423) 및 층간 절연층(421) 위에 층간 절연층(425)을 형성한다. 배선층(423)은 전극층(416)에 적용할 수 있는 도전막을 형성하고, 드라이 에칭 등으로 가공함으로써 형성할 수 있다. 층간 절연층(425)은 층간 절연층(421)과 마찬가지로 형성할 수 있다.
다음에, 절연층(419), 층간 절연층(421), 및 층간 절연층(425)에 게이트 전극층(413)까지 도달하는 개구를 형성하고(도시하지 않았음), 이 개구에 전극층(게이트 배선)(도시하지 않았음)을 형성하고, 그리고, 층간 절연층(425) 위에 상기 전극층과 접촉하는 배선층(427)을 형성한다. 이들 공정은 고농도 불순물 영역(409)에 도달하는 개구, 전극층(416), 및 배선층(423)을 형성하는 공정과 마찬가지로 수행할 수 있다.
다음에, 층간 절연층(425) 및 배선층(427) 위에 층간 절연층(429)으로 가공되는 절연막을 형성한다. 이 절연막으로서는 층간 절연층(421)에 적용할 수 있는 절연막을 사용할 수 있다.
다음에, 트랜지스터(100)의 절연층(107)을 형성하는 공정까지를 수행하고, 층간 절연층(429), 절연층(103), 및 절연층(107)에 배선층(427)까지 도달하는 개구를 형성하고, 이 개구에 전극층(431)을 형성한다. 트랜지스터(100)의 절연층(107)을 형성하는 공정까지는 상술한 실시형태를 참조할 수 있다. 전극층(431)을 형성하는 공정까지는 고농도 불순물 영역(409)에 도달하는 개구, 및 전극층(416)을 형성하는 공정과 마찬가지로 수행할 수 있다.
다음에, 트랜지스터(100)의 절연층(107)을 형성한 후의 공정을 수행하고 트랜지스터(100) 및 용량 소자(150)를 형성한다. 이 공정에 관해서는 상술한 실시형태를 참조할 수 있다.
다음에, 트랜지스터(100) 및 용량 소자(150) 위에 절연층(433)을 형성하고, 절연층(433) 위에 절연층(435)을 형성한다. 절연층(433) 및 절연층(435)은 트랜지스터(100)의 절연층(103) 및 절연층(107)에 적용할 수 있는 절연막이나 그 형성 방법을 사용하여 형성할 수 있다. 또한, 절연층(433) 및 절연층(435)은 트랜지스터(100)의 보호 절연층으로서도 기능하기 때문에, 외부로부터 수소나 물 등 수소화물이 침입하는 것을 억제할 수 있는 절연막을 사용하여 형성하는 것이 바람직하다.
다음에, 절연층(435) 위에 층간 절연층(437)을 형성한다. 층간 절연층(437)은 층간 절연층(421)에 적용할 수 있는 절연막이나 그 형성 방법을 사용하여 형성할 수 있다. 또한, 절연층(433), 절연층(435), 및 층간 절연층(437)에 트랜지스터(100)의 전극층(108c)에 도달하는 개구를 형성하고, 이 개구에 전극층(439)을 형성한다. 이 공정은 고농도 불순물 영역(409)에 도달하는 개구, 및 전극층(416)을 형성하는 공정과 마찬가지로 수행할 수 있다.
마지막에, 층간 절연층(437) 위에 전극층(439)과 접촉하는 배선층(441)을 형성한다. 배선층(441)은 배선층(423)과 같은 공정으로 형성할 수 있다.
상술한 공정을 거쳐, 반도체 장치(400)를 제작할 수 있다.
또한, 트랜지스터(100)는 절연층에 의해 산화물 반도체층의 주위가 둘러싸여(또는 절연층에 매몰되어) 있기 때문에, 트렌치 구조를 갖는 트랜지스터라고 할 수 있다. 또한, 트랜지스터(401)는 소자 분리 절연층(417)에 의해 주위가 둘러싸인 트렌치 구조(STI: Shallow Trench Isolation라고도 할 수 있음)를 갖는 트랜지스터이다. 즉, 트랜지스터(100)와 트랜지스터(401)를 구비하는 반도체 장치(400)는 2종류의 트렌치 구조를 갖는 구조(더블 트렌치 구조라고도 함)를 갖는 반도체 장치라고 할 수 있다.
또는, 상술한 실시형태에서 설명한 트랜지스터(100)와 표시 소자를 사용하여 표시 장치를 구성할 수도 있다. 예를 들어, 표시 소자와, 표시 소자와 접속된 트랜지스터(100)를 사용하여 표시 장치의 화소를 구성할 수 있다. 예를 들어, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태로 사용되거나 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 일례로서는, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 함유한 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV), 플라즈마 디스플레이 패널(PDP), 디지털 마이크로미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노 튜브 등 전기 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖는 것을 들 수 있다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일 예로서는 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다.
[반도체 장치의 구성예 2]
본 발명의 일 형태에 따른 반도체 장치는 상술한 실시형태에서 설명한 트랜지스터(100)를 사용하면 좋고, 트랜지스터(100)의 하층은 트랜지스터(401)에 한정되는 것이 아니다. 그래서, 이하에서 본 발명의 일 형태에 따른 반도체 장치이며, 구조의 일부가 반도체 장치(400)와 다른 반도체 장치에 대해서 설명한다.
구조의 일부가 반도체 장치(400)와 다른 반도체 장치(450)의 회로도를 도 16의 (A)에, 단면 구조를 도 16의 (B)에 각각 도시하였다.
반도체 장치(450)에는 트랜지스터(401) 외에, p채널형 트랜지스터인 트랜지스터(451)가 제공되고, 트랜지스터(401)와 트랜지스터(451)가 전기적으로 접속된 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor) 회로(452)를 구비한다. 그리고, 반도체 장치(450)는 CMOS 회로(452) 위에 층간 절연층을 개재하여 트랜지스터(100) 및 용량 소자(150)가 적층된 반도체 장치이다.
반도체 장치(450)는 트랜지스터(100)를 갖기 때문에, 반도체 장치(400)와 마찬가지로 트랜지스터(100)의 소스 또는 드레인과, 용량 소자(150)의 한쪽 전극과, 트랜지스터(401) 및 트랜지스터(451)의 게이트 사이에 전하를 유지시킬 수 있다. 즉, 반도체 장치(450)는 반도체 기억 장치로서 기능시킬 수 있다.
또한, 반도체 장치(450)는 트랜지스터(100)를 구비하기 때문에, 도 16의 (A)에 회로도로서 도시한 반도체 장치를 모두 산화물 반도체 이외의 반도체 재료로 제작한 경우에 비해, 소비 전력이 저감된 반도체 장치이다.
또한, 반도체 장치(450)는 반도체 장치(400)와 비교하여, 주로 트랜지스터(100) 및 용량 소자(150) 이외의 구성이 다르기 때문에, 여기서는 CMOS 회로(452)에 대해서 설명한다. 또한, 반도체 장치(450)를 설명하는 데, 반도체 장치(400)에 붙인 부호를 적절히 사용한다.
CMOS 회로(452)는 상기와 같이 트랜지스터(401)와 트랜지스터(451)가 전기적으로 접속되어 있다.
트랜지스터(401)의 자세한 내용에 관해서는 상술한 기재를 참조할 수 있다.
트랜지스터(451)는 기판(403)에 n형 도전형을 부여하는 불순물 원소를 첨가하여 형성된 n웰(453)에 제공된다. 트랜지스터(451)는 n웰(453)에 제공된 채널 형성 영역(454)과, 채널 형성 영역(454)을 끼우도록 제공된 불순물 영역(456) 및 이 불순물 영역(456)과 전기적으로 접속된 고농도 불순물 영역(458)(이들 영역을 단순히 불순물 영역이라고도 부름)과, 채널 형성 영역(454) 위에 제공된 게이트 절연층(460)과, 게이트 절연층(460) 위에 제공된 게이트 전극층(462)과, 게이트 전극층(462)의 측면에 제공된 측벽 절연층(464)을 구비한다.
또한, 절연층(419)은 트랜지스터(401) 위 및 트랜지스터(451) 위에 제공되어 있고, 층간 절연층(421)은 절연층(419) 위에 제공되어 있다. 절연층(419) 및 층간 절연층(421)에는 고농도 불순물 영역(458)에 도달하는 개구가 형성되어 있으며, 이 개구에 트랜지스터(451)의 소스 전극층 또는 드레인 전극층(이하에서, 전극층(447)이라고 기재함)이 제공되어 있다.
전극층(447)에 접촉하도록 배선층(423)이 제공되어 있다. 배선층(423)은 소스 전극층 및 드레인 전극층에 접촉하도록 제공되어 있으며, 소스 배선 또는 드레인 배선으로서 기능한다. 배선층(423)은 반도체 장치(450)를 구성하는 다른 소자나, 다른 디바이스 등과 전기적으로 접속된다.
또한, 반도체 장치(450)에 있어서, 기판(403)에는 소자 분리 절연층(417)이 트랜지스터(401) 및 트랜지스터(451)를 각각 둘러싸도록 제공되어 있다.
불순물 영역(456)은 LDD 영역이나 확장 영역으로서 기능한다. 고농도 불순물 영역(458)은 트랜지스터(451)의 소스 영역 또는 드레인 영역으로서 기능한다.
또한, 반도체 장치(450)에 있어서, 트랜지스터(401) 중 트랜지스터(451) 측에 형성된 고농도 불순물 영역(409)과, 트랜지스터(451) 중 트랜지스터(401) 측에 형성된 고농도 불순물 영역(458)에 접촉하도록 전극층(466)이 제공되어 있다. 전극층(466)은 트랜지스터(401)의 소스 전극층 또는 드레인 전극층으로서 기능하고, 트랜지스터(451)의 소스 전극층 또는 드레인 전극층으로서 기능한다. 또한, 전극층(466)에 의해 트랜지스터(401) 및 트랜지스터(451)는 전기적으로 접속되어 CMOS 회로(452)가 형성된다.
반도체 장치(450)의 제작 방법으로서는 반도체 장치(400)의 제작 방법을 적절히 사용할 수 있다. 여기서는 CMOS 회로(452)의 제작 방법에 대해서 설명한다.
기판(403)에서 트랜지스터(451)가 형성되는 영역에, n형을 부여하는 불순물 원소를 첨가하여 n웰(453)을 형성한다. 트랜지스터(451)의 채널 형성 영역(454)은 n웰(453)에 형성된다. n형을 부여하는 불순물 원소로서 인(P)이나 비소(As) 등을 사용할 수 있다. n웰(453)은 상술한 불순물 원소를 이온 도핑법, 또는 이온 주입법 등으로 첨가하여 형성할 수 있다.
다음에, 소자 분리 절연층(417)을 형성하고, 게이트 절연층(411) 및 게이트 전극층(413), 및 게이트 절연층(460) 및 게이트 전극층(462)을 형성한다. 이 공정은 반도체 장치(400)의 제작 방법을 참조할 수 있다.
다음에, 트랜지스터(401) 및 소자 분리 절연층(417)이 형성되는 영역에 보호층을 형성하고, 상기 보호층, 게이트 전극층(462)을 마스크로서 이용하여, p형을 부여하는 불순물 원소를 첨가함으로써, 트랜지스터(451)가 형성되는 영역에 불순물 영역을 형성한다. 상기 보호층을 제거한 후, 트랜지스터(451) 및 소자 분리 절연층(417)이 형성되는 영역에 보호층을 형성하고, 상기 보호층, 게이트 전극층(413)을 마스크로서 이용하여, n형을 부여하는 불순물 원소를 첨가함으로써, 트랜지스터(401)가 형성되는 영역에 불순물 영역을 형성한다. 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 그 농도는 반도체 소자의 미세화의 정도에 따라 높게 하는 것이 바람직하다. 또한, 게이트 절연층(411) 및 게이트 전극층(413), 및 게이트 절연층(460) 및 게이트 전극층(462)을 덮는 절연막을 형성하고, 이 절연막을 통과시켜 불순물 원소를 첨가하여도 좋다.
다음에, 측벽 절연층(415) 및 측벽 절연층(464)을 형성한다. 이 공정은 반도체 장치(400)의 제작 방법을 참조할 수 있다.
다음에, 절연층(419)으로 가공되는 절연막을 형성하고, 트랜지스터(401) 및 소자 분리 절연층(417) 위에 보호층을 형성하고, 상기 보호층, 게이트 전극층(462), 및 측벽 절연층(464)을 마스크로서 이용하여, p형을 부여하는 불순물 원소를 불순물 영역에 첨가하여 불순물 영역(456) 및 고농도 불순물 영역(458)을 형성한다. 상기 보호층을 제거하고, 트랜지스터(451) 및 소자 분리 절연층(417) 위에 보호층을 형성하고, 이 보호층, 게이트 전극층(413), 및 측벽 절연층(415)을 마스크로서 이용하여 n형을 부여하는 불순물 원소를 불순물 영역에 첨가하여 불순물 영역(407) 및 고농도 불순물 영역(409)을 형성한다. 또한, 절연층(419)으로 가공되는 절연막을 형성하기 전에 불순물 원소를 첨가하고 나서, 상기 절연막을 형성하여도 좋다. 또한, 보호층은 불순물 영역을 형성한 후에 제거한다.
다음에, 절연층(419), 층간 절연층(421)을 형성하고, 고농도 불순물 영역(409), 고농도 불순물 영역(458)에 접촉하는 전극층(416), 전극층(447)을 형성하고 배선층(423)을 형성한다. 이 공정은 반도체 장치(400)의 제작 방법을 참조할 수 있다.
다음에, 층간 절연층(425)을 형성하고 배선층(427)을 형성한다. 배선층(427)은 층간 절연층(425), 층간 절연층(421), 및 절연층(419)에 형성된 개구를 통하여 트랜지스터(401)의 게이트 전극층(413) 및 트랜지스터(451)의 게이트 전극층(462)과 전기적으로 접속되어 있다.
이후의 제작 공정은 반도체 장치(400)와 마찬가지로 수행할 수 있다.
상술한 공정에 의해 반도체 장치(450)를 제작할 수 있다. 또한, 반도체 장치(450)는 트랜지스터(100)에 더하여, 트렌치 구조를 갖는 트랜지스터(401) 및 트랜지스터(451)를 구비하기 때문에, 반도체 장치(450)는 더블 트렌치 구조를 갖는 반도체 장치라고 할 수 있다.
[반도체 장치의 구성예 3]
이하에서, 본 발명의 일 형태에 따른 반도체 장치이며, 구조의 일부가 반도체 장치(400) 및 반도체 장치(450)와 다른 반도체 장치에 대해서 설명한다.
구조의 일부가 반도체 장치(400) 및 반도체 장치(450)와 다른 반도체 장치(480)의 회로도를 도 17에 도시하였다.
반도체 장치(480)는 트랜지스터(481) 위에 층간 절연층을 개재하여 트랜지스터(100) 및 용량 소자(150)가 적층된 반도체 장치이다.
반도체 장치(480)는 오프 전류를 저감시킨 트랜지스터(100)를 구비함으로써, 소비 전력을 저감할 수 있다.
트랜지스터(481)가 제공되는 기판(403)에는 소자 분리 절연층(417)이 제공되어 있다. 소자 분리 절연층(417) 사이에, 불순물 영역(483)이 채널 형성 영역(482)을 끼우도록 제공되어 있다. 채널 형성 영역(482) 위에 게이트 절연층(484)이 제공되어 있다. 게이트 절연층(484) 위에 제 1 게이트 전극층(485)이 제공되어 있다. 제 1 게이트 전극층(485) 위에 절연층(486)이 제공되어 있다. 절연층(486) 위에 제 2 게이트 전극층(487)이 제공되어 있다. 게이트 절연층(484), 제 1 게이트 전극층(485), 절연층(486), 및 제 2 게이트 전극층(487)의 측면에 측벽 절연층(488)이 제공되어 있다.
트랜지스터(481) 위에 절연층(419)이 제공되어 있다. 절연층(419) 위에 층간 절연층(421)이 제공되어 있다. 절연층(419) 및 층간 절연층(421)에는 불순물 영역(483)에 접촉하는 전극층(489)이 제공되어 있다. 전극층(489)에 접촉하도록 배선층(423)이 제공되어 있다.
배선층(423) 위에 층간 절연층(425)이 제공되어 있고, 층간 절연층(425) 위에 배선층(427)이 제공되어 있다. 배선층(427)은 트랜지스터(481)(전극층(489)이나 배선층(423)을 포함함) 등 반도체 장치(480)를 구성하는 다른 소자나 다른 디바이스 등과 전기적으로 접속된다.
배선층(427)보다 위의 구성은 반도체 장치(400) 및 반도체 장치(450)와 마찬가지이다.
또한, 트랜지스터(481)에서 제 1 게이트 전극층(485)이 플로팅 게이트로서 기능하기 때문에, 트랜지스터(481)는 비휘발성 기억 장치로서 기능할 수 있다. 또한, 도 17에 도시한 바와 같이, 기판(403)에 복수의 트랜지스터(481)를 제공할 수 있다. 복수의 트랜지스터(481)를 제공함으로써, 기억할 수 있는 정보량을 늘릴 수 있다. 또한, 복수의 트랜지스터(481)를 제공하는 경우에는 전극층(489)을 하나의 트랜지스터마다 제공하지 않아도 좋다.
트랜지스터(481)는 반도체 장치(400) 및 반도체 장치(450)가 구비하는 트랜지스터(401) 및 트랜지스터(451)의 제작 방법을 적절히 사용하여 제작할 수 있다. 또한, 트랜지스터(481)는 플로팅 게이트를 갖는 트랜지스터의 제작 방법을 적절히 사용하여 제작할 수 있다.
또한, 반도체 장치(480)는 트랜지스터(100)에 더하여 트렌치 구조를 갖는 트랜지스터(481)를 구비하기 때문에, 반도체 장치(480)는 더블 트렌치 구조를 갖는 반도체 장치라고 할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
상술한 실시형태에서 설명한 반도체 장치는 각종 전자 기기에 탑재되는 마이크로 컴퓨터에 적용할 수 있다.
이하에서는 마이크로 컴퓨터를 탑재한 전자 기기의 예로서 화재 경보기의 구성 및 동작에 대해서 도 18, 도 19, 및 도 20의 (A)를 사용하여 설명한다.
또한, 본 명세서에 있어서 화재 경보기란, 화재 발생을 급보하는 장치 전반을 말하며, 예를 들어 주택용 화재 경보기, 자동 화재 경보 설비, 및 상기 자동 화재 경보 설비에 사용되는 화재 감지기 등도 화재 경보기에 포함된다.
도 18에 도시한 경보 장치는 적어도 마이크로 컴퓨터(500)를 갖는다. 여기서, 마이크로 컴퓨터(500)는 경보 장치 내부에 제공되어 있다. 마이크로 컴퓨터(500)는 고전위 전원선 VDD와 전기적으로 접속된 파워 게이트 컨트롤러(503)와, 고전위 전원선 VDD 및 파워 게이트 컨트롤러(503)와 전기적으로 접속된 파워 게이트(504)와, 파워 게이트(504)와 전기적으로 접속된 CPU(Central Processing Unit)(505)와, 파워 게이트(504) 및 CPU(505)와 전기적으로 접속된 검출부(509)가 제공된다. 또한, CPU(505)에는 휘발성 기억부(506) 및 비휘발성 기억부(507)가 포함된다.
또한, CPU(505)는 인터페이스(508)를 통하여 버스 라인(502)과 전기적으로 접속되어 있다. 인터페이스(508)도 CPU(505)와 마찬가지로 파워 게이트(504)와 전기적으로 접속되어 있다. 인터페이스(508)의 버스 규격으로서는, 예를 들어 I2C버스 등을 사용할 수 있다. 또한, 경보 장치에는 인터페이스(508)를 통하여 파워 게이트(504)와 전기적으로 접속되는 발광 소자(530)가 제공된다.
발광 소자(530)는 지향성이 강한 빛을 방출하는 것이 바람직하며, 예를 들어 유기 EL 소자, 무기 EL 소자, LED 등을 사용할 수 있다.
파워 게이트 컨트롤러(503)는 타이머를 구비하며, 이 타이머에 따라 파워 게이트(504)를 제어한다. 파워 게이트(504)는 파워 게이트 컨트롤러(503)의 제어에 따라 CPU(505), 검출부(509), 및 인터페이스(508)에 고전위 전원선 VDD로부터 공급되는 전원을 공급 또는 차단한다. 여기서, 파워 게이트(504)로서는, 예를 들어 트랜지스터 등 스위칭 소자를 사용할 수 있다.
이와 같은 파워 게이트 컨트롤러(503) 및 파워 게이트(504)를 사용함으로써, 광량을 측정하는 기간에 검출부(509), CPU(505), 및 인터페이스(508)에 전원을 공급하고, 측정 기간과 다음 측정 기간 사이에는 검출부(509), CPU(505), 및 인터페이스(508)로의 전원 공급을 차단할 수 있다. 이와 같이 경보 장치를 동작시킴으로써, 상술한 각 구성에 연속적으로 전원을 공급하는 경우보다 소비 전력의 저감을 도모할 수 있다.
또한, 파워 게이트(504)로서 트랜지스터를 사용하는 경우, 비휘발성 기억부(507)에 사용할 수 있는, 오프 전류가 매우 낮은 트랜지스터, 예를 들어 상술한 실시형태에서 설명한 트랜지스터를 사용하는 것이 바람직하다. 이와 같은 트랜지스터를 사용함으로써, 파워 게이트(504)에 의해 전원을 차단할 때 누설 전류를 저감하여 소비 전력의 저감을 도모할 수 있다.
경보 장치에 직류 전원(501)을 제공하며, 직류 전원(501)으로부터 고전위 전원선 VDD에 전원을 공급하여도 좋다. 직류 전원(501)의 고전위 측의 전극은 고전위 전원선 VDD와 전기적으로 접속되고, 직류 전원(501)의 저전위 측의 전극은 저전위 전원선 VSS와 전기적으로 접속된다. 저전위 전원선 VSS는 마이크로 컴퓨터(500)와 전기적으로 접속된다. 여기서, 고전위 전원선 VDD는 고전위 H가 공급된다. 또한, 저전위 전원선 VSS에는, 예를 들어 접지 전위(GND) 등의 저전위 L이 공급된다.
직류 전원(501)으로서 전지를 사용하는 경우에는, 예를 들어 고전위 전원선 VDD와 전기적으로 접속된 전극, 저전위 전원선 VSS와 전기적으로 접속된 전극, 및 상기 전지를 유지할 수 있는 하우징을 갖는 전지 케이스를 하우징에 제공하는 구성으로 하면 좋다. 또한, 경보 장치에 반드시 직류 전원(501)을 제공할 필요는 없으며, 예를 들어 상기 경보 장치의 외부에 제공된 교류 전원으로부터 배선을 통하여 전원을 공급하는 구성으로 하여도 좋다.
또한, 상기 전지로서, 이차 전지, 예를 들어 리튬 이온 이차 전지(리튬 이온 축전지, 리튬 이온 전지, 또는 리튬 이온 배터리라고도 부름)를 사용할 수도 있다. 또한, 상기 이차 전지를 충전할 수 있도록 태양 전지를 제공하는 것이 바람직하다.
검출부(509)는 이상 상태에 관한 물리량을 계측하여 계측값을 CPU(505)로 송신한다. 이상 상태에 관한 물리량은 경보 장치의 용도에 따라 달라지고, 화재 경보기로서 기능하는 경보 장치에서는 화재에 관한 물리량을 계측한다. 그러므로, 검출부(509)는 화재에 관한 물리량으로서 광량을 계측하고 연기의 존재를 감지한다.
검출부(509)는 파워 게이트(504)와 전기적으로 접속된 광 센서(511)와, 파워 게이트(504)와 전기적으로 접속된 앰프(512)와, 파워 게이트(504) 및 CPU(505)와 전기적으로 접속된 AD 컨버터(513)를 갖는다. 발광 소자(530), 광 센서(511), 앰프(512), 및 AD 컨버터(513)는 파워 게이트(504)가 검출부(509)에 전원을 공급하였을 때 동작한다.
광 센서(511)는 적어도 포도다이오드 등 관전 변환 소자를 갖는다. 또한, 광 센서(511)는 상술한 실시형태에서 설명한 반도체 장치(예를 들어 반도체 장치(400), 반도체 장치(450), 또는 반도체 장치(480) 등)의 제작 공정을 이용하여 제작할 수 있다.
광전 변환 소자는 광전 변환이 가능한 반도체막을 사용하여 제작할 수 있으며, 예를 들어 실리콘이나 게르마늄 등을 사용할 수 있다. 상기 반도체막에 실리콘을 사용한 경우에는 가시광을 검지하는 광 센서로서 기능한다. 또한, 실리콘과 게르마늄은 흡수할 수 있는 전자기파의 파장이 다르기 때문에, 상기 반도체막에 게르마늄을 사용하는 구성으로 하면, 적외선을 검지하는 센서로서 사용할 수 있다.
상술한 바와 같이, 광 센서(511)를 포함하는 검출부(509)를 마이크로 컴퓨터(500)에 내장하여 제공할 수 있기 때문에, 부품 수를 삭감하여 경보 장치의 하우징을 축소할 수 있다.
상술한 IC칩을 포함하는 화재 경보기에는 상술한 트랜지스터를 사용한 복수의 회로를 조합하여, 이들을 하나의 IC칩에 탑재한 CPU(505)가 사용된다.
도 19는 상술한 실시형태에서 설명한 반도체 장치를 적어도 일부에 사용한 CPU의 구체적인 구성을 도시한 블록도이다.
도 19의 (A)에 도시한 CPU는 기판(1190) 위에, ALU(1191)(ALU: Arithmetic logic unit, 논리 연산 회로), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 구비한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 19의 (A)에 도시한 CPU는 그 구성을 간략화하여 도시한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 데이터를 레지스터(1196)로부터 판독하거나 레지스터(1196)에 기록한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클럭 신호(CLK1)를 바탕으로, 내부 클럭 신호(CLK2)를 생성하는 내부 클럭 생성부를 구비하며, 내부 클럭 신호(CLK2)를 상기 각종 회로에 공급한다.
도 19의 (A)에 도시한 CPU에서는, 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀로서, 상술한 트랜지스터를 사용할 수 있다.
도 19의 (A)에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉 레지스터(1196)가 구비하는 메모리셀에서 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에 의한 데이터 유지가 선택되어 있는 경우, 용량 소자 내의 데이터가 재기록되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 정지할 수 있다.
전원 정지는, 도 19의 (B) 또는 (C)에 도시한 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 간에 스위칭 소자를 제공함으로써 수행할 수 있다. 이하에서 도 19의 (B) 및 (C)의 회로에 대해서 설명한다.
도 19의 (B) 및 (C)는 메모리셀로의 전원 전위의 공급을 제어하는 스위칭 소자에, 상술한 실시형태에서 설명한 반도체 장치를 사용한 기억 장치이다.
도 19의 (B)에 도시한 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에 상술한 트랜지스터를 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 High 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, Low 레벨의 전원 전위 VSS의 전위가 공급되어 있다.
도 19의 (B)에서는 스위칭 소자(1141)로서 상술한 트랜지스터를 사용하며, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 19의 (B)에는, 스위칭 소자(1141)가 트랜지스터를 하나만 구비하는 구성을 도시하였지만, 이것에 특별히 한정되지 않고, 복수의 트랜지스터를 구비하여도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 구비하는 경우에는, 상기 복수의 트랜지스터는 병렬로 또는 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 19의 (B)에서는 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)로의 High 레벨의 전원 전위 VDD의 공급이 제어되지만, 스위칭 소자(1141)에 의해 Low 레벨의 전원 전위 VSS의 공급이 제어되어도 좋다.
또한, 도 19의 (C)는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 Low 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시한 것이다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 Low 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 간에 스위칭 소자를 제공하며, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능하고 소비 전력을 저감시킬 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
도 20의 (A)에 있어서, 경보 장치(8100)는 주택용 화재 경보기이며, 검출부 및 마이크로 컴퓨터(8101)를 구비한다. 마이크로 컴퓨터(8101)에는 상술한 트랜지스터가 사용된 CPU가 포함된다.
도 20의 (A)에 있어서, 실내기(8200) 및 실외기(8204)가 구비된 에어컨디셔너에는 상술한 트랜지스터가 사용된 CPU가 포함된다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 구비한다. 도 20의 (A)에는 CPU(8203)가 실내기(8200)에 제공되어 있는 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 상술한 트랜지스터가 사용된 CPU가 포함됨으로써, 에어컨디셔너의 소비 전력을 삭감할 수 있다.
도 20의 (A)에 있어서, 전기 냉동 냉장고(8300)에는 상술한 트랜지스터가 사용된 CPU가 포함된다. 구체적으로는, 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 구비한다. 도 20의 (A)에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 상술한 트랜지스터가 사용된 CPU가 포함됨으로써, 전기 냉동 냉장고(8300)의 소비 전력을 삭감할 수 있다.
도 20의 (B) 및 (C)는 전기 자동차의 예이다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 ROM, RAM, CPU(도시하지 않았음) 등을 구비한 처리 장치(9704)에 의해 제어된다. 상술한 트랜지스터가 사용된 CPU가 포함됨으로써 전기 자동차(9700)의 소비 전력을 삭감할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의해 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 직류를 교류로 변환시키는 인버터(도시하지 않았음)도 내장된다.
본 실시형태는, 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 트랜지스터
101: 기판
102: 저저항 영역
103: 절연층
104: 산화물 적층
104a: 산화물층
104b: 산화물 반도체층
104c: 산화물층
105: 게이트 절연층
106: 산화물층
107: 절연층
108: 전극층
108a: 전극층
108b: 전극층
108c: 전극층
108d: 전극층
109: 전극층
109a: 전극층
109b: 전극층
111: 절연층
112: 절연층
150: 용량 소자
154: 산화물층
155: 절연층
158b: 전극층
158c: 전극층
159a: 전극층
159b: 전극층
161: 레지스트 마스크
166: 산화물층
171: 배리어층
400: 반도체 장치
401: 트랜지스터
402: 절연층
403: 기판
404: 산화물 적층
404a: 산화물층
404b: 산화물 반도체층
404c: 산화물층
405: 채널 형성 영역
407: 불순물 영역
409: 고농도 불순물 영역
410: 게이트 절연층
411: 게이트 절연층
413: 게이트 전극층
415: 측벽 절연층
416: 전극층
417: 소자 분리 절연층
419: 절연층
421: 층간 절연층
423: 배선층
425: 층간 절연층
427: 배선층
429: 층간 절연층
431: 전극층
433: 절연층
435: 절연층
437: 층간 절연층
439: 전극층
441: 배선층
447: 전극층
450: 반도체 장치
451: 트랜지스터
452: CMOS 회로
453: n웰
454: 채널 형성 영역
456: 불순물 영역
458: 고농도 불순물 영역
460: 게이트 절연층
462: 게이트 전극층
464: 측벽 절연층
466: 전극층
480: 반도체 장치
481: 트랜지스터
482: 채널 형성 영역
483: 불순물 영역
484: 게이트 절연층
485: 게이트 전극층
486: 절연층
487: 게이트 전극층
488: 측벽 절연층
489: 전극층
500: 마이크로 컴퓨터
501: 직류 전원
502: 버스 라인
503: 파워 게이트 컨트롤러
504: 파워 게이트
505: CPU
506: 휘발성 기억부
507: 비휘발성 기억부
508: 인터페이스
509: 검출부
511: 광 센서
512: 앰프
513: AD 컨버터
530: 발광 소자
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
8100: 경보 장치
8101: 마이크로 컴퓨터
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9700: 전기 자동차
9701: 이차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치
101: 기판
102: 저저항 영역
103: 절연층
104: 산화물 적층
104a: 산화물층
104b: 산화물 반도체층
104c: 산화물층
105: 게이트 절연층
106: 산화물층
107: 절연층
108: 전극층
108a: 전극층
108b: 전극층
108c: 전극층
108d: 전극층
109: 전극층
109a: 전극층
109b: 전극층
111: 절연층
112: 절연층
150: 용량 소자
154: 산화물층
155: 절연층
158b: 전극층
158c: 전극층
159a: 전극층
159b: 전극층
161: 레지스트 마스크
166: 산화물층
171: 배리어층
400: 반도체 장치
401: 트랜지스터
402: 절연층
403: 기판
404: 산화물 적층
404a: 산화물층
404b: 산화물 반도체층
404c: 산화물층
405: 채널 형성 영역
407: 불순물 영역
409: 고농도 불순물 영역
410: 게이트 절연층
411: 게이트 절연층
413: 게이트 전극층
415: 측벽 절연층
416: 전극층
417: 소자 분리 절연층
419: 절연층
421: 층간 절연층
423: 배선층
425: 층간 절연층
427: 배선층
429: 층간 절연층
431: 전극층
433: 절연층
435: 절연층
437: 층간 절연층
439: 전극층
441: 배선층
447: 전극층
450: 반도체 장치
451: 트랜지스터
452: CMOS 회로
453: n웰
454: 채널 형성 영역
456: 불순물 영역
458: 고농도 불순물 영역
460: 게이트 절연층
462: 게이트 전극층
464: 측벽 절연층
466: 전극층
480: 반도체 장치
481: 트랜지스터
482: 채널 형성 영역
483: 불순물 영역
484: 게이트 절연층
485: 게이트 전극층
486: 절연층
487: 게이트 전극층
488: 측벽 절연층
489: 전극층
500: 마이크로 컴퓨터
501: 직류 전원
502: 버스 라인
503: 파워 게이트 컨트롤러
504: 파워 게이트
505: CPU
506: 휘발성 기억부
507: 비휘발성 기억부
508: 인터페이스
509: 검출부
511: 광 센서
512: 앰프
513: AD 컨버터
530: 발광 소자
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
8100: 경보 장치
8101: 마이크로 컴퓨터
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9700: 전기 자동차
9701: 이차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치
Claims (17)
- 반도체 장치에 있어서,
절연 표면 위의 산화물 반도체층과;
상기 산화물 반도체층의 측면을 둘러싸는 절연층과;
제 1 소스 전극, 및 상기 제 1 소스 전극 위의 제 2 소스 전극을 포함하는 소스 전극과;
제 1 드레인 전극, 및 상기 제 1 드레인 전극 위의 제 2 드레인 전극을 포함하는 드레인 전극과;
상기 산화물 반도체층과 중첩되는 게이트 전극과;
상기 산화물 반도체층과 상기 게이트 전극 사이의 게이트 절연층을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층에 전기적으로 접속되고,
상기 절연층의 상면은 평탄화되어 있고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극은 상기 산화물 반도체층 및 상기 절연층의 상기 상면에 직접 접촉하고,
상기 제 2 소스 전극은 상기 산화물 반도체층 및 상기 제 1 소스 전극의 상면에 직접 접촉하고,
상기 제 2 드레인 전극은 상기 산화물 반도체층 및 상기 제 1 드레인 전극의 상면에 직접 접촉하는, 반도체 장치. - 제 1 항에 있어서,
상기 산화물 반도체층과 상기 절연층 사이에 산화물층을 더 포함하고,
상기 산화물층은 상기 산화물 반도체층의 상기 측면에 접촉하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 반도체 장치에 있어서,
절연 표면 위의 산화물 반도체층과;
상기 산화물 반도체층의 측면을 둘러싸는 절연층과;
상기 산화물 반도체층과 상기 절연층 사이의 산화물층과;
제 1 소스 전극, 및 상기 제 1 소스 전극 위의 제 2 소스 전극을 포함하는 소스 전극과;
제 1 드레인 전극, 및 상기 제 1 드레인 전극 위의 제 2 드레인 전극을 포함하는 드레인 전극과;
상기 산화물 반도체층과 중첩되는 게이트 전극과;
상기 산화물 반도체층과 상기 게이트 전극 사이의 게이트 절연층을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층에 전기적으로 접속되고,
상기 산화물층은 상기 산화물 반도체층의 상기 측면에 접촉하고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극은 상기 산화물 반도체층 및 상기 절연층의 상면에 직접 접촉하고,
상기 제 2 소스 전극은 상기 산화물 반도체층 및 상기 제 1 소스 전극의 상면에 직접 접촉하고,
상기 제 2 드레인 전극은 상기 산화물 반도체층 및 상기 제 1 드레인 전극의 상면에 직접 접촉하는, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 반도체 장치에 있어서,
절연 표면 위의 제 1 산화물층과;
상기 제 1 산화물층 위의 산화물 반도체층과;
상기 산화물 반도체층 위의 제 2 산화물층과;
상기 산화물 반도체층의 측면을 둘러싸는 절연층과;
상기 산화물 반도체층과 상기 절연층 사이의 산화물층과;
제 1 소스 전극, 및 상기 제 1 소스 전극 위의 제 2 소스 전극을 포함하는 소스 전극과;
제 1 드레인 전극, 및 상기 제 1 드레인 전극 위의 제 2 드레인 전극을 포함하는 드레인 전극과;
상기 산화물 반도체층과 중첩되는 게이트 전극과;
상기 산화물 반도체층과 상기 게이트 전극 사이의 게이트 절연층을 포함하고,
상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체층에 전기적으로 접속되고,
상기 산화물층은 상기 산화물 반도체층의 상기 측면에 접촉하고,
상기 제 1 소스 전극 및 상기 제 1 드레인 전극은 상기 산화물 반도체층 및 상기 절연층의 상면에 직접 접촉하고,
상기 제 2 소스 전극은 상기 산화물 반도체층 및 상기 제 1 소스 전극의 상면에 직접 접촉하고,
상기 제 2 드레인 전극은 상기 산화물 반도체층 및 상기 제 1 드레인 전극의 상면에 직접 접촉하는, 반도체 장치. - 제 2 항, 제 7 항 및 제 12 항 중 어느 한 항에 있어서,
상기 산화물층은 상기 산화물 반도체층에 함유된 금속 원소 중 1종류 이상을 포함하는, 반도체 장치. - 삭제
- 제 12 항에 있어서,
상기 제 2 산화물층은 상기 산화물 반도체층의 상면, 상기 소스 전극의 상면, 및 상기 드레인 전극의 상면에 접촉하는, 반도체 장치. - 제 1 항, 제 7 항 및 제 12 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 상기 소스 전극에 접촉하며 n형 도전형을 갖는 제 1 영역을 포함하고,
상기 산화물 반도체층은 상기 드레인 전극에 접촉하며 n형 도전형을 갖는 제 2 영역을 포함하고,
상기 산화물 반도체층은 채널을 포함하는 제 3 영역을 포함하고,
상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 제공되는, 반도체 장치. - 제 16 항에 있어서,
상기 제 3 영역의 두께는 상기 제 1 영역 및 상기 제 2 영역 각각의 두께보다 얇은, 반도체 장치.
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