TWI570920B - 半導體裝置及其製造方法 - Google Patents
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Description
本發明關於使用氧化物半導體形成之半導體裝置及該半導體裝置之製造方法。
在本說明書中，半導體裝置係指利用半導體特性而作業之所有裝置。在本說明書中電晶體為半導體裝置，且顯示裝置、半導體電路、及包括電晶體之電子裝置均為半導體裝置。
用於以液晶顯示裝置及發光顯示裝置代表之大部分平板顯示器之電晶體係使用矽半導體形成，諸如配置於玻璃基板上之非結晶矽、單晶矽、及多晶矽。此外，使用該等矽半導體形成之電晶體用於積體電路(IC)等。
注意已被導引至一種技術，其中取代以上矽半導體，展現半導體特性之金屬氧化物用於電晶體。請注意，在本說明書中，展現半導體特性之金屬氧化物稱為氧化物半導體。
例如，揭露一種技術其中使用氧化鋅或In-Ga-Zn基金屬氧化物作為氧化物半導體而形成電晶體，及該等電晶體用作顯示裝置之像素中切換元件等(詳專利文獻1及2)。
指出氧化物半導體中所包含之氫充當載子供應源。因此，需採取若干措施以避免氫於沉積氧化物半導體時進入
氧化物半導體。此外，藉由減少不僅氧化物半導體亦且接觸氧化物半導體之閘極絕緣膜中所包含之氫量，而抑制使用氧化物半導體形成之電晶體之閾值電壓之偏移(詳專利文獻3)。
[專利文獻1]日本公開專利申請案No.2007-123861
[專利文獻2]日本公開專利申請案No.2007-096055
[專利文獻3]日本公開專利申請案No.2009-224479
再者，有關非氧化物半導體中所包含之氫的載子供應源，可提供氧化物半導體中缺氧。部分缺氧充當供體以於氧化物半導體中產生為載子之電子。因此，在使用氧化物半導體形成之半導體裝置中，包括通道形成區域之氧化物半導體中缺氧於其中產生電子，因而為造成半導體裝置之閾值電壓之負偏移之因子。
當氧化物半導體之側面被處理為所欲形狀以製造其中使用氧化物半導體之半導體裝置時，氧化物半導體之側面暴露於減壓氣體或反應室中減少氣體中，同時處於作用狀態。因此，從氧化物半導體之側面汲取氧至反應室，並造成缺氧。部分缺氧減少其中缺氧存在作為供體之區域的電阻，此造成源極電極與汲極電極之間之洩漏電流。
鑒於上述，本發明之實施例之目標為提供半導體裝置
，具有電特性其為有利的並極不可能波動。
為達成以上目標，於一程序中製造半導體裝置，其中包括通道形成區域之氧化物半導體中缺氧減少。
在本發明之一實施例中，於基板之上形成第一絕緣膜；於第一絕緣膜之上形成第一氧化物半導體膜；藉由形成第一氧化物半導體膜之後執行熱處理而形成第二氧化物半導體膜；藉由選擇性蝕刻第二氧化物半導體膜而形成第三氧化物半導體膜；第二絕緣膜係形成於第一絕緣膜及第三氧化物半導體膜；第三絕緣膜經形成而接觸至少第三氧化物半導體膜之側面，藉由拋光第二絕緣膜表面使得第三氧化物半導體膜表面暴露；導電膜係形成於第三絕緣膜及第三氧化物半導體膜之上；藉由選擇性蝕刻導電膜而形成源極電極及汲極電極；第四絕緣膜係形成於第三氧化物半導體膜、源極電極、及汲極電極之上；及與第三氧化物半導體膜重疊之閘極電極係形成於第四絕緣膜之上。
在以上說明中，當選擇性蝕刻第二氧化物半導體膜時，亦可選擇性蝕刻部分第一絕緣膜以便於第一絕緣膜接觸第三氧化物半導體膜之區域中具有凸出。
在以上說明中，可藉由堆疊二或更多不同絕緣膜而形成第二絕緣膜。在此狀況下，藉由拋光第二絕緣膜表面所形成之第三絕緣膜亦具有堆疊層結構。
在以上說明中，若使用二或更多不同絕緣膜形成第二絕緣膜，可以該等方式形成第三絕緣膜，即拋光部分第二絕緣膜使得接觸第三氧化物半導體膜之絕緣膜表面暴露，
且拋光之第二絕緣膜各向異性地蝕刻，使得第三氧化物半導體膜之表面暴露。
在以上說明中，在閘極電極形成之後，摻雜劑可添加至第三氧化物半導體膜，並可執行加熱。以此方式，可以自對準方式形成：與閘極電極重疊之第一氧化物半導體區域、一對第二氧化物半導體區域且第一氧化物半導體區域夾於其間、及配置於與源極電極及汲極電極重疊之區域中之一對第三氧化物半導體區域。
由於使用閘極電極、源極電極、及汲極電極作為遮罩而添加摻雜劑至第三氧化物半導體膜，添加摻雜劑之區域充當該對第二氧化物半導體區域。請注意，摻雜劑可為氮、磷、砷、氫、氦、氖、氬、氪、及氙之一或多項。
此外，具有小厚度之區域形成於源極電極及汲極電極之側緣，藉此在閘極電極形成之後，摻雜劑可添加至與具有小厚度之區域重疊的第三氧化物半導體膜部分。此外，具有不同摻雜劑濃度之二種區域可形成於第三氧化物半導體膜中。
在本發明之另一實施例中，第一絕緣膜係形成於基板之上；第一氧化物半導體膜係形成於第一絕緣膜之上；於第一氧化物半導體膜形成之後藉由執行熱處理而形成第二氧化物半導體膜；藉由選擇性蝕刻第二氧化物半導體膜而形成第三氧化物半導體膜；第二絕緣膜係形成於第一絕緣膜及第三氧化物半導體膜之上；藉由拋光第二絕緣膜表面使得第三氧化物半導體膜表面暴露而形成第三絕緣膜；導
電膜係形成於第三絕緣膜及第三氧化物半導體膜之上；抗蝕罩係形成於導電膜之上；藉由使用抗蝕罩選擇性蝕刻導電膜而形成一對導電膜；形成第二抗蝕罩，並藉由收縮抗蝕罩而暴露該對導電膜中與第三氧化物半導體膜重疊之至少部分區域；藉由使用第二抗蝕罩蝕刻部分該對導電膜而形成源極電極及汲極電極，其各包括具有第一厚度之區域及具有小於第一厚度之第二厚度之區域；第四絕緣膜係形成於第三氧化物半導體膜、源極電極、及汲極電極之上；與第三氧化物半導體膜重疊之閘極電極係形成於第四絕緣膜之上；及藉由添加摻雜劑至第三氧化物半導體膜並執行加熱而形成：與閘極電極重疊之第一氧化物半導體區域、第一氧化物半導體區域夾於其間之一對第二氧化物半導體區域、與至少具有第一厚度之區域重疊之一對第三氧化物半導體區域、及與具有第二厚度之區域重疊之一對第四氧化物半導體區域。
亦在以上說明中，當選擇性蝕刻第二氧化物半導體膜時，亦可選擇性蝕刻部分第一絕緣膜以便於第一絕緣膜接觸第三氧化物半導體膜之區域中具有凸出。
亦在以上說明中，可藉由堆疊二或更多不同絕緣膜而形成第二絕緣膜。在此狀況下，藉由拋光第二絕緣膜表面而形成之第三絕緣膜亦具有堆疊層結構。
亦在本發明之另一實施例中，若使用二或更多不同絕緣膜形成第二絕緣膜，可以該等方式形成第三絕緣膜，即拋光部分第二絕緣膜使得接觸第三氧化物半導體膜之絕緣
膜表面暴露，並各向異性地蝕刻拋光之第二絕緣膜，使得第三氧化物半導體膜表面暴露。
在本發明之另一實施例中，添加摻雜劑之區域充當僅與具有第二厚度之區域重疊之該對第二氧化物半導體區域及該對第四氧化物半導體區域，其位於源極電極及汲極電極側緣。請注意，摻雜劑可為氮、磷、砷、氫、氦、氖、氬、氪、及氙之一或多項。
在以上說明中，第一至第四絕緣膜之至少一項可使用藉由加熱而釋放部分氧之氧化物絕緣膜形成；例如，可形成包含多於化學計量比例之氧的氧化物絕緣膜。
在以上說明中，熱處理係以從第一氧化物半導體膜釋放氫且第一絕緣膜中所包含之氧擴散至第一氧化物半導體膜之溫度執行，使得形成第二氧化物半導體膜。例如，熱處理之溫度為高於或等於150℃及低於基板之應變點。
在以上說明中，第一至第三氧化物半導體膜包含選自In、Ga、Sn、及Zn之一或多項元素。
在以上說明中，每一第一至第三氧化物半導體膜為非單晶，並包括c軸對準結晶區域。
在以上說明中，在第三氧化物半導體膜形成之後，可進一步執行熱處理。請注意，藉由熱處理，氫從第三氧化物半導體膜釋放，且第一絕緣膜及第三絕緣膜中所包含之氧擴散至第三氧化物半導體膜，使得形成第四氧化物半導體膜。
第五絕緣膜可形成於第四絕緣膜及閘極電極之上，接
著可進一步執行熱處理。
根據本發明之一實施例，可製造具有有利且幾乎不波動之電特性的半導體裝置。
根據本發明之一實施例，可製造半導體裝置同時氧充分存在於氧化物半導體側面。
根據本發明之一實施例，可製造半導體裝置其中氧化物半導體中缺氧量充分小，並可抑制源極電極及汲極電極之間之洩漏電流。
將參照附圖詳細說明本發明之實施例。請注意，本發明不侷限於以下說明，且熟悉本技藝之人士易於理解可進行模式及細節之各種修改而未偏離本發明之精神及範圍。因此，本發明不應解譯為侷限於下列實施例之說明。請注意，在以下所說明之本發明之結構中，在不同圖式中，具有類似功能之相同部分標示相同代號，且其重複說明省略。
請注意，在本說明書中所說明之每一圖式中，為求清晰有時每一組件之尺寸、膜厚度、或區域被誇張。因此，本發明之實施例不侷限於該等比例尺。
在本說明書中，用詞「膜」用於標示藉由CVD法(包括電漿CVD法等)、濺鍍法等完全形成於表面上者，及形成於表面上並接著於半導體裝置之製造程序中歷經處理者。
請注意，在本說明書中使用諸如「第一」、「第二」、及「第三」用詞，以避免於組件之中混淆，及用詞並未侷限組件數量。因此，例如用詞「第一」可適當以用詞「第二」、「第三」等替代。
請注意，在本說明書中，「開啟狀態電流」為當電晶體處於導通狀態時，於源極與汲極之間流動之電流。例如，若為n通道薄膜電晶體，開啟狀態電流為當電晶體之閘極電壓高於其閾值電壓時，於源極與汲極之間流動之電流。此外，「關閉狀態電流」為當電晶體處於非導通狀態時，於源極與汲極之間之流動之電流。例如，若為n通道薄膜電晶體，關閉狀態電流為當電晶體之閘極電壓低於其閾值電壓時，於源極與汲極之間流動之電流。請注意，「閘極電壓」係指當源極電位用作參考電位時，源極與閘極之間之電位差。
例如，當電路作業中電流流動方向改變時，「源極」及「汲極」之功能有時相互取代。因此，在本說明書中用詞「源極」及「汲極」可用以分別標示汲極及源極。
在本實施例中，將說明本發明之一實施例之半導體裝置，及半導體裝置之製造方法。具體地，將說明電晶體作為半導體裝置。
圖1A為俯視圖，描繪本發明之一實施例之電晶體100之結構。圖1B相應於沿圖1A中虛線A-B之截面圖。
圖1C相應於沿圖1A中虛線C-D之截面圖。圖1D相應於沿圖1A中虛線E-F之截面圖。請注意，為求清晰，圖1A中未描繪基底絕緣膜103、閘極絕緣膜111、及保護絕緣膜115。
在圖1A至1D中，電晶體100包括基板101；配置於基板101上之基底絕緣膜103；配置於基底絕緣膜103上之氧化物半導體膜105；配置於基底絕緣膜103之上並接觸至少氧化物半導體膜105側面之側壁絕緣膜107；配置於氧化物半導體膜105及側壁絕緣膜107上之源極電極109a及汲極電極109b；覆蓋部分氧化物半導體膜105、源極電極109a、及汲極電極109b之閘極絕緣膜111；及閘極絕緣膜111之上並與氧化物半導體膜105重疊之閘極電極113。即，電晶體100具有頂閘頂部接觸結構。
此外，在電晶體100中，氧化物半導體膜105包括添加摻雜劑之區域及未添加摻雜劑之區域。具體地，氧化物半導體膜105包括與閘極電極113重疊之第一氧化物半導體區域125、一對第二氧化物半導體區域135a及135b、及與源極電極109a及汲極電極109b重疊之一對第三氧化物半導體區域145a及145b。該對第二氧化物半導體區域135a及135b配置第一氧化物半導體區域125夾於其間。該對第三氧化物半導體區域145a及145b經配置而接觸該對第二氧化物半導體區域135a及135b側面。此外，摻雜劑添加至該對第二氧化物半導體區域135a及135b，反之，摻雜劑未添加至第一氧化物半導體區域125及該對第三
氧化物半導體區域145a及145b。
由於摻雜劑添加至該對第二氧化物半導體區域135a及135b，本說明書中該對第二氧化物半導體區域135a及135b稱為輕微摻雜汲極(LDD)區域。在電晶體100中，通道形成之區域為與閘極電極113重疊之第一氧化物半導體區域125，及該對第三氧化物半導體區域145a及145b充當源極區域及汲極區域。
電晶體100可具有結構其中覆蓋閘極絕緣膜111及閘極電極113之保護絕緣膜115係額外配置(詳圖1B至1D)。
其次，將說明電晶體100之修改範例之電晶體110。圖2A為俯視圖，描繪電晶體110之結構。圖2B相應於沿圖2A中虛線A-B之截面圖。圖2C相應於沿圖2A中虛線C-D之截面圖。圖2D相應於沿圖2A中虛線E-F之截面圖。請注意，為求清晰，圖2A中未描繪基底絕緣膜103、閘極絕緣膜111、及保護絕緣膜115。
在圖2A至2D中，電晶體110之基底絕緣膜103的形狀與電晶體100中不同。電晶體110之基底絕緣膜103於基底絕緣膜103接觸氧化物半導體膜105之區域中具有凸出。因此，電晶體110之側壁絕緣膜107係配置於基底絕緣膜103之上，並接觸至少氧化物半導體膜105之側面及基底絕緣膜103之凸出之側面。電晶體110之其他組件類似於電晶體100中。
其次，將說明電晶體100之修改範例之電晶體130。
圖3A為俯視圖，描繪電晶體130之結構。圖3B相應於沿圖3A中虛線A-B之截面圖。圖3C相應於沿圖3A中虛線C-D之截面圖。圖3D相應於沿圖3A中虛線E-F之截面圖。請注意，為求清晰，圖3A中未描繪基底絕緣膜103、閘極絕緣膜111、及保護絕緣膜115。
在圖3A至3D中，如同在電晶體110之狀況，電晶體130之基底絕緣膜103之形狀與電晶體100不同，且電晶體130之基底絕緣膜103於基底絕緣膜103接觸氧化物半導體膜105之區域中具有凸出。此外，電晶體130配置藉由堆疊二或更多不同絕緣膜而形成之側壁絕緣膜107a及107b。側壁絕緣膜107a係配置於基底絕緣膜103之上並至少接觸氧化物半導體膜105之側面及基底絕緣膜103之凸出之側面。側壁絕緣膜107b經配置而接觸側壁絕緣膜107a。請注意，電晶體130之其他組件類似於電晶體100中。
其次，將說明電晶體100之修改範例之電晶體140。圖25A為俯視圖，描繪電晶體140之結構。圖25B相應於沿圖25A中虛線A-B之截面圖。圖25C相應於沿圖25A中虛線C-D之截面圖。圖25D相應於沿圖25A中虛線E-F之截面圖。請注意，為求清晰，圖25A中未描繪基底絕緣膜103、閘極絕緣膜161、及保護絕緣膜166。
圖25A至25D中電晶體140與電晶體100於添加摻雜劑之氧化物半導體膜105之區域形狀、閘極絕緣膜161之形狀、及保護絕緣膜166之形狀不同。
電晶體140之氧化物半導體膜105包括與閘極電極113重疊之第一氧化物半導體區域125，及與部分源極電極109a及部分汲極電極109b重疊之該對第二氧化物半導體區域165a及165b。該對第二氧化物半導體區域165a及165b配置第一氧化物半導體區域125夾於其間。此外，摻雜劑添加至該對第二氧化物半導體區域165a及165b。
電晶體140之閘極絕緣膜161僅配置與閘極電極113重疊之區域。因此，部分保護絕緣膜166接觸氧化物半導體膜105。請注意，電晶體140之其他組件類似於電晶體100中。
其次，將參照圖4A至4C、圖5A至5C、圖6A至6C、及圖7A至7C說明圖1A至1D中所描繪之電晶體100之製造方法。請注意，圖4A至4C、圖5A至5C、圖6A至6C、及圖7A至7C為截面圖，描繪電晶體100之製造方法並相應於沿圖1A中虛線A-B之截面圖。
基底絕緣膜103係形成於基板101之上作為第一絕緣膜。
對於基板101之材料等並無特別限制，只要材料具有足以耐受至少之後執行之熱處理的耐熱性即可。例如，玻璃基板、陶瓷基板、石英基板、藍寶石基板等可用作基板101。
另一方面，可使用矽、碳化矽等之單晶半導體基板或
多晶半導體基板；矽鍺等之化合物半導體基板；諸如金屬或不鏽鋼之導體之導電基板；藉由以絕緣材料覆蓋任何該些半導體基板及導電基板表面所獲得之基板等。仍另一方面，半導體元件配置於任何該些基板上之組件可用作基板101。
仍進一步另一方面，彈性玻璃基板或彈性塑料基板可用作基板101。有關塑料基板，較佳地使用具有低折射率各向異性之基板，典型地可使用聚硫醚膜(PES)、聚醯亞胺膜、聚萘二甲酸乙二醇酯(PEN)膜、聚氟乙烯(PVF)膜、聚酯膜、聚碳酸酯(PC)膜、丙烯酸樹脂膜、包括局部固化有機樹脂之纖維體的半固化片等。
基底絕緣膜103避免雜質(例如，諸如Li或Na之鹼金屬)從基板101擴散，及電晶體100之製造程序之蝕刻步驟中蝕刻基板101。
基底絕緣膜103經形成具有使用諸如氧化矽、氧化鎵、氧化鋁、氧化鉿、及氧化釔之任何氧化物絕緣膜材料之單層結構或堆疊層結構。
此外，在電晶體100之製造中，為雜質之諸如Li或Na之鹼金屬的含量較佳地低。若包含諸如鹼金屬之雜質的玻璃基板用作基板101，較佳的是基底絕緣膜103具有堆疊層結構，其中使用諸如氮化矽或氮化鋁之氮化物絕緣膜材料形成接觸基板101之絕緣膜以避免鹼金屬輸入。
此外，基底絕緣膜103較佳地使用氧化物絕緣膜形成，至少其表面包含氧並藉由熱處理而釋放部分氧。有關藉
由熱處理而釋放部分氧之氧化物絕緣膜，可使用包含多於化學計量比例之氧的氧化物絕緣膜。這是因為氧可藉由熱處理而擴散至接觸基底絕緣膜103之氧化物半導體膜。
基底絕緣膜103之厚度為大於或等於50 nm，較佳地為大於或等於200 nm及小於或等於500 nm，進一步較佳地為大於或等於500 nm及小於或等於800 nm。基於使用厚基底絕緣膜103，從基底絕緣膜103釋放之氧量可增加，並可減少基底絕緣膜103與之後形成之氧化物半導體膜之間介面之介面狀態密度。
在本說明書中，氧氮化矽係指包含氧多於氮之物質，例如氧氮化矽包括氧、氮、矽、及氫之濃度分別為大於或等於50原子%及小於或等於70原子%，大於或等於0.5原子%及小於或等於15原子%，大於或等於25原子%及小於或等於35原子%，及大於或等於0原子%及小於或等於10原子%。此外，氮氧化矽係指包含氮多於氧之物質，例如氮氧化矽包括氧、氮、矽、及氫之濃度分別為大於或等於5原子%及小於或等於30原子%，大於或等於20原子%及小於或等於55原子%，大於或等於25原子%及小於或等於35原子%，及大於或等於10原子%及小於或等於25原子%。請注意，以上範圍係藉由使用盧瑟福背散射光譜量(RBS)或氫前散射光譜(HFS)測量而予獲得。此外，組成元素之總百分比不超過100原子%。
「藉由熱處理而釋放部分氧」表示在熱脫附譜(TDS)分析中，被轉換為氧原子之釋放之氧量為大於或等於1.0×
1018原子/cm3，較佳地為大於或等於3.0×1020原子/cm3。
以下將說明使用TDS分析轉換為氧原子而量化釋放之氧量的方法。
TDS分析中釋放之氣體量與譜之整數值成比例。因此，可從絕緣膜之譜的整數值與標準樣本之參考值之間的比例來計算釋放之氣體量。標準樣本之參考值係指樣本中所包含之預定原子之密度相對於譜之整數值的比例。
例如，基於包含預定密度之氫之矽晶圓的TDS分析結果，此係標準樣本，及絕緣膜之TDS分析結果，可根據方程式1發現來自絕緣膜之氧分子(No2)的釋放量。此處，藉由TDS分析獲得之所有具有質量數32之光譜均假定源自氧分子。可提供CH3OH作為具有質量數32之氣體，但不考慮不可能呈現之假設。此外，亦未考慮包括具有17或18質量數之氧原子的氧分子，其為氧原子之同位素，因為該等分子的比例在自然界極微。
[方程式1]No2=NH2/SH2×So2×α(方程式1)
NH2為藉由將從標準樣本釋放之氫分子數轉換為密度所獲得之值。SH2為當標準樣本歷經TDS分析時，譜之整數值。此處，標準樣本之參考值設定為NH2/SH2。So2為藉由TDS分析之絕緣膜之譜之整數值。α為影響TDS分析中譜之強度的係數。對於方程式1之細節而言，參照日本公開專利申請案No.H6-275697。請注意，以上釋放之氧量
值係以ESCO Ltd.生產之熱脫附譜設備EMD-WA1000S/W，使用包含1×1016原子/cm3氫原子之矽晶圓作為標準樣本而予測量。
此外，在TDS分析中，部分氧被檢測為氧原子。氧分子與氧原子之間之比例可從氧分子之電離率予以計算。請注意，由於以上α包括氧分子之電離率，亦可經由釋放之氧分子數的評估而估計釋放之氧原子數。
請注意，No2為釋放之氧分子數。對絕緣膜而言，轉換為氧原子所釋放之氧量為釋放之氧分子數的兩倍。
有關藉由熱處理而釋放部分氧之氧化物絕緣膜範例，提供包含多於化學計量比例之氧的氧化物絕緣膜，具體地為超氧氧化矽(SiOx(X>2))膜。在超氧氧化矽(SiOx(X>2))中，每單元量氧原子數超過每單元量矽原子數兩倍。每單元量矽原子數及氧原子數係藉由盧瑟福背散射光譜測量。
藉由熱處理而釋放部分氧之氧化物絕緣膜用作基底絕緣膜103，藉此氧可擴散至之後形成之氧化物半導體膜，並可減少基底絕緣膜103與氧化物半導體膜之間之介面狀態密度。因此，因電晶體100之作業產生之電荷等可免於在基底絕緣膜103與氧化物半導體膜之間之介面被捕獲，因而電晶體100可為具電特性少惡化之電晶體。
基底絕緣膜103可藉由濺鍍法、CVD法等予以形成。若使用CVD法，較佳的是於基底絕緣膜103形成之後，藉由熱處理而釋放及移除基底絕緣膜103中所包含之氫等。請注意，若使用藉由熱處理而釋放部分氧之氧化物絕緣
膜來形成基底絕緣膜103，濺鍍法較佳，在此狀況下可輕易形成基底絕緣膜103。
若藉由濺鍍法形成，可使用矽靶材、石英靶材、鋁靶材、氧化鋁靶材等於包含氧之氣體中形成基底絕緣膜103。氣體中氧相對於整個氣體之比例為6體積%或更高，較佳地為50體積%或更高。藉由增加氣體中之氧氣比例，可形成藉由熱處理而釋放部分氧之氧化物絕緣膜。
靶材中較佳地盡可能移除氫。具體地，使用包括100 ppm或更低之OH族的氧化物靶材，較佳地為10 ppm或更低，進一步較佳地為1 ppm或更低，藉此可減少基底絕緣膜103之氫濃度，並改進電晶體100之電特性及可靠性。例如，熔合石英較佳，因為其易於形成以便包括10 ppm或更低之OH族，且不昂貴。不用說，可使用具有低OH族濃度之合成石英靶材。
其次，第一氧化物半導體膜120係形成於基底絕緣膜103之上(詳圖4A)。第一氧化物半導體膜120可藉由濺鍍法、分子束外延法、自動層沉積法、或脈衝雷射沉積法而形成於基底絕緣膜103之上。此處，係藉由濺鍍法形成第一氧化物半導體膜120。第一氧化物半導體膜120之厚度可大於或等於1 nm及小於或等於50 nm。
第一氧化物半導體膜120可使用包含選自In、Ga、Sn、及Zn之一或多項元素之金屬氧化物予以形成。請注意，有關金屬氧化物，使用具有大於或等於2 eV帶隙鍺，較佳地為大於或等於2.5 eV，進一步較佳地為大於或等
於3 eV。藉由使用具有寬帶隙之該等金屬氧化物可減少電晶體100之關閉狀態電流。
對第一氧化物半導體膜120而言，可使用例如：四成分金屬氧化物，諸如In-Sn-Ga-Zn基氧化物半導體；三成分金屬氧化物，諸如In-Ga-Zn基氧化物半導體、In-Sn-Zn基氧化物半導體、In-Al-Zn基氧化物半導體、Sn-Ga-Zn基氧化物半導體、Al-Ga-Zn基氧化物半導體、或Sn-Al-Zn基氧化物半導體；二成分金屬氧化物，諸如In-Zn基氧化物半導體、Sn-Zn基氧化物半導體、Al-Zn基氧化物半導體、Zn-Mg基氧化物半導體、Sn-Mg基氧化物半導體、In-Mg基氧化物半導體、或In-Ga基氧化物半導體；或單成分金屬氧化物，諸如氧化銦、氧化錫、或氧化鋅。請注意，n成分金屬氧化物包括n種金屬氧化物。此處，例如In-Ga-Zn基氧化物半導體，其為三成分金屬氧化物，表示氧化物包含銦(In)、鎵(Ga)、及鋅(Zn)，且對於其組成比並無特別限制。此外，In-Ga-Zn基氧化物半導體可包含非In、Ga、及Zn之元素。
請注意，相較於化學計量比例中之氧，較佳的是金屬氧化物中包含過度氧(O)。當包含過度氧(O)時，可避免將形成之第一氧化物半導體膜120中因缺氧而產生載子。
對第一氧化物半導體膜120而言，可使用藉由化學式InMO3(ZnO)m(m>0)代表之氧化物半導體。此處，M代表選自Zn、Ga、Al、Mn、及Co之一或更多金屬元素。例如，M可為Ga、Ga及Al、Ga及Mn、Ga及Co等。
若In-Zn基氧化物半導體用於第一氧化物半導體膜120，靶材具有In：Zn=50：1至1：2原子比之成分比(In2O3：ZnO=25：1至1：4摩爾比)，較佳地為In：Zn=20：1至1：1原子比(In2O3：ZnO=10：1至1：2摩爾比)，進一步較佳地為In：Zn=1.5：1至15：1原子比(In2O3：ZnO=3：4至15：2摩爾比)。例如，在用於形成In-Zn基氧化物半導體之靶材中，其具有In：Zn：O=X：Y：Z之原子比，滿足Z>1.5X+Y之關係。
第一氧化物半導體膜120可為非結晶氧化物半導體膜或包括結晶區域之氧化物半導體膜。
此處，以下將詳細說明用於形成第一氧化物半導體膜120之濺鍍設備。
用於形成第一氧化物半導體膜120之處理室的洩漏率較佳地為低於或等於1×10-10 Pa．m3/sec；因而，可抑制藉由濺鍍法形成中雜質進入膜。
為降低洩漏率，內部洩漏以及外部洩漏需減少。外部洩漏係指氣體從真空系統外部經由微小孔洞、密封缺陷等流入。內部洩漏為因經由真空系統中諸如閥之隔板的洩漏，或因從內部構件釋放之氣體。需從外部洩漏及內部洩漏二方面採取措施，使得洩漏率低於或等於1×10-10 Pa．m3/sec。
為減少外部洩漏，處理室之開啟/關閉部分較佳地以金屬墊片密封。對金屬墊片而言，較佳地使用以氟化鐵、氧化鋁、或氧化鉻覆蓋之金屬材料。金屬墊片體現較O環更高黏合，並可減少外部洩漏。此外，藉由使用處於被動
狀態之以氟化鐵、氧化鋁、氧化鉻等覆蓋之金屬材料，可抑制從金屬墊片產生之包含氫之釋放氣體，使得內部洩漏亦可減少。
有關用於處理室內壁之構件，可使用鋁、鉻、鈦、鋯、鎳、或釩，由此釋放之包含氫的氣體量小，或包含鐵、鉻、鎳等至少一項並以任何該些元素覆蓋之合金材料。包含鐵、鉻、鎳等至少一項之合金材料具有硬度並耐熱及適於處理。此處，當構件之表面不平坦藉由拋光等減少以減少處理室內壁之表面面積時，可減少釋放之氣體。另一方面，構件可以處於被動狀態之氟化鐵、氧化鋁、氧化鉻等覆蓋。
此外，較佳地在處理室前方提供用於氣體之精製機。此時，精製機與處理室之間管線之長度為小於或等於5 m，較佳地為小於或等於1 m。當管線之長度為小於或等於5 m或小於或等於1 m時，從管線釋放之氣體的影響可因此減少。
處理室之疏散較佳地以諸如乾泵之粗略真空泵，及諸如濺射離子泵、渦輪分子泵、或低溫泵之高真空泵，適當組合執行。渦輪分子泵在疏散大型分子方面具有突出能力，反之，在疏散氫或水方面具有低能力。因此，具有疏散水方面高能力之低溫泵及具有疏散氫方面高能力之濺射離子泵的組合是有效的。
呈現於處理室中之吸附物不影響處理室中壓力，因為其係吸附在內壁上，但吸附物於處理室疏散時導致氣體釋
放。因此，儘管洩漏率及疏散率不具有相互關係，重要的是預先使用具有高疏散能力之泵執行呈現於處理室中吸附物的盡可能脫附及疏散。請注意，處理室可歷經烘烤以促進吸附物之脫附。藉由烘烤，吸附物之脫附率可增加約十倍。可以高於或等於100℃及低於或等於450℃之溫度執行烘烤。此時，當吸附物移除同時惰性氣體導入時，難以僅藉由疏散而脫附之水等的脫附率，可進一步增加。
在濺鍍法中，RF電源裝置、AC電源裝置、DC電源裝置等可適當地用作用於產生電漿之電源裝置。
有關用於藉由濺鍍法而形成第一氧化物半導體膜120之靶材，可使用包含選自In、Ga、Sn、及Zn之一或多項元素的金屬氧化物靶材。有關靶材，可使用四成分金屬氧化物，諸如In-Sn-Ga-Zn基金屬氧化物；三成分金屬氧化物，諸如In-Ga-Zn基金屬氧化物、In-Sn-Zn基金屬氧化物、In-Al-Zn基金屬氧化物、Sn-Ga-Zn基金屬氧化物、Al-Ga-Zn基金屬氧化物、或Sn-Al-Zn基金屬氧化物；二成分金屬氧化物，諸如In-Zn基金屬氧化物或Sn-Zn基金屬氧化物等。
有關靶材之範例，包含In、Ga、及Zn之金屬氧化物靶材具有In2O3：Ga2O3：ZnO=1：1：1[摩爾比]之組成比。另一方面，具有In2O3：Ga2O3：ZnO=1：1：2[摩爾比]之組成比的靶材、具有In2O3：Ga2O3：ZnO=1：1：4[摩爾比]之組成比的靶材、或具有In2O3：Ga2O3：ZnO=2：1：8[摩爾比]之組成比的靶材可用作金屬氧化物靶材。
若In-Zn基氧化物半導體用於第一氧化物半導體膜120，靶材具有In：Zn=50：1至1：2原子比之成分比(In2O3：ZnO=25：1至1：4摩爾比)，較佳地為In：Zn=20：1至1：1原子比(In2O3：ZnO=10：1至1：2摩爾比)，進一步較佳地為In：Zn=1.5：1至15：1原子比(In2O3：ZnO=3：4至15：2摩爾比)。例如，在用於形成In-Zn基氧化物半導體之靶材中，其具有In：Zn：O=X：Y：Z之原子比，滿足Z>1.5X+Y之關係。
有關氣體，適當地使用稀有氣體(典型為氬)、氧氣、或稀有氣體及氧之混合氣體。較佳的是諸如氫、水、羥基、及氫化物之雜質移除之高純度氣體用作氣體。
使用以上濺鍍設備，可形成抑制氫輸入之第一氧化物半導體膜120。請注意，甚至當使用濺鍍設備時，第一氧化物半導體膜120包含多一些些之氮。例如，藉由二次離子質譜(SIMS)測量之第一氧化物半導體膜120之氮濃度為低於5×1018原子/cm3。
基底絕緣膜103及第一氧化物半導體膜120可接連地於真空中形成。例如，在藉由熱處理或電漿處理移除基板101表面上包括氫之雜質之後，可形成基底絕緣膜103而未暴露於空氣，且第一氧化物半導體膜120可接連地形成而未暴露於空氣。以此方式，可減少基板101表面上包括氫之雜質，並可避免氣體成分附著至基板101與基底絕緣膜103之間之介面及基底絕緣膜103與第一氧化物半導體膜120之間之介面。所以，電晶體100可為具有有利電特
性之高度可靠電晶體。
此外，在第一氧化物半導體膜120形成期間或之後，有時第一氧化物半導體膜120中因缺氧而產生電荷。第一氧化物半導體膜120中部分缺氧充當供體以產生為載子之電子，因而電晶體100之閾值電壓為負向偏移。
因此，在第一氧化物半導體膜120形成之後，執行第一熱處理以形成第二氧化物半導體膜122(詳圖4B)。
藉由第一熱處理，從第一氧化物半導體膜120釋放氫(包括水、羥基、及氫化物)、釋放基底絕緣膜103中所包含之部分氧、及氧擴散進入第一氧化物半導體膜120及基底絕緣膜103與第一氧化物半導體膜120之間之介面附近。
可以發生氧擴散之溫度於氧化氣體或惰性氣體中執行第一熱處理，具體地，為高於或等於150℃及低於基板之應變點，較佳地為高於或等於250℃及低於或等於450℃，進一步較佳地為高於或等於300℃及低於或等於450℃。此處，氧化氣體係指包括10 ppm或更高諸如氧、臭氧、或一氧化氮之氧化氣體的氣體。惰性氣體係指包括低於10 ppm之氧化氣體並填充氮或稀有氣體的氣體。處理時間為3分鐘至24小時。長於24小時之熱處理並非較佳，因為生產力減少。
對於用於第一熱處理之熱處理設備並無特別限制，設備可為配置藉由諸如電阻加熱元件之加熱元件的熱輻射或熱傳導而用於加熱將處理之目標的裝置。例如，可使用電
熔爐、或快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備。LRTA設備為一種設備，藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱將處理之目標。GRTA設備為用於使用高溫氣體而熱處理之設備。
第一熱處理使得釋放基底絕緣膜103中所包含之部分氧，且氧將擴散進入第一氧化物半導體膜120及基底絕緣膜103與第一氧化物半導體膜120之間之介面附近，藉此補償第一氧化物半導體膜120中缺氧。換言之，當氧從基底絕緣膜103充分擴散至第一氧化物半導體膜120時，可補償可能造成閾值電壓負偏移之第一氧化物半導體膜120中缺氧。
此外，第一氧化物半導體膜120中氫充當供體以產生為載子之電子。藉由第一熱處理，第一氧化物半導體膜120之氫濃度減少，藉此形成高度純化第二氧化物半導體膜122。此處，第二氧化物半導體膜122之氫濃度為低於5×1018原子/cm3，較佳地為低於或等於1×1018原子/cm3，進一步較佳地為低於或等於5×1017原子/cm3，仍進一步較佳地為低於或等於1×1016原子/cm3。請注意，第二氧化物半導體膜122之氫濃度係藉由二次離子質譜(SIMS)測量。
藉由第一熱處理，因諸如第二氧化物半導體膜122中氫之供體產生之載子密度變成低於或等於1×1013/cm3，其中氫濃度充分減少使得氧化物半導體被純化，及其中因缺
氧之能隙中缺陷狀態藉由充分供應氧而減少。室溫(25℃)下關閉狀態電流(此處為每單位通道寬度(1 μm))為小於或等於100 zA(1 zA(介安)為1×10-21 A)，較佳地為小於或等於10 zA。使用第二氧化物半導體膜122可獲得具有極佳關閉狀態電流特性之電晶體100。由於諸如Li或Na之鹼金屬為雜質，該等鹼金屬之含量較佳地減少。第二氧化物半導體膜122中鹼金屬之濃度為低於或等於2×1016 cm-3，較佳地為低於或等於1×1015 cm-3。此外，鹼土金屬之含量較佳地低，因為其亦為雜質。
因而，第一熱處理使電晶體100具有有利電特性及可靠性。
其次，第二氧化物半導體膜122歷經第一光刻步驟，使得抗蝕罩形成於第二氧化物半導體膜122之上。使用抗蝕罩於第一蝕刻步驟中處理第二氧化物半導體膜122，使得形成第三氧化物半導體膜124(詳圖4C)。請注意，可適當藉由噴墨法、印刷法等，以及經由光刻步驟而形成抗蝕罩。
在第一蝕刻步驟中，較佳地執行蝕刻使得第三氧化物半導體膜124之端部為錐形。當第三氧化物半導體膜124具有錐形端部時，可改進以之後作為側壁絕緣膜107之第二絕緣膜117之覆蓋。若使用光刻步驟，可藉由執行蝕刻同時減少抗蝕罩尺寸而獲得錐形形狀。
第一蝕刻步驟可為乾式蝕刻、濕式蝕刻、或其組合。有關用於濕式蝕刻之蝕刻劑，可使用磷酸、乙酸及硝酸之
混合溶液、過氧化氫氨混合物(31重量%過氧化氫水：28重量%氨水：水=5：2：2(體積比))等。此外，亦可使用ITO07N(KANTO化學CO.,INC.製造)。
有關用於乾式蝕刻之蝕刻氣體，較佳地使用包含氯之氣體(氯基氣體，諸如氯(Cl2)、氯化硼(BCl3)、氯化矽(SiCl4)或四氯化碳(CCl4))。
另一方面，可使用包含氟之氣體(氟基氣體，諸如四氟化碳(CF4)、氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3))；溴化氫(HBr)；氧(O2)；任一該些氣體添加諸如氦(He)或氬(Ar)之稀有氣體等。
對乾式蝕刻而言，可使用平行板反應離子蝕刻(RIE)法或電感耦合電漿(ICP)蝕刻法。為將膜處理為所欲形狀，便適當調整蝕刻狀況(施加於線圈狀電極之電量、施加於基板側電極之電量、基板側電極之溫度等)。
在第三氧化物半導體膜124形成之後，移除抗蝕罩。此時，儘管可使用化學溶液(抗蝕劑去除器)，抗蝕罩可藉由氧電漿灰化移除。抗蝕罩係藉由氧電漿灰化執行移除，藉此可避免因化學溶液之第三氧化物半導體膜124表面污染，並可藉由氧電漿而供應氧至第三氧化物半導體膜124。
被處理為所欲形狀之氧化物半導體膜側面是活動的，諸如第三氧化物半導體膜124。請注意，用詞「活動」表示基於懸鍵之不穩定鍵合狀態。下列現象使氧化物半導體膜之側面活動。
當氧化物半導體膜被處理為所欲形狀蝕，例如，當在以上狀況下執行乾式蝕刻蝕，若氧化物半導體膜之側面暴露於包括氯自由基、氟自由基等之電漿，暴露於氧化物半導體膜側面之金屬原子便與氯自由基、氟自由基等結合。此時，金屬原子及氯原子或氟原子之結合釋放，使得已與氧化物半導體膜中金屬原子結合之氧原子成為活動。活動氧原子易於反應及釋放。因此，易於在氧化物半導體膜側面造成缺氧。
當被處理為所欲形狀之氧化物半導體膜的側面為活動時，便於減壓氣體或減少氣體中提取氧，並於氧化物半導體膜側面造成缺氧。減壓氣體或減少氣體為處理氣體，通常用於電晶體之製造步驟，諸如膜形成、熱處理、或乾式蝕刻。尤其，在歷經熱處理之氣體中，易於在氧化物半導體膜側面造成缺氧。此外，部分缺氧充當供體以產生為載子之電子，使得氧化物半導體膜側面具有n型導電性。
電晶體之源極電極及汲極電極接觸包括具有n型導電性側面之氧化物半導體膜側面，使得經由氧化物半導體膜側面，源極電極與汲極電極之間產生洩漏電流。洩漏電流增加電晶體之關閉狀態電流。此外，電流流經氧化物半導體膜側面之可能性造成形成一電晶體其中氧化物半導體膜側面為通道區域。
簡言之，可以說第三氧化物半導體膜124之側面為活動，並於其上造成缺氧。
其次，第二絕緣膜117經形成以覆蓋基底絕緣膜103
及第三氧化物半導體膜124(詳圖5A)。
可使用基底絕緣膜103之說明中提供之任何材料以類似於基底絕緣膜103之方式形成第二絕緣膜117。尤其較佳的是使用至少氧化物絕緣膜之表面，其包含氧並藉由熱處理而釋放部分氧。
接著，拋光第二絕緣膜117之表面使得第三氧化物半導體膜124之表面(頂面)暴露，使得接觸至少第三氧化物半導體膜124側面之側壁絕緣膜107形成作為第三絕緣膜(詳圖5B)。
有關拋光第二絕緣膜117表面之方法，可提供化學機械拋光(CMP)處理。
此處，CMP處理為藉由使用表面作為參考之化學及機械動作組合而平面化將拋光之目標表面的方法。通常，CMP法為一種方法，其中拋光布附著至拋光台，拋光台及將拋光之目標各旋轉或擺動同時於將拋光之目標與拋光布之間供應漿液(研磨料)，並藉由漿液與將拋光之目標表面之間之化學反應，及藉由拋光布對將拋光之目標之機械拋光動作，而拋光將拋光之目標表面。
CMP處理可執行一次或複數次。當CMP處理執行複數次時，較佳地以高拋光率執行第一拋光，之後以低拋光率執行最後拋光。藉由不同拋光率之該等拋光組合，可進一步改進側壁絕緣膜107之表面的平面度。
例如，第二絕緣膜117之表面在下列狀況下執行CMP處理，其中使用聚氨酯拋光布，及矽膠漿(晶粒尺寸：60
nm)用作供應作為漿料之化學溶液。適當調整CMP之其他狀況如下：漿料流率為大於或等於100 ml/min及小於或等於300 ml/min；拋光壓力為高於或等於0.005 MPa及低於或等於0.08 MPa；主軸旋轉速度為大於或等於20 rpm及小於或等於50 rpm；及台旋轉速度為大於或等於20 rpm及小於或等於50 rpm。此外，可依據用於CMP處理之設備而改變處理狀況，因而可適當調整而不侷限於以上狀況。
在電晶體100之製造方法中，可經由與以上說明不同之形成步驟而形成側壁絕緣膜107。第三氧化物半導體膜124亦可能於第二絕緣膜117之CMP處理中被拋光為某程度，導致第三氧化物半導體膜124之尺寸減少。第三氧化物半導體膜124之物理拋光可導致第三氧化物半導體膜124之修改，諸如於表面產生缺陷。因此，可藉由CMP處理移除大部分第二絕緣膜117，接著可藉由乾式蝕刻暴露第三氧化物半導體膜124之表面。
藉由CMP處理，側壁絕緣膜107可經形成而具有與第三氧化物半導體膜124實質上相同厚度。再者，因為第三氧化物半導體膜124頂面與側壁絕緣膜107頂面之間形成之步級小，且第三氧化物半導體膜124頂面不平坦與側壁絕緣膜107頂面不平坦之間之差異亦小，平面度高。
結果，至少氧化物半導體膜105中通道形成區域之上，之後形成之閘極絕緣膜111之厚度可減少。藉由減少通道形成區域之上閘極絕緣膜111之厚度，可抑制藉由極度
減少電晶體100之通道長度造成之短通道效應的影響。
從以上說明，可以說第三氧化物半導體膜124側面為活動並於其上造成缺氧；因此，可於側壁絕緣膜107形成之後執行第二熱處理。側壁絕緣膜107中所包含之部分氧釋放，且氧擴散進入第三氧化物半導體膜124及第三氧化物半導體膜124側面；因而，缺氧得以補償。藉由第二熱處理氧充分擴散至第三氧化物半導體膜124，藉此可補償可能造成閾值電壓負偏移之第三氧化物半導體膜124中缺氧。
此外，藉由第二熱處理，氧從基底絕緣膜103擴散進入第三氧化物半導體膜124及與第三氧化物半導體膜124之介面附近。可從第一熱處理之說明中提供之熱處理設備適當選擇用於第二熱處理之加熱設備。可以高於或等於150℃及低於或等於450℃之溫度執行第二熱處理，較佳地為高於或等於250℃及低於或等於325℃。在第二熱處理中，溫度可逐漸增加至上述溫度或可漸次增加至上述溫度。第二熱處理可於但不侷限於氧化氣體或惰性氣體中執行，或可於減壓下執行。
藉由第二熱處理，可形成缺氧減少之第四氧化物半導體膜。請注意，第四氧化物半導體膜相應於圖1A至1D中所描繪之氧化物半導體膜105(詳圖5C)。因此，與圖1A至1D中所描繪之氧化物半導體膜105相同代號及陰影圖案用於圖5C中。請注意，可於側壁絕緣膜107形成之前(於第二絕緣膜117表面拋光之前)執行第二熱處理。
其次，將為源極電極109a及汲極電極109b之導電膜119係形成於氧化物半導體膜105(第四氧化物半導體膜)及側壁絕緣膜107之上。之後，導電膜119歷經第二光刻步驟，使得抗蝕罩139a及139b形成於導電膜119之上(詳圖6A)。導電膜119係於第二蝕刻步驟中使用抗蝕罩139a及139b處理，使得形成源極電極109a及汲極電極109b(詳圖6B)。
用於導電膜119之導電材料範例包括諸如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭、及鎢之金屬，及包含任何該些金屬作為主要成分之合金。導電膜119經形成而具有使用任何該些導電材料之單層結構或堆疊層結構。例如，可提供包含矽之鋁膜的單層結構；鈦膜堆疊於鋁膜之上的二層結構；鈦膜堆疊於鎢膜之上的二層結構；銅膜形成於銅-鎂-鋁合金膜之上的二層結構；及鈦膜、鋁膜、及鈦膜依序堆疊的三層結構。請注意，可使用包含氧化銦、氧化錫、或氧化鋅之透明導電材料。源極電極109a及汲極電極109b亦可充當源極佈線及汲極佈線。
有關導電膜119，可藉由濺鍍法使用任何以上導電材料而形成導電膜。源極電極109a及汲極電極109b之厚度未特別限制，可考量導電材料之電阻及用於形成步驟之時間而適當決定。
第二光刻步驟可類似於第一光刻步驟。有關第二蝕刻步驟，可執行乾式蝕刻。例如，氯氣或三氯化硼氣體及氯氣之混合氣體可用作用於乾式蝕刻之蝕刻氣體。然而，本
發明之一實施例不侷限於此；可使用濕式蝕刻或可使用可處理導電膜119之其他方法。
在源極電極109a及汲極電極109b形成之後，移除抗蝕罩139a及139b。此時，儘管可使用化學溶液(抗蝕劑去除器)，抗蝕罩139a及139b可藉由氧電漿灰化移除。抗蝕罩139a及139b係藉由氧電漿灰化執行移除，藉此可避免因化學溶液之氧化物半導體膜105表面污染，並可藉由氧電漿而供應氧至氧化物半導體膜105。
此外，源極電極109a與氧化物半導體膜105之間，及汲極電極109b與氧化物半導體膜105之間，可配置具有電阻係數高於源極電極109a及汲極電極109b及低於氧化物半導體膜105之導電膜(未顯示)。請注意，導電膜在本說明書中稱為低電阻膜。有關低電阻膜，可使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫(In2O3-SnO2，縮寫為ITO)、氧化銦-氧化鋅(In2O3-ZnO)等導電金屬氧化物膜。另一方面，對低電阻膜而言，可使用包含氮之氧化銦鎵鋅、包含氮之氧化銦錫、包含氮之氧化銦鎵、包含氮之氧化銦鋅、包含氮之氧化錫、包含氮之氧化銦、或金屬氮化物(諸如InN或ZnN)。進一步另一方面，可使用一至十石墨烯片形成之材料而形成低電阻膜。低電阻膜係以此方式配置於源極電極109a與氧化物半導體膜105之間及汲極電極109b與氧化物半導體膜105之間，可減少源極電極109a與氧化物半導體膜105之間及汲極電極109b與氧化物半導體膜105之間之接觸電阻。在
用於形成源極電極109a及汲極電極109b之第二蝕刻步驟中，可接續導電膜119之處理而使用抗蝕罩139a及139b處理低電阻膜(詳圖6A)。
其次，閘極絕緣膜111係形成於氧化物半導體膜105、源極電極109a、及汲極電極109b之上，作為第四絕緣膜(詳圖6C)。可使用基底絕緣膜103之說明中提供之任何絕緣膜材料及方法而形成具有單層結構或堆疊層結構之閘極絕緣膜111。閘極絕緣膜111之厚度較佳地為大於或等於1 nm及小於或等於300 nm，進一步較佳地為大於或等於5 nm及小於或等於50 nm。當閘極絕緣膜111之厚度為大於或等於5 nm時，尤其可減少電晶體100之閘極洩漏電流。
閘極絕緣膜111較佳地於接觸氧化物半導體膜105之部分包含氧，因而較佳地使用氧化物絕緣膜予以形成，至少其表面包含氧並藉由熱處理而釋放部分氧。藉由熱處理而釋放部分氧之氧化物絕緣膜用作閘極絕緣膜111，藉此可藉由之後說明之第三熱處理補償氧化物半導體膜105中造成之缺氧；因此，電晶體100可具有有利電特性及可靠性。
另一方面，可使用高k材料形成閘極絕緣膜111，諸如氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮之矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、或鋁酸鉿(HfAlxOy(x>0，y>0))。由於高k材料具有高介電常數，閘極絕緣膜可具有較大實體厚度同時維持與例如氧化矽膜用
作閘極絕緣膜相同之電容；因此，可減少閘極洩漏電流。
請注意，較佳的是在閘極絕緣膜111形成之前，氧化物半導體膜105表面暴露於氧化氣體之電漿，以減少氧化物半導體膜105表面缺氧。
此處，可執行第三熱處理。藉由第三熱處理，氧從基底絕緣膜103、側壁絕緣膜107、及閘極絕緣膜111擴散至氧化物半導體膜105。可從第一熱處理說明中提供之熱處理設備適當選擇用於第三熱處理之加熱設備。第三熱處理可以高於或等於150℃及低於或等於450℃之溫度執行，較佳地為高於或等於250℃及低於或等於325℃。在第三熱處理中，溫度可逐漸增加至上述溫度或可漸次增加至上述溫度。第三熱處理可於但不侷限於氧化氣體或惰性氣體中執行，或可於減壓下執行。
儘管在本實施例中第二熱處理係於側壁絕緣膜107形成之後執行，本發明之一實施例不侷限於此。第三熱處理亦可充當第二熱處理，而未於側壁絕緣膜107形成之後執行第二熱處理。
其次，將為閘極電極113之導電膜123係形成於閘極絕緣膜111之上。可藉由濺鍍法使用用於形成源極電極109a及汲極電極109b之導電膜119之說明中提供之任何導電材料而形成導電膜123。
之後，導電膜123歷經第三光刻步驟，使得抗蝕罩133形成於導電膜123之上(詳圖7A)。於第三蝕刻步驟中使用抗蝕罩133來處理導電膜123，使得形成閘極電極
113。此外，閘極電極113亦充當閘極佈線。
第三光刻步驟可類似於第一光刻步驟。有關第三蝕刻步驟，例如可執行乾式蝕刻。例如，氯氣或三氯化硼氣體及氯氣之混合氣體可用作蝕刻氣體用於乾式蝕刻。然而，第三蝕刻步驟不侷限於此；可使用濕式蝕刻或可使用可處理導電膜123之其他方法。
請注意，較佳的是將使用包含氮之In-Ga-Zn基金屬氧化物、包含氮之In-Sn基金屬氧化物、包含氮之In-Ga基金屬氧化物、包含氮之In-Zn基金屬氧化物、包含氮之氧化錫、包含氮之氧化銦、或金屬氮化物(諸如InN或ZnN)形成之膜配置於閘極電極113與閘極絕緣膜111之間。該膜具有高於或等於5 eV之功函數，較佳地為高於或等於5.5 eV，因而電晶體100之電特性中閾值電壓可正偏移；所以，電晶體100可為所謂正常關電晶體。例如，若使用包含氮之In-Ga-Zn基金屬氧化物，便使用具有至少高於氧化物半導體膜105之氮濃度的In-Ga-Zn-O膜；具體地，使用具有高於或等於7原子%之氮濃度的In-Ga-Zn-O膜。在用於形成閘極電極113之第三蝕刻步驟中，可接續導電膜123之處理而使用抗蝕罩133來處理膜(詳圖7A)。
其次，第一氧化物半導體區域125、該對第二氧化物半導體區域135a及135b(LDD區域)、及該對第三氧化物半導體區域145a及145b係於氧化物半導體膜105中形成。該些區域係以自對準方式藉由使用閘極電極113、源極電極109a、及汲極電極109b作為遮罩而添加摻雜劑150
予以形成(詳圖7B)。
有關添加之摻雜劑150，可選擇諸如氮、磷、或砷之15族元素、諸如氦、氖、氬、氪、或氙之稀有氣體元素、及氫之至少一項。有關添加摻雜劑150之方法，可使用離子摻雜法或離子注入法。當使用離子摻雜法或離子注入法時，可輕易地控制添加摻雜劑150之深度(添加區域)，因而可以高準確性添加摻雜劑150。可藉由離子摻雜法或離子注入法添加摻雜劑150，同時加熱基板101。
此外，亦可使用非離子摻雜法及離子注入法之方法實施添加摻雜劑150。例如，可以下列方式添加摻雜劑：於包含將添加元素之氣體中產生電漿，並於添加摻雜劑之靶材上執行電漿處理。有關用於電漿處理之設備，可使用乾式蝕刻設備、電漿CVD設備、高密度電漿CVD設備等。此時，若成為LDD區域之部分氧化物半導體膜105包括結晶區域，於因用於形成LDD區域而添加摻雜劑150之損壞部分中結晶性可能減少，此造成該部分為非結晶區域。
LDD區域之導電性為高於或等於10 S/cm及低於或等於1000 S/cm，較佳地為高於或等於100 S/cm及低於或等於1000 S/cm。請注意，當導電性過低時，電晶體100之開啟狀態電流減少。
藉由增加LDD區域之摻雜劑濃度，載子密度可增加；然而，過度高摻雜劑濃度可造成摻雜劑禁止載子轉移，且LDD區域之導電性將減少。
為此原因，LDD區域之摻雜劑濃度較佳地為高於或等於5×1018原子/cm3及低於或等於1×1022原子/cm3。摻雜劑150係經由閘極絕緣膜111而添加。由於摻雜劑濃度取決於閘極絕緣膜111之厚度，決定閘極絕緣膜111之厚度使得LDD區域之摻雜劑濃度處於以上範圍內。
此外，可於添加摻雜劑150之後執行熱處理。熱處理可以類似於第一至第三熱處理之方式執行，較佳地係以LDD區域未結晶之溫度執行。
用於添加摻雜劑150之處理可執行複數次。若執行複數次用於添加摻雜劑150之處理，摻雜劑150之種類可於複數處理中相同或於每一處理中不同。
依據以上說明，將提供添加摻雜劑150之狀況範例。(1)於例如20 kV加速電壓下添加氮作為摻雜劑150。另一方面，(2)於40 kV加速電壓下添加磷作為摻雜劑150。此外，若用作摻雜劑150之氮或磷的劑量為小於或等於1×1014cm2，較佳地以低於450℃之溫度執行熱處理。以此方式，LDD區域之薄片電阻可低於或等於1×107Ω/sq。
若用作摻雜劑150之氮或磷之劑量為大於或等於5×1014 cm2及低於5×1015 cm2，較佳地以高於或等於450℃及低於或等於600℃之溫度執行熱處理。以此方式，LDD區域之薄片電阻可低於或等於1×105 Ω/sq。
若用作摻雜劑150之氮或磷之劑量為高於或等於5×1015 cm2，較佳地以高於或等於600℃之溫度執行熱處理。以此方式，LDD區域之薄片電阻可低於或等於1×105
Ω/sq。
其次，保護絕緣膜115係形成於閘極絕緣膜111及閘極電極113之上，作為第五絕緣膜(詳圖7C)。
保護絕緣膜115係使用基底絕緣膜103之說明中提供之任何絕緣膜材料及方法形成而具有單層結構或堆疊層結構。較佳地使用至少氧化物絕緣膜表面，其包含氧並藉由熱處理而釋放部分氧，而形成保護絕緣膜115。進一步較佳的是藉由於氧化物絕緣膜之上配置絕緣膜材料，諸如氧化鋁、氧氮化鋁、氮化鋁、氮氧化矽、或氮化矽，而形成堆疊層結構。
之後，可於目前為止所獲得之結構上執行第四熱處理。當保護絕緣膜115具有該等堆疊層結構時，可避免(阻塞)藉由第四熱處理而從氧化物絕緣膜釋放之氧釋放至電晶體100外部，並可有效率地擴散至氧化物半導體膜105(第四氧化物半導體膜)。
可從第一熱處理之說明中提供之熱處理設備適當地選擇用於第四熱處理之加熱設備。第四熱處理可以高於或等於150℃及低於或等於450℃之溫度執行，較佳地為高於或等於250℃及低於或等於325℃。在第四熱處理中，溫度可逐漸增加至上述溫度或可漸次增加至上述溫度。第四熱處理可於但不侷限於氧化氣體或惰性氣體中執行，或可於減壓下執行。
視需要，開口係形成於部分閘極電極113、部分源極電極109a、及部分汲極電極109b中，使得閘極佈線、源
極佈線、及汲極佈線局部暴露。
經由以上步驟，可製造電晶體100。
在電晶體100中，添加摻雜劑之LDD區域係配置於充當通道形成區域之第一氧化物半導體區域125兩側，藉此可減輕施加於充當通道形成區域之第一氧化物半導體區域125之電場。可抑制藉由極度減少電晶體100之通道長度造成之短通道效應影響。
此處，將說明電晶體110之製造方法(詳圖2A至2D)；尤其，將說明與電晶體100之製造方法差異。
基底絕緣膜103係形成於基板101之上，及第一氧化物半導體膜120係形成於基底絕緣膜103之上。於第一氧化物半導體膜120形成之後執行第一熱處理，使得形成其中缺氧減少之第二氧化物半導體膜122(詳圖4B)。請注意，直至及包括此步驟之步驟可如同電晶體100之狀況下執行。
其次，第二氧化物半導體膜122歷經第一光刻步驟，使得於第二氧化物半導體膜122之上形成抗蝕罩。第二氧化物半導體膜122係於第一蝕刻步驟中使用抗蝕罩處理，使得形成第三氧化物半導體膜124。請注意，可適當藉由噴墨法、印刷法等以及經由光刻步驟而形成抗蝕罩。
在電晶體110之製造中，於第一蝕刻步驟中選擇性蝕刻第二氧化物半導體膜122，亦選擇性蝕刻部分基底絕緣
膜103；因而，執行處理使得基底絕緣膜103於接觸第三氧化物半導體膜124之區域中具有凸出(詳圖8A)。此時，需考量蝕刻氣體及蝕刻時間以避免未接觸第三氧化物半導體膜124之基底絕緣膜103之區域損失。較佳的是形成基底絕緣膜103至大於或等於450 nm厚度，接著於第一蝕刻步驟蝕刻基底絕緣膜103約100 nm。
例如，可使用ICP設備於下列狀況下執行第一蝕刻步驟：ICP電力為450 W；偏壓電力為100 W；分別以60 sccm及20 sccm流率導入三氯化硼及氯作為蝕刻氣體；及處理室中壓力為1.9 Pa。
其次，於基底絕緣膜103及第三氧化物半導體膜124之上形成第二絕緣膜117(詳圖8B)。第二絕緣膜117可如同電晶體100之狀況形成。
接著，第二絕緣膜117表面歷經CMP處理使得暴露第三氧化物半導體膜124表面，使得形成接觸至少第三氧化物半導體膜124側面之側壁絕緣膜107作為第三絕緣膜(詳圖8C)。請注意，於第二絕緣膜117表面上執行之CMP處理之狀況等可類似於電晶體100之狀況。
形成基底絕緣膜103而於接觸第三氧化物半導體膜124之區域中具有凸出，藉此第三氧化物半導體膜124藉由側壁絕緣膜107封住。因此，藉由於側壁絕緣膜107形成之後執行之第三熱處理，側壁絕緣膜107中所包含之部分氧可擴散至第三氧化物半導體膜124側面，並可充分補償缺氧。
可以如同電晶體100之狀況執行下列製造步驟。以此方式，可製造電晶體110(詳圖2B)。
此處，將說明電晶體130之製造方法(詳圖3A至3D)；尤其，將說明與電晶體100及電晶體110之製造方法差異。
在電晶體130之製造中，直至及包括第一蝕刻步驟之步驟類似於電晶體110，經此基底絕緣膜103於接觸第三氧化物半導體膜124之區域中具有凸出(詳圖8A)。
其次，取代第二絕緣膜117，於基底絕緣膜103及第三氧化物半導體膜124之上形成絕緣膜117a及117b之堆疊層結構(詳圖9A)。
使用可用於基底絕緣膜103之氧化物絕緣膜材料，諸如氧化矽、氧化鎵、氧化鋁、氧化鉿、或氧化釔，形成接觸第三氧化物半導體膜124之絕緣膜117a，並較佳地係使用以上所說明之氧化物絕緣膜形成，其至少表面包含氧並藉由熱處理而釋放部分氧。請注意，絕緣膜117a可具有單層結構或堆疊層結構。
使用選自諸如氧化鋁、氧氮化鋁、氮化鋁、氮氧化矽、及氮化矽之一絕緣膜材料形成接觸絕緣膜117a之絕緣膜117b。較佳地使用選自氧化鋁、氧氮化鋁、及氮化鋁之一形成絕緣膜117b。
接著，絕緣膜117a及117b表面歷經CMP處理使得第三氧化物半導體膜124表面暴露，使得形成接觸至少第
三氧化物半導體膜124側面之側壁絕緣膜107a及107b作為第三絕緣膜。有關於絕緣膜117a及117b表面上執行CMP處理之狀況等，可適當採用電晶體100之製造方法的說明中提供之狀況。
如同電晶體110之狀況，基底絕緣膜103經形成而於接觸第三氧化物半導體膜124之區域中具有凸出，藉此第三氧化物半導體膜124藉由側壁絕緣膜107a及107b封住。此外，可執行第二熱處理。基於側壁絕緣膜107a及107b堆疊之結構，可避免(阻塞)藉由第二熱處理而從側壁絕緣膜107a釋放之氧釋放至將處理之靶材外部。因此，側壁絕緣膜107a中所包含之部分氧可有效率地擴散至第三氧化物半導體膜124側面，並可充分補償缺氧。以此方式，可形成氧化物半導體膜105(第四氧化物半導體膜)(詳圖9B)。
可如同電晶體100之狀況執行下列製造步驟。以此方式，可製造電晶體130(詳圖3B)。
此外，電晶體130之側壁絕緣膜107a及107b較佳地以下列方式形成：絕緣膜117b歷經CMP處理使得絕緣膜117a表面暴露；接著，藉由乾式蝕刻而蝕刻絕緣膜117a使得第三氧化物半導體膜124表面暴露。
可用於絕緣膜117b之氧化鋁、氧氮化鋁、及氮化鋁之乾式蝕刻的蝕刻率尤其遠低於用於絕緣膜117a之氧化物絕緣膜材料之蝕刻率；因此，側壁絕緣膜107b可用作絕緣膜117a之蝕刻遮罩。以此方式，可抑制因第三氧化
物半導體膜124之物理拋光造成氧化物半導體膜之修改，諸如於第三氧化物半導體膜124表面產生缺陷或對準或結晶性下降。
在以上說明之形成方法中，如圖10A中所描繪，絕緣膜117b可經形成而較絕緣膜117a厚。具體地，形成絕緣膜117b使得未與第三氧化物半導體膜124重疊之絕緣膜117b的區域頂面位於較與第三氧化物半導體膜124重疊之絕緣膜117a的區域頂面更高位置。例如，若絕緣膜117a經形成為約20 nm厚度，絕緣膜117b可形成為約50 nm厚度。
絕緣膜117b歷經CMP處理使得絕緣膜117a表面暴露(詳圖10B)。之後，絕緣膜117a歷經乾式蝕刻使得第三氧化物半導體膜124表面暴露。因而，形成側壁絕緣膜107a及107b(詳圖10C)。當絕緣膜117a蝕刻時絕緣膜117b幾乎未蝕刻，使得在第三氧化物半導體膜124週邊藉由絕緣膜107a及絕緣膜107b形成步級。
請注意，第三氧化物半導體膜124可能亦於絕緣膜117a之乾式蝕刻中被蝕刻。為此原因，需採用蝕刻狀況其中絕緣膜117a相對於第三氧化物半導體膜124之蝕刻選擇性高。此處乾式蝕刻之狀況如下，例如：ICP/偏壓電力為500/50 W；壓力為1.5 Pa；CF4及O2之混合氣體用作蝕刻氣體；及CF4相對於O2之流率比為70：30[sccm]。當採用該等狀況時，可選擇性移除絕緣膜117a，並可形成側壁絕緣膜107a及107b。再者，以此方式，可抑制第三
氧化物半導體膜124之蝕刻及氧化物半導體膜之修改。請注意，較佳地執行乾式蝕刻同時避免包括氫之雜質輸入。
此處，圖11中描繪若於側壁絕緣膜107a及107b形成中依序執行CMP處理及乾式蝕刻，電晶體130之截面。
此處，將說明電晶體140之製造方法(詳圖25A至25D)；尤其，將說明與電晶體100及電晶體110之製造方法差異。
在電晶體140之製造中，直至及包括形成氧化物半導體膜105及側壁絕緣膜107之步驟類似於電晶體110中(詳圖5C)。
其次，將為閘極絕緣膜161之絕緣膜160及將為閘極電極113之導電膜112係形成於氧化物半導體膜105及側壁絕緣膜107之上(詳圖26A)。可適當分別使用閘極絕緣膜111之說明中提供之任何絕緣材料及閘極電極113之說明中提供之任何導電材料形成絕緣膜160及導電膜112。之後，可執行熱處理。
其次，執行光刻步驟，使得抗蝕罩形成於導電膜112之上。接著，使用抗蝕罩，蝕刻導電膜112及絕緣膜160，使得形成閘極電極113及閘極絕緣膜161(詳圖26B)。
在此蝕刻步驟中，蝕刻部分絕緣膜160，因而暴露部分氧化物半導體膜105。
其次，摻雜劑150添加至氧化物半導體膜105(詳圖26C)。結果，形成第一氧化物半導體區域125及該對第二氧化物半導體區域165a及165b(詳圖26D)。該些區域係使用閘極電極113及閘極絕緣膜161作為遮罩，藉由添加摻雜劑而以自對準方式形成。之後，可執行熱處理。此外，可藉由類似於電晶體100之方法添加摻雜劑。
其次，將為源極電極及汲極電極之導電膜係形成於氧化物半導體膜105、側壁絕緣膜107、閘極絕緣膜161、及閘極電極113之上。接著，執行光刻步驟，使得抗蝕罩形成於導電膜之上。之後，使用抗蝕罩蝕刻導電膜。因而，形成源極電極109a及汲極電極109b(詳圖27A)。
請注意，形成源極電極109a及汲極電極109b以便分別局部接觸第二氧化物半導體區域165a及第二氧化物半導體區域165b。結果，接觸源極電極109a及汲極電極109b之該對第二氧化物半導體區域165a及165b之區域充當源極區域及汲極區域；均未接觸源極電極109a或汲極電極109b之區域充當LDD區域。由於摻雜劑添加至接觸源極電極109a及汲極電極109b之該對第二氧化物半導體區域165a及165b之區域，第二氧化物半導體區域165a與源極電極109a之間及第二氧化物半導體區域165b與汲極電極109b之間之接觸電阻可減少。因此，可增加完成之電晶體140的開啟狀態電流。
其次，保護絕緣膜166係形成於氧化物半導體膜105、源極電極109a、汲極電極109b、閘極絕緣膜161、及閘
極電極113之上(詳圖27B)。如同電晶體100之狀況，可形成源極電極109a、汲極電極109b、及保護絕緣膜166。
經由以上步驟，可製造電晶體140。
以以上所說明之方式，可製造電晶體100、電晶體110、電晶體130、及電晶體140，各具有有利及不太可能變動之電特性。
請注意，本實施例中所說明之結構、方法等可與其他實施例中所說明之任何結構、方法等適當組合。
在本實施例中，將說明電晶體，其具有與實施例1中所說明之電晶體結構局部不同之結構，以及該電晶體之製造方法。
圖12A為俯視圖，描繪本發明之一實施例之電晶體200之結構。圖12B相應於沿圖12A中虛線A-B之截面圖。圖12C相應於沿圖12A中虛線C-D之截面圖。圖12D相應於沿圖12A中虛線E-F之截面圖。請注意，為求清晰，圖12A中未描繪基底絕緣膜103、閘極絕緣膜111、及保護絕緣膜115。
在圖12A至12D中，電晶體200包括基板101；配置於基板101上之基底絕緣膜103；配置於基底絕緣膜103上之氧化物半導體膜105；配置於基底絕緣膜103之上及配置於至少氧化物半導體膜105側面之側壁絕緣膜107a及107b；配置於氧化物半導體膜105及側壁絕緣膜107a
及107b上之源極電極108a及109a及汲極電極108b及109b：覆蓋部分氧化物半導體膜105、源極電極108a及109a、及汲極電極108b及109b之閘極絕緣膜111；及閘極絕緣膜111之上並與氧化物半導體膜105重疊之閘極電極113。
請注意，電晶體200可具有一結構，其中覆蓋閘極絕緣膜111及閘極電極113之保護絕緣膜115係額外配置。
有關源極電極108a及109a及汲極電極108b及109b，接觸氧化物半導體膜105之源極電極108a及汲極電極108b係使用與用於接觸源極電極108a及汲極電極108b之源極電極109a及汲極電極109b不同導電材料形成。此外，源極電極108a及汲極電極108b之端部位於源極電極109a及汲極電極109b之端部外側。
因而，在源極電極108a及109a及汲極電極108b及109b中，具有第一厚度之區域，其包括源極電極108a及109a及汲極電極108b及109b，及具有小於第一厚度之第二厚度之區域，其包括源極電極108a及汲極電極108b。例如，在源極電極108a及汲極電極108b延伸超越源極電極109a及汲極電極109b之圖12B中，具有第二厚度之區域相應於區域L。
電晶體200之氧化物半導體膜105包括添加摻雜劑之區域及未添加摻雜劑之區域。具體地，電晶體200之氧化物半導體膜105包括與閘極電極113重疊之第一氧化物半導體區域125、該對第二氧化物半導體區域135a及135b
、與至少具有第一厚度之區域重疊之該對第三氧化物半導體區域145a及145b、及僅與具有第二厚度之區域(區域L)重疊之第四氧化物半導體區域155a及155b。
配置該對第二氧化物半導體區域135a及135b且第一氧化物半導體區域125夾於其間。該對第三氧化物半導體區域145a及145b係配置於該對第二氧化物半導體區域135a及135b外部。該對第四氧化物半導體區域155a及155b係配置於該對第二氧化物半導體區域135a及135b外部(詳圖12B)。
摻雜劑添加至該對第二氧化物半導體區域135a及135b及該對第四氧化物半導體區域155a及155b，反之，摻雜劑未添加至第一氧化物半導體區域125及該對第三氧化物半導體區域145a及145b。
有關添加摻雜劑之區域，該對第二氧化物半導體區域135a及135b與該對第四氧化物半導體區域155a及155b之間之摻雜劑濃度存在差異；因此，在本實施例中該對第二氧化物半導體區域135a及135b稱為第一LDD區域，及該對第四氧化物半導體區域155a及155b稱為第二LDD區域。
在電晶體200中，通道形成區域為與閘極電極113重疊之第一氧化物半導體區域125。
將說明電晶體200之製造方法；尤其，將說明與實施
例1中電晶體之製造方法之差異。
首先，如同電晶體130之製造方法，執行直至並包括形成氧化物半導體膜105之步驟(詳圖9A及9B)。
其次，將為源極電極108a及汲極電極108b之導電膜128係形成於氧化物半導體膜105及側壁絕緣膜107a及107b之上。將為源極電極109a及汲極電極109b之導電膜129係形成於導電膜128之上。用於形成源極電極108a及汲極電極108b之抗蝕罩143a及143b係形成於導電膜129之上(詳圖13A)。請注意，可於光刻步驟中形成抗蝕罩143a及143b。
有關用於導電膜128之導電材料，使用諸如鋁、鈦、鉻、鎳、釔、鋯、鉬、銀、鉭、或鎢之金屬，或包含任何該些金屬作為主要成分之合金。導電膜128較佳地經形成而具有單層結構。另一方面，可採用使用包含氧化銦、氧化錫、或氧化鋅之透明導電材料的單層結構。
導電膜129可使用不同於用於導電膜128之導電材料，諸如金屬、包含金屬作為主要成分之合金、或任何以上透明導電材料予以形成而具有單層結構。另一方面，導電膜129可具有鈦膜堆疊於鋁膜上之二層結構、鈦膜堆疊於鎢膜上之二層結構、銅膜堆疊於銅-鎂-鋁合金膜上之二層結構、或鈦膜、鋁膜、及鈦膜依序堆疊之三層結構。
導電膜128較佳地經形成而具有較導電膜129更小厚度。導電膜128之厚度相應於每一源極電極108a及汲極電極108b之厚度，及進一步相應於源極電極108a及109a
及汲極電極108b及109b中第二厚度。此外，之後說明之第二LDD區域的摻雜劑濃度取決於源極電極108a及汲極電極108b之厚度；因此，決定導電膜128之厚度，使得該對第四氧化物半導體區域155a及155b之摻雜劑濃度介於以下提供之範圍內。
例如，導電膜128之厚度較佳地為大於或等於10 nm及小於或等於50 nm。藉由形成薄導電膜128，若執行乾式蝕刻而將導電膜129處理為源極電極109a及汲極電極109b，可避免蝕刻氣體達到並蝕刻已形成之源極電極108a及汲極電極108b側面。因而，源極電極108a及汲極電極108b可經處理而準確地對齊抗蝕罩143a及143b。因此，甚至在具有小通道長度之微小電晶體中可形成第一LDD區域及第二LDD區域。
藉由調整導電膜128之厚度，可控制將形成之第二LDD區域之厚度。換言之，可控制添加至氧化物半導體膜105之摻雜劑的添加深度(添加區域)。例如，在電晶體200中，第二LDD區域係形成於氧化物半導體膜105頂面附近部分；當導電膜128之厚度盡可能減少時，第二LDD區域可完全沿氧化物半導體膜105頂面至底面之厚度方向形成(未顯示)。
首先，使用抗蝕罩143a及143b而選擇性蝕刻導電膜128及導電膜129，使得形成源極電極108a、汲極電極108b、及一對導電膜129a及129b。
例如，導電膜129係使用ICP設備於蝕刻狀況下蝕刻
，其中ICP電力為450 W；偏壓電力為100 W；三氯化硼及氯分別以60 sccm及20 sccm流率用作蝕刻氣體；及處理室之壓力為1.9 Pa。因而，形成該對導電膜129a及129b。之後，導電膜128係使用ICP設備於蝕刻狀況下蝕刻，其中ICP電力為500 W；偏壓電力為150 W；四氟化碳、氯、及氧分別以25 sccm、25 sccm、及10 sccm流率用作蝕刻氣體；及處理室之壓力為1.9 Pa。因而，形成源極電極108a及汲極電極108b。
其次，抗蝕罩143a及143b收縮(尺寸減少)，使得形成用於處理該對導電膜129a及129b之抗蝕罩153a及153b(詳圖13B)。需執行抗蝕罩143a及143b之收縮(尺寸減少)使得具有至少相應於第二LDD區域之寬度的源極電極108a及汲極電極108b部分暴露。抗蝕罩143a及143b可藉由氧電漿灰化而收縮(尺寸減少)。
使用抗蝕罩153a及153b而選擇性蝕刻該對導電膜129a及129b，接著移除抗蝕罩153a及153b，使得形成源極電極109a及汲極電極109b(詳圖13C)。
當於選擇性蝕刻該對導電膜129a及129b時執行乾式蝕刻時，亦可能蝕刻氧化物半導體膜105；因此，源極電極109a及汲極電極109b較佳地於蝕刻狀況下形成，其中該對導電膜129a及129b(導電膜129)相對於氧化物半導體膜105之蝕刻選擇性高。請注意，在此步驟中，可蝕刻部分氧化物半導體膜105使得氧化物半導體膜105具有凹陷。
請注意，可採用下列狀況作為該對導電膜129a及129b之蝕刻狀況範例：使用ICP設備；ICP電力為350 W；偏壓電力為20 W；三氯化硼及氯分別以60 sccm及20 sccm流率用作蝕刻氣體；及處理室中壓力為2.0 Pa。
藉由以此方式形成，源極電極108a及109a及汲極電極108b及109b包括具有第一厚度之區域及具有小於第一厚度之第二厚度之區域。
請注意，可如實施例1中藉由氧電漿灰化而移除抗蝕罩153a及153b。
亦可採用下列步驟：使用與抗蝕罩143a及143b不同之第一抗蝕罩(未顯示)蝕刻導電膜129，使得形成源極電極109a及汲極電極109b；移除第一抗蝕罩；於光刻步驟中形成第二抗蝕罩(未顯示)；及使用第二抗蝕罩蝕刻導電膜128，使得形成源極電極108a及汲極電極108b。藉由以此方式形成，可減少處理室中氧化物半導體膜105表面暴露於減壓氣體或減少氣體之次數；因而，可減少氧化物半導體膜105中造成之缺氧。因此，電晶體200可具有有利電特性。
其次，閘極絕緣膜111係形成於氧化物半導體膜105、源極電極108a及109a、及汲極電極108b及109b之上，及閘極電極113係形成於閘極絕緣膜111之上(詳圖14A)。可如電晶體130之狀況形成閘極絕緣膜111及閘極電極113。
其次，於氧化物半導體膜105中形成第一氧化物半導
體區域125、第一LDD區域、該對第三氧化物半導體區域145a及145b、及第二LDD區域。該些區域係使用閘極電極113、源極電極108a及109a、及汲極電極108b及109b作為遮罩，藉由添加摻雜劑150而以自對準方式形成(詳圖14B)。
可如電晶體100之狀況執行添加摻雜劑150之步驟。請注意，第一LDD區域之摻雜劑濃度取決於閘極絕緣膜111之厚度；因而，決定閘極絕緣膜111之厚度使得第一LDD區域之摻雜劑濃度介於以下提供之範圍內。此時，若將為第一LDD區域及第二LDD區域之部分氧化物半導體膜105包括結晶區域，於因用於形成第一LDD區域及第二LDD區域而添加摻雜劑150之損壞部分中結晶性可能減少，此造成該部分為非結晶區域。
摻雜劑經由閘極絕緣膜111而添加至第一LDD區域，及摻雜劑經由源極電極108a及汲極電極108b而添加至第二LDD區域。摻雜劑較經由源極電極108a及汲極電極108b更易於通過閘極絕緣膜111。因此，第一LDD區域之摻雜劑濃度高於第二LDD區域之摻雜劑濃度。
每一第一LDD區域及第二LDD區域之導電性為高於或等於10 S/cm及低於或等於1000 S/cm，較佳地為高於或等於100 S/cm及低於或等於1000 S/cm。請注意，當導電性過低時，電晶體200之開啟狀態電流減少。
藉由增加第一LDD區域及第二LDD區域之摻雜劑濃度，載子密度可增加；然而，過度高摻雜劑濃度可造成摻
雜劑禁止載子轉移，且每一第一LDD區域及第二LDD區域之導電性將減少。
為此原因，每一第一LDD區域及第二LDD區域之摻雜劑濃度較佳地為高於或等於5×1018原子/cm3及低於或等於1×1022原子/cm3。此外，可於添加摻雜劑150之後執行熱處理。
此外，用於添加摻雜劑150之處理可執行複數次。若執行複數次用於添加摻雜劑150之處理，摻雜劑150之種類可於複數處理中相同或於每一處理中不同。
有關摻雜劑150之添加狀況，可採用實施例1中所說明之狀況。
可如同電晶體130之狀況執行下列製造步驟。以此方式，可製造電晶體200(詳圖14C)。請注意，圖15中描繪於側壁絕緣膜107a及107b形成中，若依序執行CMP處理及乾式蝕刻之電晶體200之截面。
在電晶體200中，添加摻雜劑之第一LDD區域及第二LDD區域係配置於充當通道形成區域之第一氧化物半導體區域125兩側，藉此可減輕施加於充當通道形成區域之第一氧化物半導體區域125之電場。因此，可抑制藉由極度減少電晶體200之通道長度造成之短通道效應影響。
此外，導電膜具有電阻係數，其高於源極電極108a及109a及汲極電極108b及109b及低於氧化物半導體膜105，如同實施例1中所說明之低電阻膜，其可配置於氧化物半導體膜105與源極電極108a之間，及氧化物半導
體膜105與汲極電極108b之間。
如同實施例1中，使用包含氮之In-Ga-Zn基金屬氧化物、包含氮之In-Sn基金屬氧化物、包含氮之In-Ga基金屬氧化物、包含氮之In-Zn基金屬氧化物、包含氮之氧化錫、包含氮之氧化銦、或金屬氮化物(諸如InN或ZnN)形成之膜可配置於閘極電極113與閘極絕緣膜111之間。
有關源極電極108a及109a及汲極電極108b及109b，本實施例中形成導電膜128及導電膜129之堆疊層結構。然而，可使用諸如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭、或鎢之金屬或包含任何該些金屬作為主要成分之合金，形成具有單層結構之導電膜，取代堆疊層結構，並可執行處理使得具有單層結構之導電膜包括具有第一厚度之區域及具有小於第一厚度之第二厚度之區域。以此方式，可形成源極電極及汲極電極。請注意，對具有單層結構之導電膜而言，可使用包含矽之鋁或包含氧化銦、氧化錫、或氧化鋅之透明導電材料。
請注意，電晶體200係依據電晶體130之結構製造，其中基板101、基底絕緣膜103、氧化物半導體膜105、及側壁絕緣膜107a及107b堆疊；本實施例中所說明之製造方法可應用於電晶體100及電晶體110之結構，其中基板101、基底絕緣膜103、氧化物半導體膜105、及側壁絕緣膜107堆疊。
以以上所說明之方式，可製造電晶體200，其具有有利及不太可能變動之電特性。
請注意，本實施例中所說明之結構、方法等可與其他實施例中所說明之任何結構、方法等適當組合。
在本實施例中，將說明具有與實施例1及2中所說明之電晶體結構不同之結構的電晶體。
圖16為截面圖，描繪本發明之一實施例之電晶體300之結構。
圖16中所描繪之電晶體300具有一結構其中源極電極109a及汲極電極109b係配置於基板101之上；絕緣膜301係配置於源極電極109a與汲極電極109b之間；氧化物半導體膜105係配置於源極電極109a、汲極電極109b、及絕緣膜301之上；側壁絕緣膜107係配置於氧化物半導體膜105側面；閘極絕緣膜111係配置於氧化物半導體膜105及側壁絕緣膜107之上；閘極電極113係配置於閘極絕緣膜111之上；及保護絕緣膜115經配置以覆蓋閘極絕緣膜111及閘極電極113。即，電晶體300具有頂閘底部接觸結構。
此外，在電晶體300之氧化物半導體膜105中，第一氧化物半導體區域125與閘極電極113重疊，並充當通道形成區域，並形成第一氧化物半導體區域125夾於其間，並充當源極區域及汲極區域之該對第二氧化物半導體區域135a及135b。請注意，第一氧化物半導體區域125未包含摻雜劑，同時該對第二氧化物半導體區域135a及135b
包含摻雜劑。
該對第二氧化物半導體區域135a及135b之導電性為高於或等於10 S/cm及低於或等於1000 S/cm，較佳地為高於或等於100 S/cm及低於或等於1000 S/cm。請注意，當導電性過低時，電晶體300之開啟狀態電流減少。
藉由增加該對第二氧化物半導體區域135a及135b之摻雜劑濃度，載子密度可增加；然而，過度高摻雜劑濃度可造成摻雜劑禁止載子轉移，且該對第二氧化物半導體區域135a及135b之導電性將減少。
為此原因，該對第二氧化物半導體區域135a及135b之摻雜劑濃度較佳地為高於或等於5×1018原子/cm3及低於或等於1×1022原子/cm3。
此外，用於添加摻雜劑之處理可執行複數次。若執行複數次用於添加摻雜劑之處理，摻雜劑之種類可於複數處理中相同或於每一處理中不同。
有關摻雜劑之添加狀況，可採用實施例1中所說明之狀況。
其次，以下將說明電晶體300之製造方法。此處，依據實施例1中電晶體之製造方法予以說明；亦可適當應用實施例2中所說明之方法。
根據電晶體300之製造方法，於基板101之上形成基底絕緣膜103、源極電極109a、及汲極電極109b。之後，適當藉由以上實施例中所說明之任何方法而於源極電極109a及汲極電極109b之上形成絕緣膜301。第一氧化物
半導體膜120係形成於源極電極109a、汲極電極109b、及絕緣膜301之上。執行第一熱處理，使得形成第二氧化物半導體膜122。選擇性蝕刻第二氧化物半導體膜122，使得形成第三氧化物半導體膜124。接著，適當藉由以上實施例中所說明之任何方法而形成接觸至少第三氧化物半導體膜124側面之側壁絕緣膜107。在側壁絕緣膜107形成之後，執行第二熱處理，使得形成第四氧化物半導體膜。接著，於側壁絕緣膜107及第四氧化物半導體膜之上形成閘極絕緣膜111，並於閘極絕緣膜111之上形成閘極電極113。
在閘極電極113形成之後，使用閘極電極113作為遮罩，摻雜劑添加至第四氧化物半導體膜，藉此可以自對準方式形成：包括第一氧化物半導體區域125之氧化物半導體膜105，其未包含摻雜劑並充當通道形成區域；以及該對第二氧化物半導體區域135a及135b，其包含摻雜劑並充當源極區域及汲極區域。
其次，保護絕緣膜115係形成於閘極絕緣膜111及閘極電極113之上。請注意，於閘極絕緣膜111形成之後，較佳地執行類似於第二熱處理之熱處理；以類似方式，於保護絕緣膜115形成之後，較佳地執行熱處理。
經由以上步驟，可製造電晶體300。
在電晶體300中，絕緣膜301係配置於源極電極109a與汲極電極109b之間，及側壁絕緣膜107係配置於氧化物半導體膜105側面；因此，閘極絕緣膜111經配置而僅
接觸氧化物半導體膜105之頂面。基於該等結構，藉由配置於閘極絕緣膜111以下之組件形成之步級可減少，因而可減少閘極絕緣膜111之厚度。藉由減少閘極絕緣膜111之厚度，及藉由配置包含摻雜劑之該對第二氧化物半導體區域135a及135b，可抑制藉由極度減少電晶體300之通道長度造成之短通道效應影響。
請注意，本實施例中所說明之結構、方法等可與其他實施例中所說明之任何結構、方法等適當組合。
在本實施例中，將說明具有與實施例1至3中所說明之電晶體不同結構之結構的電晶體。
圖17為截面圖，描繪本發明之一實施例之電晶體400之結構。
圖17中所描繪之電晶體400包括配置於基板101上之基底絕緣膜103；配置於基底絕緣膜103上之源極電極109a；接觸源極電極109a側面之絕緣膜401；接觸源極電極109a及絕緣膜401之氧化物半導體膜105；接觸氧化物半導體膜105側面之側壁絕緣膜107；形成於側壁絕緣膜107之上並接觸氧化物半導體膜105頂面之汲極電極109b；覆蓋側壁絕緣膜107、氧化物半導體膜105、及汲極電極109b之閘極絕緣膜111；閘極絕緣膜111之上並與氧化物半導體膜105重疊之閘極電極113；及覆蓋閘極絕緣膜111及閘極電極113之保護絕緣膜115。
此外，在電晶體400之氧化物半導體膜105中形成：與閘極電極113重疊並充當通道形成區域之第一氧化物半導體區域125；第一氧化物半導體區域125夾於其間，並充當源極區域及汲極區域之該對第二氧化物半導體區域135a及135b；及接觸部分汲極電極109b之第三氧化物半導體區域145。請注意，第一氧化物半導體區域125及第三氧化物半導體區域145未包含摻雜劑，同時該對第二氧化物半導體區域135a及135b包含摻雜劑。
該對第二氧化物半導體區域135a及135b之導電性為高於或等於10 S/cm及低於或等於1000 S/cm，較佳地為高於或等於100 S/cm及低於或等於1000 S/cm。請注意，當導電性過低時，電晶體400之開啟狀態電流減少。
藉由增加該對第二氧化物半導體區域135a及135b之摻雜劑濃度，載子密度可增加；然而，過度高摻雜劑濃度可造成摻雜劑禁止載子轉移，且該對第二氧化物半導體區域135a及135b之導電性將減少。
為此原因，在電晶體400中，該對第二氧化物半導體區域135a及135b之摻雜劑濃度較佳地為高於或等於5×1018原子/cm3及低於或等於1×1022原子/cm3。
此外，用於添加摻雜劑之處理可執行複數次。若執行複數次用於添加摻雜劑之處理，摻雜劑之種類可於複數處理中相同或於每一處理中不同。
有關摻雜劑之添加狀況，可採用實施例1中所說明之狀況。
其次，以下將說明電晶體400之製造方法。此處，依據實施例1中電晶體之製造方法予以說明；亦可適當應用實施例2及3中所說明之方法。
在電晶體400中，在氧化物半導體膜形成於基底絕緣膜103上之前形成源極電極109a。其次，適當藉由以上實施例中所說明之任何方法而形成絕緣膜401。形成第一氧化物半導體膜並執行第一熱處理，使得形成第二氧化物半導體膜。選擇性蝕刻第二氧化物半導體膜，使得形成第三氧化物半導體膜。在第三氧化物半導體膜形成之後，適當藉由以上實施例中所說明之任何方法而形成側壁絕緣膜107。執行第二熱處理，使得形成第四氧化物半導體膜。
接著，形成汲極電極109b。之後，於部分側壁絕緣膜107、部分氧化物半導體膜105、及汲極電極109b之上形成閘極絕緣膜111，並於閘極絕緣膜111之上形成閘極電極113。
在閘極電極113形成之後，使用閘極電極113及汲極電極109b作為遮罩而添加摻雜劑至第四氧化物半導體膜，藉此可以自對準方式形成：包括第一氧化物半導體區域125之氧化物半導體膜105，其不包含摻雜劑並充當通道形成區域；包含摻雜劑之該對第二氧化物半導體區域135a及135b；及不包含摻雜劑之第三氧化物半導體區域145。
其次，保護絕緣膜115係形成於閘極絕緣膜111及閘極電極113之上。請注意，在閘極絕緣膜111形成之後，較佳地執行類似於第二熱處理之熱處理；以類似方式，在
保護絕緣膜115形成之後，較佳地執行熱處理。
由於電晶體400包括包含閘極電極113與汲極電極109b之間摻雜劑之區域，可減輕施加於充當通道形成區域之第一氧化物半導體區域125之電場。因此，可抑制藉由極度減少電晶體400之通道長度造成之短通道效應的影響。
經由以上步驟，可製造電晶體400。
請注意，本實施例中所說明之結構、方法等可與其他實施例中所說明之任何結構、方法等適當組合。
在本實施例中，將說明用於施加包括結晶區域之氧化物半導體至實施例1至4中所說明之氧化物半導體膜105的方法。
本實施例中所說明之包括結晶區域之氧化物半導體為非單晶；具體地，氧化物半導體包括結晶部分，其中當從垂直於非單晶a-b平面之方向觀看時，原子係以三角形、六角形、正三角形、或正六角形配置，及其中當從垂直於c軸之方向觀看時，金屬原子或金屬原子及氧原子係以層配置。請注意，在本說明書中，結晶部分稱為c軸對準結晶，且包括c軸對準結晶之氧化物半導體稱為c軸對準結晶氧化物半導體(CAAC氧化物半導體，CAAC-OS)。
CAAC氧化物半導體膜用作包括通道形成區域之氧化物半導體膜105，藉此可抑制以可見光或紫外光輻照前後
之間或閘極偏壓-溫度(BT)應力試驗前後之間之閾值電壓偏移，此導致電晶體之可靠性改進。
CAAC氧化物半導體並非單晶，但此並非表示CAAC氧化物半導體僅由非結晶成分組成。儘管CAAC氧化物半導體包括結晶之部分(結晶部分)，一結晶部分與其他結晶部分之間之邊界有時不清楚。氮可替代CAAC氧化物半導體中所包括之部分或全部氧。CAAC氧化物半導體中所包括之個別結晶部分之c軸可沿一方向對齊(例如，垂直於其上形成CAAC氧化物半導體之基板表面，或CAAC氧化物半導體之表面、膜表面、介面等之方向)。另一方面，CAAC氧化物半導體中所包括之個別結晶部分之a-b平面之法線可沿一方向對齊(例如，垂直於基板表面或CAAC氧化物半導體之表面、膜表面、介面等之方向)。
CAAC氧化物半導體依據其組成等成為導體、半導體、或絕緣體。此外，CAAC氧化物半導體依據其組成等而透射或不透射可見光。有關該等CAAC氧化物半導體之範例，存在一材料其形成為膜形狀，及從垂直於表面或膜之介面或基板表面之方向觀察時，具有三角形或六角形原子配置，且當觀察膜截面時，其中金屬原子係以層配置或金屬原子及氧原子(或氮原子)係以層配置。
有關用於形成包括CAAC氧化物半導體之氧化物半導體膜105之方法，提供第一方法及第二方法。首先，將說明第一方法。
在用於形成實施例1中第一氧化物半導體膜120之方
法中，第一氧化物半導體膜120係藉由濺鍍法以高於或等於150℃及低於或等於450℃，較佳地為高於或等於200℃及低於或等於350℃之基板溫度予以形成。此方法使CAAC氧化物半導體於第一氧化物半導體膜120中形成，同時避免濕氣(包括氫)等輸入第一氧化物半導體膜120。
在藉由以上形成方法形成第一氧化物半導體膜120之後，執行實施例1中所說明之第一熱處理，藉此可從第一氧化物半導體膜120進一步釋放氫，且基底絕緣膜103中所包含之部分氧可擴散進入第一氧化物半導體膜120及基底絕緣膜103與第一氧化物半導體膜120之間之介面附近。此外，藉由第一熱處理，可改進第一氧化物半導體膜120中CAAC氧化物半導體之結晶性。換言之，第一熱處理使其可形成具有較第一氧化物半導體膜120更高結晶性之第二氧化物半導體膜122。
之後，適當執行實施例1至4中所說明之製造步驟；因而，可形成包括CAAC氧化物半導體之氧化物半導體膜105。
其次，以下將說明第二方法。在第二方法中，氧化物半導體膜之形成執行兩次，並於每一次氧化物半導體膜形成之後執行熱處理；因而，形成CAAC氧化物半導體膜。
第一層氧化物半導體膜係形成於基底絕緣膜103之上。第一層氧化物半導體膜之厚度大於或等於一原子層之厚度及小於或等於10 nm，較佳地為大於或等於2 nm及小於或等於5 nm。
在第一層氧化物半導體膜之形成中，基板溫度較佳地為高於或等於150℃及低於或等於450℃，進一步較佳地為高於或等於200℃及低於或等於350℃。因此，可抑制諸如濕氣(包括氫)之雜質輸入而包含於第一氧化物半導體膜中。再者，結晶區域形成於包括第一層氧化物半導體膜之表面的區域中。第一層氧化物半導體膜之結晶性的改進導致形成具高結晶性之CAAC氧化物半導體膜。
請注意，在第一層氧化物半導體膜形成之後，可執行熱處理。經由熱處理，濕氣(包括氫)可從第一層氧化物半導體膜進一步釋放，並可改進其結晶性。藉由熱處理，可增加第一層氧化物半導體膜中結晶區域相對於非結晶區域之比例，最後導致形成具高結晶性之CAAC氧化物半導體膜。此外，以高於或等於200℃及低於基板之應變點的溫度執行熱處理，較佳地為高於或等於250℃及低於或等於450℃。
對於熱處理而言，可使用快速熱退火(RTA)設備。僅於短時間內使用RTA設備，可以高於或等於基板之應變點的溫度執行熱處理。因而，可縮短用於形成氧化物半導體膜所需時間，其中結晶區域相對於非結晶區域之比例高。
可於惰性氣體中執行熱處理；典型地，較佳地於諸如氦、氖、氬、氙、或氪之稀有氣體或氮氣中執行。另一方面，可於氧氣或減壓氣體中執行熱處理。處理時間為3分鐘至24小時。隨著處理時間增加，氧化物半導體膜中結
晶區域相對於非結晶區域之比例可增加。請注意，長於24小時之熱處理並非較佳，因為生產力減少。
其次，第二層氧化物半導體膜係形成第一層氧化物半導體膜之上，較第一層氧化物半導體膜厚。第二層氧化物半導體膜可藉由類似於第一層氧化物半導體膜之方法形成。
當形成第二層氧化物半導體膜同時加熱基板時，第二層氧化物半導體膜可使用第一層氧化物半導體膜作為晶種進行結晶。此時，可造成以相同元素形成之第一層氧化物半導體膜及第二層氧化物半導體膜同源增長。另一方面，可造成第一層氧化物半導體膜與第二層氧化物半導體膜之間至少一種不同元素形成之第一層氧化物半導體膜及第二層氧化物半導體膜異質增長。
請注意，可於第二層氧化物半導體膜形成之後執行額外熱處理。可藉由類似於第一層氧化物半導體膜形成之後執行熱處理之方法，於第二層氧化物半導體膜形成之後執行熱處理。藉由第二層氧化物半導體膜形成之後之熱處理，可形成結晶區域相對於非結晶區域之比例高之CAAC氧化物半導體膜。此熱處理亦允許第二層氧化物半導體膜之同源增長或異質增長。
藉由以上方法，可形成包括CAAC氧化物半導體之第一氧化物半導體膜120。
之後，適當執行實施例1至4中所說明之製造步驟；因而，可形成包括CAAC氧化物半導體之氧化物半導體膜
105。
在第二方法中，因為於包括CAAC氧化物半導體之第一氧化物半導體膜120形成中執行之熱處理，有時氧從基底絕緣膜103擴散至氧化物半導體膜。在此狀況下，由於甚至無實施例1至4中所說明之第一熱處理，包括CAAC氧化物半導體之第一氧化物半導體膜120中缺氧減少，藉由第二方法形成之包括CAAC氧化物半導體之第一氧化物半導體膜120可用作實施例1至4中所說明之第二氧化物半導體膜122。
請注意，本實施例中所說明之結構、方法等可與其他實施例中所說明之任何結構、方法等適當組合。
在本實施例中，將參照圖18A及18B、圖19A及19B、圖20A及20B、及圖21說明包括以上實施例中所說明之任何電晶體的半導體裝置之電路組態及作業範例。請注意，在每一電路圖中，有時電晶體旁寫入「OS」以便指示電晶體係使用氧化物半導體形成。
首先，將參照圖18A說明半導體裝置之截面結構範例。在圖18A中所描繪之半導體裝置中，使用第一半導體材料形成之電晶體660係配置於下部，及使用第二半導體材料形成之電容器664及電晶體601係配置於上部。
圖18A之電晶體660於基板600之上包括：包括半導體材料(例如，矽)之通道形成區域616a1；經配置使得通道形成區域616a1夾於其間之雜質區域616b1及雜質區域616b2；通道形成區域616a1上之閘極絕緣層608；及閘極絕緣層608上之閘極電極609。請注意，為求方便，圖式中未描繪其源極電極及汲極電極之電晶體可稱為電晶體。此外，在該等狀況下，在說明電晶體之連接中，源極區域及源極電極可統稱為「源極電極」，及汲極區域及汲極電極可統稱為「汲極電極」。即，在本說明書中，用詞「源極電極」可包括源極區域。
雜質區域616b1充當電晶體660之源極電極及汲極電極之一。雜質區域616b2充當電晶體660之源極電極及汲極電極之另一者。此外，在圖18A中，雜質區域616b2經由雜質區域616b3、閘極絕緣膜608中所形成之開口、佈線607、及添加摻雜劑之部分區域620b，而連接至導電膜626b。即，電晶體660之源極電極及汲極電極之另一者電連接至電晶體601之源極電極及汲極電極之一。
請注意，本發明之一實施例不侷限於此。記憶格、電晶體、及電容器之中之電連接可適當改變。例如，雜質區域616b2可經由雜質區域616b3及雜質區域616b4而電連接至其他記憶格中雜質區域。在此狀況下，閘極絕緣膜608中不需形成開口。此外，不一定形成佈線607。換言之，若電晶體660之源極電極及汲極電極之另一者電連接至其他記憶格，電晶體660之源極電極及汲極電極之另一
者不一定電連接至電晶體601之源極電極及汲極電極之一。
可使用類似於閘極電極609之材料及步驟而形成佈線607。基於佈線607，可避免CMP中造成之凹陷，並可更加平面化絕緣膜602a、閘極電極609、及佈線607之頂面。
儘管圖18A中閘極電極609及佈線607各具有單層結構，本發明之一實施例不侷限於此。閘極電極609及佈線607可各具有二或更多層之堆疊層結構。例如，可採用鎢膜堆疊於氮化鉭膜上之結構。氮化鉭膜抑制鎢膜中鎢(W)擴散至通道形成區域616a1；因此，可製造具有有利電特性之電晶體660。此外，藉由使用氯氣作為於電晶體660之閘極電極609形成中所執行乾式蝕刻之蝕刻氣體，可選擇性蝕刻氮化鉭膜。即，甚至若閘極絕緣膜608薄，可抑制充當電晶體660之源極電極及汲極電極的閘極電極609及雜質區域616b1及616b2之間之短電路。
為高度整合，如圖18A中所描繪，較佳的是電晶體660不包括側壁絕緣層。換言之，當重要性置於電晶體660之特性上時，側壁絕緣層可配置於閘極電極609側面，且雜質區域616b1及雜質區域616b2可包括具有配置於與側壁絕緣層重疊之區域中不同雜質濃度之雜質區域。
有關圖18A及18B中電晶體601，可使用以上實施例中所說明之任何電晶體。電晶體601包括通道形成區域622a、包含摻雜劑之區域620a及620b、導電膜626a及
626b、閘極絕緣膜614a、及導電膜616a。
例如，電晶體601相應於實施例1中所說明之電晶體140(詳圖25A至25D)。通道形成區域622a相應於第一氧化物半導體區域125，包含摻雜劑之區域620a及620b相應於該對第二氧化物半導體區域165a及165b，導電膜626a及626b相應於源極電極109a及汲極電極109b，閘極絕緣膜614a相應於閘極絕緣膜161，及導電膜616a相應於閘極電極113。
此外，絕緣膜610a及610b及絕緣膜612a及612b相應於實施例1中所說明之電晶體130之側壁絕緣膜107a及107b(詳圖11)。因此，電晶體130之製造方法可應用於絕緣膜610a及610b及絕緣膜612a及612b之形成。
電容器664包括以與電晶體601之閘極絕緣膜614a相同步驟形成之絕緣膜614b、電極616b、包含摻雜劑之部分區域620a、及閘極電極609。換言之，電極616b充當電容器664之一電極，及閘極電極609充當電容器664之另一電極。
配置絕緣膜630以便覆蓋電晶體601及電容器664，並於絕緣膜630之上配置絕緣膜632。佈線634經由絕緣膜630及絕緣膜632中所形成之開口而連接至導電膜628b及導電膜626b。請注意，圖18A中導電膜626b及佈線634經由導電膜628b而相互連接；文中所揭露之本發明之一實施例不侷限於此。例如，佈線634可直接接觸導電膜626b。請注意，絕緣膜630相應於實施例1中所說明之電
晶體130之保護絕緣膜115。
請注意，此處電晶體601及電晶體660二者為n通道電晶體；不用說，可使用p通道電晶體。文中所揭露之本發明之技術特徵在於使用半導體材料，基此而可充分減少關閉狀態電流，諸如電晶體601中氧化物半導體，以便保持資料。因此，不需侷限半導體裝置之特定狀況，諸如材料、結構等，為此處所提供者。
其次，將參照圖18B說明圖18A中所描繪之半導體裝置之基本電路組態及其作業。在圖18B中所描繪之半導體裝置中，第一佈線(第一線)電連接至電晶體660之源極電極或汲極電極。第二佈線(第二線)電連接至電晶體660之汲極電極或源極電極。第三佈線(第三線)電連接至電晶體601之源極電極或汲極電極，及第四佈線(第四線)電連接至電晶體601之閘極電極。此外，電晶體660之閘極電極及電晶體601之汲極電極或源極電極電連接至電容器664之一電極，及第五佈線(第五線)及電容器664之另一電極相互電連接。請注意，第一佈線(第一線)可電連接至第三佈線(第三線)。
此處，有關電晶體601，例如可使用使用任何以上實施例中所說明之氧化物半導體形成之電晶體。使用氧化物半導體形成之電晶體具有極小關閉狀態電流之特性。因此，電晶體660之閘極電極之電位可藉由關閉電晶體601而極長時間保持。藉由配置電容器664，可更容易地執行施
加於電晶體660之閘極電極之電荷保持，並讀取儲存之資料。
請注意，對於電晶體660並無特別限制。在增加資料讀取速度方面，較佳的是使用例如具高切換率之電晶體，諸如使用單晶矽形成之電晶體。
圖18B中所描繪之半導體裝置利用電晶體660之閘極電極之電位可保持之特性，藉此可執行資料之寫入、保持、及讀取如下。
首先，將說明資料之寫入及保持。首先，第四佈線之電位設定為電晶體601開啟之電位，使得電晶體601開啟。因此，第三佈線之電位供應至電晶體660之閘極電極及電容器664。換言之，預定電荷施加於電晶體660之閘極電極(寫入)。此處，應用用於供應不同電位(以下應用低電位VL之電荷稱為電荷QL及應用高電位VH之電荷稱為電荷QH)之二種電荷之一。請注意，可採用應用三或更多不同電位之電荷以改進儲存容量。之後，第四佈線之電位設定為電晶體601關閉之電位，使得電晶體601關閉。因而，施加於電晶體660之閘極電極之電荷保持(保持)。
由於電晶體601之關閉狀態電流極小，電晶體660之閘極電極中電荷長時期保持。
其次，將說明資料之讀取。當預定電位(固定電位)施加於第一佈線時，適當電位(讀出電位)施加於第五佈線，第二佈線之電位依據電晶體660之閘極電極中保持之電荷量而改變。這是因為通常，當電晶體660為n通道電晶體
時，QH提供至電晶體660之閘極電極的電晶體660之顯著閾值電壓Vth_H低於QL提供至電晶體660之閘極電極的電晶體660之顯著閾值電壓Vth_L。此處，顯著閾值電壓係指需用於開啟電晶體660之第五佈線之電位。因而，設定第五佈線之電位為電位V0，其介於Vth_H及Vth_L之間(例如，V0=接地電位GND)，藉此可決定提供至電晶體660之閘極電極之電荷。例如，若寫入中提供QH，當第五佈線之電位設定為V0(>Vth_H)時，電晶體660開啟。若寫入中提供QL，甚至當第五佈線之電位設定為V0(<Vth_L)時，電晶體660保持關閉。因此，儲存之資料可藉由測量第二佈線之電位而予讀取。
請注意，若將使用之記憶格為陣列，需僅讀取所欲記憶格之資料。因而，若讀取預定記憶格之資料，且未讀取其他記憶格之資料，電晶體660關閉之電位，即低於Vth_H之電位(例如，V1)，可供應至資料未被讀取之記憶格中第五佈線，與閘極電極之狀態無關。
第三，將說明資料之重寫。資料之重寫係以類似於資料之寫入及保持的方式執行。即，第四佈線之電位設定為電晶體601開啟之電位，使得電晶體601開啟。因此，第三佈線之電位(新資料之電位)施加於電晶體660之閘極電極及電容器664。之後，第四佈線之電位設定為電晶體601關閉之電位，使得電晶體601關閉。因此，用於新資料之電荷施加於電晶體660之閘極電極。
在根據文中所揭露之本發明之實施例之半導體裝置中
，如以上說明，可藉由資料之另一寫入而直接重寫資料。因此，不需要快閃記憶體等中需要之使用高電壓而從浮動閘極提取電荷，因而可抑制因抹除作業造成之作業速度減少。換言之，可體現半導體裝置之高速作業。
請注意，電晶體601之汲極電極(或源極電極)電連接至電晶體660之閘極電極，因此具有類似於用作非揮發性記憶體元件之浮動閘極電晶體之浮動閘極的功能。以下，電晶體601之汲極電極(或源極電極)及電晶體660之閘極電極彼此電連接之部分有時稱為節點FG。當電晶體601關閉時，節點FG可視為嵌入絕緣體中，且電荷保持於節點FG中。使用氧化物半導體形成之電晶體601之關閉狀態電流小於或等於使用矽半導體等形成之電晶體的關閉狀態電流之1/100000；因而，因電晶體601之洩漏電流造成節點FG中累積之電荷損失可忽略不計。即，基於使用氧化物半導體形成之電晶體601，可體現可無電源而保持資料之非揮發性記憶體裝置。
例如，當電晶體601之關閉狀態電流於室溫(25℃)為小於或等於10 zA(1 zA(介安)為1×10-21 A)及電容器664之電容值為約10 fF時，資料可保持104秒或更長。不用說，保持時間取決於電晶體特性及電容值。
此外，在文中所揭露之本發明之一實施例之半導體裝置中，不具有發生於習知浮動閘極電晶體中之閘極絕緣膜(隧道絕緣膜)的惡化問題。即，可解決曾被視為問題之因電子注入浮動閘極之閘極絕緣膜惡化的問題。此表示原則
上寫入次數並無限制。此外，不需要習知浮動閘極電晶體中寫入或抹除資料所需之高電壓。
在本實施例中所說明之半導體裝置中，節點FG具有類似於快閃記憶體等中浮動閘極電晶體之浮動閘極的功能，但本實施例之節點FG具有本質上與快閃記憶體等中浮動閘極不同之特徵。
在快閃記憶體中，由於施加於控制閘極之電位高，需保持格間適當距離以避免電位影響鄰近格之浮動閘極。此為半導體裝置之高整合的禁止因素之一。該因素歸因於快閃記憶體之基本原理，其中藉由應用高電場而產生隧道電流。
相對地，根據本實施例之半導體裝置係藉由切換使用氧化物半導體形成之電晶體而作業，且未使用藉由隧道電流之電荷注入的以上原理。即，不同於快閃記憶體，不需要用於電荷注入之高電場。因此，不需考量控制鄰近格之閘極的高電場效應，此有利於高整合。
此外，超越快閃記憶體亦有利的是不需高電場及不需大週邊電路(諸如升壓器電路)。例如，根據本實施例施加於記憶格之最高電壓(相同時間施加於記憶格之端子的最高電位與最低電位之間之差異)可為5 V或更低，若寫入資料之二位準(一位元)，在每一記憶格中較佳地為3 V或更低。
請注意，除了整合程度增加以外，可採用多位準技術以增加半導體裝置之儲存容量。例如，資料之三或更多位
準寫入一記憶格，藉此相較於二位準(一位元)資料寫入之狀況，可增加儲存容量。除了電荷QL及電荷QH以外，藉由例如提供電荷Q，其不同於用於施加低電位之電荷QL及用於施加高電位之電荷QH，至第一電晶體之閘極電極，可達成多位準技術。在此狀況下，甚至在具相當大比例尺之電路結構中，可確保充分儲存容量(例如，15 F2至50 F2；F為最小特徵尺寸)。
圖19A及19B各為包括(m×n)記憶格690之半導體裝置的電路圖範例。圖19A及19B中記憶格690之組態類似於圖18A及18B中記憶格。換言之，圖18B中第一佈線及第三佈線彼此電連接，其相應於圖19A及19B中位元線BL；圖18B中第二佈線相應於圖19A及19B中源極線SL；圖18B中第四佈線相應於圖19A及19B中寫入字線WWL；及圖18B中第五佈線相應於圖19A及19B中讀取字線RWL(詳圖19A及19B)。
圖19A中半導體裝置包括m(m為大於或等於2之整數)寫入字線WWL、m讀取字線RWL、n(n為大於或等於2之整數)位元線BL、具有以m(列)(垂直方向)x n(行)(水平方向)矩陣配置之記憶格690之記憶格陣列、連接至n位元線BL之第一驅動器電路691、及連接至m寫入字線WWL及m讀取字線RWL之第二驅動器電路692。請注意，圖19A中記憶格陣列為NOR記憶格陣列，其中記憶格為並聯連接。
圖19B中半導體裝置包括m(m為大於或等於2之整
數)寫入字線WWL、m讀取字線RWL、n(n為大於或等於2之整數)位元線BL、n信號線S、具有以m(列)(垂直方向)x n(行)(水平方向)矩陣配置之記憶格690之記憶格陣列、連接至n位元線BL及n信號線S之第一驅動器電路691、及連接至m寫入字線WWL及m讀取字線RWL之第二驅動器電路692。請注意，圖19B中記憶格陣列為NAND記憶格陣列，其中記憶格為串聯連接。
在圖19A及19B中，位址選擇信號線A連接至第二驅動器電路692。位址選擇信號線A為一種佈線，其傳輸用於選擇記憶格之列位址的信號。
其次，將說明圖19A中所描繪之半導體裝置中，資料之寫入、保持、及讀取。圖19A中所描繪之半導體裝置中，資料之寫入、保持、及讀取基本上類似於圖18A及18B之狀況。以下說明特定寫入作業。請注意，作為一範例，說明電位VH(此處，VH低於電源電位VDD，即VH<VDD)或電位VL供應至節點FG之狀況；然而，供應至節點FG之電位之中關係不侷限於此。當電位VH供應至節點FG時保持之資料稱為資料「1」，及當電位VL供應至節點FG時保持之資料稱為資料「0」。
首先，藉由設定讀取字線RWL及寫入字線WWL之電位而選擇寫入資料之記憶格690，其分別將記憶格690連接至V0及VDD。
若資料「0」寫入記憶格690，VL便供應至位元線BL。若資料「1」寫入記憶格690，考量電晶體601中電位減
少達其閾值電壓，高於VH達電晶體601之閾值電壓之電位便供應至位元線BL。
藉由將讀取字線RWL之電位設定為V1及寫入字線WWL之電位設定為V0或V1而保持資料(此處，V1低於V0。換言之，V1<V0，例如，V1低於V0達VDD)。
當讀取字線RWL之電位從V0減少至V1時，節點FG中電位因與電容器664電容耦合而減少達V0-V1。因此，電晶體660關閉，與寫入資料「1」或資料「0」無關。
由於V0或V1供應至寫入字線WWL，電晶體601處於關閉狀態。電晶體601之關閉狀態電流極小；因而，節點FG中電荷長時間保持。
藉由將讀取字線RWL之電位設定為V0及寫入字線WWL之電位設定為V0或V1而讀取資料。
當讀取字線RWL之電位從V1增加至V0時，節點FG中電位因與電容器664電容耦合而增加達V0-V1。因此，若資料「1」寫入至記憶格690，節點FG中電位為VH，反之，若資料「0」寫入至記憶格690，節點FG中電位為VL。
藉由以上讀取作業，若資料「1」寫入記憶格690，電晶體660開啟及位元線BL之電位降低。若資料「0」寫入，電晶體660關閉及位元線BL之電位維持在讀取開始時位準或上升。
本發明之一實施例之半導體裝置用作電晶體601。本發明之一實施例之半導體裝置為電晶體其中使用氧化物半
導體而形成通道形成區域，因而特徵在於具有較使用單晶矽形成通道形成區域之電晶體更小關閉狀態電流。因此，若該等電晶體用於圖19A及19B中所描繪之半導體裝置，甚至當未供應電力時，儲存之資料可長時間保持，並可獲得不具有寫入次數限制之記憶體裝置。
其次，將參照圖20A說明具有相應於所謂動態隨機存取記憶體(DRAM)之結構之半導體裝置範例。圖20A中半導體裝置包括電晶體602及電容器668。
有關圖20A中電晶體602，可使用以上實施例中所說明之任何電晶體。電晶體602包括通道形成區域622a、包含摻雜劑之區域620a及620b、導電膜626a及626b、閘極絕緣膜614a、及導電膜616a。
例如，電晶體602相應於實施例1中所說明之電晶體140(詳圖25A至25D)。通道形成區域622a相應於第一氧化物半導體區域125，包含摻雜劑之區域620a及620b相應於該對第二氧化物半導體區域165a及165b，導電膜626a及626b相應於源極電極109a及汲極電極109b，閘極絕緣膜614a相應於閘極絕緣膜161，及導電膜616a相應於閘極電極113。
此外，絕緣膜610a及610b及絕緣膜612a及612b相應於實施例1中所說明之電晶體130之側壁絕緣膜107a及107b(詳圖11)。因此，電晶體130之製造方法可應用於
形成絕緣膜610a及610b及絕緣膜612a及612b。
圖20A中電容器668包括絕緣膜630、導電膜628a、及導電膜626a。換言之，導電膜628a充當電容器664之一電極，及導電膜626a充當電容器664之另一電極。請注意，絕緣膜630相應於實施例1中所說明之電晶體130之保護絕緣膜115。
絕緣膜632經配置以便覆蓋電晶體602及電容器664。佈線634經由導電膜628b及絕緣膜630及絕緣膜632中所形成之開口而連接至導電膜626b。請注意，圖20A中導電膜626b及佈線634經由導電膜628b而相互連接；文中所揭露之本發明之一實施例不侷限於此。例如，佈線634可直接接觸導電膜626b。
其次，將參照圖20B說明圖20A中所描繪之半導體裝置之基本電路組態及其作業。在圖20B中所描繪之半導體裝置中，第一佈線(第一線)電連接至電晶體602之源極電極或汲極電極，第二佈線(第二線)電連接至電晶體602之閘極電極，及電容器668之一電極電連接至電晶體602之汲極電極或源極電極。此外，第三佈線(第三線)電連接至電容器668之另一電極。
此處，使用氧化物半導體形成之電晶體用作例如電晶體602。使用氧化物半導體形成之電晶體具有極小關閉狀態電流之特性。因此，藉由關閉電晶體602，供應至電容
器668之電位可極長時間保持。
圖20B中所描繪之半導體裝置利用可保持供應至電容器668之電位的特性，藉此可執行資料之寫入、保持、及讀取如下。
首先，將說明資料之寫入及保持。為求簡化，此處第三佈線之電位為固定。首先，第二佈線之電位設定為電晶體602開啟之電位，使得電晶體602開啟。因此，第一佈線之電位供應至電容器668之一電極。即，預定電荷施加於電容器668(寫入)。之後，第二佈線之電位設定為電晶體602關閉之電位，使得電晶體602關閉。因而，保持施加於電容器668之電荷(保持)。如以上說明，電晶體602具有極小關閉狀態電流，因而可長時間保持電荷。
其次，將說明資料之讀取。藉由將第二佈線之電位設定為電晶體602開啟之電位，且預定電位(恆定電位)供應至第一佈線，第一佈線之電位依據電容器668中保持之電荷量而異。因此，藉由測量第一佈線之電位而可讀取儲存之資料。
由於在讀取資料下電容器668之電荷損失，應注意執行另一寫入。
第三，將說明資料之重寫。資料之重寫係以類似於資料之寫入及保持的方式執行。即，第二佈線之電位設定為電晶體602開啟之電位，使得電晶體602開啟。因此，第一佈線之電位(用於新資料之電位)供應至電容器668之一電極。之後，第二佈線之電位設定為電晶體602關閉之電
位，使得電晶體602關閉。因此，用於新資料之電荷施加於電容器668。
在根據文中所揭露之本發明之一實施例之半導體裝置中，如以上說明，資料可藉由資料之另一寫入而直接重寫。因此，可體現半導體裝置之高速作業。
請注意，以上說明中使用其中電子為載子之n通道電晶體；不用說，可使用其中電洞為主要載子之p通道電晶體取代n通道電晶體。
圖21為包括(m×n)記憶格695之半導體裝置的電路圖範例。圖21中記憶格695之組態類似於圖20A及20B中記憶格。換言之，圖20B中第一佈線相應於圖21中位元線BL；圖20B中第二佈線相應於圖21中字線WL；及圖20B中第三佈線相應於圖21中源極線SL。
圖21中所描繪之半導體裝置包括n位元線BL、m字線WL、具有以m(列)(垂直方向)x n(行)(水平方向)矩陣配置之記憶格695之記憶格陣列、連接至n位元線BL之第一驅動器電路696、及連接至m字線WL之第二驅動器電路697。
記憶格695包括電晶體602及電容器668。電晶體602之閘極電極連接至字線WL。此外，電晶體602之源極電極及汲極電極之一連接至位元線BL。電晶體602之源極電極及汲極電極之另一者連接至電容器之一電極。電容器之另一電極連接至源極線SL並供應予預定電位。實施例1至5中所說明之任何電晶體可用作電晶體602。
本發明之一實施例之半導體裝置為電晶體其中使用氧化物半導體形成通道形成區域，因而特徵在於具有較其中使用單晶矽形成之通道形成區域的電晶體更小關閉狀態電流。因此，當電晶體應用於圖21中所描繪之半導體裝置時，其視為所謂DRAM，可獲得一種記憶體其中快閃時期之間之間隔極長。
請注意，本實施例中所說明之結構、方法等可與其他實施例中所說明之任何結構、方法等適當組合。
可使用電晶體，其中通道形成區域係使用用於至少部分CPU之氧化物半導體予以形成，形成中央處理單元(CPU)。
圖22A為方塊圖，描繪CPU之具體組態。圖22A中所描繪之CPU包括算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、可重寫ROM 1199、及基板1190上之ROM介面(ROM I/F)1189。半導體基板、SOI基板、玻璃基板等用作基板1190。ROM 1199及ROMI/F 1189可配置於不同晶片上。顯然，圖22A中所描繪之CPU僅為組態簡化之範例，實際CPU依據應用而可具有不同組態。
輸入CPU之指令經由Bus I/F1198而輸入指令解碼器1193並於其中解碼，接著輸入ALU控制器1192、中斷控
制器1194、暫存器控制器1197、及時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195根據解碼之指令而實施各種控制。具體地，ALU控制器1192產生用於控制ALU 1191之作業的信號。當CPU執行程式時，中斷控制器1194依據其優先性或遮罩狀態而判斷來自外部輸入/輸出裝置或週邊電路之中斷要求，並處理要求。暫存器控制器1197產生暫存器1196之位址，並根據CPU之狀態而讀取/寫入資料自/至暫存器1196。
時序控制器1195產生用於控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、及暫存器控制器1197之作業時序之信號。例如，時序控制器1195包括內部時脈產生器，用於依據參考時脈信號CLK1而產生內部時脈信號CLK2，並供應時脈信號CLK2至以上電路。
在圖22A中所描繪之CPU中，記憶體元件係配置於暫存器1196中。實施例6中所說明之記憶體元件可用作配置於暫存器1196中之記憶體元件。
在圖22A中所描繪之CPU中，暫存器控制器1197根據來自ALU 1191之指令而選擇暫存器1196中保持資料之作業。即，暫存器控制器1197選擇係藉由暫存器1196中所包括之記憶體元件中反相元件或電容器而保持資料。當選擇藉由反相元件保持資料時，電源電壓便供應至暫存器1196中記憶體元件。當選擇藉由電容器保持資料時，資料
便於電容器中重寫，並可停止供應電源電壓至暫存器1196中記憶體元件。
如圖22B或圖22C中所描繪，藉由將切換元件配置於記憶體元件群組與供應予電源電位VDD或電源電位VSS之節點之間，可停止電源。以下將說明圖22B及22C中所描繪之電路。
圖22B及22C各描繪包括電晶體之記憶體電路之組態範例，其中使用氧化物半導體作為切換元件用於控制電源電位供應至記憶體元件，而形成通道形成區域。
圖22B中所描繪之記憶體裝置包括切換元件1141，及包括複數記憶體元件1142之記憶體元件群組1143。具體地，有關每一記憶體元件1142，可使用實施例6中所說明之記憶體元件。記憶體元件群組1143中所包括之每一記憶體元件1142經由切換元件1141而被供應予高位準電源電位VDD。此外，記憶體元件群組1143中所包括之每一記憶體元件1142被供應予信號IN之電位及低位準電源電位VSS。
在圖22B中，其中使用氧化物半導體形成通道形成區域之電晶體用作切換元件1141，並藉由供應至其閘極電極之信號Sig A而控制電晶體之切換。
請注意，圖22B描繪其中切換元件1141僅包括一電晶體之組態；然而，不侷限於此，切換元件1141可包括複數電晶體。若切換元件1141包括充當切換元件之複數電晶體，複數電晶體可相互並聯連接、串聯連接、或並聯
連接及串聯連接組合。
儘管切換元件1141控制高位準電源電位VDD供應至圖22B之記憶體元件群組1143中所包括之每一記憶體元件1142，切換元件1141可控制低位準電源電位VSS之供應。
在圖22C中，描繪記憶體裝置之範例，其中記憶體元件群組1143中所包括之每一記憶體元件1142經由切換元件1141而被供應予低位準電源電位VSS。可藉由切換元件1141控制低位準電源電位VSS供應至記憶體元件群組1143中所包括之每一記憶體元件1142。
當切換元件配置於記憶體元件群組與被供應予電源電位VDD或電源電位VSS之節點之間時，甚至若CPU之作業暫時停止且電源電壓之供應停止，可保持資料；因此，可減少電力消耗。具體地，例如當個人電腦之使用者未輸入資料至諸如鍵盤之輸入裝置時，CPU之作業可停止，使得電力消耗可減少。
儘管提供CPU作為範例，電晶體亦可應用於諸如數位信號處理器(DSP)之LSI、客製LSI、或場可程控閘陣列(FPGA)。
本實施例可與任何以上實施例適當組合。
具有用於讀取目標資訊之影像感測器功能的半導體裝置可使用根據本發明之一實施例之半導體裝置予以製造。
圖23A描繪具有影像感測器功能之半導體裝置範例。圖23A為光感測器之等效電路圖，及圖23B為部分光感測器之截面圖。
在圖23A中，光感測器701包括光二極體702及放大器電路703。光二極體702為光電轉換元件，其於半導體接面暴露於光時產生電流。放大器電路703為放大藉由光二極體702接收光而獲得之電流之電路，或保持因電流累積之電荷之電路。當檢測到光進入光二極體702時，光感測器701可於將檢測之目標上讀取資訊。請注意，諸如背光之光源可用於在將檢測之目標上讀取資訊。
放大器電路703之組態可具有任何組態，只要可放大光二極體702中產生之電流；放大器電路703包括至少電晶體705，其放大光二極體702中產生之電流。
以下將說明圖23A中光感測器701之具體組態，參照源極電極及汲極電極之一作為第一端子及另一者作為第二端子。
在圖23A之光感測器701中，放大器電路703包括電晶體704、電晶體705、及電晶體706。電晶體704充當切換元件，其控制電流供應至放大器電路703。電晶體705之第一端子與第二端子之間之電流值或電阻值取決於供應至電晶體704之第二端子的電位。電晶體706充當用於供應輸出信號之電位的切換元件，其根據電流值或電阻值而設定為佈線OUT。
在本實施例中，實施例1至5中所說明之任何電晶體
可應用於電晶體704。
具體地，在圖23A中，光二極體702之陽極連接至佈線PR。光二極體702之陰極連接至電晶體704之第一端子。電晶體704之第二端子連接至放大器電路703中所包括之另一半導體元件，使得電晶體704之第二端子的連接依據放大器電路703之組態而異；在圖23A中，電晶體704之第二端子連接至電晶體705之閘極電極。電晶體704之閘極電極連接至佈線TX。佈線TX被供應予用於控制電晶體704之切換之信號之電位。電晶體705之第一端子連接至佈線VR，其被供應予高位準電源電位VDD。電晶體705之第二端子連接至電晶體706之第一端子。電晶體706之第二端子連接至佈線OUT。電晶體706之閘極電極連接至佈線SE，及佈線SE被供應予用於控制電晶體706之切換之信號之電位。佈線OUT被供應予從放大器電路703輸出之輸出信號之電位。
在圖23A中，電晶體704之第二端子及電晶體705之閘極電極彼此連接之節點標示為節點FD。輸出信號之電位係藉由累積於節點FD之電荷量決定。為更可靠地將電荷保持於節點FD中，儲存電容器可連接至節點FD。
請注意，甚至當電路圖描繪不同組件彼此連接時，存在一狀況其中一導電膜具有複數組件之功能，諸如部分佈線充當電極之狀況。在本說明書中，用詞「連接」亦表示一導電膜具有複數組件之功能的該等狀況。
請注意，圖23A描繪佈線PR、佈線TX、及佈線OUT
連接至光感測器701之狀況；然而，在本發明之一實施例中光感測器701中所包括之佈線數量不侷限於此。除了以上佈線以外，被供應予電源電位之佈線、被供應予用於重置放大器電路703中保持之電荷量之信號之電位之佈線等，可連接至光感測器701。
請注意，儘管圖23A描繪光感測器701之組態，其中放大器電路703僅包括充當切換元件之一電晶體704，本發明之一實施例不侷限於此組態。儘管本實施例中說明一電晶體充當一切換元件之組態，複數電晶體可充當一切換元件。若複數電晶體充當一切換元件，複數電晶體可彼此並聯連接、串聯連接、或並聯連接極串聯連接組合。
在本說明書中，電晶體彼此串聯連接之狀態表示例如僅第一電晶體之第一端子及第二端子之一連接至僅第二電晶體之第一端子及第二端子之一的狀態。此外，電晶體彼此並聯連接之狀態表示第一電晶體之第一端子連接至第二電晶體之第一端子及第一電晶體之第二端子連接至第二電晶體之第二端子的狀態。
請注意，有關圖23A中放大器電路703中所包括之電晶體704，可使用實施例1至5中所說明之任何電晶體。
當氧化物半導體用於電晶體704時，電晶體704之關閉狀態電流可顯著減少。電晶體704充當切換元件用於保持光感測器701中累積之電荷；因而，可抑制電荷保持時期中電荷之洩漏。
圖23B描繪光感測器701中包括光二極體702及電晶
體704之截面。
光感測器701中所包括之光二極體702於基板751之上包括依序堆疊之p型半導體膜715、i型半導體膜716、及n型半導體膜717。導電膜710電連接至充當光二極體702之陽極之p型半導體膜715。
光感測器701中所包括之導電膜718充當電晶體704之閘極電極。光感測器701中所包括之導電膜719充當電晶體704之第一端子。光感測器701中所包括之導電膜720充當電晶體704之第二端子。光感測器701中所包括之導電膜721連接至n型半導體膜717及導電膜719。
在圖23B中，光感測器701包括充當佈線PR之導電膜710。導電膜710、導電膜719、及導電膜720可藉由於基底絕緣膜728上處理形成之一導電膜為所欲形狀而予形成。
請注意，圖23B中光感測器701之截面圖顯示執行直至並包括形成導電膜721之步驟之後的狀態。在半導體顯示裝置之狀況下，配置顯示元件以及光感測器701；因而，於形成導電膜721之後特別形成顯示元件。
本實施例可與任何以上實施例適當組合。
其次，圖28為可攜式裝置之方塊圖。圖28中可攜式裝置包括RF電路1501、類比基帶電路1502、數位基帶電路1503、電池1504、電源電路1505、應用處理器1506、
快閃記憶體1510、顯示控制器1511、記憶體電路1512、顯示器1513、觸控感測器1519、音頻電路1517、鍵盤1518等。顯示器1513包括顯示部1514、源極驅動器1515、及閘極驅動器1516。應用處理器1506包括CPU 1507、DSP 1508、及介面1509(IF 1509)。記憶體電路大體上包括SRAM或DRAM，且任何以上實施例中所說明之半導體裝置用於記憶體電路1512，藉此資料可以高速寫入及讀取，資料可長時間保持，並可充分減少電力消耗。
其次，圖29為範例其中任何以上實施例中所說明之半導體裝置用於顯示器之記憶體電路1600。圖29之記憶體電路1600包括記憶體1602、記憶體1603、開關1604、開關1605、及記憶體控制器1601。記憶體1602及記憶體1603係使用任何以上實施例中所說明之半導體裝置予以形成。
首先，影像資料係藉由應用處理器(未顯示)形成。形成之影像資料(輸入影像資料1)經由開關1604而儲存於記憶體1602中。接著，儲存於記憶體1602之影像資料(儲存之影像資料1)經由開關1605及顯示控制器1606而傳輸至顯示器1607。
若輸入影像資料未改變，便經由開關1605以通常約30 Hz至60 Hz之頻率而藉由顯示控制器1606從記憶體1602讀取儲存之影像資料1。
一旦於螢幕上重寫資料(即，若輸入影像資料改變)，應用處理器形成新影像資料(輸入影像資料2)。輸入影像
資料2經由開關1604而儲存於記憶體1603中。亦於此期間，經由開關1605而定期從記憶體1602讀取儲存之影像資料1。在將新影像資料儲存於記憶體1603中結束之後(儲存之影像資料2)，便開始從顯示器1607之後續訊框讀取儲存之影像資料2；儲存之影像資料2經由將顯示之開關1605及顯示控制器1606而傳輸至顯示器1607，此重複直至下一新影像資料儲存於記憶體1602中為止。
以此方式，於記憶體1602及記憶體1603中交替執行資料寫入及資料讀取，藉此於顯示器1607上執行顯示。請注意，不一定分別配置記憶體1602及記憶體1603，並可藉由劃分一記憶體而予獲得。任何以上實施例中所說明之半導體裝置用於記憶體1602及記憶體1603，藉此可以高速寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
其次，圖30為電子書閱讀器之方塊圖。圖30中顯示電池1701、電源電路1702、微處理器1703、快閃記憶體1704、音頻電路1705、鍵盤1706、記憶體電路1707、觸控面板1708、顯示器1709、及顯示控制器1710。本發明之一實施例可應用於記憶體電路1707。記憶體電路1707具有暫時儲存電子書內容之功能。例如使用者有時使用加亮功能。當使用者閱讀電子書時，他或她有時希望標示特定部分。該等標示功能稱為加亮功能，藉此例如顏色或字型、加底線、或黑體字之特性改變，使得特定部分與其他部分看起來區別。在此功能中，有關使用者指明部分之資
訊被儲存及維持。為長時期維持資訊，資訊可複製於快閃記憶體1704中。亦在該等狀況下，使用任何以上實施例中所說明之半導體裝置，藉此可以高速寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
在本實施例中，將參照圖24A至24F說明任何以上實施例中所說明之半導體裝置應用於電子裝置之狀況。在本實施例中，將說明任何以上實施例中所說明之半導體裝置應用於電子裝置之範例，包括電腦、行動電話(亦稱為蜂巢式電話或行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音頻播放器等)、數位相機、數位攝影機、電子紙、或電視裝置(亦稱為電視或電視接收器)。
圖24A顯示膝上型個人電腦，其包括外殼801、外殼802、顯示部803、鍵盤804等。外殼801及外殼802之至少之一配置任何以上實施例中所說明之半導體裝置。因此，可體現膝上型個人電腦其中可以高速執行寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
圖24B描繪個人數位助理(PDA)，其包括配置用於主體811之顯示部813、外部介面815、作業按鈕814等。此外，配置用於個人數位助理作業之觸控筆812等。任何以上實施例中所說明之半導體裝置配置於主體811中。因此，個人數位助理其中可以高速執行寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
圖24C描繪安裝電子紙之電子書閱讀器820，其包括二外殼，外殼821及外殼823。外殼821及外殼823分別配置顯示部825及顯示部827。外殼821及外殼823藉由鉸鏈部837連接並可沿鉸鏈部837作為軸而開啟及關閉。外殼821進一步配置電力開關831、作業鍵833、揚聲器835等。外殼821及外殼823之至少之一配置任何以上實施例中所說明之半導體裝置。因此，可體現電子書閱讀器其中可以高速執行寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
圖24D描繪行動電話，其包括二外殼，外殼840及外殼841。此外，外殼840及外殼841處於一狀態，其中如圖24D中所描繪之發展而可滑動使得其一疊於另一者之上；以此方式，行動電話之尺寸可減少，使行動電話適於攜帶。此外，外殼841配置顯示面板842、揚聲器843、麥克風844、作業鍵845、指向裝置846、相機鏡頭847、外部連接端子848等。外殼840配置用於充電行動電話之太陽能電池849、外部記憶體槽850等。此外，天線併入外殼841中。外殼840及外殼841之至少之一配置任何以上實施例中所說明之半導體裝置。因此，可體現行動電話其中可以高速執行寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
圖24E描繪數位相機，其包括主體861、顯示部867、目鏡863、作業開關864、顯示部865、電池866等。主體861中配置任何以上實施例中所說明之半導體裝置。因
此，可體現數位相機其中可以高速執行寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
圖24F描繪電視機870，其包括外殼871、顯示部873、支架875等。電視機870可以外殼871中所包括之開關或以遙控器880作業。外殼871及遙控器880上配置任何以上實施例中所說明之半導體裝置。因此，可體現電視機其中可以高速執行寫入及讀取資料，資料可長時間儲存，並可充分減少電力消耗。
如以上說明，根據任何以上實施例之半導體裝置係安裝於本實施例中所說明之每一電子裝置上。因此，可體現具低電力消耗之電子裝置。
本申請案係依據2011年1月26日向日本專利處提出申請之序號2011-014620日本專利申請案，其整個內容係以提及方式併入本文。
100、110、130、140、200、300、400、601、602、660、704、705、706‧‧‧電晶體
101、600、751、1190‧‧‧基板
103、728‧‧‧基底絕緣膜
105‧‧‧氧化物半導體膜
107、107a、107b‧‧‧側壁絕緣膜
108a、109a‧‧‧源極電極
108b、109b‧‧‧汲極電極
111、161、608、614a‧‧‧閘極絕緣膜
112、119、123、128、129、129a、129b、616a、626a、626b、628a、628b、710、718、719、720、721‧‧‧導電膜
113、609‧‧‧閘極電極
115、166‧‧‧保護絕緣膜
117‧‧‧第二絕緣膜
117a、117b、160、301、401、602a、610a、610b、612a、612b、614b、630、632‧‧‧絕緣膜
120‧‧‧第一氧化物半導體膜
122‧‧‧第二氧化物半導體膜
124‧‧‧第三氧化物半導體膜
125‧‧‧第一氧化物半導體區域
133、139a、139b、143a、143b、153a、153b‧‧‧抗蝕罩
135a、135b、165a、165b‧‧‧第二氧化物半導體區域
145、145a、145b‧‧‧第三氧化物半導體區域
150‧‧‧摻雜劑
155a、155b‧‧‧第四氧化物半導體區域
607、634‧‧‧佈線
608‧‧‧閘極絕緣層
616a1、622a‧‧‧通道形成區域
616b‧‧‧電極
616b1、616b2、616b3、616b4‧‧‧雜質區域
620a、620b‧‧‧區域
664、668‧‧‧電容器
690、695‧‧‧記憶格
691、696‧‧‧第一驅動器電路
692、697‧‧‧第二驅動器電路
701‧‧‧光感測器
702‧‧‧光二極體
703‧‧‧放大器電路
715‧‧‧p型半導體膜
716‧‧‧i型半導體膜
717‧‧‧n型半導體膜
801、802、821、823、840、841、871‧‧‧外殼
803、813、825、827、865、867、873、1514‧‧‧顯示部
804、1518、1706‧‧‧鍵盤
811、861‧‧‧主體
812‧‧‧觸控筆
814‧‧‧作業按鈕
815‧‧‧外部介面
820‧‧‧電子書閱讀器
831‧‧‧電力開關
833、845‧‧‧作業鍵
835、843‧‧‧揚聲器
837‧‧‧鉸鏈部
842‧‧‧顯示面板
844‧‧‧麥克風
846‧‧‧指向裝置
847‧‧‧相機鏡頭
848‧‧‧外部連接端子
849‧‧‧太陽能電池
850‧‧‧外部記憶體槽
863‧‧‧目鏡
864‧‧‧作業開關
866、1504、1701‧‧‧電池
870‧‧‧電視機
875‧‧‧支架
880‧‧‧遙控器
1141‧‧‧切換元件
1142‧‧‧記憶體元件
1143‧‧‧記憶體元件群組
1189‧‧‧ROM介面
1191‧‧‧算術邏輯單元
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧可重寫ROM
1501‧‧‧RF電路
1502‧‧‧類比基帶電路
1503‧‧‧數位基帶電路
1505、1702‧‧‧電源電路
1506‧‧‧應用處理器
1507‧‧‧中央處理單元
1508‧‧‧數位信號處理器
1509‧‧‧介面
1510、1704‧‧‧快閃記憶體
1511、1606、1710‧‧‧顯示控制器
1512、1600、1707‧‧‧記憶體電路
1513、1607、1709‧‧‧顯示器
1515‧‧‧源極驅動器
1516‧‧‧閘極驅動器
1517‧‧‧音頻電路
1519‧‧‧觸控感測器
1601‧‧‧記憶體控制器
1602、1603‧‧‧記憶體
1604、1605‧‧‧開關
1703‧‧‧微處理器
1705‧‧‧音頻電路
1708‧‧‧觸控面板
在附圖中：圖1A至1D為俯視圖及截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖2A至2D為俯視圖及截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖3A至3D為俯視圖及截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖4A至4C為截面圖，描繪根據本發明之一實施例之
半導體裝置之製造方法範例；圖5A至5C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖6A至6C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖7A至7C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖8A至8C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖9A及9B為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖10A至10C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖11為截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖12A至12D為俯視圖及截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖13A至13C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖14A至14C為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖15為截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖16為截面圖，描繪根據本發明之一實施例之半導
體裝置範例；圖17為截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖18A及18B為截面圖及電路圖，描繪根據本發明之一實施例之半導體裝置；圖19A及19B為電路圖，各描繪根據本發明之一實施例之半導體裝置；圖20A及20B為截面圖及電路圖，描繪根據本發明之一實施例之半導體裝置；圖21為電路圖，各描繪根據本發明之一實施例之半導體裝置；圖22A為方塊圖，描繪根據本發明之一實施例之半導體裝置之具體範例，及圖22B及22C為其零件電路圖；圖23A及23B為電路圖及截面圖，描繪根據本發明之一實施例之半導體裝置；圖24A至24F為透視圖，描繪各包括根據本發明之一實施例之半導體裝置之電子裝置範例；圖25A至25D為俯視圖及截面圖，描繪根據本發明之一實施例之半導體裝置範例；圖26A至26D為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖27A及27B為截面圖，描繪根據本發明之一實施例之半導體裝置之製造方法範例；圖28為方塊圖，描繪根據本發明之一實施例之半導
體裝置之具體範例；圖29為方塊圖，描繪根據本發明之一實施例之半導體裝置之具體範例；以及圖30為方塊圖，描繪根據本發明之一實施例之半導體裝置之具體範例。
130‧‧‧電晶體
101‧‧‧基板
103‧‧‧基底絕緣膜
105‧‧‧氧化物半導體膜
107a、107b‧‧‧側壁絕緣膜
109a‧‧‧源極電極
109b‧‧‧汲極電極
111‧‧‧閘極絕緣膜
113‧‧‧閘極電極
115‧‧‧保護絕緣膜
125‧‧‧第一氧化物半導體區域
135a、135b‧‧‧第二氧化物半導體區域
145a、145b‧‧‧第三氧化物半導體區域
Claims (20)
- 一種半導體裝置之製造方法，包含以下步驟：於基板之上形成第一絕緣膜；於該第一絕緣膜之上形成第一氧化物半導體膜；藉由選擇性蝕刻該第一氧化物半導體膜而形成第二氧化物半導體膜；於該第一絕緣膜及該第二氧化物半導體膜之上形成第二絕緣膜；藉由拋光該第二絕緣膜之表面使得暴露該第二氧化物半導體膜而形成第三絕緣膜，接觸至少該第二氧化物半導體膜之側面；加熱該第三絕緣膜，使得該第三絕緣膜中部分氧釋放；於該第二氧化物半導體膜之上形成源極電極及汲極電極；於該第二氧化物半導體膜、該源極電極、及該汲極電極之上形成第四絕緣膜；以及於該第四絕緣膜之上形成閘極電極，與該第二氧化物半導體膜重疊。
- 一種半導體裝置之製造方法，包含以下步驟：於基板之上形成第一絕緣膜；於該第一絕緣膜之上形成第一氧化物半導體膜；藉由選擇性蝕刻該第一絕緣膜與該第一氧化物半導體膜而形成一凹陷於該第一絕緣膜中及形成第二氧化物半導 體膜；於該第一絕緣膜及該第二氧化物半導體膜之上形成第二絕緣膜；於該第二絕緣膜之上形成第三絕緣膜；形成第四絕緣膜接觸該凹陷與該第二氧化物半導體膜之側面，及藉由拋光該第二絕緣膜與該第三絕緣膜形成第五絕緣膜接觸該第四絕緣膜之側面，以使該第四絕緣膜與該第五絕緣膜被設置於該凹陷中；於該第二氧化物半導體膜之上形成源極電極及汲極電極；於該第二氧化物半導體膜、該源極電極、及該汲極電極之上形成第六絕緣膜；以及於該第六絕緣膜之上形成閘極電極。
- 如申請專利範圍第2項之半導體裝置之製造方法，進一步包含加熱該第四絕緣膜之步驟，使得該第四絕緣膜中部分氧釋放。
- 一種半導體裝置之製造方法，包含以下步驟：於基板之上形成第一絕緣膜；於該第一絕緣膜之上形成第一氧化物半導體膜；藉由選擇性蝕刻該第一氧化物半導體膜而形成第二氧化物半導體膜；於該第一絕緣膜及該第二氧化物半導體膜之上形成第二絕緣膜；於該第二絕緣膜之上形成第三絕緣膜； 藉由拋光該第三絕緣膜之表面使得該第二絕緣膜暴露而形成第四絕緣膜；藉由蝕刻該第二絕緣膜使得該第二氧化物半導體膜暴露而形成第五絕緣膜；加熱該第四絕緣膜與該第五絕緣膜，使得至少該第四絕緣膜及該第五絕緣膜之一者中部分氧釋放；於該第二氧化物半導體膜之上形成源極電極及汲極電極；於該第二氧化物半導體膜、該源極電極、及該汲極電極之上形成第六絕緣膜；以及於該第六絕緣膜之上形成閘極電極，與該第二氧化物半導體膜重疊。
- 如申請專利範圍第1、2及4項中任一項之半導體裝置之製造方法，進一步包含以下步驟：形成第一氧化物半導體區域，與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；及一對第三氧化物半導體區域，其係於該閘極電極形成之後，藉由添加摻雜劑至該第二氧化物半導體膜而提供於與該源極電極及該汲極電極重疊之區域中。
- 如申請專利範圍第5項之半導體裝置之製造方法，其中，該對第二氧化物半導體區域為包含該摻雜劑之區域，以及其中，該摻雜劑為氮、磷、砷、氫、氦、氖、氬、氪、及氙中之一或多者。
- 一種半導體裝置之製造方法，包含以下步驟：於基板之上形成第一絕緣膜；於該第一絕緣膜之上形成第一氧化物半導體膜；藉由選擇性蝕刻該第一氧化物半導體膜而形成第二氧化物半導體膜；於該第一絕緣膜及該第二氧化物半導體膜之上形成第二絕緣膜；藉由拋光該第二絕緣膜之表面使得該第二氧化物半導體膜暴露而形成第三絕緣膜；於該第三絕緣膜及該第二氧化物半導體膜之上形成第一導電膜；於該第一導電膜之上形成第二導電膜；於該第二導電膜之上形成第一抗蝕罩；藉由使用該第一抗蝕罩選擇性蝕刻該第一導電膜與該第二導電膜而形成一對第三導電膜與一對第四導電膜；形成第二抗蝕罩並藉由收縮該第一抗蝕罩而暴露該對第四導電膜中並與該第二氧化物半導體膜重疊之至少部分區域；藉由使用該第二抗蝕罩蝕刻第二區域中的該對第四導電膜而形成源極電極及汲極電極，其各包含具有第一厚度之第一區域及具有小於該第一厚度之第二厚度之第二區域；於該第二氧化物半導體膜、該源極電極、及該汲極電極之上形成第四絕緣膜； 於該第四絕緣膜之上形成閘極電極，與該第二氧化物半導體膜重疊；形成第一氧化物半導體區域，與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；一對第三氧化物半導體區域，與具有該第一厚度之至少該區域重疊；及一對第四氧化物半導體區域，藉由添加摻雜劑至該第二氧化物半導體膜，而與具有該第二厚度之該區域重疊。
- 如申請專利範圍第1、2、4及7項中任一項之半導體裝置之製造方法，進一步包含加熱該第一氧化物半導體膜之步驟。
- 如申請專利範圍第1、2、4及7項中任一項之半導體裝置之製造方法，進一步包含藉由選擇性蝕刻該第一氧化物半導體膜及該第一絕緣膜，而於該第一絕緣膜中並接觸該第二氧化物半導體膜之區域中形成凸出之步驟。
- 如申請專利範圍第7項之半導體裝置之製造方法，其中，該對第二氧化物半導體區域及該一對第四氧化物半導體區域為包含該摻雜劑之區域，以及其中，該摻雜劑為氮、磷、砷、氫、氦、氖、氬、氪、及氙中之一或多者。
- 如申請專利範圍第1、2、4及7項中任一項之半導體裝置之製造方法，其中，該第一氧化物半導體膜及該第二氧化物半導體 膜包含選自In、Ga、Sn、及Zn之一或多項元素。
- 如申請專利範圍第1、2、4及7項中任一項之半導體裝置之製造方法，其中，該第一氧化物半導體膜及該第二氧化物半導體膜各為非單晶氧化物半導體膜，並包含c軸對準結晶區域。
- 如申請專利範圍第7項之半導體裝置之製造方法，進一步包含加熱該第三絕緣膜之步驟，使得該第三絕緣膜中部分氧釋放。
- 如申請專利範圍第1、2、4及7項中任一項之半導體裝置之製造方法，其中，部分該釋放之氧擴散至該第二氧化物半導體膜。
- 一種半導體裝置，包含：基板上之第一絕緣膜；該第一絕緣膜上之氧化物半導體膜；該氧化物半導體膜之側面上之第二絕緣膜；該第二絕緣膜上之第三絕緣膜；該氧化物半導體膜上之源極電極及汲極電極；該氧化物半導體膜之上並與其接觸之閘極絕緣膜；以及該氧化物半導體膜之上閘極電極，且該閘極絕緣膜插於其間，其中，該氧化物半導體膜為非單晶並包含c軸對準結晶區域。
- 一種半導體裝置，包含：於基板之上的第一絕緣膜；於該第一絕緣膜之上的氧化物半導體膜；於該氧化物半導體膜之側面上的第二絕緣膜；於該第二絕緣膜之上的第三絕緣膜；於該氧化物半導體膜之上的源極電極及汲極電極；閘極絕緣膜，於該氧化物半導體膜之上並與其接觸；以及閘極電極，於該氧化物半導體膜之上並以該閘極絕緣膜設置於其間，其中，該氧化物半導體膜包含：第一氧化物半導體區域，與該閘極電極重疊；一對第二氧化物半導體區域，該第一氧化物半導體區域夾於其間；以及一對第三氧化物半導體區域，該第一氧化物半導體區域與該對第二氧化物半導體區域夾於其間，且各與該源極電極或該汲極電極重疊。
- 如申請專利範圍第15或16項之半導體裝置，其中，該第二絕緣膜之下表面係提供於相對該第一絕緣膜與該氧化物半導體膜之間之介面之該基板側。
- 如申請專利範圍第16項之半導體裝置，其中，該對第二氧化物半導體區域包含氮、磷及砷之至少一項，且濃度高於或等於5×1018原子/cm3及低於或等於1×1022原子/cm3。
- 如申請專利範圍第16項之半導體裝置，其中，該對 第二氧化物半導體區域包含氫、氦、氖、氬、氪、及氙中之至少一者作為摻雜劑，且濃度高於或等於5×1018原子/cm3及低於或等於1×1022原子/cm3。
- 如申請專利範圍第15或16項之半導體裝置，其中，該氧化物半導體膜包含選自In、Ga、Sn、及Zn之一或多項元素。
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