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JP5337380B2 - 半導体装置及びその作製方法 - Google Patents

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Description

本発明は、半導体装置及びその作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を示す。
近年、情報化社会はますます発達し、パーソナルコンピュータ、携帯電話等の情報通信機器の高速化、大容量化、小型化、軽量化等の要求が高まっている。このような時代の流れで、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）は高集積化、高速化、低消費電力化が求められ、結果的にＬＳＩを構成する個々のトランジスタの高性能化、微細化が必須となっている。
ここで、従来の薄膜トランジスタの模式図を図１２に示す。図１２（Ａ）は薄膜トランジスタの上面図を示し、図１２（Ｂ）は破線ＯＰ間の断面図、図１２（Ｃ）は破線ＱＲ間の断面図に相当する。なお、図１２（Ａ）では薄膜トランジスタを構成する薄膜等を一部省略している。
薄膜トランジスタは、基板９０００上に下地絶縁層９００２を介して島状の半導体層９００６が設けられている。半導体層９００６上にはゲート絶縁層９００４を介してゲート電極として機能する導電層９０１２が設けられている。また、半導体層９００６は、ゲート絶縁層９００４を介して導電層９０１２と重なる領域に形成されたチャネル形成領域９００８と、ソース領域又はドレイン領域９０１０と、を有している。さらに、ゲート絶縁層９００４及び導電層９０１２上に層間絶縁層９０１４が設けられ、該層間絶縁層上に、ソース電極又はドレイン電極として機能する導電層９０１６が設けられている。導電層９０１６は、半導体層９００６と電気的に接続されている。
トランジスタの高性能化、微細化を進めるにあたり、薄膜トランジスタも様々な構成が検討されている。例えば、トランジスタの高速化、微細化を実現するため、ゲート絶縁層の薄膜化が進められている。
例えば、特許文献１では、半導体層にイオン化した水素を導入し、当該半導体層の表面をオゾン酸化することで、ゲート絶縁層の薄膜化を可能とし、且つ良好な特性の薄膜トランジスタを形成することが記載されている。
特開２００３−２８９０７９号公報
しかしながら、特許文献１に記載の薄膜化したゲート絶縁層の形成方法は、半導体層にイオン化した水素を導入する工程、当該半導体層の表面をオゾン酸化した後に半導体層から水素原子を脱離させるための熱処理工程など製造工程が増え、オゾン酸化にもある程度の処理時間を必要とするため、スループットが低下し、量産には向かない。また、ゲート絶縁層を薄膜化すると、半導体層端部の被覆不良によるリーク電流等の問題が顕在化し、信頼性が低下しやすい。さらに、シリコン薄膜をレーザ照射によって結晶化させた結晶性シリコンで形成される薄膜トランジスタは、結晶粒界がランダムに形成され、結晶の面方位も不均一である。そのため、閾値電圧が大きくばらつき、動作特性に影響を及ぼしやすい。さらに、半導体層を支持する基板が絶縁性であることから、基板バイアスを印加できないといった構造上の欠点も有している。
本発明はこのような問題を鑑みてなされたものであり、動作特性及び信頼性の向上した新規な構造の半導体装置及びその作製方法を提供することを課題とする。
本発明は、絶縁表面上の半導体層で素子を構成する所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置であり、該半導体層が局所的に薄膜化され、且つ薄膜化された領域にチャネル形成領域を設けることを特徴とする。
半導体層は島状に設けられており、少なくとも一対の不純物領域の間に設けられたチャネル形成領域を有する。また、チャネル形成領域上で、且つ半導体層を横断するように、ゲート電極を形成する導電層が設けられている。チャネル形成領域とゲート電極を形成する導電層の間には、絶縁層が設けられている。
なお、半導体層の局所的に薄膜化された領域は、膜厚１０ｎｍ乃至２５ｎｍの範囲とすることが好ましい。よって、チャネル形成領域は膜厚１０ｎｍ乃至２５ｎｍの範囲の領域に形成することが好ましい。
また、本発明は島状の半導体層の側面に接して絶縁層を設ける。少なくともゲート電極及び島状の半導体層の端部が重畳する領域において、半導体層の側面に接して設けられた絶縁層を、チャネル形成領域とゲート電極を形成する導電層の間に設けられた絶縁層が覆う構成とすることを特徴とする。
本発明の具体的な構成は、基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆うことを特徴とする。
また、本発明の他の構成は、基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域と、不純物領域に接して設けられたシリサイド領域と、を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、ゲート電極の側面に設けられた第３絶縁層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆うことを特徴とする。
また、本発明の他の構成は、基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域と、不純物領域に接して設けられたシリサイド領域と、を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、ゲート電極の側面に設けられた第３絶縁層と、シリサイド領域上に接して設けられ、不純物領域とシリサイド領域を介して電気的に接続される導電層と、を有する。半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆うことを特徴とする。
上記構成において、シリサイド領域は、不純物領域と同じ導電型を付与する不純物元素が添加されていてもよい。
また、上記構成において、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層は、膜厚１ｎｍ乃至２０ｎｍの範囲であることが好ましい。
また、上記構成において、半導体層は、チャネル形成領域と不純物領域の間に、該不純物領域と同じ導電型を付与する不純物元素が添加され、且つ該不純物領域と比較して低い濃度で不純物元素が添加された低濃度不純物領域を含むこともできる。
また、本発明に係る半導体装置は、基板上に島状の半導体層を形成し、半導体層の側面と接して第１絶縁層を形成し、半導体層を選択的にエッチングして局所的に薄膜化し、半導体層上に第２絶縁層を形成し、半導体層の薄膜化した領域及び第２絶縁層上で、且つ半導体層を横断するようにゲート電極を形成し、該ゲート電極をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、該一対の不純物領域の間にチャネル形成領域を形成することを特徴とする。
また、他の構成は、基板上に島状の半導体層を形成し、半導体層の側面と接して第１絶縁層を形成し、半導体層を選択的にエッチングして局所的に薄膜化し、半導体層上に第２絶縁層を形成し、半導体層の薄膜化した領域及び第２絶縁層上で、且つ半導体層を横断するようにゲート電極を形成し、該ゲート電極をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、該一対の不純物領域の間にチャネル形成領域を形成し、ゲート電極の側面と接して第３絶縁層を形成し、該第３絶縁層及びゲート電極をマスクとして第２絶縁層を選択的にエッチングすることにより、半導体層を選択的に露出させ、少なくとも露出させた半導体層上に金属層を形成した後、熱処理を行うことにより半導体層及び金属層が接する領域の一部をシリサイド化して、半導体層の一部にシリサイド領域を形成することを特徴とする。
また、他の構成は、基板上に島状の半導体層を形成し、半導体層の側面と接して第１絶縁層を形成し、半導体層を選択的にエッチングして局所的に薄膜化し、半導体層上に第２絶縁層を形成し、半導体層の薄膜化した領域及び第２絶縁層上で、且つ半導体層を横断するようにゲート電極を形成し、該ゲート電極の側面と接して第３絶縁層を形成し、該第３絶縁層及びゲート電極をマスクとして第２絶縁層を選択的にエッチングすることにより、半導体層を選択的に露出させ、ゲート電極及び第３絶縁層をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、該一対の不純物領域の間にチャネル形成領域を形成し、少なくとも露出させた半導体層上に金属層を形成し、熱処理を行うことにより半導体層及び金属層が接する領域の一部をシリサイド化して、半導体層の一部にシリサイド領域を形成することを特徴とする。
上記構成において、金属層は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形成することが好ましい。
また、上記構成において、シリサイド領域に接して導電層を形成することにより、導電層と不純物領域とを電気的に接続させることができる。
また、上記構成において、第２絶縁層は、前記ゲート電極が重畳する領域の半導体層の側面と接して形成された第１絶縁層を覆うように形成される。
また、上記構成において、半導体層は、薄膜化した領域が膜厚１０ｎｍ乃至２５ｎｍの範囲となるように、選択的にエッチングすることが好ましい。よって、チャネル形成領域は、膜厚１０ｎｍ乃至２５ｎｍの範囲の領域に形成されることが好ましい。
本発明を適用して半導体層を局所的に薄膜化し、該薄膜化した領域にチャネル形成領域を形成することで、半導体装置の動作特性を向上させることができる。また、本発明を適用することで半導体層端部に起因する不良を防止することができ、信頼性の良い半導体装置を提供することができる。よって、半導体装置の高性能化を実現することができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
（実施の形態１）
図１は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１は、特に薄膜トランジスタの構成を示しており、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）における破線ＯＰ間の断面図、図１（Ｃ）は図１（Ａ）における破線ＱＲ間の断面図を示している。なお、図１（Ａ）は、一部薄膜等を省略している。
図１に示す半導体装置は、基板１０２上に絶縁層１０４を介して設けられた薄膜トランジスタ１００を有している。薄膜トランジスタ１００は、島状に設けられた半導体層１０５と、当該島状の半導体層１０５の側面と接して設けられた絶縁層１１２と、半導体層１０５の一表面上に設けられた絶縁層１１４と、当該絶縁層１１４を介して半導体層１０５上に設けられた導電層１１６及び導電層１１８と、半導体層１０５上に絶縁層１１４、絶縁層１２０を介して設けられたソース電極又はドレイン電極を形成する導電層１２２と、を有している。導電層１２２は、絶縁層１１４、１２０を介して半導体層１０５と電気的に接続されている。
ゲート電極１１９は、導電層１１６及び導電層１１８の積層構造で形成されている。ゲート電極１１９は、島状の半導体層１０５を横断するように設けられている。なお、図１ではゲート電極を導電層１１６、１１８の２層の積層構造で形成する例を示すが、本発明は特に限定されない。例えば、単層構造でもよいし、３層以上の積層構造としてもよい。また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、導電層の積層構造でゲート電極を形成する場合、各層の幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が概略一致するように形成してもよいし、上層と比較して下層の導電層の幅が大きくなるように形成してもよい。その他、ゲート電極の側面に接して、サイドウォールといわれる絶縁層（以下、サイドウォール絶縁層ともいう）を形成してもよい。
島状に設けられた半導体層１０５は、局所的に薄膜化された領域を有する。半導体層１０５は、チャネル形成領域１０６と、ＬＤＤ領域として機能する一対の不純物領域１０８と、ソース領域又はドレイン領域として機能する一対の不純物領域１１０と、を有する。以下、本明細書ではＬＤＤ領域として機能する不純物領域を低濃度不純物領域ともいう。また、ソース領域又はドレイン領域として機能する不純物領域を高濃度不純物領域ともいう。本実施の形態では、低濃度不純物領域１０８、高濃度不純物領域１１０とする。
半導体層１０５の膜厚は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍとする。また、薄膜化された領域の半導体層１０５の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。
また、島状に設けられた半導体層１０５の端部は、テーパ形状とすることができる。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状とすることもできる。なお、テーパ角とはテーパ形状を有する層において、当該層の側面と底面がなす傾斜角を示す。ここでは、９０°に近いテーパ角を有するテーパ形状とする。
チャネル形成領域１０６は一対の高濃度不純物領域１１０の間に位置しており、低濃度不純物領域１０８はチャネル形成領域１０６と高濃度不純物領域１１０の間にそれぞれ位置している。つまり、チャネル形成領域１０６は、一対の高濃度不純物領域１１０の間及び一対の低濃度不純物領域１０８の間に位置しており、且つ一対の低濃度不純物領域１０８に接している。なお、高濃度不純物領域１１０は、低濃度不純物領域１０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。半導体層１０５において、チャネル形成領域１０６と高濃度不純物領域１１０の間に低濃度不純物領域１０８を形成することで、ドレイン領域近傍の電界を緩和することができ、その結果ホットキャリアの発生を抑制することができる。ホットキャリアの発生は、閾値電圧を不安定に変化させる要因になり、動作特性や信頼性を著しく低下させる恐れがある。特に、素子を微細化する、例えばチャネル長（チャネル形成領域において、キャリアが流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）を短くすると、ドレイン領域近傍が高電界化する問題が顕著となるため、ＬＤＤ領域として機能する低濃度不純物領域を形成することは、非常に効果的である。
チャネル形成領域１０６は、局所的に薄膜化された領域（窪み部）の半導体層１０５に形成されている。つまり、チャネル形成領域１０６の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとなる。半導体層１０５においてチャネル形成領域１０６を形成する領域を薄膜化する、好ましくは１０ｎｍ乃至２５ｎｍとすることで、サブスレッショルド値を減少させ、閾値電圧を下げることが可能になる。その結果、完成する半導体装置の動作特性を向上させることが可能となる。本発明は、局所的に薄膜化された領域の半導体層にチャネル形成領域を形成することを特徴の１つとしている。
また、チャネル形成領域１０６は、ゲート電極１１９を形成する導電層１１８と重なる領域の半導体層１０５に形成されている。つまり、ゲート電極１１９は半導体層１０５を横断するように、且つチャネル形成領域１０６上に設けられている。なお、チャネル形成領域１０６は、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。
低濃度不純物領域１０８は、ゲート電極１１９を形成する導電層１１６と重なり、導電層１１８と重ならない領域の半導体層１０５に形成されている。高濃度不純物領域１１０は、少なくともその一部が、薄膜化されていない領域の半導体層１０５に形成される。また、高濃度不純物領域１１０は、ゲート電極１１９を形成する導電層１１６及び導電層１１８と重ならない領域の半導体層１０５に形成されている。
また、高濃度不純物領域１１０は、絶縁層１１４、１２０を介してソース電極又はドレイン電極として機能する導電層１２２と電気的に接続されている。このとき、高濃度不純物領域１１０の一部は薄膜化されていない領域の半導体層１０５に形成して、その薄膜化されていない領域と電気的に接続されるようにソース電極又はドレイン領域として機能する導電層１２２を形成する。このようにすることで、絶縁層１１４、１２０に導電層１２２を形成するための開口を形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）まで除去されてしまうことを防止できる。
なお、図１では半導体層１０５にＬＤＤ領域として機能する低濃度不純物領域を形成する例を示すが、本発明は特に限定されず、ＬＤＤ領域は形成しなくともよい。ＬＤＤ領域を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純物領域の間に接してチャネル形成領域を有する構成となればよい。このとき、図１（Ａ）、（Ｂ）に示すようにゲート電極を積層構造とし、且つ下層の導電層の幅を大きくする場合は、上層の幅が小さい導電層と略重なるようにチャネル形成領域を形成し、上層の導電層と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。ゲート電極を単層構造、又は各層の幅が略一致する導電層の積層構造とする場合は、ゲート電極と略重なるようにチャネル形成領域を形成し、ゲート電極と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。
また、ＬＤＤ領域を、ゲート電極を形成する導電層と重ならない領域の半導体層に形成してもよいし、ゲート電極を形成する導電層と一部が重なり一部が重ならない領域の半導体層に形成してもよい。また、ゲート電極の側面に接してサイドウォール絶縁層を形成し、当該サイドウォール絶縁層と重なる領域の半導体層にＬＤＤ領域を形成してもよい。なお、図１（Ｂ）ではＬＤＤ領域として機能する低濃度不純物領域１０８を、局所的に薄膜化された領域の半導体層に形成する例を示すが、薄膜化されていない領域の半導体層１０５に形成してもよいし、薄膜化された領域の半導体層１０５及び薄膜化されていない領域の半導体層１０５両方を含むように形成してもよい。
また、図１（Ｂ）ではソース領域又はドレイン領域として機能する高濃度不純物領域１１０は、導電層１２２に直接接して電気的に接続される領域以外で、低濃度不純物領域１０８と接する側が薄膜化されている例を示すが、本発明は特に限定されない。例えば、図５（Ａ）に示すように、半導体層１５５に形成された高濃度不純物領域１６０において、導電層１２２に直接接して電気的に接続される領域及びその近傍以外が薄膜化されていてもよい。また、高濃度不純物領域は、半導体層の薄膜化されていない領域のみに形成してもよい。
島状に設けられた半導体層１０５の側面と接して絶縁層１１２（以下、側面絶縁層１１２ともいう）が形成されている。また、半導体層１０５の一表面上及び側面絶縁層１１２に接して絶縁層１１４が形成されている。絶縁層１１４は、薄膜トランジスタ１００のゲート絶縁層として機能する。
ゲート絶縁層として機能する絶縁層１１４の膜厚は１ｎｍ乃至５０ｎｍ、好ましくは１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍとする。ゲート絶縁層を薄膜化すると、トランジスタを低い電圧で高速に動作させることが可能になるため好ましい。
絶縁層１１４は、半導体層１０５及び半導体層１０５の側面と接する側面絶縁層１１２を覆うように形成されている。よって、半導体層１０５の端部は側面絶縁層１１２及び絶縁層１１４で被覆性良く覆うことができる。したがって、半導体層端部におけるゲート絶縁層の被覆不良に起因する不良、特にゲート電極と半導体層端部が重畳する領域（ゲート電極が半導体層端部を乗り越える領域）における絶縁層の被覆不良に起因する不良を防止することができる。例えば、半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。その結果、完成する半導体装置の信頼性を向上させることが可能となる。
ここでは、側面絶縁層１１２は、半導体層１０５の側面と接しない面を湾曲状に形成している。側面絶縁層１１２は、丸みを帯びた形状とするのが好ましい。また、下方（絶縁層１０４と接する方）の膜厚が大きくなるような形状とするのが好ましい。図１に示すような形状を有する側面絶縁層１１２は、サイドウォールともいわれる。
また、ここでは、側面絶縁層１１２を、島状に形成された半導体層１０５の周囲を囲うように半導体層１０５の側面と接して形成している。なお、半導体層を島状に形成した場合は、特にゲート電極と半導体層端部が重畳する領域（ゲート電極が半導体層端部を乗り越える領域）で不良が生じやすい。この要因としては、半導体層端部及びゲート電極が、両者が重畳する領域において、半導体層端部のゲート絶縁層が局所的に薄くなりやすいこと、半導体層やゲート電極（導電層）の加工工程の影響を受けやすいこと等が挙げられる。例えば、図１２（Ｂ）の破線９００７に示すように、半導体層９００６の端部においてゲート絶縁層９００４が局所的に薄くなる場合がある。また、図１２（Ｃ）の破線９００９に示すように、半導体層９００６を島状に形成する際のエッチング工程やフッ酸等を用いた洗浄工程の影響で、半導体層９００６の下層に設けられた絶縁層９００２が除去されてしまい、ゲート絶縁層９００４の被覆性が悪くなる場合がある。この場合、破線９０２０の領域では、さらにゲート電極を形成する際のエッチングの影響も受けやすい。このような加工工程の影響は、素子の微細化に伴い半導体層の薄膜化が進むにつれ顕著になりやすい。したがって、少なくともゲート電極を形成する導電層と半導体層端部が重畳する領域（ゲート電極が半導体層端部を乗り越える領域）において、半導体層の側面と接して絶縁層が形成されていることが好ましい。本発明は、半導体層の側面と接する側面絶縁層を形成することを特徴の１つとしている。
なお、半導体層１０５の一表面上に形成された絶縁層１１４の膜厚と比較して、半導体層１０５の側面と接して形成された側面絶縁層１１２及び絶縁層１１４を合わせた膜厚が厚いことが好ましい。また、半導体層１０５の一表面上に形成された絶縁層１１４と比較して、半導体層１０５の側面と接する側面絶縁層１１２の誘電率が小さいことが好ましい。半導体層と接して形成する絶縁層の膜厚、誘電率等を制御することで、半導体層１０５端部に掛かる電界を効果的に緩和することができ、リーク電流の発生等を防止することができる。よって、歩留まりよく半導体装置を製造することが可能になり、完成する半導体装置の信頼性を向上させることができる。
次に、図１で示した半導体装置の作製方法の一例に関して、図面を用いて以下に説明する。
基板１０２上に絶縁層１０４を介して半導体層１０１を形成する（図２（Ａ）参照）。
基板１０２は、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板、又はシリコン基板等の半導体基板などを用いることができる。
絶縁層１０４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。絶縁層１０４は、下地絶縁層として機能する。具体的には、基板１０２から半導体層へアルカリ金属等が拡散し、半導体層が汚染することを防ぐブロッキング層として機能する。また、基板１０２の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層１０４は、基板１０２からの不純物拡散や基板１０２表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を単層構造としているが、積層構造としてもよい。例えば、下地絶縁層を２層の積層構造とする場合、１層目に窒化酸化シリコン層、２層目に酸化窒化シリコン層を形成することができる。また、１層目に窒化シリコン層を形成し、２層目に酸化シリコン層を形成してもよい。
半導体層１０１は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。また、半導体層１０１は膜厚１０ｎｍ乃至２００ｎｍの範囲、好ましくは３０ｎｍ乃至５０ｎｍの範囲で形成する。
例えば、半導体層１０１は、ＣＶＤ法やスパッタリング法によって基板１０２全面に半導体層（例えば非晶質半導体層）を形成し、当該半導体層を結晶化することが好ましい。半導体層１０１を形成する半導体材料としてはシリコンを主成分とする材料を用いるのが好ましく、具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。
レーザ結晶化を適用する場合は、連続発振型のレーザ（以下、ＣＷレーザともいう）やパルス発振型のレーザ（以下、パルスレーザともいう）から得られるレーザビームを用いることができる。ここで用いることができるレーザの例としては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、銅蒸気レーザ若しくは金蒸気レーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、アレキサンドライトレーザ、ルビーレーザ若しくはＴｉ：サファイアレーザなどの固体レーザ等が挙げられる。固体レーザの場合は、発振されるレーザビームの基本波から第４高調波までを適宜選択して照射することができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。Ｎｄ：ＹＶＯ４レーザをＣＷレーザとして用いる場合は、レーザのパワー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）必要である。そして、走査速度を１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、ここでは第２高調波（５３２ｎｍ）を用いることが好ましい。これは、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れているためである。
ＣＷレーザを用いてレーザ結晶化を行う場合は、連続的に半導体層にエネルギーを与えることができるため、一旦半導体層を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザを走査することによって半導体層の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。このとき、固体レーザを用いると、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるため好ましい。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いると、同様の効果を期待できる。繰り返し周波数が高いパルスレーザを用いると、半導体層が溶融してから固化するまでの時間よりもレーザのパルス発振の間隔が短ければ、常に半導体層を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体層を形成することができる。また、レーザビームをＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。
本実施の形態では、非晶質シリコン層を形成した後に該非晶質シリコン層をレーザ結晶化法にて結晶化して、半導体層１０１として膜厚５０ｎｍの結晶性シリコン層を形成する。
なお、ここでは種々の結晶化法を用いて半導体層１０１を形成する例を示したが、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用いてもよい。この場合、絶縁表面に設けられた単結晶半導体層が半導体層１０１となる。
次に、半導体層１０１を選択的にエッチングして、島状の半導体層１０３を形成する（図２（Ｂ）、図４（Ａ）、図６（Ａ）参照）。
半導体層１０３は、半導体層１０１を選択的にレジストマスクで覆い、当該レジストマスクに覆われていない半導体層１０１をエッチングすることによって、島状に形成される。島状の半導体層１０３を形成した後、レジストマスクは除去する。
半導体層１０１をエッチングして、島状の半導体層１０３を形成する方法は、ドライエッチングやウェットエッチングを用いることができる。ドライエッチングを行う場合、エッチングガスは下地絶縁層とのエッチング選択比が高いものを用いる。つまり、ここでは絶縁層１０４に対するエッチングレートが低く、半導体層１０１に対するエッチングレートが高いものを用いればよい。エッチングガスとしては、例えばＣｌ２、ＢＣｌ３、若しくはＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３、若しくはＳＦ６等のフッ素系ガス、又はＨＢｒガスを用いることができる。さらにＨｅ、Ａｒ、Ｘｅなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスにＯ２ガスを適宜加えてもよい。
なお、半導体層１０３は、端部が垂直に近いテーパ形状となるように形成してもよいし、緩やかなテーパ形状となるように形成してもよい。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状としてもよい。半導体層１０３の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。
次に、半導体層１０３が埋め込まれるように絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、半導体層１０３の端部の側面と接する側面絶縁層１１２を形成する（図２（Ｃ）、図４（Ｂ）、図６（Ｂ）参照）。
側面絶縁層１１２は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて絶縁層を形成した後、当該絶縁層を選択的にエッチングして形成する。このとき、半導体層が埋め込まれるように形成する絶縁層は、少なくとも島状の半導体層１０３を十分に被覆できる膜厚で形成する。具体的には、半導体層１０３の１．５倍乃至３倍の膜厚で形成するのが好ましい。
また、側面絶縁層１１２を形成するためのエッチングは、垂直方向を主体とした異方性エッチングを行うことが好ましい。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のドライエッチングを利用することができる。なお、反応性イオンエッチングは、プラズマ発生法により、平行平板方式、マグネトロン方式、２周波方式、ＥＣＲ方式、ヘリコン方式、ＩＣＰ方式などに分類される。このとき用いるエッチングガスは、側面絶縁層１１２を形成する絶縁層と半導体層１０３とのエッチング選択比が高いものを用いる。エッチングガスとしては、例えば側面絶縁層１１２をシリコンを含む絶縁層で形成する場合、ＣＨＦ３、ＣＦ４、Ｃ４Ｆ８、Ｃ２Ｆ６等のフッ素系のガスを用いることができる。その他、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）などの不活性ガス、又はＯ２ガス、Ｈ２ガスを適宜加えてもよい。
側面絶縁層１１２の形状は、薄膜を形成する材料や、エッチング条件等を適宜選択することにより変更することができる。本実施の形態では、側面絶縁層１１２は、半導体層１０３の側面と接しない面を湾曲状に形成している。側面絶縁層１１２の形状は特に限定されないが、丸みを帯びた形状とするのが好ましい。また、下方（絶縁層１０４と接する方）の膜厚が大きくなるような形状とするのが好ましい。側面絶縁層１１２の半導体層１０３と接しない面を緩やかな形状とすると、上層に積層される層（ここでは絶縁層１１４）の被覆性を良好にすることができる。なお、エッチング条件は、エッチングガスの種類、各ガスの流量比の他、基板を載置した電極に印加される電力量、基板が載置した電極の電極温度、チャンバー内圧力等を示す。
次に、半導体層１０３を局所的に薄膜化して半導体層１０５を形成する（図２（Ｄ）、図４（Ｃ）、図６（Ｃ）参照）。
半導体層１０５は、半導体層１０３を選択的にエッチングして局所的に薄膜化する。具体的には、半導体層１０３を選択的にレジストマスク１３２で覆い、当該レジストマスク１３２に覆われていない半導体層１０３をエッチングすることによって、局所的に薄膜化する。このとき、レジストマスク１３２に覆われていない領域において、所望の膜厚の半導体層が残存するようにエッチング条件を制御する。半導体層１０３のエッチングは、半導体層１０３においてレジストマスク１３２が形成された側から絶縁層１０４と接する面側へ、垂直方向を主体とした方向で行われるのが好ましい。エッチング後、形成された半導体層１０５は凹部を有し、該凹部は薄膜化された領域となる。所望の形状の半導体層１０５を形成した後、レジストマスク１３２は除去する。
半導体層１０３を薄膜化する方法は、ドライエッチングやウェットエッチングを用いることができる。例えば、ドライエッチングを行う場合、エッチングガスとしては、Ｃｌ２、ＢＣｌ３、若しくはＳｉＣｌ４等の塩素系ガス、ＣＦ４、ＮＦ３、若しくはＳＦ６等のフッ素系ガス、又はＨＢｒガスを用いることができる。さらにＨｅ、Ａｒ、Ｘｅなどの不活性ガスを適宜加えてもよい。また、フッ素系ガスにＯ２ガスを加えてもよい。また、レジストマスク１３２で覆われていない半導体層１０３を部分的に変質させて、該変質した領域を選択的にエッチングすることもできる。半導体層の変質とは、例えば半導体層の酸化処理、窒化処理等を示し、エッチングしたい領域を所望の処理をして変質させればよい。
半導体層１０５の膜厚は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの範囲とする。そして、薄膜化された領域の半導体層１０５の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。本実施の形態では、レジストマスク１３２で覆われ薄膜化されない領域を膜厚５０ｎｍとし、薄膜化された領域を膜厚１０ｎｍとする。
なお、半導体層１０３を薄膜化する際、レジストマスク１３２に覆われていない領域の側面絶縁層１１２も、底面（絶縁層１０４と接している面）からの高さが半導体層１０５とほぼ同じ高さになるようにエッチングするのが好ましい。これは、半導体層１０３及び側面絶縁層１１２のエッチングレートが略同じになるようなエッチング条件、つまりエッチングの選択比を１に近い条件とすればよい。これは、例えば、フッ素系のエッチングガスにＯ２ガスを適宜加えていくことで可能である。また、フッ素系のガスにＯ２ガスを加えたエッチングガスに換えて、ＨＢｒガス、又はＨＢｒとＣｌ２との混合ガスを用いてもよい。このとき、エッチングガスにＨｅやＡｒなどの不活性ガスを加えてもよい。
次に、半導体層１０５及び側面絶縁層１１２上に絶縁層１１４を形成する（図２（Ｅ）参照）。
絶縁層１１４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて、単層構造又は積層構造で形成する。絶縁層１１４の膜厚は１ｎｍ乃至５０ｎｍ、好ましくは１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。本実施の形態では、絶縁層１１４として酸化窒化シリコン層を膜厚５ｎｍで形成する。
また、絶縁層１１４は、プラズマ処理による固相酸化若しくは固相窒化で形成することもできる。例えば、半導体層１０５及び側面絶縁層１１２を、プラズマ処理により酸化又は窒化して、絶縁層１１４を形成することができる。半導体層１０５及び側面絶縁層１１２を、プラズマ処理により酸化又は窒化することで、緻密で絶縁耐圧が高く信頼性に優れる絶縁層１１４を形成することができる。
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用して行うことが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
プラズマ処理により、半導体層１０５及び側面絶縁層１１２の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）と、水素（Ｈ２）と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理により半導体層１０５及び側面絶縁層１１２の表面を窒化をする場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。
ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図１４に示す。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御することも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態では基板１０２上に絶縁層１０４、島状の半導体層１０５及びその側面と接する側面絶縁層１１２を順に積層形成したものに相当する。
以下、図１４に示すプラズマ処理装置１０８０を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。
まず、図１４に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｍｍ以上６０ｍｍ以下）程度である。
次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。
マイクロ波等の高周波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお、供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。
図１４に示す装置を用いた高密度プラズマ処理により形成される好適な絶縁層１１４の一例は、酸素を含む雰囲気下のプラズマ処理により半導体層１０５の一表面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層（窒化シリコン層）を形成する。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理により半導体層１０５の一表面上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成する。その後、続けて窒素を含む雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ乃至１．５ｎｍの範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有した構造となる。また、高密度プラズマ処理により絶縁層１１４の表面も酸化又は窒化することができる。
例えば、半導体層１０５としてシリコン層を形成し、該シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁膜として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
また、絶縁層１１４を、高誘電率材料を用いて形成してもよい。絶縁層１１４に高誘電率材料を用いることにより、リーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、高誘電率材料を用いて絶縁層を形成した後、プラズマ処理による固相酸化により酸化シリコン層を積層形成しても良い。
以上で形成される絶縁層１１４は、ゲート絶縁層として機能する。また、本発明は、半導体層の側面と接して側面絶縁層１１２を形成することで、半導体層の端部においてゲート絶縁層の被覆性を良好にすることができる。また、半導体層を島状に加工する際のエッチングや様々な工程に付随するフッ酸等を用いた洗浄工程の影響により、半導体層の端部下及びその付近の絶縁層（下地絶縁層）が除去される場合でも、半導体層を十分に被覆することができる。よって、半導体層の端部におけるゲート絶縁層の被覆不良に起因した半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
次に、絶縁層１１４を介して半導体層１０５上にゲート電極１１９として機能する導電層１１６、導電層１１８を形成する（図３（Ａ）、図４（Ｄ）、図６（Ｄ）参照）。ゲート電極１１９は、局所的に薄膜化された領域の半導体層１０５上に形成する。つまり、ゲート電極１１９は、チャネル形成領域１０６上に、半導体層１０５を横断するように形成する。
ゲート電極１１９を形成する導電層は、ＣＶＤ法やスパッタリング法により、導電材料を用いて基板全面に導電層を形成した後、当該導電層を選択的にエッチングして所望の形状に加工する。導電材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いることができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いることもできる。ゲート電極１１９は、これらの導電材料を用いて、単層構造又は積層構造で形成する。ゲート電極１１９は、膜厚５０ｎｍ乃至１０００ｎｍ、好ましくは１００ｎｍ乃至８００ｎｍ、より好ましくは２００ｎｍ乃至５００ｎｍの範囲で形成する。
本実施の形態では、ゲート電極１１９を形成する導電層１１６、１１８として、膜厚２０ｎｍの窒化タンタル層、膜厚３７０ｎｍのタングステン層の積層構造を形成する。また、上層の導電層１１８（タングステン層）と比較して下層の導電層１１６（窒化タンタル層）の幅が大きくなるように形成する。なお、各層の導電層の幅は概略一致するようにしてもよいし、導電層の側面をテーパ形状にしてもよい。また、ゲート電極の側面に接してサイドウォール絶縁層を形成してもよい。
ゲート電極１１９は、局所的に薄膜化された領域の半導体層１０５上に形成する。そのため、薄膜化された領域は広い方がゲート電極を形成しやすいため好ましい。
次に、半導体層１０５に対して一導電型を付与する不純物元素を第１の濃度で選択的に添加し、一対の低濃度不純物領域１０７と、チャネル形成領域１０６を形成する（図３（Ｂ）、図７（Ａ）参照）。ここでは導電層１１８をマスクとして不純物元素を添加し、自己整合的に一対の低濃度不純物領域１０７と、当該一対の低濃度不純物領域１０７の間に位置するチャネル形成領域１０６を形成する。ここで形成される低濃度不純物領域１０７の一部は、後にＬＤＤ領域を形成する。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０１８ｃｍ−３程度となるように添加する。
次に、半導体層１０５に対して一導電型を付与する不純物元素を第２の濃度で選択的に添加し、一対の高濃度不純物領域１１０と、一対の低濃度不純物領域１０８を形成する（図３（Ｃ）、図７（Ｂ）参照）。ここでは、導電層１１６及び導電層１１８をマスクとして不純物元素を添加し、自己整合的に一対の高濃度不純物領域１１０と、一対の低濃度不純物領域１０８を形成する。ここで形成される高濃度不純物領域１１０はソース領域又はドレイン領域として機能し、低濃度不純物領域１０８はＬＤＤ領域として機能する。一導電型を付与する不純物元素は、前述の低濃度不純物領域１０７を形成する際に添加する元素と同じ導電型の不純物元素を用いることができる。なお、第１の濃度と比較して、第２の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域１１０には、低濃度不純物領域１０８と比較して高い濃度の不純物元素が添加される。本実施の形態では、不純物元素としてｎ型を付与する元素であるリンをピーク濃度で約１×１０２１ｃｍ−３程度となるように添加する。
以上で、半導体層１０５にチャネル形成領域１０６、一対の低濃度不純物領域１０８、一対の高濃度不純物領域１１０が形成される。一対の高濃度不純物領域１１０の間にチャネル形成領域１０６が位置し、高濃度不純物領域１１０とチャネル形成領域１０６の間に、それぞれ接して低濃度不純物領域１０８が形成されている。チャネル形成領域１０６は、導電層１１８と重なる領域の半導体層１０５に形成される。低濃度不純物領域１０８は、導電層１１６と重なる領域の半導体層１０５で、且つ導電層１１８と重ならない領域の半導体層１０５に形成される。高濃度不純物領域１１０は、導電層１１６及び導電層１１８と重ならない領域の半導体層１０５に形成される（図３（Ｃ）、図７（Ｂ）参照）。
本発明において、チャネル形成領域は、島状の半導体層において薄膜化された領域に形成される。チャネル形成領域を薄膜化することで、サブスレッショルド特性（閾値電圧以下のゲート電圧領域におけるＩＤ−ＶＧ特性）を改善してサブスレッショルド値を小さくさせ、トランジスタの閾値電圧を低下させることが可能になる。よって、動作特性を向上させることができる。
また、チャネル形成領域１０６に、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域１０６に所定の濃度の不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態の場合は、ｐ型を付与する元素を用いることができ、例えばボロンを約１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加することができる。なお、チャネル形成領域１０６に対する不純物元素の添加は、ゲート電極１１９を形成する前に行えばよい。
なお、半導体層１０５に一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができる。具体的には、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、５５０℃４時間の加熱を行うことにより、活性化を行うことができる。
また、側面絶縁層１１２を形成する際、エッチング条件やそれぞれの薄膜を形成する材料、膜厚等により、半導体層の一部が非晶質化する場合がある。この場合、熱処理を行うことにより、活性化とともに半導体層の再結晶化を行うことも可能である。
次に、基板１０２上に設けられた絶縁層や導電層等を覆うように絶縁層１２０を形成する。次に、絶縁層１２０を介して半導体層１０５に形成された高濃度不純物領域１１０と電気的に接続される導電層１２２を形成する（図３（Ｄ）、図４（Ｅ）、図７（Ｃ）参照）。導電層１２２は、ソース電極又はドレイン電極として機能する。また、導電層１２２は、半導体層１０５において薄膜化されていない領域と接して電気的に接続されるように形成する。
絶縁層１２０は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、塗布法、又はそれらの組み合わせ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層１２０は、ＣＶＤ法やスパッタリング法、ＡＬＤ法等を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行ってもよい。なお、ここでは、ゲート電極１１９等の上層に単層構造の絶縁層１２０を形成しているが、２層以上の積層構造としてもよい。絶縁層を積層構造にする場合、下層の絶縁層（ゲート電極等と接する側）は無機絶縁材料を用いて形成するのが好ましい。
ソース電極又はドレイン電極を形成する導電層１２２は、ＣＶＤ法やスパッタリング法により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）又はネオジム（Ｎｄ）から選ばれる金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層１２２は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１２２を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
本実施の形態では、導電層１２２として、膜厚６０ｎｍのチタン層、膜厚４０ｎｍの窒化チタン層、膜厚３００ｎｍのアルミニウム層、膜厚１００ｎｍのチタン層の積層構造を形成する。
以上により、本発明を適用した薄膜トランジスタ１００を形成することができる。なお、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
例えば、上述した図５（Ａ）で示す構造とすることができる。図５（Ａ）に示す薄膜トランジスタ１５０は、半導体層１５５に形成された高濃度不純物領域１６０において、導電層１２２に直接接して電気的に接続される領域及びその近傍以外が薄膜化されている。ここで、半導体層１５５の作製方法の一例を説明する。
基板１０２上に絶縁層１０４を介して形成された島状の半導体層１０３の側面と接して側面絶縁層１６２を形成する（図５（Ｂ）参照）。
側面絶縁層１６２は、半導体層１０３と比較して、底面（絶縁層１０４と接する面）からの垂直方向の高さが低くなるように、エッチング条件を制御する。好ましくは、後に半導体層１０３を薄膜化した場合に、薄膜化された領域の底面からの垂直方向の高さと同程度になるようにする。例えば、半導体層１０３を薄膜化して、当該薄膜化した領域を膜厚１０ｎｍとする場合、側面絶縁層１６２の高さを１０ｎｍとする。側面絶縁層１６２の材料や形成方法等は、上述の側面絶縁層１１２と同様にすればよい。
次に、半導体層１０３を局所的に薄膜化して、半導体層１５５を形成する（図５（Ｃ）参照）。
半導体層１５５は、半導体層１０３を選択的にエッチングして局所的に薄膜化する。ここで、図５に示す半導体層１５５と、上述の図１に示す半導体層１０５との違いは、ＯＰ断面図における側面絶縁層と接する領域の半導体層の膜厚である。図１では、ＯＰ断面図における半導体層１０５の端部は薄膜化されず底面（絶縁層１０４と接している面）からの高さが側面絶縁層と薄膜化されていない領域とで略一致するのに対し、図５（Ａ）では、ＯＰ断面図における半導体層１５５の端部も薄膜化されて底面（絶縁層１０４と接している面）からの高さが側面絶縁層と薄膜化された領域とで略一致する。なお、少なくとも、半導体層１５５においてソース電極又はドレイン電極を形成する導電層１２２と接して接続される領域は薄膜化しないものとする。このようにすることで、後に導電層１２２を形成するための開口を絶縁層１２０に形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）まで除去されてしまうことを防止することができる。
半導体層１５５は、半導体層１０３を選択的にレジストマスク１６４で覆い、当該レジストマスク１６４に覆われていない半導体層１０３をエッチングして局所的に薄膜化して形成する。このとき、レジストマスク１６４に覆われていない領域において、所望の膜厚の半導体層が残存するようにエッチング条件を制御する。薄膜化する方法は、上述の半導体層１０５を形成する方法と同様である。エッチング後、形成された半導体層１５５は凹凸を有し、凹部が薄膜化された領域となる。凸部は、レジストマスク１６４に覆われ、薄膜化されなかった領域であり、後に導電層１２２と接する領域となる。所望の形状の半導体層１５５を形成した後、レジストマスク１６４は除去する。なお、半導体層１５５の膜厚は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの範囲とする。そして、半導体層１５５において薄膜化された領域の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。
この後、半導体層１５５及び側面絶縁層１６２上に絶縁層１１４を形成する以降の工程は、図１乃至図４等で説明したものと同様である。
なお、図５（Ａ）に示す薄膜トランジスタ１５０は、上記作製方法に限定されない。図２（Ｃ）に示すように島状の半導体層１０３及びその側面と接する側面絶縁層１１２を形成した後、半導体層１０３及び側面絶縁層１１２のエッチングレートが略同じになるようなエッチング条件で半導体層１０３及び側面絶縁層１１２を局所的に薄膜化することで、図５（Ｃ）に示す半導体層１５５を形成することも可能である。例えば、フッ素系のガスに適宜Ｏ２ガスを加えたエッチングガスを用いることで、半導体層及び側面絶縁層をエッチング選択比１に近い条件でエッチングすることができる。
本発明を適用して作製した半導体装置は、半導体層を局所的に薄膜化し、該薄膜化した領域にチャネル形成領域を形成している。よって、サブスレッショルド値を小さくし、トランジスタの閾値電圧を下げることも可能になるため、半導体装置の動作特性を向上させることができる。また、半導体層の端部に起因する不良を低減させることができるため、信頼性の高い半導体装置を作製することができる。したがって、半導体装置の高性能化が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。なお、上記実施の形態１と重複する構成は、簡略化及び一部省略して説明する。
図８に、本実施の形態に係る半導体装置の主要な構成を説明するための上面図及び断面図を示す。図８は、特に薄膜トランジスタの構成を示しており、図８（Ａ）は上面図、図８（Ｂ）は図８（Ａ）における破線ＯＰ間の断面図、図８（Ｃ）は図８（Ａ）における破線ＱＲ間の断面図を示している。なお、図８（Ａ）は、一部薄膜等を省略している。
図８に示す半導体装置は、基板２０２上に絶縁層２０４を介して設けられた薄膜トランジスタ２００を有している。薄膜トランジスタ２００は、島状に設けられた半導体層２０５と、当該半導体層２０５の側面と接して設けられた側面絶縁層２１２と、半導体層２０５の一表面上に設けられた絶縁層２１４と、当該絶縁層２１４を介して半導体層２０５上に設けられた導電層２１６及び導電層２１８と、導電層２１６及び導電層２１８の側面と接して設けられたサイドウォール絶縁層２２６と、半導体層２０５上に絶縁層２２０を介して設けられたソース電極又はドレイン電極を形成する導電層２２２と、を有している。導電層２２２は、絶縁層２２０を介して半導体層２０５と電気的に接続されている。
ゲート電極２１９は、上記実施の形態１のゲート電極１１９と同様に、導電層２１６、導電層２１８の積層構造で形成されている。また、本実施の形態ではゲート電極２１９の側面と接してサイドウォール絶縁層２２６を形成している。なお、本実施の形態のゲート電極は特に限定されない。例えば、単層構造でもよいし、３層以上の積層構造としてもよい。また、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、導電層の積層構造でゲート電極を形成する場合、各層の幅（キャリアがチャネル形成領域を流れる方向（ソース領域とドレイン領域を結ぶ方向）に平行な方向の長さ）が概略一致するように形成してもよいし、上層と比較して下層の導電層の幅が大きくなるように形成してもよい。なお、ゲート電極の構成にかかわらず、該ゲート電極の側面と接するサイドウォール絶縁層は形成するものとする。
島状に設けられた半導体層２０５は、局所的に薄膜化された領域を有する。半導体層２０５は、チャネル形成領域２０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域２０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域２１１と、高濃度不純物領域２１１上に接するシリサイド領域２２４を有する。なお、シリサイド領域２２４は、高濃度不純物領域２１０の一部に形成されているともいえる。
半導体層２０５の膜厚は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍとする。また、薄膜化された領域の半導体層２０５の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。また、半導体層２０５の端部は、実施の形態１の半導体層１０５と同様、テーパ形状とすることができる。
シリサイド領域２２４は、少なくともその一部が、薄膜化されていない領域の半導体層２０５に形成される。また、シリサイド領域２２４は、高濃度不純物領域２１１上に接する領域で、サイドウォール絶縁層２２６及びゲート電極２１９と重ならない領域の半導体層２０５に形成されている。なお、ゲート絶縁層として機能する絶縁層２１４は、サイドウォール絶縁層２２６及びゲート電極２１９と重なる領域の半導体層２０５のみに形成されている。また、ソース電極又はドレイン電極として機能する導電層２２２はシリサイド領域２２４に接し、当該シリサイド領域２２４を間に介して高濃度不純物領域２１１と電気的に接続されている。半導体層２０５において、ソース電極又はドレイン電極として機能する導電層２２２及び高濃度不純物領域２１１を電気的に接続させる際に、シリサイド領域２２４を間に介する構造とすることで、コンタクト抵抗（半導体層及び導電層の接触抵抗）を低減することができる。素子を微細化していくにつれコンタクト抵抗増大の問題は顕著になるため、シリサイド領域２２４を形成してコンタクト抵抗増加を抑えることは非常に効果的である。このようにコンタクト抵抗の低減を図ることで、完成する半導体装置の信号遅延防止や低消費電力化が可能になる。また、シリサイド領域を形成することで、ソース領域又はドレイン領域として機能する不純物領域の低抵抗化を図ることができる。よって、オン電流の低下を抑えることができ、半導体装置の動作特性の劣化を防止することができる。
チャネル形成領域２０６は一対の高濃度不純物領域２１１の間に位置しており、低濃度不純物領域２０８はチャネル形成領域２０６と高濃度不純物領域２１１の間にそれぞれ位置している。つまり、チャネル形成領域２０６は、一対の高濃度不純物領域２１１の間及び一対の低濃度不純物領域２０８の間に位置しており、且つ一対の低濃度不純物領域２０８に接している。なお、高濃度不純物領域２１１は、低濃度不純物領域２０８と比較して、同じ導電型の不純物元素が高い濃度で添加されている。半導体層２０５に低濃度不純物領域２０８を設けることで、ホットキャリアの発生を抑制することができる。
チャネル形成領域２０６は、局所的に薄膜化された領域の半導体層２０５に形成されている。つまり、チャネル形成領域２０６の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとなる。チャネル形成領域２０６を形成する領域の半導体層２０５を薄膜化することで、サブスレッショルド値を減少させ、閾値電圧を下げることが可能になる。その結果、完成する半導体装置の動作特性を向上させることが可能となる。また、チャネル形成領域２０６は、導電層２１８と重なる領域の半導体層２０５に形成されている。つまり、ゲート電極２１９は半導体層２０５を横断するように、且つチャネル形成領域２０６上に設けられている。チャネル形成領域２０６には、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素が添加されていてもよい。
低濃度不純物領域２０８は、導電層２１６と重なる領域の半導体層２０５に形成されている。高濃度不純物領域２１０は、少なくともその一部が、薄膜化されていない領域の半導体層２０５に形成される。また、高濃度不純物領域２１０は、導電層２１６及び導電層２１８と重ならない領域の半導体層２０５に形成されている。
なお、半導体層２０５にＬＤＤ領域を形成しなくともよい。ＬＤＤ領域を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純物領域の間に接してチャネル形成領域を有する構成となればよい。このとき、図８に示すようにゲート電極を積層構造とし、且つ下層の導電層の幅を大きくする場合は、上層の幅が小さい導電層と略重なるようにチャネル形成領域を形成し、上層の導電層と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。ゲート電極を単層構造、又は各層の幅が略一致する導電層の積層構造とする場合は、ゲート電極と略重なるようにチャネル形成領域を形成し、ゲート電極と略重ならない領域にソース領域又はドレイン領域として機能する不純物領域を形成すればよい。また、ＬＤＤ領域は、ゲート電極と重ならない領域に形成してもよいし、ゲート電極と一部が重なり一部が重ならない領域の半導体層に形成してもよい。
また、高濃度不純物領域２１１は、シリサイド領域２２４を間に介してソース電極又はドレイン電極として機能する導電層２２２と電気的に接続されている。このとき、高濃度不純物領域２１１の一部は薄膜化されていない領域の半導体層２０５に形成して、その領域と電気的に接続されるようにソース電極又はドレイン電極として機能する導電層２２２を形成する。このようにすることで、絶縁層２２０に導電層２２２を形成するための開口を形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）まで除去され消失してしまい、歩留まりが低下するのを防止することができる。
また、図８では高濃度不純物領域２１１及びその上層に接して形成されるシリサイド領域２２４を含む半導体層２０５の端部が、導電層２２２に接する領域以外で、低濃度不純物領域２０８が形成されている側が薄膜化されている例を示すが、本発明は特に限定されない。例えば、図１０（Ａ）に示すように、高濃度不純物領域２６０及びその上層にシリサイド領域２７４が形成された半導体層２５５において、導電層２２２に接する領域及びその近傍以外が薄膜化されていてもよい。また、シリサイド領域２７４を薄膜化されていない領域のみに形成してもよい。
島状に設けられた半導体層２０５の側面と接して側面絶縁層２１２が形成されている。図８（Ａ）、（Ｃ）に示されるように、半導体層２０５においてゲート電極２１９が横断する領域（ゲート電極２１９が半導体層２０５端部を乗り越える領域）では、半導体層２０５及びその側面と接して形成された側面絶縁層２１２上にゲート絶縁層として機能する絶縁層２１４が形成されている。よって、半導体層２０５の端部、特に半導体層２０５端部とゲート電極２１９が重畳する領域（ゲート電極２１９が半導体層２０５端部を乗り越える領域）におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極の短絡、リーク電流の発生、静電破壊等を防止することができる。その結果、完成する半導体装置の信頼性を向上させることが可能となる。
側面絶縁層２１２は、半導体層２０５の側面と接しない面を湾曲状に形成している。側面絶縁層２１２は、丸みを帯びた形状とするのが好ましい。
また、側面絶縁層２１２は、図８（Ａ）に示されるように半導体層２０５の周囲を囲うように形成してもよいし、ゲート電極と半導体層端部とが重畳する領域のみに形成してもよい。
次に、図８で示した半導体装置の作製方法の一例に関して、図面を用いて以下に説明する。
基板２０２上に絶縁層２０４を介して島状の半導体層を形成した後、該半導体層の側面と接して側面絶縁層２１２を形成する。次に、島状の半導体層を局所的に薄膜化して半導体層２０５を形成した後、該半導体層２０５及び側面絶縁層２１２上に絶縁層２１４を形成する。次に、絶縁層２１４を介して半導体層２０５上にゲート電極２１９として機能する導電層２１６、２１８を形成する。次に、導電層２１８をマスクとした第１の濃度の一導電型を付与する不純物元素を添加した後、導電層２１６及び導電層２１８をマスクとした第２の濃度の不純物元素の添加を行って、自己整合的に一対の高濃度不純物領域２１０と、一対の低濃度不純物領域２０８と、チャネル形成領域２０６を形成する。ここで、第１の濃度の不純物元素及び第２の濃度の不純物元素は、同じ導電型の不純物元素を添加し、例えばｐ型を付与する不純物元素であるボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ｎ型を付与する不純物元素であるリン（Ｐ）、ヒ素（Ａｓ）等を添加することができる。また、第１の濃度と比較して、第２の濃度を高くする（図９（Ａ）参照）。ゲート電極２１９を形成した後、半導体層にチャネル形成領域２０６、低濃度不純物領域２０８、高濃度不純物領域２１０を形成するまでは、上記実施の形態１で示した基板１０２、絶縁層１０４、半導体層１０５、側面絶縁層１１２、絶縁層１１４、導電層１１６、及び導電層１１８等の説明に準じるため、省略する。
なお、図９（Ａ）において、チャネル形成領域２０６にトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域２０６に対する不純物元素の添加は、ゲート電極２１９を形成する前に行えばよい。
また、一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化してもよい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができ、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行えばよい。また、熱処理は窒素雰囲気下で行うことが好ましい。
次に、導電層２１６及び導電層２１８の側面と接するサイドウォール絶縁層２２６を形成する（図９（Ｂ）参照）。
サイドウォール絶縁層２２６は、導電層２１６及び導電層２１８が埋め込まれるように絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして形成する。具体的には、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて単層構造又は積層構造の絶縁層を形成し、当該絶縁層を選択的にエッチングして形成することができる。サイドウォール絶縁層２２６は、後にシリサイド領域を形成する際のシリサイド用マスクとして用いる。また、ここでは、サイドウォール絶縁層２２６は、導電層２１６、２１８の側面と接しない面を湾曲状に形成している。なお、サイドウォール絶縁層２２６は、ゲート電極２１９を形成する導電層２１６及び導電層２１８の側面を完全に覆うように形成する。
また、サイドウォール絶縁層２２６を形成する際のエッチングにより下層の絶縁層２１４もエッチングして、半導体層２０５の一部を選択的に露出させる。具体的にはサイドウォール絶縁層２２６と重ならない領域の高濃度不純物領域２１０を露出させる。なお、エッチング条件によっては高濃度不純物領域２１０上層もエッチングされて膜厚が減少する（膜減りといわれる）ことがある。
次に、露出させた半導体層２０５上に金属層２２３を形成する（図９（Ｃ）参照）。
金属層２２３は、少なくとも露出させた半導体層２０５上に形成する。つまり、サイドウォール絶縁層２２６と重ならない領域の半導体層２０５に形成する。ここでは、金属層２２３を基板全面に形成する。金属層２２３は、半導体層と反応してシリサイドを形成する材料を用いて形成する。例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）等の金属元素、又は当該金属元素を含む合金材料を用いることができる。金属層２２３は、これらの材料を用いてスパッタリング法、蒸着法、めっき法等により形成する。金属層２２３の膜厚は、形成したいシリサイド領域の膜厚により適宜選択する必要がある。本実施の形態では、金属層２２３として、膜厚１０ｎｍのニッケル層を形成する。なお、金属層２２３を形成する際に、露出させた半導体層２０５上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層２２３を形成する。
次に、半導体層２０５の一部にシリサイド領域２２４を形成する（図９（Ｄ）参照）。
シリサイド領域２２４は、熱処理を行うことにより、半導体層２０５及び金属層２２３が接する領域が反応して形成される。また、シリサイド領域２２４は、金属層２２３が接する領域の半導体層２０５の一部がシリサイド化して形成される。このとき、半導体層２０５に形成された高濃度不純物領域２１０は、その一部がシリサイド化されて領域が減少されて高濃度不純物領域２１１となる。なお、高濃度不純物領域の一部にシリサイド領域が形成されるともいえる。例えば、金属層２２３としてニッケル層を形成した場合はシリサイド領域２２４としてニッケルシリサイドが形成される。同様に、金属層２２３としてチタン層、コバルト層、又は白金層を形成した場合は、それぞれシリサイド領域２２４としてチタンシリサイド、コバルトシリサイド、白金シリサイドが形成される。
熱処理は、ＲＴＡ又はファーネスアニール炉を用いて行うことができる。具体的には、３００℃乃至７００℃の温度範囲で、１０秒乃至１時間、好ましくは２０秒乃至３０分の範囲で行うとよい。本実施の形態では、５５０℃３０秒の熱処理を行って、ニッケルシリサイドでなるシリサイド領域２２４を形成する。
図９（Ｄ）では、シリサイド領域２２４を、薄膜化されている領域の半導体層２０５の膜厚未満となるように形成する。詳しくは、サイドウォール絶縁層２２６と重ならない領域の半導体層２０５において、該領域における半導体層２０５の絶縁層２０４と接する側に高濃度不純物領域２１１が形成され、当該高濃度不純物領域２１１の上層に接してシリサイド領域２２４が形成される。
なお、シリサイド領域２２４の形状、膜厚等は、反応させる金属層２２３の膜厚、熱処理の温度、熱処理の時間等を適宜制御することにより、選択することができる。例えば、図１１（Ａ）に示すように、サイドウォール絶縁層２２６と重ならない領域の半導体層３０５において、該領域における半導体層３０５の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域３１４を形成してもよい。ここで上面とは半導体層３０５においてシリサイド化のための金属層が形成される面側であり、下面とは絶縁層２０４と接する面側である。また、図１１（Ａ）では、シリサイド領域３１４下に高濃度不純物領域３１０がある例を示すが、サイドウォール絶縁層２２６と重ならない領域の半導体層３０５全体をシリサイド領域とすることも可能である。サイドウォール絶縁層２２６下には高濃度不純物領域があるものとする。なお、本発明は特に限定されず、シリサイド領域の一部が、サイドウォール絶縁層２２６下の半導体層３０５（但し、チャネル形成領域２０６は除く）まで形成されていてもよい。
また、上述した図１０（Ａ）に示すように、半導体層２５５に形成された高濃度不純物領域２６０及びその上層に形成されたシリサイド領域２７４において、導電層２２２に接する領域及びその近傍以外が薄膜化されている場合も、図１１（Ｂ）に示すように、サイドウォール絶縁層２２６と重ならない領域の半導体層３５５の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域３６４を形成してもよい。図１１（Ｂ）では、シリサイド領域３６４下に高濃度不純物領域３６０があり、サイドウォール絶縁層２２６下に高濃度不純物領域３５９がある例を示す。
また、未反応の金属層２２３が残存する場合は、熱処理によるシリサイド領域２２４形成後に除去する。具体的には、側面絶縁層２１２、サイドウォール絶縁層２２６、導電層２１８及び絶縁層２０４上に形成された金属層２２３を除去する。また、形成されたシリサイド領域２２４上に未反応の金属層が残存する場合は、その残存する金属層も除去する。未反応の金属層除去は、ウェットエッチングやドライエッチングを用いることができる。このとき、エッチングガス又はエッチング溶液としては、未反応の金属層と他の層（例えば、側面絶縁層２１２、サイドウォール絶縁層２２６、導電層２１８、絶縁層２０４及びシリサイド領域２２４）とのエッチング選択比が十分にとれるものを用いる。つまり、金属層に対するエッチングレートが高く、他の層に対するエッチングレートが低いものを用いればよい。例えば、金属層２２３としてニッケルを用いて形成した場合、塩酸（ＨＣｌ）、硝酸（ＨＮＯ３）及び純水（Ｈ２Ｏ）の混合溶液を用いたウェットエッチングにより除去することができる。例えば、溶液の混合比は、ＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１とすることができる。
なお、本発明は、半導体層端部の側面と接して側面絶縁層を形成することを特徴の１つとしている。側面絶縁層を形成しておくことで、未反応の金属層をエッチング除去する際に、半導体層の側面がエッチングされてしまうことを防止することもできる。
なお、シリサイド領域を形成する場合には、該シリサイド領域及びゲート電極が接しないようにする必要がある。これは、シリサイド領域及びゲート電極が接してしまうと、ゲート電極と、ソース領域又はドレイン領域がショートしてスイッチング特性（オンオフ比）が取れなくなり、半導体装置として動作することができなくなるからである。したがって、本実施の形態では、ゲート電極２１９を形成する導電層２１６、２１８の幅をゲート絶縁層として機能する絶縁層２１４よりも小さくし、サイドウォール絶縁層２２６の端部を絶縁層２１４の端部と略一致するようにする。
次に、基板２０２上に設けられた絶縁層や導電層等を覆うように絶縁層２２０を形成する。次に、シリサイド領域２２４を間に介して、半導体層２０５に形成された高濃度不純物領域２１１と電気的に接続される導電層２２２を形成する（図９（Ｅ）参照）。導電層２２２は、ソース電極又はドレイン電極として機能する。絶縁層２２０、導電層２２２は、上記実施の形態１で示した絶縁層１２０、導電層１２２と同様に形成すればよい。
なお、導電層２２２は、薄膜化されていない領域の半導体層２０５に形成されたシリサイド領域２２４と接するように形成される。よって、絶縁層２２０に導電層２２２を形成する開口を形成する際に、該開口近傍の半導体層が除去され消失するのを防止することができる。その結果、製造工程において歩留まりの低下を防止することができる。また、本実施の形態では、半導体層及びソース電極又はドレイン電極として機能する導電層を電気的に接続させる際に、シリサイド領域を間に介する構成としている。よって、コンタクト抵抗の低減を図ることができるため、低消費電力化を可能とし、高性能化を実現できる。
以上により、本発明を適用した薄膜トランジスタ２００を形成することができる。なお、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
例えば、上述した図１０（Ａ）に示す薄膜トランジスタは、高濃度不純物領域２６０及びシリサイド領域２７４が形成された領域の半導体層２５５において、導電層２２２と接する領域及びその近傍以外が薄膜化されている。ここで、半導体層２５５の作製方法の一例を説明する。
基板２０２上に絶縁層２０４を介して形成された島状の半導体層２０３の側面と接して側面絶縁層２６２を形成する（図１０（Ｂ）参照）。
側面絶縁層２６２は、半導体層２０３と比較して、底面（絶縁層２０４と接する面）からの垂直方向の高さが低くなるように、エッチング条件を制御する。好ましくは、後に半導体層２０３を薄膜化した場合に、薄膜化された領域の底面からの垂直方向の高さと同程度になるようにする。例えば、半導体層２０３を局所的に薄膜化した領域を膜厚１０ｎｍとする場合、側面絶縁層２６２の高さを１０ｎｍとする。側面絶縁層２６２の材料や形成方法等は、上記実施の形態１で示した側面絶縁層１１２と同様にすればよい。また、半導体層２０３の形成方法も、上記実施の形態１で示した半導体層１０３の説明に準じる。
次に、半導体層２０３を局所的に薄膜化して、半導体層２５５を形成する（図１０（Ｃ）参照）。
半導体層２５５は、半導体層２０３を選択的にエッチングして局所的に薄膜化する。ここで、図１０（Ａ）のＯＰ断面図に示す半導体層２５５と、上述の図８（Ｂ）に示すＯＰ断面図の半導体層２０５との違いは、側面絶縁層と接する領域の半導体層の膜厚である。図８（Ｂ）のＯＰ断面図では半導体層２０５の端部は薄膜化されず底面（絶縁層２０４と接している面）からの高さが、側面絶縁層と薄膜化されていない領域とで略一致するのに対し、図１０（Ａ）のＯＰ断面図では半導体層の端部も薄膜化されて底面（絶縁層２０４と接している面）からの高さが側面絶縁層と薄膜化された領域とで略一致する。なお、少なくとも、半導体層２５５においてソース電極又はドレイン電極を形成する導電層２２２と接する領域は薄膜化しないものとする。
半導体層２５５は、半導体層２０３を選択的にレジストマスク２６４で覆い、当該レジストマスク２６４に覆われていない半導体層２０３をエッチングして局所的に薄膜化して形成する。このとき、レジストマスク２６４に覆われていない領域において、所望の膜厚の半導体層が残存するようにエッチング条件を制御する。薄膜化する方法は、上記実施の形態１の半導体層１０５を形成する方法と同様である。エッチング後、形成された半導体層２５５は凹凸を有し、凹部が薄膜化された領域となる。凸部は、レジストマスク２６４に覆われ、薄膜化されなかった領域であり、後に導電層２２２と接する。所望の形状の半導体層２５５を形成した後、レジストマスク２６４は除去する。なお、半導体層２５５の膜厚は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの範囲とする。そして、半導体層２５５において薄膜化された領域の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。
この後、半導体層２５５上に絶縁層２１４を形成する以降の工程は、図９で説明したものと同様である。
なお、図１０（Ａ）に示す薄膜トランジスタ２５０は、上記作製方法に限定されない。島状の半導体層２０３及びその側面と接し、且つ半導体層側面の高さと略一致する側面絶縁層を形成した後、半導体層２０３及び側面絶縁層のエッチングレートが略同じになるようなエッチング条件で半導体層２０３及び側面絶縁層を局所的に薄膜化することで、図１０（Ｃ）に示す半導体層２５５を形成することも可能である。
本発明を適用して作製した半導体装置は、半導体層を局所的に薄膜化し、該薄膜化した領域にチャネル形成領域を形成している。よって、サブスレッショルド値を小さくし、トランジスタの閾値電圧を小さくすることが可能になるため、半導体装置の動作特性を向上させることができる。また、半導体層の端部に起因する不良を低減させることができるため、信頼性の高い半導体装置を作製することができる。よって、半導体装置の高性能化が可能となる。
また、ソース領域又はドレイン領域として機能する高濃度不純物領域と、ソース電極又はドレイン電極を形成する導電層と、を電気的に接続する際に、両者の間にシリサイド領域を間に介する構造としている。その結果、コンタクト抵抗を低減することができるため、半導体装置の消費電力を低減させることが可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。具体的には、ゲート電極の側面に接してサイドウォール絶縁層を形成し、ＬＤＤ領域を形成する際のドーピング用マスクとしてサイドウォール絶縁層を利用する例を示す。なお、上記実施の形態１又は２と重複する構成は、簡略化及び一部省略して説明する。
基板４０２上に絶縁層４０４を介して島状の半導体層を形成した後、当該半導体層の側面と接する側面絶縁層４１２を形成する。次に、島状の半導体層を局所的に薄膜化して半導体層４０５を形成する。次に、半導体層４０５及び側面絶縁層４１２上に絶縁層４１４を形成する。次に、絶縁層４１４を介して半導体層４０５上にゲート電極４１９として機能する導電層４１６、導電層４１８を積層形成する。次に、半導体層４０５に対して第１の濃度の一導電型を付与する不純物元素を選択的に添加して、一対の低濃度不純物領域４０７と、チャネル形成領域４０６を形成する（図１３（Ａ）参照）。ここでは、導電層４１８をマスクとして、自己整合的に一対の低濃度不純物領域４０７と、当該一対の低濃度不純物領域４０７の間に位置するチャネル形成領域４０６を形成する。
ゲート電極４１９を形成して、一対の低濃度不純物領域４０７を形成するまでは、上記実施の形態１で示した基板１０２、絶縁層１０４、半導体層１０５、側面絶縁層１１２、絶縁層１１４、導電層１１６、導電層１１８、チャネル形成領域１０６、及び低濃度不純物領域１０７等の説明に準じるため、省略する。
次に、導電層４１６及び導電層４１８の側面と接するサイドウォール絶縁層４２６を形成する。そして、半導体層４０５に対して第２の濃度の不純物元素を選択的に添加して、ＬＤＤ領域として機能する低濃度不純物領域４０８と、ソース領域又はドレイン領域として機能する高濃度不純物領域４１０を形成する（図１３（Ｂ）参照）。ここでは、サイドウォール絶縁層４２６及びゲート電極４１９をマスクとして、自己整合的にＬＤＤ領域として機能する低濃度不純物領域４０８と、ソース領域又はドレイン領域として機能する高濃度不純物領域４１０を形成する。ここで、第１の濃度の不純物元素及び第２の濃度の不純物元素は、同じ導電型の不純物元素を添加し、例えばｐ型を付与する不純物元素であるボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ｎ型を付与する不純物元素であるリン（Ｐ）、ヒ素（Ａｓ）等を添加することができる。また、第１の濃度と比較して、第２の濃度を高くして、不純物元素を添加する。つまり、高濃度不純物領域４１０には、低濃度不純物領域４０７と比較して高い濃度の不純物元素が含まれるようにする。
ここでは、サイドウォール絶縁層４２６及びゲート電極４１９をマスクとして不純物元素を添加する。よって、ＬＤＤ領域として機能する低濃度不純物領域４０８は、半導体層４０５においてサイドウォール絶縁層４２６及び導電層４１６が重なる領域であって、且つ導電層４１８とは重ならない領域に形成される。また、高濃度不純物領域４１０は、半導体層４０５においてサイドウォール絶縁層４２６及びゲート電極４１９と重ならない領域に形成される。
ＬＤＤ領域として機能する低濃度不純物領域４０８は、ドレイン領域近傍の電界を緩和する効果がある。よって、ホットキャリアの発生を抑制することができる。
なお、チャネル形成領域４０６にトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域４０６に対する不純物元素の添加は、ゲート電極４１９を形成する前に行えばよい。
また、一導電型を付与する不純物元素を添加した後、熱処理を行って添加した不純物元素を活性化してもよい。熱処理は、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて行うことができ、４００℃乃至７００℃、好ましくは５００℃乃至６５０℃の温度範囲で行えばよい。また、熱処理は窒素雰囲気下で行うことが好ましい。
なお、サイドウォール絶縁層４２６を形成する際のエッチングにより、下層の絶縁層４１４もエッチングされて、半導体層４０５の一部、具体的にはサイドウォール絶縁層４２６と重ならない領域が選択的に露出される。このとき、エッチング条件によっては、半導体層４０５上層もエッチングされて膜厚が減少する場合がある。
次に、露出させた半導体層４０５上に金属層を形成した後、熱処理によりシリサイド領域４２４を形成する（図１３（Ｃ）参照）。
シリサイド領域４２４は、少なくとも露出させた半導体層４０５上に金属層を形成した後、熱処理することによって形成することができる。ここで金属層は、半導体層と反応してシリサイドを形成する材料、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）等の金属元素、又は当該金属元素を含む合金材料を用いて、スパッタリング法等により形成する。熱処理を行うことによって半導体層４０５及び金属層が接する領域が反応し、該領域の半導体層４０５の一部がシリサイド化してシリサイド領域４２４が形成される。このとき、半導体層４０５に形成されている高濃度不純物領域４１０は、その一部がシリサイド化されて領域が減少し、高濃度不純物領域４１１となる。なお、シリサイド領域は、高濃度不純物領域の一部に形成されるともいえる。熱処理は、ＲＴＡ又はファーネスアニール炉を用いればよい。また、露出させた半導体層４０５上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから金属層を形成する。
なお、シリサイド領域４２４の形状、膜厚等は、反応させる金属層の膜厚、熱処理温度、又は熱処理時間等を適宜制御することによって選択できる。ここでは、シリサイド領域４２４は、半導体層４０５の薄膜化された領域の膜厚未満となるように形成されている例を示す。もちろん、半導体層４０５において、サイドウォール絶縁層４２６及びゲート電極４１９と重ならない領域全体がシリサイド化されたシリサイド領域を形成してもよい。また、シリサイド領域が、サイドウォール絶縁層４２６下の半導体層４０５まで形成されていてもよい。なお、シリサイド領域４２４形成後、未反応の金属層はウェットエッチングやドライエッチングを用いて除去する。なお、半導体層の側面には側面絶縁層が形成されているため、未反応の金属層をエッチング除去する際に半導体層の側面までエッチングされてしまうのを防止することもできる。
次に、基板４０２上に形成された絶縁層や導電層等を覆うように絶縁層４２０を形成する。次に、シリサイド領域４２４を間に介して、半導体層４０５に形成された高濃度不純物領域４１１と電気的に接続される導電層４２２を形成する（図１３（Ｄ）参照）。導電層４２２は、ソース電極又はドレイン電極として機能する。絶縁層４２０、導電層４２２は、上記実施の形態１で示した絶縁層１２０、導電層１２２と同様に形成すればよい。
なお、導電層４２２は、薄膜化されていない領域の半導体層４０５に形成されたシリサイド領域４２４と接するように形成される。よって、絶縁層４２０に導電層４２２を形成する開口を形成する際に、該開口近傍の半導体層が除去され消失するのを防止することができ、且つコンタクト抵抗の増加を防止することができる。その結果、製造工程において歩留まりの低下を防止し、完成する半導体装置の高性能化を実現することができる。また、本実施の形態では、半導体層及びソース電極又はドレイン電極として機能する導電層を電気的に接続させる際に、シリサイド領域を間に介する構成としている。よって、コンタクト抵抗の低減を図ることができるため、低消費電力化を可能とし、高性能化を実現できる。また、シリサイド領域を形成することで、ソース領域又はドレイン領域として機能する不純物領域の低抵抗化を図ることができる。よって、オン電流の低下を抑えることができ、半導体装置の動作特性の劣化を防止することができる。
以上により、本発明を適用した薄膜トランジスタ４００を形成することができる。なお、本実施の形態で示したトランジスタの構造は一例であり、図示した構造に限定されるものではない。
本発明を適用して作製した半導体装置は、半導体層を局所的に薄膜化し、該薄膜化した領域にチャネル形成領域を形成している。よって、サブスレッショルド値を小さくし、トランジスタの閾値電圧を下げることが可能になるため、半導体装置の動作特性を向上させることができる。また、ソース電極又はドレイン電極を形成する導電層と接続する領域は薄膜化しない構成とするため、コンタクト開口の際の半導体層消失等の不良を防止することができる。さらに、ソース電極又はドレイン電極を形成する導電層及びソース領域又はドレイン領域として機能する高濃度不純物領域を、両者の間にシリサイド領域を介する構成とするため、コンタクト抵抗を低減することができ、半導体装置の低消費電力化が可能になる。また、半導体層の端部に側面絶縁層を形成することで、半導体層の形状に起因する不良を低減させることができ、信頼性の高い半導体装置を作製することができる。よって、半導体装置の高性能化が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図面を用いて説明する。具体的には、トランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加する例について説明する。なお、上記実施の形態１乃至３と重複する構成は、簡略化及び一部省略して説明する。
基板６０２上に第１絶縁層６０４を形成する（図２９（Ａ）参照）。
基板６０２は、ガラス基板、石英基板、サファイア基板、セラミック基板、又は表面に絶縁層が形成された金属基板或いはシリコン基板等の半導体基板などを用いることができる。
第１絶縁層６０４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等を用いて形成する。第１絶縁層６０４は、下地絶縁層として機能する。具体的には、基板６０２から半導体層へアルカリ金属等が拡散し、半導体層が汚染することを防ぐブロッキング層として機能する。また、基板６０２の表面に凹凸がある場合、平坦化する層としても機能することができる。また、下地絶縁層として機能する絶縁層は単層構造でも、２層以上の積層構造でもよい。
次に、第１絶縁層６０４に対して一導電型を付与する不純物元素６０６を添加し、第２絶縁層６０８を形成する（図２９（Ｂ）参照）。第２絶縁層６０８は、添加された不純物元素６０６を含む第１絶縁層６０４に相当する。
一導電型を付与する不純物元素６０６としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。不純物元素６０６は、イオン注入法や熱拡散法等のドーピング法を用いて添加すればよい。なお、第１絶縁層６０４に対する不純物元素６０６添加の際、下方の基板６０２まで不純物元素６０６が添加される場合もある。
第２絶縁層６０８上に半導体層６１０を形成する（図２９（Ｃ）参照）。本実施の形態では、半導体層６１０として非晶質半導体層を形成する。半導体層はシリコンを主成分とする材料を用いて形成するのが好ましく、具体的には、シリコン、シリコンゲルマニウム等を用いて、ＣＶＤ法やスパッタリング法により形成することができる。また、ゲルマニウムを用いて形成してもよい。
次に、半導体層６１０を結晶化して、結晶性を有する半導体層６１４を形成する。半導体層６１４には、結晶化の際の熱処理により、第２絶縁層６０８に含まれる不純物元素６０６が拡散される（図２９（Ｄ）参照）。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）若しくはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法、又はそれらの方法を組み合わせた方法等を適用する。詳しい結晶化法の説明は、上記実施の形態１に準じる。例えば、本実施の形態では、ＣＷレーザを用いて結晶化を行うことができる。このとき、レーザビーム６１２の照射によって第２絶縁層６０８に含まれる不純物元素６０６が半導体層６１０に拡散して、結晶性を有する半導体層６１４が形成される。半導体層６１４には、第２絶縁層６０８から拡散された不純物元素６０６が含まれ、該不純物元素により閾値電圧を制御することができる。
半導体層６１４に含まれる不純物元素の濃度は、所望の閾値電圧により異なる。例えば、ｐ型を付与する不純物元素が含まれる場合、約１×１０１６ｃｍ−３乃至１×１０１８ｃｍ−３程度となるようにすればよい。半導体層６１４の一部は後にチャネル形成領域を形成するため、半導体層６１４に所定の濃度の不純物元素を拡散させることで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。
なお、第２絶縁層６０８は、結晶化の際の熱処理により含んでいた不純物元素６０６が半導体層に拡散される。よって、半導体層結晶化後の第２絶縁層６０８は、含まれる不純物元素の濃度が減少する。
以上で得られた結晶性の半導体層６１４を所望の形状に加工することによって、実施の形態１乃至３における半導体装置の半導体層として用いることができる。
本実施の形態によれば、下地絶縁層に不純物元素を添加し、該不純物元素を結晶化を利用して半導体層に間接的に添加することができる。よって、半導体層に直接不純物元素をドーピング法等によって添加せずにすむため、ドーピングの際に生じる欠陥等も防止でき、半導体層の結晶性に影響を及ぼすことを防止することができる。また、結晶化のための熱処理によって、不純物元素の活性化も行うことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態と異なる半導体装置及びその作製方法の例について、図１５乃至図２２を用いて説明する。具体的には、異なる導電型の薄膜トランジスタを具備する半導体装置の例を示す。
図１５は、本実施の形態で示す半導体装置の上面図及び断面図であり、複数のトランジスタを具備する半導体装置の構成を示している。図１５（Ａ）は上面図、図１５（Ｂ）は図１５（Ａ）における破線Ａ１Ｂ１間の断面図を示し、図１５（Ｃ）は図１５（Ａ）における破線Ａ２Ｂ２間の断面図を示している。なお、図１５（Ａ）は、一部薄膜等の構成要素を省略している。
図１５に示す半導体装置は、基板８００上に絶縁層８０２を介して島状に設けられた半導体層８０５、半導体層８１３と、当該半導体層８０５、８１３上に絶縁層８２２を介して設けられたゲート電極を形成する導電層８２４、導電層８２６と、当該導電層８２６上に絶縁層８３６、絶縁層８３８を介して設けられたソース電極又はドレイン電極を形成する導電層８４０と、を有している（図１５（Ａ）乃至（Ｃ）参照）。
ゲート電極は、導電層８２４及び導電層８２６の積層構造で形成されている。導電層８２４、８２６は、島状の半導体層８０５、８１３をそれぞれ横断するように設けられている。また、導電層８２４及び導電層８２６の側面に接してサイドウォール絶縁層８２８が設けられている。なお、ここではゲート電極を導電層８２４、８２６の２層の積層構造で形成する例を示したが、本発明は特に限定されず、ゲート電極は単層構造でもよいし、３層以上の積層構造でもよい。また、ゲート電極を積層構造にする場合、下層の導電層の幅が大きくなるようにしてもよい。さらに、ゲート電極として形成される導電層の側面をテーパ形状にしてもよいし、２層以上の導電層の積層構造として各層でテーパ角度が異なるようにしてもよい。また、後にシリサイド領域を形成しない場合には、サイドウォール絶縁層８２８を形成しなくともよい。
島状に設けられた半導体層８０５は、局所的に薄膜化された領域を有する。半導体層８０５は、チャネル形成領域８０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域８０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域８１０と、高濃度不純物領域８１０に接するシリサイド領域８６１を有する。チャネル形成領域８０６は、絶縁層８２２を介して導電層８２４、８２６と重なる領域の半導体層８０５に形成されている。また、チャネル形成領域８０６は、半導体層８０５において局所的に薄膜化された領域に形成される。低濃度不純物領域８０８は、絶縁層８２２を介してサイドウォール絶縁層８２８と重なる領域の半導体層８０５に形成されている。高濃度不純物領域８１０は、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重ならない領域の半導体層８０５に形成されている。また、半導体層８０５において、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重ならない領域で、且つ高濃度不純物領域８１０上に接してシリサイド領域８６１が形成されている。なお、シリサイド領域８６１は、高濃度不純物領域の一部ともいえる。
シリサイド領域８６１は、少なくともその一部が、薄膜化されていない領域の半導体層８０５に形成される。なお、ここではシリサイド領域８６１を、薄膜化されている領域の半導体層８０５の膜厚未満となるように形成する例を示すが、特に限定されない。例えば、サイドウォール絶縁層８２８と重ならない領域の半導体層８０５の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域を形成してもよい。ここで上面とは半導体層８０５においてシリサイド化のための金属層が形成される面側であり、下面とは絶縁層８０２と接する面側である。また、シリサイド領域の一部が、サイドウォール絶縁層８２８下の半導体層８０５（但し、チャネル形成領域８０６は除く）まで形成されていてもよい。
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層８０５と、サイドウォール絶縁層８２８及びゲート電極を形成する導電層８２４、８２６が重なる領域のみに形成されている。なお、シリサイド領域８６１を形成しない場合には、ゲート絶縁層として機能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、ソース電極又はドレイン電極として機能する導電層８４０はシリサイド領域８６１に接し、当該シリサイド領域８６１を間に介して高濃度不純物領域８１０と電気的に接続されている。
チャネル形成領域８０６は一対の高濃度不純物領域８１０の間に位置しており、低濃度不純物領域８０８はチャネル形成領域８０６と高濃度不純物領域８１０の間にそれぞれ位置している。つまり、チャネル形成領域８０６は、一対の高濃度不純物領域８１０の間、及び一対の低濃度不純物領域８０８の間に位置しており、且つ一対の低濃度不純物領域８０８に接して形成されている。また、高濃度不純物領域８１０は、低濃度不純物領域８０８と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。また、半導体層８０５の側面に接して、側面絶縁層８１２が設けられている。
同様に、島状に設けられた半導体層８１３は、局所的に薄膜化された領域を有する。半導体層８１３は、チャネル形成領域８１４と、ＬＤＤ領域として機能する低濃度不純物領域８１６と、ソース領域又はドレイン領域として機能する高濃度不純物領域８１８と、高濃度不純物領域８１８上に接するシリサイド領域８６３を有する。チャネル形成領域８１４は、絶縁層８２２を介して導電層８２４、８２６と重なる領域の半導体層８１３に形成されている。また、チャネル形成領域８１４は、局所的に薄膜化された領域の半導体層８１３に形成される。低濃度不純物領域８１６は、絶縁層８２２を介してサイドウォール絶縁層８２８と重なる領域の半導体層８１３に形成されている。高濃度不純物領域８１８は、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重ならない領域の半導体層８１３に形成されている。また、半導体層８１３において、絶縁層８２２を介して導電層８２４、導電層８２６及びサイドウォール絶縁層８２８と重ならない領域で、且つ高濃度不純物領域８１８上に接してシリサイド領域８６３が形成されている。なお、シリサイド領域８６３は、高濃度不純物領域の一部ともいえる。
シリサイド領域８６３は、少なくともその一部が、薄膜化されていない領域の半導体層８１３に形成される。なお、ここではシリサイド領域８６３を、薄膜化されている領域の半導体層８１３の膜厚未満となるように形成する例を示すが、特に限定されない。例えば、サイドウォール絶縁層８２８と重ならない領域の半導体層８１３の一部又は全体に、上面から下面までの全体をシリサイド化したシリサイド領域を形成してもよい。ここで上面とは半導体層８１３においてシリサイド化のための金属層が形成される面側であり、下面とは絶縁層８０２と接する面側である。また、シリサイド領域の一部が、サイドウォール絶縁層８２８下の半導体層８１３（但し、チャネル形成領域８１４は除く）まで形成されていてもよい。
また、ゲート絶縁層として機能する絶縁層８２２は、半導体層８１３と、サイドウォール絶縁層８２８及びゲート電極を形成する導電層８２４、８２６が重なる領域のみに形成されている。なお、シリサイド領域８６３を形成しない場合には、ゲート絶縁層として機能する絶縁層８２２は、半導体層全体を覆うように形成してもよい。また、ソース電極又はドレイン電極として機能する導電層８４０はシリサイド領域８６３に接し、当該シリサイド領域８６３を間に介して高濃度不純物領域８１８と電気的に接続されている。
チャネル形成領域８１４は高濃度不純物領域８１８の間に位置しており、低濃度不純物領域８１６はチャネル形成領域８１４と高濃度不純物領域８１８の間にそれぞれ位置している。つまり、チャネル形成領域８１４は、一対の高濃度不純物領域８１８の間、及び一対の低濃度不純物領域８１６の間に位置しており、且つ一対の低濃度不純物領域８１６に接して形成されている。また、高濃度不純物領域８１８は、低濃度不純物領域８１６と比較して、高い濃度で一導電型を付与する不純物元素が添加されている。また、半導体層８１３の側面に接して、側面絶縁層８２０が設けられている。
本実施の形態において、半導体層８０５及び半導体層８１３には、相異なる導電型の不純物元素が添加されているものとする。つまり、低濃度不純物領域８０８及び高濃度不純物領域８１０は、低濃度不純物領域８１６及び高濃度不純物領域８１８と異なる導電型を付与する不純物元素が添加されている。また、シリサイド領域８６１にも、シリサイド領域８６３と異なる導電型を付与する不純物元素が添加されている場合もある。
半導体層８０５及び半導体層８１３と、ゲート電極を形成する導電層８２４、８２６との間には、絶縁層８２２が設けられている。絶縁層８２２は、ゲート絶縁層として機能する。また、半導体層８０５の側面と接して側面絶縁層８１２が形成され、同様に半導体層８１３の側面と接して側面絶縁層８２０が形成されている。なお、図１５（Ａ）、（Ｃ）に示されるように、ゲート電極を形成する導電層８２４、８２６が横断する領域の半導体層８０５では、半導体層８０５及びその側面と接して形成された側面絶縁層８１２上にゲート絶縁層として機能する絶縁層８２２が形成されている。同様に、半導体層８１３においてゲート電極を形成する導電層８２４、８２６が横断する領域では、半導体層８１３及びその側面と接して形成された側面絶縁層８２０上にゲート絶縁層として機能する絶縁層８２２が形成されている。よって、半導体層８０５及び半導体層８１３の端部、特に半導体層８０５及び半導体層８１３においてゲート電極を形成する導電層８２４、８２６が横断する領域（ゲート電極が半導体層端部を乗り越える領域）における絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極の短絡、リーク電流の発生、静電破壊等を防止することができる。その結果、完成する半導体装置の信頼性を向上させることが可能となる。
ソース電極又はドレイン電極を形成する導電層８４０は、絶縁層８３６、絶縁層８３８に形成された開口を介して半導体層８０５に形成された高濃度不純物領域８１０、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続されるように設けられている。このとき、導電層８４０及び高濃度不純物領域８１０は、シリサイド領域８６１を間に介して接続される。同様に、導電層８４０及び高濃度不純物領域８１８は、シリサイド領域８６３を間に介して接続される。また、導電層８４０は、半導体層８０５及び半導体層８１３において薄膜化されていない領域に接する。なお、図１５に示すように、半導体層８０５に形成された高濃度不純物領域８１０と、半導体層８１３に形成され、且つ高濃度不純物領域８１０と導電型が異なる高濃度不純物領域８１８とを電気的に接続することにより、ＣＭＯＳ回路を形成してもよい。
次に、図１５で示した半導体装置の作製方法の一例に関して、図面を用いて説明する。
まず、基板８００上に絶縁層８０２を介して島状の半導体層８０１、島状の半導体層８０３を形成する（図１６（Ａ）、図２０（Ａ）、図２１（Ａ）参照）。
基板８００は、絶縁表面を有する基板を用いればよい。例えばガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
絶縁層８０２は、ＣＶＤ法やスパッタリング法やＡＬＤ法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層８０２は、基板８００から半導体層８０１、８０３へアルカリ金属等が拡散し、半導体層８０１、８０３が汚染することを防ぐブロッキング層として機能する。また、基板８００の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層８０２は、基板８００からの不純物拡散や基板８００表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を単層構造としているが、２層以上の積層構造としてもよい。
半導体層８０１、８０３は、ＣＶＤ法やスパッタリング法を用いて、シリコン、ゲルマニウム、シリコンゲルマニウム等のシリコンを主成分とする材料を用いて形成するのが好ましい。例えば、半導体層８０１、８０３は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって、島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、又はこれらの方法を組み合わせて行うことができる。なお、レーザ結晶化法を行う場合、ＣＷレーザや繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いると、一方向に長い結晶粒を形成することができるため好ましい。半導体層８０１、８０３の膜厚は、１０ｎｍ乃至２００ｎｍ、好ましくは３０ｎｍ乃至５０ｎｍの範囲で形成する。
なお、半導体層８０１、８０３は、端部がテーパ形状となるように形成してもよいし、垂直形状となるように形成してもよい。半導体層の端部の形状は、エッチング条件を適宜選択することにより制御することができる。
なお、ここでは種々の結晶化法を用いて半導体層８０１、８０３を形成する例を示したが、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用いてもよい。この場合、絶縁表面に設けられた単結晶半導体層が半導体層８０１、８０３となる。
次に、半導体層８０１の側面と接する側面絶縁層８１２、及び半導体層８０３の側面と接する側面絶縁層８２０を形成する（図１６（Ｂ）、図２０（Ａ）、図２１（Ｂ）参照）。
側面絶縁層８１２、側面絶縁層８２０は、島状に設けられた半導体層８０１及び半導体層８０３を覆って埋め込むように絶縁層を形成し、当該絶縁層を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングして半導体層８０１、８０３の側面と接する領域のみ残存させて形成することができる。
具体的には、まず、半導体層８０１及び半導体層８０３を埋め込むように絶縁層を形成する。当該絶縁層は、ＣＶＤ法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成する。好ましくは、後に半導体層８０１及び半導体層８０３上に形成する絶縁層８２２と比較して誘電率が小さい層を形成すると、半導体層端部の形状に起因する電界集中を緩和することができる。また、半導体層８０１、８０３上を覆うように形成する絶縁層は、少なくとも半導体層８０１、８０３の端部を十分に被覆できる膜厚で形成し、好ましくは半導体層８０１、８０３の１．５倍乃至３倍の膜厚で形成する。
次に、半導体層８０１及び半導体層８０３を覆うように形成した絶縁層を、垂直方向を主体とした異方性エッチングを行うことにより選択的にエッチングして、側面絶縁層８１２、８２０を形成する。側面絶縁層８１２、８２０は丸みを帯びた形状でも、角を有する形状としてもよい。好ましくは、側面絶縁層８１２、８２０のコーナー部を緩やかな形状とすることで、上層に積層される層の被覆性を良好にすることができる。
なお、側面絶縁層８１２、８２０を形成する際のエッチングの影響により、半導体層８０１、８０３の一部が非晶質化する場合がある。この場合、半導体層８０１、８０３の非晶質化された領域を選択的にエッチングしてもよい。また、レーザビームの照射、又はＲＴＡ若しくはファーネスアニール炉を用いて熱処理を行い、半導体層８０１、８０３を再結晶化してもよい。また、半導体層に一導電型を付与する不純物元素を添加して不純物領域を形成した後、不純物領域を活性化するための熱処理と併せて再結晶化してもよい。
次に、半導体層８０１及び半導体層８０３を局所的に薄膜化して、半導体層８０５及び半導体層８１３を形成する（図１６（Ｃ）、図２０（Ｂ）、図２１（Ｃ）参照）。
半導体層８０５は、半導体層８０１を選択的にエッチングすることにより局所的に薄膜化する。同様に、半導体層８１３は、半導体層８０３を選択的にエッチングすることにより局所的に薄膜化する。このとき、薄膜化したくない領域は、レジストマスク８４９で覆っておく。なお、レジストマスクで覆われていない領域において、所望の膜厚の半導体層が残存するように、エッチング条件を制御する必要がある。半導体層８０１、８０３のエッチングは、レジストマスク８４９が形成された側から絶縁層８０２側へ、垂直方向を主体として行われるのが好ましい。エッチング後、形成された半導体層８０５及び半導体層８１３は凹部を有し、該凹部が薄膜化された領域となる。なお、半導体層をエッチングした後、レジストマスク８４９は除去する。
半導体層８０５及び半導体層８１３の膜厚範囲は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍとする。そして、半導体層８０５及び半導体層８１３の薄膜化された領域の膜厚範囲は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。
なお、半導体層８０１、８０３を薄膜化する際、レジストマスク８４９に覆われていない領域の側面絶縁層１１２もほぼ同じ高さになるようにエッチングするのが好ましい（図２０（Ｂ）、図２１（Ｃ）参照）。これは、半導体層８０１、８０３及び側面絶縁層８１２、８２０のエッチングレートが略同じになるようなエッチング条件とする、つまりエッチングの選択比を１に近い条件とすればよい。
なお、後に完成する薄膜トランジスタの閾値電圧を制御するため、半導体層８０５、８１３に低濃度の一導電型を付与する不純物元素を添加してもよい。この場合は、完成する薄膜トランジスタのチャネル形成領域にも不純物元素が添加されることになる。一導電型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等のｎ型を付与する不純物元素、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等のｐ型を付与する不純物元素を用いることができる。例えば、不純物元素として、ボロンを１×１０１６ｃｍ−３乃至１×１０１８ｃｍ−３の濃度で半導体層８０５、８１３に含まれるように添加することが可能である。このとき、半導体層８０５、８１３には、異なる濃度の不純物元素を添加してもよいし、異なる導電型の不純物元素を添加してもよい。
次に、半導体層８０５及びその側面と接する側面絶縁層８１２、並びに半導体層８１３及びその側面と接する側面絶縁層８２０上に絶縁層８２２を形成する（図１６（Ｄ）、図２１（Ｄ）参照）。
絶縁層８２２は、ＣＶＤ法やスパッタリング法、ＡＬＤ法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。好ましくは、半導体層８０５の側面と接する側面絶縁層８１２、及び半導体層８１３の側面と接する側面絶縁層８２０よりも誘電率が大きい材料を用いて形成するとよい。絶縁層８２２は、上述した材料のうち１つ又は複数を用いて単層構造又は積層構造で形成する。また、絶縁層８２２は、高密度プラズマ処理による半導体層８０５、８１３の固相酸化若しくは固相窒化で形成してもよい。絶縁層８２２はゲート絶縁層として機能する。絶縁層８２２の膜厚は１ｎｍ乃至５０ｎｍ、好ましくは１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍとする。
次に、絶縁層８２２を介して半導体層８０５、半導体層８１３上に、ゲート電極として機能する導電層８２４、導電層８２６を、それぞれ積層形成する（図１７（Ａ）、図２０（Ｃ）、図２２（Ａ）参照）。なお、ゲート電極を形成する導電層８２４、８２６は、半導体層８０５、８１３において、局所的に薄膜化された領域上に形成する。
ゲート電極を形成する導電層は、ＣＶＤ法やスパッタリング法により、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電層を形成した後、当該導電層を選択的にエッチングして形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。なお、ゲート電極を形成する導電層は単層構造でも３層以上の積層構造でもよい。また、ゲート電極の側面をテーパ形状としてもよい。ゲート電極を導電層の積層構造とする場合、下層の導電層の幅を大きくしてもよいし、各層の側面を異なる角度のテーパ形状としてもよい。
本実施の形態では、導電層を基板上全面に成膜した後、該導電層を選択的にエッチングして所望の形状に加工して導電層８２４、８２６を形成している。ここでは、島状の半導体層８０５、８１３を、分離した導電層がそれぞれ横断するように、基板全面に形成した導電層をエッチング加工している。このとき、分離した導電層は、島状の半導体層８０５、８１３と重ならない領域で一体となるように加工する。つまり、連続する導電層から枝分かれした２本の導電層が、それぞれ島状の半導体層８０５、８１３を横断するように形成されている。
次に、半導体層８１３上を覆うようにレジストマスク８５０を選択的に形成し、当該レジストマスク８５０、導電層８２４及び導電層８２６をマスクとして、半導体層８０５に第１の濃度の一導電型を付与する不純物元素８５１を添加して、不純物領域８０７を形成する（図１７（Ｂ）、図２０（Ｃ）参照）。ここでは、導電層８２４、８２６をマスクとして不純物元素８５１を添加し、自己整合的に一対の不純物領域８０７と、当該一対の不純物領域８０７の間に位置するチャネル形成領域８０６を形成する。不純物元素８５１としては、リンやヒ素等のｎ型を付与する不純物元素、ボロンやアルミニウム、ガリウム等のｐ型を付与する不純物元素等を用いることができる。ここでは、不純物元素８５１として、リン（Ｐ）を添加する。なお、不純物領域８０７は、後のＬＤＤ領域として機能する低濃度不純物領域の一部を形成する。また、導電層８２４、８２６下の半導体層８０５には、チャネル形成領域８０６が形成される。よって、チャネル形成領域８０６は、局所的に薄膜化された領域の半導体層８０５に形成される。
次に、半導体層８０５上を覆うようにレジストマスク８５２を選択的に形成し、当該レジストマスク８５２、導電層８２４、導電層８２６をマスクとして、半導体層８１３に第２の濃度の一導電型を付与する不純物元素８５３を添加して、不純物領域８１５を形成する（図１７（Ｃ）、図２０（Ｃ）参照）。ここでは、導電層８２４、８２６をマスクとして不純物元素８５３を添加し、自己整合的に一対の不純物領域８１５と、当該一対の不純物領域８１５の間に位置するチャネル形成領域８１４を形成する。不純物元素８５３は、先に半導体層８０５に添加した不純物元素８５１と異なる導電型の元素を添加するものとする。本実施の形態では、ボロン（Ｂ）を添加する。なお、不純物領域８１５は、後のＬＤＤ領域として機能する低濃度不純物領域の一部を形成する。また、導電層８２４、８２６下の半導体層８１３には、チャネル形成領域８１４が形成される。よって、チャネル形成領域８１４は、局所的に薄膜化された領域の半導体層８１３に形成される。
次に、導電層８２４及び導電層８２６の側面と接するサイドウォール絶縁層８２８を形成する（図１７（Ｄ）、図２０（Ｃ）、図２２（Ａ）参照）。サイドウォール絶縁層８２８は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて、単層構造又は積層構造の絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層８２４及び導電層８２６の側面に形成することができる。ここでは、サイドウォール絶縁層８２８は、導電層８２４、８２６の側面と接しない面を湾曲状に形成する。具体的には、任意の曲率を有し、接する導電層８２４、８２６の側面に対して凸形状に湾曲するように形成する。もちろん、本発明は特に限定されず、サイドウォール絶縁層８２８は丸みを帯びた形状でなく、角を有する形状としてよい。なお、サイドウォール絶縁層８２８は、ＬＤＤ領域として機能する低濃度不純物領域を形成する際のドーピング用マスクとして用いることができる。
また、サイドウォール絶縁層８２８を形成する際のエッチングにより下層の絶縁層８２２もエッチングして、半導体層８０５及び半導体層８１３の一部、詳しくはサイドウォール絶縁層８２８と重ならない領域を選択的に露出させる。絶縁層８２２は、サイドウォール絶縁層８２８及び導電層８２４、８２６、並びに半導体層８０５又は半導体層８１３が重なる領域に残存する。また、サイドウォール絶縁層８２８を形成する際のエッチング条件によっては、半導体層８０５、８１３上層もエッチングされて膜厚が減少する場合もある。
次に、半導体層８１３上を覆うようにレジストマスク８５４を選択的に形成する。当該レジストマスク８５４、導電層８２４、８２６及びその側面に接するサイドウォール絶縁層８２８をマスクとして、半導体層８０５に第３の濃度の一導電型を付与する不純物元素８５５を添加する（図１８（Ａ）、図２０（Ｄ）参照）。ここでは、導電層８２４、８２６及びその側面に接するサイドウォール絶縁層８２８をマスクとして半導体層８０５に不純物元素８５５を添加し、自己整合的に一対の高濃度不純物領域８０９、一対の低濃度不純物領域８０８を形成する。高濃度不純物領域８０９はソース領域又はドレイン領域として機能し、低濃度不純物領域８０８はＬＤＤ領域として機能する。不純物元素８５５は、先に半導体層８０５に添加した不純物元素８５１と同じ導電型の不純物元素を添加するものとする。本実施の形態ではリン（Ｐ）を添加する。また、第１の濃度と比較して、第３の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域８０９には、低濃度不純物領域８０８と比較して高い濃度の不純物元素が添加される。
次に、半導体層８０５上を覆うようにレジストマスク８５６を選択的に形成する。当該レジストマスク８５６、導電層８２４、８２６及びその側面と接するサイドウォール絶縁層８２８をマスクとして、半導体層８１３に第４の濃度の一導電型を付与する不純物元素８５７を添加する（図１８（Ｂ）、図２０（Ｄ）参照）。ここでは、導電層８２４、８２６及びその側面に接するサイドウォール絶縁層８２８をマスクとして半導体層８１３に不純物元素８５７を添加し、自己整合的に一対の高濃度不純物領域８１７、一対の低濃度不純物領域８１６を形成する。高濃度不純物領域８１７はソース領域又はドレイン領域として機能し、低濃度不純物領域８１６はＬＤＤ領域として機能する。不純物元素８５７は、先に半導体層８１３に添加した不純物元素８５３と同じ導電型の不純物元素を添加するものとする。本実施の形態では、ボロン（Ｂ）を添加する。また、第２の濃度と比較して、第４の濃度を高くして不純物元素を添加する。よって、高濃度不純物領域８１７には、低濃度不純物領域８１６と比較して高い濃度の不純物元素が添加される。
以上により、半導体層８０５にソース領域又はドレイン領域として機能する高濃度不純物領域８０９と、ＬＤＤ領域として機能する低濃度不純物領域８０８と、チャネル形成領域８０６が形成される。また、半導体層８１３にソース領域又はドレイン領域として機能する高濃度不純物領域８１７と、ＬＤＤ領域として機能する低濃度不純物領域８１６と、チャネル形成領域８１４が形成される。本実施の形態では、チャネル形成領域８０６、８１４は、導電層８２４、８２６を用いて自己整合的に形成することができる。また、低濃度不純物領域８０８、８１６は、導電層８２４、８２６及びその側面と接するサイドウォール絶縁層８２８を用いて自己整合的に形成することができる。
次に、露出させた半導体層８０５、８１３上に金属層８６０を形成する（図１９（Ａ）参照）。
金属層８６０は、少なくとも露出させた半導体層８０５、８１３上に形成する。ここでは、基板全面に金属層８６０を形成する。金属層８６０は、半導体層と反応してシリサイドを形成する材料を用いて形成すればよく、例えばニッケル、チタン、コバルト、白金等の金属元素又は当該金属元素を含む合金材料を用いて、スパッタリング法等により形成すればよい。なお、金属層８６０の膜厚は、形成したいシリサイド領域の形状、膜厚等により、適宜選択すればよい。金属層８６０を形成する際に、露出させた半導体層上に自然酸化膜が形成されている場合は、自然酸化膜を除去してから形成する。
次に、熱処理を行うことにより、半導体層８０５の一部にシリサイド領域８６１、半導体層８１３の一部にシリサイド領域８６３を形成する（図１９（Ｂ）、図２０（Ｅ）参照）。
シリサイド領域８６１、８６３は、熱処理を行うことにより、半導体層８０５及び金属層８６０、並びに半導体層８１３及び金属層８６０が接する領域が反応し、該領域の半導体層の一部がシリサイド化して形成される。なお、本実施の形態では、半導体層８０５に形成されている高濃度不純物領域８０９の一部はシリサイド化されて領域が減少し、高濃度不純物領域８１０となる。同様に、半導体層８１３に形成されている高濃度不純物領域８１７の一部はシリサイド化されて領域が減少し、高濃度不純物領域８１８となる。なお、シリサイド領域は、高濃度不純物領域の一部に形成されているともいえる。熱処理は、ＲＴＡ又はファーネスアニール炉を用いればよい。
なお、シリサイド領域８６１、８６３の膜厚、形状等は、金属層８６０の膜厚、熱処理時間、熱処理温度等を適宜制御することによって選択できる。本実施の形態では、シリサイド領域８６１、８６３は、それぞれ半導体層８０５、８１３の薄膜化された領域の膜厚未満となるように形成されている例を示す。なお、半導体層８０５、８１３において、ゲート電極を形成する導電層８２４、８２６及びその側面と接するサイドウォール絶縁層８２８と重ならない領域全体をシリサイド化してもよい。また、サイドウォール絶縁層８２８と重なる領域まで入り込んでシリサイド領域が形成されてもよいが、チャネル形成領域まではシリサイド化されないようにする。
所望のシリサイド領域８６１、８６３を形成した後、未反応の金属層をエッチングにより除去する。例えば、本実施の形態では基板全面に金属層を形成しているので、絶縁層８０２、側面絶縁層８１２、８２０、サイドウォール絶縁層８２８、導電層８２６上に形成された金属層を除去する。また、シリサイド領域８６１、８６３上に未反応の金属層が残存する場合は、その金属層も除去する。
次に、基板８００上に設けられた絶縁層や導電層等を覆うように絶縁層８３６、絶縁層８３８を形成し、当該絶縁層８３８上に半導体層８０５に形成された高濃度不純物領域８１０、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続される導電層８４０を形成する（図１９（Ｃ）、図２０（Ｅ）、図２２（Ｂ）参照）。導電層８４０はソース電極又はドレイン電極として機能する。
絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法、ＡＬＤ法、塗布法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素若しくは窒素を含む無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層８３６、８３８は、ＣＶＤ法やスパッタリング法、ＡＬＤ法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは、導電層８２６等の上層に絶縁層８３６、８３８の２層の積層構造を形成しているが、単層構造としても３層以上の積層構造としてもよい。
導電層８４０は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。導電層８４０は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層８４０を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
導電層８４０は、薄膜化されていない領域の半導体層８０５と接して電気的に接続されるように形成する。同様に、半導体層８１３においても薄膜化されていない領域と接して電気的に接続されるように形成する。このようにすることで、導電層８４０を形成するため絶縁層８３６、８３８に開口を形成する際に、半導体層８０５、８１３が一部消失するような不良を防止することができ、製造工程における歩留まりの低下を防止できる。また、導電層８４０は、シリサイド領域８６１又はシリサイド領域８６３を間に介して、高濃度不純物領域８１０又は高濃度不純物領域８１８と電気的に接続されるため、コンタクト抵抗（導電層及び半導体層の接触抵抗）を低減することができ、消費電力を低減させることができる。
以上により、半導体層８０５を用いて形成されたｎチャネルトランジスタ８７０及び半導体層８１３を用いて形成されたｐチャネルトランジスタ８８０を具備する半導体装置を作製することができる。本実施の形態では、半導体層８０５に形成された高濃度不純物領域８１０と電気的に接続される導電層８４０と、半導体層８１３に形成された高濃度不純物領域８１８と電気的に接続される導電層８４０と、を電気的に接続させることによって、ｎチャネルトランジスタ及びｐチャネルトランジスタを有するＣＭＯＳ回路を形成している。
なお、本実施の形態では相異なる導電型を有する２つの薄膜トランジスタを具備するＣＭＯＳ回路を作製する例を示したが、本発明は特に限定されない。例えば、複数のｎチャネル薄膜トランジスタを具備するｎＭＯＳ回路、複数のｐチャネル薄膜トランジスタを具備するｐＭＯＳ回路等を作製することもできる。ｎＭＯＳ回路、ｐＭＯＳ回路等は、半導体層に添加する不純物元素を適宜選択すればよい。また、本発明に係るＣＭＯＳ回路を構成する薄膜トランジスタは、本実施の形態に示す薄膜トランジスタの構成に限定されず、他の実施形態で示した薄膜トランジスタを、適宜適用することができる。
本発明を適用した半導体装置は、サブスレッショルド値を小さくし、閾値電圧を下げることができ、半導体装置の動作特性を向上させることができる。また、半導体層の端部の形状及び特性等の影響による不良を防止、低減することができるため、半導体装置の信頼性を向上させることも可能になる。また、半導体層及び電極（配線）のコンタクト抵抗を低減することができるため、低消費電力化を実現することができる。よって、半導体装置の高性能化が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
（実施の形態６）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。本実施の形態では、図１５に示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。
図２３に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態１乃至５に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用いて構成することが可能である。
なお、図２３に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図２３に示すものに限定されるものではない。
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
また、図２４には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。
なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ等のカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
本発明を適用した半導体装置は、サブスレッショルド値を小さくし、閾値電圧を下げることが可能である。また、リーク電流を低減することができる。よって、動作特性及び信頼性が向上し、高速での回路駆動及び低消費電力化が実現できる。
また、上記実施の形態２乃至５に示すようなシリサイド領域を有する構成のトランジスタを適用した場合、コンタクト抵抗を低減できるため、信号遅延等を防止できる。よって、より高速での回路駆動が可能となる。
（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
本実施の形態で示す半導体装置の上面構造の一例について、図２６（Ａ）を参照して説明する。図２６に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至４で示した本発明に係る薄膜トランジスタを適用することができる。
また、図２６（Ｂ）、（Ｃ）に図２６（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態５で示した構造の上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図２６（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図２６（Ｃ）参照）。図２６（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図２７（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図２７（Ｂ）参照）またはリボン型の形状（図２７（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
本発明を適用した半導体装置は低消費電力化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。
次に、本実施の形態に係る半導体装置の動作例について説明する。
半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図２８（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図２８（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。
このように、リーダ／ライタから半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２８（Ｂ）参照）。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際にリーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２８（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。
なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図２５を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図２５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図２５（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図２５（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図２５（Ｄ）参照）。書籍類とは、書物、本等を指す（図２５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図２５（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図２５（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図２５（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
（実施の形態８）
本実施の形態では、上記実施の形態と異なる構成の半導体装置の例について、図３０を用いて説明する。具体的には、半導体装置として、不揮発性半導体記憶装置の１つであるメモリトランジスタの例を説明する。
本実施の形態で示すメモリトランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられている。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲート電極とも呼ばれる。浮遊ゲート電極上には、絶縁層を介して制御ゲート電極を備えている。
上記のような構造を有するメモリトランジスタは、制御ゲート電極に印加する電圧により、浮遊ゲート電極に電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲート電極に保持させる電荷の出し入れにより、データを記憶する仕組みになっている。浮遊ゲート電極への電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲート電極の間に高電圧を印加する。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。チャネル形成領域上に設けられる絶縁層は、トンネル絶縁層とも呼ばれている。
図３０に、本実施の形態に係る半導体装置である不揮発性半導体記憶装置の主要な構成を説明するための上面図及び断面図を示す。図３０は、特にメモリトランジスタの構成を示しており、図３０（Ａ）は上面図、図３０（Ｂ）は図３０（Ａ）における破線ＯＰ間の断面図、図３０（Ｃ）は図３０（Ａ）における破線ＱＲ間の断面図を示している。なお、図３０（Ａ）は、一部薄膜等を省略している。
図３０に示す不揮発性半導体記憶装置は、基板５０２上に絶縁層５０４を介して設けられたメモリトランジスタ５００を有している。メモリトランジスタ５００は、島状に設けられた半導体層５０５と、当該半導体層の側面と接して設けられた側面絶縁層５１２と、半導体層５０５の一表面上に順に設けられた第１絶縁層５１４、浮遊ゲート電極を形成する電荷蓄積層５１６、第２絶縁層５１７、制御ゲート電極を形成する導電層５１８の積層構造と、半導体層５０５上に絶縁層５５０を介して設けられたソース電極又はドレイン電極を形成する導電層５２２と、を有している。第１絶縁層５１４、電荷蓄積層５１６、第２絶縁層５１７、導電層５１８の積層構造の側面と接してサイドウォール絶縁層５２６が形成されている。また、導電層５２２は、絶縁層５５０を介して半導体層５０５と電気的に接続されている。
島状に設けられた半導体層５０５は、局所的に薄膜化された領域を有する。半導体層５０５の膜厚は０．５ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍとする。また、半導体層５０５において薄膜化された領域の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとする。また、半導体層５０５の端部は、上記実施の形態と同様、テーパ形状とすることができる。
また、半導体層５０５は、チャネル形成領域５０６と、ＬＤＤ領域として機能する一対の低濃度不純物領域５０８と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域５１１と、高濃度不純物領域５１１上に接するシリサイド領域５２４を有する。シリサイド領域５２４は、高濃度不純物領域の一部に形成されているともいえる。
チャネル形成領域５０６は、局所的に薄膜化された領域の半導体層５０５に形成されている。つまり、チャネル形成領域５０６の膜厚は０．５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとなる。半導体層５０５においてチャネル形成領域５０６を形成する領域を薄膜化する、好ましくは１０ｎｍ乃至２５ｎｍとすることで、サブスレッショルド値を減少させ、閾値電圧を下げ、閾値電圧のばらつきを減少させることが可能になる。その結果、完成するメモリトランジスタの動作範囲を大きく取ることができ、動作特性を向上させることができる。本発明は、局所的に薄膜化された領域の半導体層にチャネル形成領域を形成することを特徴の１つとしている。
シリサイド領域５２４は、少なくともその一部が、薄膜化されていない領域の半導体層５０５に形成される。また、シリサイド領域５２４は、高濃度不純物領域５１１上に接する領域で、且つサイドウォール絶縁層５２６及び導電層５１８と重ならない領域の半導体層５０５に形成されている。ソース電極又はドレイン電極として機能する導電層５２２はシリサイド領域５２４に接し、当該シリサイド領域５２４を間に介して高濃度不純物領域５１１と電気的に接続されている。半導体層５０５において、ソース電極又はドレイン電極として機能する導電層５２２及び高濃度不純物領域５１１を電気的に接続させる際に、シリサイド領域５２４を間に介する構造とすることで、コンタクト抵抗（半導体層及び導電層の接触抵抗）を低減することができる。また、シリサイド領域を形成することで、ソース領域又はドレイン領域として機能する不純物領域の低抵抗化を図ることができる。このようにシリサイド領域を設けることで、完成する半導体装置の信号遅延防止や低消費電力化、並びに動作特性の劣化防止が可能になる。
また、ソース電極又はドレイン電極として機能する導電層５２２を、薄膜化されていない領域の半導体層５０５と接するように形成することで、絶縁層５５０に導電層５２２を形成するための開口を形成する際に、形成する開口近傍の半導体層（高濃度不純物領域）まで除去されてしまうことを防止できる。よって、製造工程における歩留まりの低下を抑制できる。
なお、メモリトランジスタを構成する半導体層は図３０に示す構造に限定されず、上記実施の形態１乃至５で示したいずれの半導体層の構成を適用してもよい。例えば、シリサイド領域は形成されなくともよいし、ソース領域又はドレイン領域として機能する不純物領域全体がシリサイド化されていてもよい。
また、ここでは半導体層５０５にＬＤＤ領域として機能する低濃度不純物領域を形成する例を示すが、本発明は特に限定されず、ＬＤＤ領域は形成しなくともよい。ＬＤＤ領域を形成しない場合は、半導体層はソース領域又はドレイン領域として機能する一対の不純物領域の間に接してチャネル形成領域を有する構成となればよい。
局所的に薄膜化された領域の半導体層５０５上には、第１絶縁層５１４、電荷蓄積層５１６、第２絶縁層５１７、導電層５１８が積層形成されている。また、これらの積層構造は、島状の半導体層５０５を横断するように設けられている。第１絶縁層５１４はトンネル絶縁層として機能し、電荷蓄積層５１６は浮遊ゲート電極として機能する。第２絶縁層５１７はコントロール絶縁層として機能し、導電層５１８は制御ゲート電極として機能する。なお、ここでは第１絶縁層５１４、電荷蓄積層５１６、第２絶縁層５１７、導電層５１８の各層を単層構造で形成する例を示すが、本発明は特に限定されず２層以上の積層構造としてもよい。
島状に設けられた半導体層５０５の側面と接して側面絶縁層５１２が形成されている。図３０に示されるように、半導体層５０５において電荷蓄積層５１６、導電層５１８が横断する領域（電荷蓄積層５１６等が半導体層５０５端部を乗り越える領域）では、半導体層５０５及びその側面と接して形成された側面絶縁層５１２上にトンネル絶縁層として機能する第１絶縁層５１４が形成されている。よって、半導体層５０５の端部、特に半導体層５０５端部と電荷蓄積層５１６等が重畳する領域（電荷蓄積層５１６が半導体層５０５端部を乗り越える領域）における絶縁層の被覆不良に起因した不良、例えばリーク電流の発生、静電破壊等を防止することができる。また、メモリトランジスタは動作させるために高電圧を印加させるため、半導体層端部に局所的な電界集中が起きやすいが、本発明のような構成とすることで電界集中を緩和することができ、局所的劣化を抑制することができる。その結果、完成する不揮発性半導体記憶装置の信頼性を向上させることが可能となる。
半導体層５０５は、単結晶半導体又は結晶性半導体で形成されたものを用いることが好ましい。例えば、ＣＶＤ法やスパッタリング法によって基板全面に非晶質半導体層を形成し、当該半導体層を結晶化させた後、所望の形状にエッチング加工して形成することができる。半導体材料としてはシリコンを主成分とする材料を用いるのが好ましく、具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体層を設けたＳＯＩ基板を用い、絶縁表面に設けられた単結晶半導体層を加工して半導体層５０５を形成してもよい。
半導体層５０５にはチャネル形成領域５０６、低濃度不純物領域５０８、高濃度不純物領域５１１、シリサイド領域５２４が形成されている。チャネル形成領域５０６は一対の高濃度不純物領域５１１の間に位置しており、低濃度不純物領域５０８はチャネル形成領域５０６と高濃度不純物領域５１１の間にそれぞれ位置している。シリサイド領域５２４は、高濃度不純物領域５１１上に位置している。
低濃度不純物領域５０８には一導電型を付与する不純物元素が第１の濃度で添加されており、高濃度不純物領域５１１には一導電型を付与する不純物元素が第２の濃度で添加されている。低濃度不純物領域５０８及び高濃度不純物領域５１１には同じ導電型の不純物元素が添加されている。また、第１の濃度と比較して、第２の濃度を高くして不純物元素が添加されている。一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。
なお、チャネル形成領域５０６に、メモリトランジスタの閾値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。チャネル形成領域５０６に所定の濃度の不純物元素を添加することで、強制的にトランジスタの閾値電圧をシフトさせ、所望の閾値電圧とすることが可能である。
また、シリサイド領域５２４に、高濃度不純物領域５１１と同程度の不純物元素が添加されていてもよい。
側面絶縁層５１２は、半導体層が埋め込まれるように絶縁層を形成し、当該絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして形成する。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＤＬＣ、ポーラスシリカ等の材料を用いて形成することができる。なお、側面絶縁層５１２は、半導体層を島状に形成した後、局所的に薄膜化する前に形成するのが好ましい。
第１絶縁層５１４は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等を用いて単層構造又は積層構造で形成すればよい。第１絶縁層５１４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により形成してもよいが、好ましくは高密度プラズマ処理による固相酸化若しくは固相窒化で形成するとよい。これは、半導体層をプラズマ処理による固相酸化若しくは固相窒化することで、緻密で絶縁耐圧が高い薄膜が形成できるためである。第１絶縁層５１４はメモリトランジスタのトンネル絶縁層として機能するため、薄いほどトンネル電流が流れやすくなり、また上層に形成される浮遊ゲート電極に低電圧で電荷を蓄積することが可能になるため、緻密で絶縁耐圧が高い薄膜を形成すると効果的である。また、第１絶縁層５１４は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等により形成した絶縁層に対して高密度プラズマ処理による固相酸化若しくは固相窒化をして形成してもよい。第１絶縁層５１４の膜厚は１ｎｍ乃至５０ｎｍ、好ましくは１ｎｍ乃至２０ｎｍ、より好ましくは１ｎｍ乃至１０ｎｍの範囲で形成する。
電荷蓄積層５１６は第１絶縁層５１４上に単層構造又は積層構造で形成される。電荷蓄積層５１６は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの半導体材料、シリコンを主成分とする化合物、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等から選ばれた金属、これら金属を主成分とする合金、およびこれら金属を主成分とする金属化合物（金属窒化物、金属酸化物等）から選ばれる材料を用いて形成すればよい。例えば、シリコンを主成分とする化合物として、窒化シリコン、窒化酸化シリコン、炭化シリコン、およびシリサイド（タングステンシリサイド、チタンシリサイド、ニッケルシリサイド）などがある。半導体材料として、ｎ型またはｐ型のシリコン、およびゲルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウムなどがある。金属の化合物として、窒化タンタル、酸化タンタル、窒化タングステン、窒化チタン、酸化チタンおよび酸化スズなどがある。また、シリコンを用いる場合は、リンやボロンなどの導電性を付与する不純物を添加してもよい。
また、電荷蓄積層５１６は、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。例えばシリコン化合物、ゲルマニウム化合物を用いて形成することができる。シリコン化合物としては、窒化シリコン、酸化窒化シリコン、水素が添加された酸化窒化シリコン等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
第２絶縁層５１７は、電荷蓄積層５１６上に単層構造又は積層構造で形成される。第２絶縁層５１７は、例えば、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム等を用いて形成する。また、電荷蓄積層５１６に高密度プラズマ処理を行い、その表面を固相窒化した窒化膜（例えば、電荷蓄積層５１６としてシリコンを用いた場合には窒化シリコン）を形成してもよい。第１絶縁層５１４又は第２絶縁層５１７において、電荷蓄積層５１６と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、電荷蓄積層５１６の酸化を防ぐことができる。
導電層５１８は、第２絶縁層５１７上に単層構造又は積層構造で形成される。導電層５１８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いることもできる。
第１絶縁層５１４、電荷蓄積層５１６、第２絶縁層５１７、導電層５１８の側面と接してサイドウォール絶縁層５２６が形成されている。サイドウォール絶縁層５２６は、ＣＶＤ法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機材料、有機樹脂などの有機材料を用いて単層構造又は積層構造の絶縁層を形成し、当該絶縁層を垂直方向を主体とした異方性エッチングにより選択的にエッチングして形成することができる。サイドウォール絶縁層５２６は、シリサイド領域を形成する場合は、シリサイド用マスクとして機能する。また、ここではＬＤＤ領域を形成するドーピング用マスクとしても機能する。
チャネル形成領域５０６は、絶縁層５１４を介して電荷蓄積層５１６、導電層５１８と重なる領域に形成されている。つまり、電荷蓄積層５１６、導電層５１８は半導体層５０５を横断するように、且つチャネル形成領域５０６上に設けられている。低濃度不純物領域５０８は、サイドウォール絶縁層５２６と重なる領域に形成されている。高濃度不純物領域５１１は、電荷蓄積層５１６、導電層５１８、サイドウォール絶縁層５２６と重ならない領域に形成されている。また、高濃度不純物領域５１１は、少なくともその一部が、半導体層５０５において薄膜化されていない領域に形成される。
ソース電極又はドレイン電極として機能する導電層５２２は、基板５０２上に設けられた絶縁層や導電層等を覆うように絶縁層５５０を形成した後、該絶縁層５５０を介して半導体層５０５に形成された高濃度不純物領域５１１と電気的に接続されるように形成する。
絶縁層５５０は、ＣＶＤ法、スパッタリング法、ＡＬＤ法、塗布法、又はそれらの組み合わせ法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層５５０は、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成した後、当該絶縁層に対して高密度プラズマ処理を行って形成してもよい。
導電層５２２は、ＣＶＤ法やスパッタリング法により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）又はネオジム（Ｎｄ）から選ばれる金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて、単層構造又は積層構造で形成する。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。
本発明を適用した不揮発性半導体記憶装置は、サブスレッショルド値を小さくし、閾値電圧を下げ、閾値電圧のばらつきを減少させることが可能である。よって、メモリトランジスタの動作範囲を大きく取ることができ、動作特性を向上させることができる。また、半導体層の端部の形状及び特性等の影響による不良を防止、低減することができるため、信頼性を向上させることも可能になる。また、半導体層及び電極（配線）のコンタクト抵抗を低減することができるため、低消費電力化を実現することができる。よって、高性能化が可能となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。
本発明に係る半導体装置の主要な構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の主要な構成及び作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の主要な構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の主要な構成及び作製方法の例を示す図。 本発明に係る半導体装置の主要な構成の例を示す図。 従来の半導体装置の構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 プラズマ処理装置の構成の例を示す図。 本発明に係る半導体装置の主要な構成の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の一例を示すブロック図。 本発明に係る半導体装置の一例を示す斜視図。 本発明に係る半導体装置の使用形態の例を示す図。 本発明に係る半導体装置の一例を示す上面図及び断面図。 本発明に係る半導体装置に適用できるアンテナを説明する図。 本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。 本発明に係る半導体装置の作製方法の例を示す図。 本発明に係る半導体装置の主要な構成の例を示す図。
符号の説明
１００ 薄膜トランジスタ
１０１ 半導体層
１０２ 基板
１０３ 半導体層
１０４ 絶縁層
１０５ 半導体層
１０６ チャネル形成領域
１０７ 低濃度不純物領域
１０８ 低濃度不純物領域
１１０ 高濃度不純物領域
１１２ 側面絶縁層
１１４ 絶縁層
１１６ 導電層
１１８ 導電層
１１９ ゲート電極
１２０ 絶縁層
１２２ 導電層
１３２ レジストマスク
１５０ 薄膜トランジスタ
１５５ 半導体層
１６０ 高濃度不純物領域
１６２ 側面絶縁層
１６４ レジストマスク

Claims (15)

  1. 基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、
    前記半導体層の側面に接して設けられた第１絶縁層と、
    前記チャネル形成領域上に設けられ、前記半導体層の中央部を横断するように設けられたゲート電極と、
    前記チャネル形成領域及び前記ゲート電極の間に設けられた第２絶縁層と、
    を有し、
    前記半導体層は、局所的に薄膜化され、前記薄膜化された領域に前記チャネル形成領域とチャネル長方向における端部とが含まれ、
    前記第２絶縁層は、少なくとも前記ゲート電極が重畳する領域の前記半導体層の側面に設けられた前記第１絶縁層を覆い、
    前記第１絶縁層の高さは、前記薄膜化された領域の高さと略一致することを特徴とする半導体装置。
  2. 基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域と、前記不純物領域に接して設けられたシリサイド領域と、を含む島状の半導体層と、
    前記半導体層の側面に接して設けられた第１絶縁層と、
    前記チャネル形成領域上に設けられ、前記半導体層の中央部を横断するように設けられたゲート電極と、
    前記チャネル形成領域及び前記ゲート電極の間に設けられた第２絶縁層と、
    前記ゲート電極の側面に設けられた第３絶縁層と、
    を有し、
    前記半導体層は、局所的に薄膜化され、前記薄膜化された領域に前記チャネル形成領域とチャネル長方向における端部とが含まれ、
    前記第２絶縁層は、少なくとも前記ゲート電極が重畳する領域の前記半導体層の側面に設けられた前記第１絶縁層を覆い、
    前記第１絶縁層の高さは、前記薄膜化された領域の高さと略一致することを特徴とする半導体装置。
  3. 請求項２において、
    前記半導体層に設けられたシリサイド領域上に接して設けられ、前記不純物領域と前記シリサイド領域を介して電気的に接続される導電層を有することを特徴とする半導体装置。
  4. 請求項２又は請求項３において、
    前記シリサイド領域は、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、又は白金シリサイドのいずれかを含む領域であることを特徴とする半導体装置。
  5. 請求項２乃至請求項４のいずれか一において、
    前記シリサイド領域は、前記不純物領域と同じ導電型を付与する不純物元素が添加されていることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記半導体層の局所的に薄膜化された領域は、膜厚１０ｎｍ乃至２５ｎｍの範囲であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第２絶縁層は、膜厚１ｎｍ乃至１０ｎｍの範囲であることを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記半導体層は、前記チャネル形成領域と前記不純物領域の間に、前記不純物領域と同じ導電型を付与する不純物元素が添加され、且つ前記不純物領域と比較して低い濃度で前記不純物元素が添加された低濃度不純物領域を含むことを特徴とする半導体装置。
  9. 基板上に島状の半導体層を形成し、
    前記半導体層の側面と接して第１絶縁層を形成し、
    前記半導体層を選択的にエッチングして局所的に薄膜化し、
    前記半導体層上及び前記半導体層の側面に第２絶縁層を形成し、
    前記半導体層の薄膜化した領域及び前記第２絶縁層上で、且つ前記半導体層の中央部を横断するようにゲート電極を形成し、
    前記ゲート電極をマスクとして前記半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、前記一対の不純物領域の間にチャネル形成領域を形成し、
    前記薄膜化された領域に前記チャネル形成領域とチャネル長方向における端部とが含まれ、
    前記第１絶縁層の高さは、前記薄膜化された領域の高さと略一致することを特徴とする半導体装置の作製方法。
  10. 請求項９において、
    前記ゲート電極の側面と接して第３絶縁層を形成し、
    前記第３絶縁層及び前記ゲート電極をマスクとして前記第２絶縁層を選択的にエッチングすることにより、前記半導体層を選択的に露出させ、
    少なくとも前記露出させた半導体層上に金属層を形成し、
    熱処理を行うことにより、前記半導体層及び前記金属層が接する領域の一部をシリサイド化して、前記半導体層の一部にシリサイド領域を形成することを特徴とする半導体装置の作製方法。
  11. 請求項９において、
    前記ゲート電極の側面と接して第３絶縁層を形成し、
    前記第３絶縁層及び前記ゲート電極をマスクとして前記第２絶縁層を選択的にエッチングすることにより、前記半導体層を選択的に露出させ、
    前記ゲート電極及び前記第３絶縁層をマスクとして前記半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、前記一対の不純物領域の間にチャネル形成領域を形成し、
    少なくとも前記露出させた半導体層上に金属層を形成し、
    熱処理を行うことにより、前記半導体層及び前記金属層が接する領域の一部をシリサイド化して、前記半導体層の一部にシリサイド領域を形成することを特徴とする半導体装置の作製方法。
  12. 請求項１０又は請求項１１において、
    前記金属層は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又は白金（Ｐｔ）から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形成することを特徴とする半導体装置の作製方法。
  13. 請求項１０乃至請求項１２のいずれか一において、
    前記シリサイド領域に接して導電層を形成することにより、前記導電層と前記不純物領域とを電気的に接続させることを特徴とする半導体装置の作製方法。
  14. 請求項９乃至請求項１３のいずれか一において、
    前記第２絶縁層は、前記ゲート電極が重畳する領域の前記半導体層の側面と接して形成された前記第１絶縁層を覆うように形成されることを特徴とする半導体装置の作製方法。
  15. 請求項９乃至請求項１４のいずれか一において、
    前記半導体層は、薄膜化した領域が膜厚１０ｎｍ乃至２５ｎｍの範囲となるように、選択的にエッチングすることを特徴とする半導体装置の作製方法。
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