[go: up one dir, main page]

JP4752925B2 - 薄膜トランジスタおよび表示装置 - Google Patents

薄膜トランジスタおよび表示装置 Download PDF

Info

Publication number
JP4752925B2
JP4752925B2 JP2009024034A JP2009024034A JP4752925B2 JP 4752925 B2 JP4752925 B2 JP 4752925B2 JP 2009024034 A JP2009024034 A JP 2009024034A JP 2009024034 A JP2009024034 A JP 2009024034A JP 4752925 B2 JP4752925 B2 JP 4752925B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
semiconductor layer
gate insulating
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009024034A
Other languages
English (en)
Other versions
JP2010182818A (ja
Inventor
成浩 諸沢
隆成 藤森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2009024034A priority Critical patent/JP4752925B2/ja
Priority to US12/694,354 priority patent/US8247811B2/en
Priority to CN2010101031899A priority patent/CN101794821B/zh
Publication of JP2010182818A publication Critical patent/JP2010182818A/ja
Application granted granted Critical
Publication of JP4752925B2 publication Critical patent/JP4752925B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/302—Details of OLEDs of OLED structures
    • H10K2102/3023—Direction of light emission
    • H10K2102/3026—Top emission
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、酸化物半導体層を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）、およびそのような薄膜トランジスタを備えた表示装置に関する。
酸化亜鉛または酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体は、半導体デバイスの活性層として優れた性質を示し、近年、ＴＦＴ，発光デバイス，透明導電膜などへの応用を目指して開発が進められている。
例えば、酸化物半導体を用いたＴＦＴは、従来液晶表示装置に用いられているアモルファスシリコン（ａ−Ｓｉ：Ｈ）をチャネルに用いたものと比較して、電子移動度が大きく、優れた電気特性を有している。また、室温付近の低温でも高い移動度が期待できるという利点もある。
一方、酸化物半導体は耐熱性が充分でなく、ＴＦＴ製造プロセス中の熱処理により酸素や亜鉛などが脱離して格子欠陥を形成することが知られている。この格子欠陥は、電気的には浅い不純物準位を形成し、酸化物半導体層の低抵抗化を引き起こす。そのため、そのため、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型すなわちデプレッション型の動作となり、欠陥準位の増大と共に閾電圧が小さくなり、リーク電流が増大する。
また、このような格子欠陥は、活性層となる酸化亜鉛中のキャリアの誘起を妨げ、キャリア濃度を減少させる。キャリア濃度の減少は活性層の導電率を引き下げ、薄膜トランジスタの電子移動度や電流伝達特性（例えば、サブスレッショルド特性やしきい電圧）に影響する。
そこで、従来では、例えば、酸化物半導体よりなるチャネル層に接するゲート絶縁層を、アモルファス状の酸化アルミニウム（Ａｌ2 Ｏ3 ）により構成し、界面の欠陥準位を低減することが提案されている（例えば、特許文献１参照）。
特許第３９１３７５６号公報
ここで、酸化物半導体膜ではさらに、水分の吸着により、半導体中のキャリア濃度が大きく変化するという特徴を持っている。したがって、酸化物半導体膜をチャネルとして用いた薄膜トランジスタを実用化するためには、水分の混入を抑えるようなデバイス構造を実現することが必要である。
このように従来の技術では、酸化物半導体層での格子欠陥の形成および水分の吸着を抑え、信頼性を向上させるのが困難であった。
本発明はかかる問題点に鑑みてなされたもので、その目的は、酸化物半導体層を含む薄膜トランジスタにおいて、信頼性を向上させることが可能な薄膜トランジスタ、およびそのような薄膜トランジスタを備えた表示装置を提供することにある。
本発明の薄膜トランジスタは、基板上に形成されたゲート電極と、このゲート電極に対応してチャネル領域を形成する酸化物半導体層と、基板およびゲート電極上に形成され、シリコン窒化膜からなる第１ゲート絶縁膜と、この第１ゲート絶縁膜上の酸化物半導体層に対応する領域においてこの酸化物半導体層と接するように選択的に形成され、シリコン酸化膜またはシリコン酸窒化膜からなる第２ゲート絶縁膜と、複数の金属層を積層して構成されたソース・ドレイン電極と、酸化アルミニウムまたはシリコン窒化物を含んで構成された保護膜とを備えたものである。また、上記複数の金属層のうちの酸化物半導体層と接する金属層が、酸素を含む金属材料またはモリブデン（Ｍｏ）により構成されると共に、上記第１ゲート絶縁膜上において、酸化物半導体層の上面および側面と第２ゲート絶縁膜の側面とが、ソース・ドレイン電極および保護膜によって覆われるようになっている。
本発明の表示装置は、表示素子と、この表示素子を駆動するための上記本発明の薄膜トランジスタとを備えたものである。
本発明の薄膜トランジスタおよび表示装置では、シリコン酸化膜またはシリコン酸窒化膜からなる第２ゲート絶縁膜が、酸化物半導体層に対応する領域においてこの酸化物半導体層と接するように選択的に形成されていることにより、酸化物半導体層中の酸素が安定な状態に維持され、酸化物半導体層との間で、界面準位密度の低い良好なデバイス界面が形成される。また、シリコン窒化膜からなる第１ゲート絶縁膜上において、酸化物半導体層の上面および側面と第２ゲート絶縁膜の側面とが、上記の材料からなるソース・ドレイン電極および保護膜によって覆われていることにより、酸化物半導体層が外気に対して遮断された構造となり、酸化物半導体層への水分等の混入が抑えられる。
本発明の薄膜トランジスタおよび表示装置によれば、シリコン酸化膜またはシリコン酸窒化膜からなる第２ゲート絶縁膜を、酸化物半導体層に対応する領域においてこの酸化物半導体層と接するように選択的に形成したので、酸化物半導体層との間で良好なデバイス界面が形成され、酸化物半導体層での格子欠陥の形成を抑制することができる。また、シリコン窒化膜からなる第１ゲート絶縁膜上において、酸化物半導体層の上面および側面と第２ゲート絶縁膜の側面とが上記の材料からなるソース・ドレイン電極および保護膜によって覆われているようにしたので、酸化物半導体層への水分等の混入が抑えられ、酸化物半導体層での水分の吸着を抑制することができる。よって、酸化物半導体層を含む薄膜トランジスタにおいて、信頼性を向上させることが可能となる。
本発明の一実施の形態に係る表示装置の構成を表すブロック図である。 図１に示した画素回路の一例を表す等価回路図である。 図２に示したＴＦＴの構成を表す平面図である。 図３に示したＴＦＴの構成を表す断面図である。 酸化物半導体を用いたＴＦＴの特性例を表す図である。 図３および図４に示したソース・ドレイン電極の詳細構成を表す断面図である。 図１に示した表示領域の構成例を表す断面図である。 図３および図４に示したＴＦＴ基板（ＴＦＴ）の形成方法の一例を工程順に表す断面図である。 図８に続く工程を表す断面図である。 酸化物半導体の酸素の脱離によるＴＦＴ動作への影響を説明するための図である。 比較例に係るＴＦＴの構成を表す断面図である。 本発明の変形例１に係るＴＦＴの構成を表す断面図である。 本発明の変形例２に係るＴＦＴの構成を表す断面図である。 本発明の変形例３に係るＴＦＴの構成を表す断面図である。 上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。 上記実施の形態の表示装置の適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１・第２ゲート絶縁膜を形成する例）
２．変形例
２−１．変形例１（チャネル保護膜を２層構造とした場合の例）
２−２．変形例２（ソース・ドレイン電極との接触部分にのみチャネル保護膜に開口を設けた場合の例）
２−３．変形例３（チャネル保護膜の代わりに保護膜（パッシベーション膜）を設けた場合の例）
３．モジュールおよび適用例
＜１．実施の形態＞
［表示装置の構成例］
図１は、本発明の一実施の形態に係る表示装置の構成を表すものである。この表示装置は、極薄型の有機発光カラーディスプレイ装置などとして用いられるものである。この表示装置では、例えば、ＴＦＴ基板１に、表示素子として後述する複数の有機発光素子１０Ｒ，１０Ｇ，１０Ｂよりなる画素ＰＸＬＣがマトリクス状に配置されてなる表示領域１１０が形成されている。また、この表示領域１１０の周辺には、信号部である水平セレクタ（ＨＳＥＬ）１２１と、スキャナ部であるライトスキャナ（ＷＳＣＮ）１３１および電源スキャナ（ＤＳＣＮ）１３２とが形成されている。
表示領域１１０において、列方向には信号線ＤＴＬ１０１〜１０ｎが配置され、行方向には走査線ＷＳＬ１０１〜１０ｍおよび電源ラインＤＳＬ１０１〜１０ｍが配置されている。各信号線ＤＴＬと各走査線ＷＳＬとの交差点には、有機発光素子ＰＸＬＣ（１０Ｒ，１０Ｇ，１０Ｂのいずれか一つ（サブピクセル））を含む画素回路１４０が設けられている。各信号線ＤＴＬは、水平セレクタ１２１に接続され、この水平セレクタ１２１から信号線ＤＴＬに映像信号が供給される。各走査線ＷＳＬは、ライトスキャナ１３１に接続されている。各電源ラインＤＳＬは、電源スキャナ１３２に接続されている。
図２は、画素回路１４０の一例を表したものである。画素回路１４０は、サンプリング用トランジスタ３Ａおよび駆動用トランジスタ３Ｂと、保持容量３Ｃと、有機発光素子ＰＸＬＣよりなる発光素子３Ｄとを有するアクティブ型の駆動回路である。サンプリング用トランジスタ３Ａは、そのゲートが対応する走査線ＷＳＬ１０１に接続され、そのソースおよびドレインの一方が対応する信号線ＤＴＬ１０１に接続され、他方が駆動用トランジスタ３Ｂのゲートｇに接続されている。駆動用トランジスタ３Ｂは、そのドレインｄが対応する電源線ＤＳＬ１０１に接続され、ソースｓが発光素子３Ｄのアノードに接続されている。発光素子３Ｄのカソードは接地配線３Ｈに接続されている。なお、この接地配線３Ｈは全ての画素ＰＸＬＣに対して共通に配線されている。保持容量３Ｃは、駆動用トランジスタ３Ｂのソースｓとゲートｇとの間に接続されている。
サンプリングトランジスタ３Ａは、走査線ＷＳＬ１０１から供給される制御信号に応じて導通し、信号線ＤＴＬ１０１から供給された映像信号の信号電位をサンプリングして保持容量３Ｃに保持するものである。駆動用トランジスタ３Ｂは、第１電位にある電源線ＤＳＬ１０１から電流の供給を受け、保持容量３Ｃに保持された信号電位に応じて駆動電流を発光素子３Ｄに供給するものである。発光素子３Ｄは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。
［ＴＦＴの構成例］
図３は、ＴＦＴ基板１の画素回路１４０の一部（図２のサンプリング用トランジスタ３Ａに相当する部分）の平面構成を表したものである。ＴＦＴ基板１は、例えば、ガラス等の基板１０上に、上述したサンプリング用トランジスタ３Ａを構成するＴＦＴ２０等を形成したものである。なお、図３では省略したが、図２の駆動用トランジスタ３Ｂも、ＴＦＴ２０と同様に構成されている。
図４は、図３に示したＴＦＴ２０の断面構造を表したものであり、図４（Ａ）は、図３におけるＩＩ−ＩＩ線に沿った断面構造を、図４（Ｂ）は、図３におけるＩＩＩ−ＩＩＩ線に沿った断面構造を、それぞれ表している。
このＴＦＴ２０は、例えば、基板１０上に、ゲート電極２１、ゲート絶縁膜２２１，２２２、酸化物半導体層２３、チャネル保護膜２４およびソース・ドレイン電極２５を順に有するボトムゲート型の酸化物半導体トランジスタである。ここで酸化物半導体とは、亜鉛，インジウム，ガリウム，スズまたはそれらの混合物の酸化物をいい、優れた半導体特性を示すことが知られている。
図５は、例えば亜鉛，インジウムおよびガリウムの混合酸化物（酸化インジウムガリウム亜鉛、ＩＧＺＯ）による酸化物半導体ＴＦＴの電流電圧特性を表したものである。酸化物半導体は、従来半導体として使用されてきたアモルファスシリコンの１０倍から１００倍の電子移動度を示し、かつ良好なオフ特性を示す。また、酸化物半導体は、従来のアモルファスシリコンに比べて抵抗率が１０分の１から１００分の１になっており、閾電圧も容易に低く、例えば０Ｖ以下に設定することも可能である。
ゲート電極２１は、ＴＦＴ２０に印加されるゲート電圧により、酸化物半導体層２３中の電子密度を制御するものである。このゲート電極２１は、例えば、厚みが５０ｎｍのモリブデン（Ｍｏ）層と、厚みが４００ｎｍのアルミニウム（Ａｌ）層またはアルミニウム合金層との二層構造を有している。
ゲート絶縁膜は、基板１０側から順に、例えば、厚みが３８０ｎｍ程度のゲート絶縁膜２２１と、厚みが２０ｎｍ程度のゲート絶縁膜２２２との２層により構成されている。具体的には、図４に示したように、酸化物半導体層２３の下部領域では、ゲート絶縁膜２２１，２２２の積層構造となっており、それ以外の領域では、ゲート絶縁膜２２１の単層構造となっている。
ゲート絶縁膜２２１は、基板１０およびゲート電極２１上に形成されており、シリコン窒化膜により構成されている。このシリコン窒化膜は、シリコン酸化膜やシリコン酸窒化膜と比べて比誘電率が高く、酸化物半導体層２３の電気特性を変動させる水分の拡散を抑制するという特徴を持っている。すなわち、シリコン窒化膜は、水分等に対するバリア性が高いため、基板１０側から酸化物半導体層２３への水分拡散を抑制できるようになっている。
ゲート絶縁膜２２２は、ゲート絶縁膜２２１上の酸化物半導体層２３に対応する領域において、この酸化物半導体層２３と接するように選択的に形成されている。このゲート絶縁膜２２２は、シリコン酸化膜またはシリコン酸窒化膜により構成されている。シリコン酸化膜やシリコン酸窒化膜は、膜中に十分な量の酸素を有しているため、酸化物半導体層２３と接することにより、この酸化物半導体層２３中の酸素を安定な状態に維持することができるようになっている。これにより、ゲート絶縁膜２２２と酸化物半導体層２３との間で、界面準位密度の低い良好なデバイス界面が形成可能となっている。
酸化物半導体層２３は、例えば、厚みが５０ｎｍであり、酸化インジウムガリウム亜鉛（ＩＧＺＯ）により構成されている。この酸化物半導体層２３では、ゲート電極２１に対応してチャネル領域（図示せず）が形成されている。なお、酸化物半導体層２３は、島状にパターニングされるようになっている（図示せず）。
ここで、図４に示したように、この酸化物半導体層２３の上面および側面と、ゲート絶縁膜２２２の側面とは、ゲート絶縁膜２２１上において、以下説明するソース・ドレイン電極２５およびチャネル保護膜２４によって覆われるようになっている。これにより、詳細は後述するが、従来のパッシベーション膜（保護膜）を形成しなくとも、大気中の水分等の影響を受けることなく、ＴＦＴ２０が安定に動作することが可能となっている。
チャネル保護膜２４は、少なくとも酸化物半導体層２３におけるチャネル領域に対応する領域に形成されており、基板１０側から順に、チャネル保護膜２４１，２４２，２４３からなる３層の積層構造となっている。これらのチャネル保護膜２４１〜２４３はそれぞれ、酸化アルミニウム（Ａｌ2Ｏ3）またはシリコン窒化物（ＳｉＮ等）を含んで構成され、具体的には、酸化アルミニウム膜、シリコン窒化膜またはシリコン酸窒化膜により構成されている。ただし、これらのうち、チャネル保護膜２４２，２４３のうちの少なくとも一層は、酸化アルミニウム膜またはシリコン窒化膜により構成されている。このような構造からなるチャネル保護膜２４は、酸化物半導体層２３におけるチャネル領域の損傷を防止すると共に、酸化物半導体層２３へ水素や水分などが浸入することを防ぐ役割を果たしている。また、ソース・ドレイン電極２５を形成する際のレジスト剥離液などから、チャネル領域を保護する役割をも果たしている。
ソース・ドレイン電極２５は、例えば、複数の金属層が積層した多層膜により構成されている。具体的には、例えば図６に示したように、例えば、厚みが５０ｎｍ程度の第１金属層２５１と、厚みが５００ｎｍ程度の第２金属層２５２と、厚みが５０ｎｍ程度の第３金属層２５３の３層が積層した構造となっている。これらのうち第１金属層２５１は、酸化物半導体層２３との界面に沿って形成され、この第１金属層２５１上に、第２金属層２５２および第３金属層２５３がこの順に形成されている。このような金属層２５１〜２５３はそれぞれ、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ＩＴＯ（インジウム・スズ複合酸化物）もしくは酸化チタン（ＴｉＯ）等の金属材料により構成されている。ただし、これらの金属層２５１〜２５３のうち、酸化物半導体層２３と接する第１金属層２５１は、モリブデン（Ｍｏ）または酸素を含む金属材料（ＩＴＯや酸化チタンなど）により構成することが好ましい。酸化物半導体層２３での酸素脱離を抑え、ＴＦＴ２０の電気特性を安定化させることが可能となるためである。
［表示領域の断面構成例］
図７は、図１に示した表示領域１１０の断面構成を表したものである。表示領域１１０には、赤色の光を発生する有機発光素子１０Ｒと、緑色の光を発生する有機発光素子１０Ｇと、青色の光を発生する有機発光素子１０Ｂとが、順に全体としてマトリクス状に形成されている。なお、有機発光素子１０Ｒ，１０Ｇ，１０Ｂは短冊形の平面形状を有し、隣り合う有機発光素子１０Ｒ，１０Ｇ，１０Ｂの組み合わせが一つの画素（ピクセル）を構成している。
有機発光素子１０Ｒ，１０Ｇ，１０Ｂは、それぞれ、ＴＦＴ基板１上に、平坦化絶縁膜５１を間にして、アノード（陽極）５２、電極間絶縁膜５４、後述する発光層を含む有機層５３、およびカソード（陰極）５５がこの順に積層された構成を有している。
このような有機発光素子１０Ｒ，１０Ｇ，１０Ｂは、必要に応じて、窒化ケイ素（ＳｉＮ）または酸化ケイ素（ＳｉＯ）などの保護膜５６により被覆されている。また、この保護膜５６上に、熱硬化型樹脂または紫外線硬化型樹脂などの接着層６０を間にしてガラスなどよりなる封止用基板７１が全面にわたって貼り合わされることにより、封止されている。封止用基板７１には、必要に応じてカラーフィルタ７２およびブラックマトリクスとしての光遮蔽膜（図示せず）が設けられていてもよい。
平坦化絶縁膜５１は、画素回路１４０が形成されたＴＦＴ基板１の表面を平坦化するためのものであり、微細な接続孔５１Ａが形成されるためパターン精度が良い材料により構成されていることが好ましい。平坦化絶縁膜５１の構成材料としては、例えば、ポリイミド等の有機材料、あるいは酸化シリコン（ＳｉＯ2）などの無機材料が挙げられる。図２に示した駆動トランジスタ３Ｂは、平坦化絶縁膜５１に設けられた接続孔５１Ａを介してアノード５２に電気的に接続されている。また、図７では省略したが、保持容量３Ｃを構成するキャパシタ３０の下層電極３１も、平坦化絶縁膜５１に設けられた接続孔（図示せず）を介してアノード５２に電気的に接続されている（図２参照。）。
アノード５２は、有機発光素子１０Ｒ，１０Ｇ，１０Ｂの各々に対応して形成されている。また、アノード５２は、発光層で発生した光を反射させる反射電極としての機能を有しており、できるだけ高い反射率を有するようにすることが発光効率を高める上で望ましい。アノード５２は、例えば、厚みが１００ｎｍ以上１０００ｎｍ以下であり、銀（Ａｇ），アルミニウム（Ａｌ），クロム（Ｃｒ），チタン（Ｔｉ），鉄（Ｆｅ），コバルト（Ｃｏ），ニッケル（Ｎｉ），モリブデン（Ｍｏ），銅（Ｃｕ），タンタル（Ｔａ），タングステン（Ｗ），白金（Ｐｔ）あるいは金（Ａｕ）などの金属元素の単体または合金により構成されている。
電極間絶縁膜５４は、アノード５２とカソード５５との絶縁性を確保すると共に発光領域を正確に所望の形状にするためのものであり、例えば、ポリイミドなどの有機材料、または酸化シリコン（ＳｉＯ2）などの無機絶縁材料により構成されている。電極間絶縁膜５４は、アノード５２の発光領域に対応して開口部を有している。なお、有機層５３およびカソード５５は、発光領域だけでなく電極間絶縁膜５４の上にも連続して設けられていてもよいが、発光が生じるのは電極間絶縁膜５４の開口部だけである。
有機層５３は、例えば、アノード５２の側から順に、正孔注入層，正孔輸送層，発光層および電子輸送層（いずれも図示せず）を積層した構成を有するが、これらのうち発光層以外の層は必要に応じて設ければよい。また、有機層５３は、有機発光素子１０Ｒ，１０Ｇ，１０Ｂの発光色によってそれぞれ構成が異なっていてもよい。正孔注入層は、正孔注入効率を高めるためのものであると共に、リークを防止するためのバッファ層である。正孔輸送層は、発光層への正孔輸送効率を高めるためのものである。発光層は、電界をかけることにより電子と正孔との再結合が起こり、光を発生するものである。電子輸送層は、発光層への電子輸送効率を高めるためのものである。なお、有機層５３の構成材料は、一般的な低分子または高分子有機材料であればよく、特に限定されない。
カソード５５は、例えば、厚みが５ｎｍ以上５０ｎｍ以下であり、アルミニウム（Ａｌ），マグネシウム（Ｍｇ），カルシウム（Ｃａ），ナトリウム（Ｎａ）などの金属元素の単体または合金により構成されている。中でも、マグネシウムと銀との合金（ＭｇＡｇ合金）、またはアルミニウム（Ａｌ）とリチウム（Ｌｉ）との合金（ＡｌＬｉ合金）が好ましい。また、カソード５５は、ＩＴＯ（インジウム・スズ複合酸化物）またはＩＺＯ（インジウム・亜鉛複合酸化物）により構成されていてもよい。
［表示装置の製造方法例］
この表示装置は、例えば次のようにして製造することができる。
（ＴＦＴ２０を形成する工程）
図８および図９は、ＴＦＴ２０を有するＴＦＴ基板１を形成する工程の一例を断面図で表すものである。
まず、図８（Ａ）に示したように、ガラスよりなる基板１０上に、例えばスパッタリング法により、例えば、厚みが５０ｎｍのモリブデン（Ｍｏ）層と、厚みが４００ｎｍのアルミニウム（Ａｌ）層またはアルミニウム合金層との二層構造を形成する。次いで、この二層構造に対して、フォトリソグラフィおよびエッチングを施すことにより、ゲート電極２１を形成する。
続いて、基板１０の全面に、例えばスパッタリング法またはプラズマＣＶＤ（Chemical Vapor Deposition；化学気相成長）法により、ゲート絶縁膜２２１となるシリコン窒化膜と、ゲート絶縁膜２２２となるシリコン酸化膜またはシリコン酸窒化膜との２層構造を形成する。この際、シリコン窒化膜上に形成したシリコン酸化膜またはシリコン酸窒化膜は、酸化物半導体層２３を島状に加工した後に引き続きエッチングにより除去するため、５ｎｍ以上５０ｎｍ以下の膜厚で形成することが望ましい。
そののち、図８（Ｂ）に示したように、例えばスパッタリング法により、酸化物半導体層２３となる酸化インジウムガリウム亜鉛（ＩＧＺＯ）膜を、５ｎｍ〜１００ｎｍ程度の厚みで形成する。その際、例えば、酸化物半導体層２３をＩＧＺＯにより構成する場合には、ＩＧＺＯのセラミックをターゲットとしたＤＣスパッタ法を用い、アルゴン（Ａｒ）と酸素（Ｏ2）との混合ガスによるプラズマ放電により基板１０上に酸化物半導体層２３を形成する。なお、プラズマ放電の前に真空容器内の真空度が１×１０-4Ｐａ以下になるまで排気したのち、アルゴンと酸素との混合ガスを導入する。また、例えば、酸化物半導体層２３を酸化亜鉛により構成する場合は、酸化亜鉛のセラミックをターゲットとしたＲＦスパッタ法、または亜鉛の金属ターゲットを用いてアルゴンと酸素とを含むガス雰囲気中でＤＣスパッタ法を用いて形成する。
酸化物半導体層２３を形成したのち、例えばスパッタリング法またはＣＶＤ法により、チャネル保護膜２４１となる酸化アルミニウム膜、シリコン酸化膜あるいはシリコン酸窒化膜を、例えば１０ｎｍ〜５０ｎｍの厚みで形成する。この際、スパッタリング法を用いて酸化アルミニウム膜またはシリコン酸化膜を形成する場合には、酸化物半導体層２３と酸化アルミニウム膜等とをスパッタ装置内で連続して形成することが好ましい。これにより、ＴＦＴ２０の特性を均一化することができるからである。なお、生産性を優先する場合には、このようなチャネル保護層２４１を形成せずに、次の工程に進めるようにしてもよい。
次に、図８（Ｃ）に示したように、ＴＦＴ２０のチャネル領域となる酸化物半導体層２３とチャネル保護層２４１とを、島状にパターン形成する。この際、ゲート絶縁膜２２２も、酸化物半導体層２３のエッチング後に引き続きエッチングするようにする。これにより、島状に加工した酸化物半導体層２３の下部領域にのみゲート絶縁膜２２が設けられると共に、それ以外の領域にはゲート絶縁膜２１のみが設けられることになる。
続いて、図９（Ａ）に示したように、例えばＣＶＤ法により、チャネル保護膜２４２，２４３となる酸化アルミニウム膜、シリコン酸化膜あるいはシリコン酸窒化膜を、１００ｎｍの厚みで形成する。この際、例えば、チャネル保護膜２４２を酸化アルミニウム膜により構成し、チャネル保護膜２４３をシリコン酸化膜またはシリコン酸窒化膜により構成することが可能である。あるいは逆に、チャネル保護膜２４２をシリコン酸化膜またはシリコン酸窒化膜により構成し、チャネル保護膜２４３を酸化アルミニウム膜により構成するようにしてもよい。なお、シリコン酸化膜あるいはシリコン酸窒化膜をプラズマＣＶＤ法等により形成した場合、チャネル保護膜２４全体として、ソース・ドレイン電極２５の形成時のエッチングの際に必要な約２００ｎｍ程度の膜厚まで容易に厚膜化することが可能となる。
続いて、図９（Ｂ）に示したように、酸化アルミニウム膜、シリコン酸化膜あるいはシリコン酸窒化膜に対して、フォトリソグラフィおよびエッチングを施すことにより、所定の形状に成形する。これにより、図４に示した形状のチャネル保護膜２４１〜２４３からなるチャネル保護膜２４が形成される。
ここで、酸化物半導体層２３は、水分の吸着等により半導体の電気特性が変化するという問題がある。そこで、酸化アルミニウム膜をチャネル保護膜として用いることにより、酸化アルミニウム膜の優れたガスバリア耐性によって、ＴＦＴ２０の電気特性を安定化させると共に、ＴＦＴ２０の特性劣化をさせることなくチャネル保護膜を形成することができる。また、そのような酸化アルミニウム膜を原子層成膜（ＡＬＤ）法により形成する場合には、酸化物半導体層２３の電気特性を劣化させる水素の発生を抑制した状態で、緻密な絶縁膜を形成することが可能となる。ここで、原子層成膜法を用いる場合には、原料ガスとなるトリメチルアルミニウムガスを真空チャンバーに導入し、基板１０の表面に原子層のアルミニウム膜を形成する。続いて、オゾンガスあるいは酸素ガスをプラズマで励起した酸素ラジカルを基板１０の表面まで導入してアルミニウム膜を酸化する。最初に形成したアルミニウム膜は原子層の厚みであるので、オゾンあるいは酸素ラジカルによって容易に酸化することが可能であり、基板１０全面に均一な酸化アルミニウム膜を形成することが可能となる。そののち、アルミニウム膜の形成と酸化プロセスとを繰り返すことにより、所望の厚みの酸化アルミニウム膜よりなるチャネル保護膜を形成することが可能である。この方法では、酸化アルミニウム膜中の酸素濃度を不足させることなく、化学量論比となる組成にすることが可能である。そのために、アルミニウムと酸素との組成比を理想的な２：３にすることが可能であり、優れた電気特性とガスバリア耐性を有するチャネル保護膜を形成することが可能となる。
続いて、例えばスパッタリング法により、ゲート絶縁膜２２１、酸化物半導体層２３およびチャネル保護膜２４上に、ソース・ドレイン電極２５を形成する。具体的には、例えば、厚みが５０ｎｍ程度のモリブデン層（第１金属層２５１）、厚みが５００ｎｍ程度のアルミニウム層（第２金属層２５２）および厚みが５０ｎｍのモリブデン層（第３金属層）を、この順に形成する。そして、これらの第１〜第３金属層２５１〜２５３をそれぞれ、フォトリソグラフィおよびエッチング（例えば、リン酸、硝酸および酢酸を含む混合液を用いたウエットエッチング法）により、所定の形状に成形する。これにより、ソース・ドレイン電極２５が形成される。以上により、図３および図４に示したＴＦＴ２０を有するＴＦＴ基板１が形成される。
（有機発光素子１０Ｒ，１０Ｇ，１０Ｂを形成する工程）
まず、ＴＦＴ基板１の全面に感光性樹脂を塗布し、露光および現像することにより、平坦化絶縁膜５１および接続孔５１Ａを形成し、焼成する。次いで、例えば直流スパッタリングにより、上述した材料よりなるアノード５２を成膜し、例えばリソグラフィ技術を用いて選択的にエッチングし、所定の形状にパターニングする。続いて、例えばＣＶＤ法により上述した厚みおよび材料よりなる電極間絶縁膜５４を形成し、例えばリソグラフィ技術を用いて開口部を形成する。そののち、例えば蒸着法により、上述した材料よりなる有機層５３およびカソード５５を順次成膜し、有機発光素子１０Ｒ，１０Ｇ，１０Ｂを形成する。続いて、有機発光素子１０Ｒ，１０Ｇ，１０Ｂを、上述した材料よりなる保護膜５６で覆う。
そののち、保護膜５６の上に、接着層６０を形成する。そののち、カラーフィルタ７２が設けられ、上述した材料よりなる封止用基板７１を用意し、ＴＦＴ基板１と封止用基板７１とを接着層６０を間にして貼り合わせる。以上により、図７に示した表示装置が完成する。
［表示装置の作用・効果］
次に、本実施の形態の表示装置の作用および効果について、比較例と比較しつつ説明する。
本実施の形態の表示装置では、走査線ＷＳＬから供給される制御信号に応じてサンプリング用トランジスタ３Ａが導通し、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされて保持容量３Ｃに保持される。また、第１電位にある電源線ＤＳＬから駆動用トランジスタ３Ｂに電流が供給され、保持容量３Ｃに保持された信号電位に応じて、駆動電流が発光素子３Ｄ（有機発光素子１０Ｒ，１０Ｇ，１０Ｂ）に供給される。発光素子３Ｄ（有機発光素子１０Ｒ，１０Ｇ，１０Ｂ）は、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。この光は、カソード５５，カラーフィルタ７２および封止用基板７１を透過して取り出される。
ここで、酸化物半導体は耐熱性が十分でなく、ＴＦＴ製造プロセス中の熱処理やプラズマ処理により酸素が脱離し、格子欠陥を形成する。この格子欠陥は、電気的には浅い不純物準位を形成し、酸化物半導体の低抵抗化を引き起こす。そのため、酸化物半導体をＴＦＴの活性層に用いた場合、欠陥準位の増大とともに、閾電圧が小さくなり、リーク電流が増大し、ゲート電流を印加しなくてもドレイン電流が流れるデプレッション型の動作となる。十分に欠陥準位が増大すると、例えば図１０に示したように、トランジスタ動作をしなくなり、導電体動作へと移行してしまう。
（比較例）
そこで、図１１に断面構造を示した比較例に係るＴＦＴ８２０では、シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜２２２が、酸化物半導体層２３と接するように形成されている。また、ゲート絶縁膜２２２上において、酸化物半導体層２３の上面および側面が、ソース・ドレイン電極２５およびチャネル保護膜２４によって覆われている。これにより、酸化物半導体層２３中の酸素が安定な状態に維持され、ゲート絶縁膜２２２と酸化物半導体層２３との間で、界面準位密度の低い良好なデバイス界面が形成される。ただし、このゲート絶縁膜２２２は、本実施の形態のＴＦＴ２０とは異なり、酸化物半導体層２３の島状加工後においても、基板１０の全面に残っている（図中の符号Ｐ８０１，Ｐ８０２の領域参照）。したがって、このＴＦＴ８２０では、基板１０の全面に残っているゲート絶縁膜２２２（シリコン酸化膜あるいはシリコン酸窒化膜）を介して水分が拡散により酸化物半導体層２３中に供給されることにより、ＴＦＴ８２０の電気特性が不安定となる。
（本実施の形態）
これに対して、本実施の形態では、シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜２２２が、酸化物半導体層２３に対応する領域において、この酸化物半導体層２３と接するように選択的に形成されている。これにより、酸化物半導体層２３中の酸素が安定な状態に維持され、ゲート絶縁膜２２２と酸化物半導体層２３との間で、界面準位密度の低い良好なデバイス界面が形成される。また、シリコン窒化膜からなるゲート絶縁膜２２１上において、酸化物半導体層２３の上面および側面とゲート絶縁膜２２２の側面とが、ソース・ドレイン電極２５およびチャネル保護膜２４によって覆われている。これにより、比較例とは異なり、酸化物半導体層２３が外気に対して遮断された構造となり、酸化物半導体層２３への水分等の混入が抑えられる。
以上のように本実施の形態では、シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜２２２を、酸化物半導体層２３に対応する領域においてこの酸化物半導体層２３と接するように選択的に形成したので、ゲート絶縁膜２２２と酸化物半導体層２３との間で良好なデバイス界面が形成され、酸化物半導体層２３での格子欠陥の形成を抑制することができる。また、シリコン窒化膜からなるゲート絶縁膜２２１上において、酸化物半導体層２３の上面および側面とゲート絶縁膜２２２の側面とがソース・ドレイン電極２５およびチャネル保護膜２４によって覆われているようにしたので、酸化物半導体層２３への水分等の混入が抑えられ、酸化物半導体層２３での水分の吸着を抑制することができる。よって、酸化物半導体層を含む薄膜トランジスタにおいて、信頼性を向上させることが可能となる。
また、このようなＴＦＴ２０を用いた表示装置では、安価かつ高品位のフラットパネルディスプレイを実現することが可能となる。
＜２．変形例＞
以下、本発明の変形例をいくつか挙げて説明する。なお、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
（変形例１）
図１２は、本発明の変形例１に係るＴＦＴ２０Ａの断面構造を表すものである。このＴＦＴ２０Ａでは、工程簡略化のため、チャネル保護膜２４Ａが、例えば酸化アルミニウム膜からなるチャネル保護膜２４１と、例えばシリコン酸化膜からなるチャネル保護膜２４２と２層構造となっている。
（変形例２）
図１３は、本発明の変形例２に係るＴＦＴ２０Ｂの断面構造を表すものである。このＴＦＴ２０Ｂでは、ソース・ドレイン電極２５との接触部分にのみ、チャネル保護膜２４Ａに開口が設けられた構造となっている。また、基板１０の全面にチャネル保護膜２４Ａとソース・ドレイン電極２５とを残す構造となっており、これにより外部の水分等からＴＦＴ２０Ｂを保護する構造となっている。このような構造のＴＦＴ２０Ｂにおいても、本発明を適用することが可能である。
（変形例３）
図１４は、本発明の変形例３に係るＴＦＴ２０Ｃの断面構造を表すものである。このＴＦＴ２０Ｃでは、これまで説明したチャネル保護膜２４の代わりに、ＴＦＴ２０Ｃの最表面全体を覆うように保護膜（パッシベーション膜）２６が設けられている。このような保護膜２６も、チャネル保護膜２４と同様に、酸化アルミニウムまたはシリコン窒化物を含んで構成することが好ましく、また、酸化アルミニウム膜またはシリコン窒化膜を少なくとも一層含む積層膜としてもよい。
＜３．モジュールおよび適用例＞
以下、上記実施の形態および変形例で説明した表示装置の適用例について説明する。上記実施の形態等の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
（モジュール）
上記実施の形態等の表示装置は、例えば、図１５に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、封止用基板７１および接着層６０から露出した領域２１０を設け、この露出した領域２１０に、信号線駆動回路１２０および走査線駆動回路１３０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
（適用例１）
図１６は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記各実施の形態等に係る表示装置により構成されている。
（適用例２）
図１７は、上記実施の形態等の表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記各実施の形態等に係る表示装置により構成されている。
（適用例３）
図１８は、上記実施の形態等の表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記各実施の形態等に係る表示装置により構成されている。
（適用例４）
図１９は、上記実施の形態等の表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、その表示部６４０は、上記各実施の形態等に係る表示装置により構成されている。
（適用例５）
図２０は、上記実施の形態等の表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記各実施の形態等に係る表示装置により構成されている。
以上、実施の形態および変形例ならびにそれらの適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されるものではなく、種々変形が可能である。
例えば、上記実施の形態で説明したチャネル保護膜２４と、上記変形例３で説明した保護膜（パッシベーション膜）２６との両保護膜を、薄膜トランジスタにおいて形成するようにしてもよい。このように構成した場合、外部の水分等から薄膜トランジスタをより厳重に保護することができ、薄膜トランジスタの信頼性をさらに向上させることが可能となる。
また、例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
更に、上記実施の形態等では、有機発光素子１０Ｒ，１０Ｂ，１０Ｇの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
加えて、本発明は、有機発光素子のほか、液晶表示素子、無機エレクトロルミネッセンス素子、またはエレクトロデポジション型もしくエレクトロクロミック型の表示素子などの他の表示素子を用いた表示装置にも適用可能である。
１…ＴＦＴ基板、３Ａ…サンプリング用トランジスタ、３Ｂ…駆動用トランジスタ、３Ｃ…保持容量、３Ｄ…発光素子、１０…基板、１０Ｒ，１０Ｇ，１０Ｂ…有機発光素子、２０，２０Ａ〜２０Ｃ…ＴＦＴ、２１…ゲート電極、２２１，２２２…ゲート絶縁膜、２３…酸化物半導体層、２４，２４Ａ，２４１〜２４３…チャネル保護膜、２５…ソース・ドレイン電極、２５１…第１金属層、２５２…第２金属層、２５３…第３金属層、２６…保護膜（パッシベーション膜）、５１…平坦化絶縁膜、５１Ａ…接続孔、５２…アノード、５３…有機層、５４…電極間絶縁膜、５５…カソード、５６…保護膜、６０…接着層、７１…封止用基板、７２…カラーフィルタ、１１０…表示領域、１４０…画素回路。

Claims (6)

  1. 基板上に形成されたゲート電極と、
    前記ゲート電極に対応してチャネル領域を形成する酸化物半導体層と、
    前記基板および前記ゲート電極上に形成され、シリコン窒化膜からなる第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上の前記酸化物半導体層に対応する領域においてこの酸化物半導体層と接するように選択的に形成され、シリコン酸化膜またはシリコン酸窒化膜からなる第２ゲート絶縁膜と、
    複数の金属層を積層して構成されたソース・ドレイン電極と、
    酸化アルミニウムまたはシリコン窒化物を含んで構成された保護膜と
    を備え、
    前記複数の金属層のうちの前記酸化物半導体層と接する金属層が、酸素を含む金属材料またはモリブデン（Ｍｏ）により構成され、
    前記第１ゲート絶縁膜上において、前記酸化物半導体層の上面および側面と前記第２ゲート絶縁膜の側面とが、前記ソース・ドレイン電極および前記保護膜によって覆われている
    薄膜トランジスタ。
  2. 前記保護膜が、酸化アルミニウム膜またはシリコン窒化膜を少なくとも一層含む積層膜である
    請求項１に記載の薄膜トランジスタ。
  3. 前記保護膜が、少なくとも前記チャネル領域に対応する領域に設けられたチャネル保護膜である
    請求項１または請求項２に記載の薄膜トランジスタ。
  4. 前記保護膜が、最表面全体を覆うように形成されたパッシベーション膜である
    請求項１または請求項２に記載の薄膜トランジスタ。
  5. 表示素子と、この表示素子を駆動するための薄膜トランジスタとを備え、
    前記薄膜トランジスタは、
    基板上に形成されたゲート電極と、
    前記ゲート電極に対応してチャネル領域を形成する酸化物半導体層と、
    前記基板および前記ゲート電極上に形成され、シリコン窒化膜からなる第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上の前記酸化物半導体層に対応する領域においてこの酸化物半導体層と接するように選択的に形成され、シリコン酸化膜またはシリコン酸窒化膜からなる第２ゲート絶縁膜と、
    複数の金属層を積層して構成されたソース・ドレイン電極と、
    酸化アルミニウムまたはシリコン窒化物を含んで構成された保護膜と
    を有し、
    前記複数の金属層のうちの前記酸化物半導体層と接する金属層が、酸素を含む金属材料またはモリブデン（Ｍｏ）により構成され、
    前記第１ゲート絶縁膜上において、前記酸化物半導体層の上面および側面と前記第２ゲート絶縁膜の側面とが、前記ソース・ドレイン電極および前記保護膜によって覆われている
    表示装置。
  6. 前記表示素子は、アノードと、発光層を含む有機層と、カソードとを有する有機発光素子である
    請求項５に記載の表示装置。
JP2009024034A 2009-02-04 2009-02-04 薄膜トランジスタおよび表示装置 Active JP4752925B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009024034A JP4752925B2 (ja) 2009-02-04 2009-02-04 薄膜トランジスタおよび表示装置
US12/694,354 US8247811B2 (en) 2009-02-04 2010-01-27 Thin-film transistor and display device
CN2010101031899A CN101794821B (zh) 2009-02-04 2010-01-27 薄膜晶体管和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009024034A JP4752925B2 (ja) 2009-02-04 2009-02-04 薄膜トランジスタおよび表示装置

Publications (2)

Publication Number Publication Date
JP2010182818A JP2010182818A (ja) 2010-08-19
JP4752925B2 true JP4752925B2 (ja) 2011-08-17

Family

ID=42396943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009024034A Active JP4752925B2 (ja) 2009-02-04 2009-02-04 薄膜トランジスタおよび表示装置

Country Status (3)

Country Link
US (1) US8247811B2 (ja)
JP (1) JP4752925B2 (ja)
CN (1) CN101794821B (ja)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011043164A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
KR102142450B1 (ko) * 2009-10-30 2020-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
KR101818265B1 (ko) 2009-11-06 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104465318B (zh) 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
JP5688223B2 (ja) * 2010-02-03 2015-03-25 三菱電機株式会社 薄膜トランジスタ、半導体装置、及び薄膜トランジスタの製造方法
US8947337B2 (en) 2010-02-11 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5775278B2 (ja) * 2010-09-03 2015-09-09 株式会社半導体エネルギー研究所 表示装置
US9437743B2 (en) 2010-10-07 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Thin film element, semiconductor device, and method for manufacturing the same
US8679986B2 (en) 2010-10-14 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
KR20120063809A (ko) * 2010-12-08 2012-06-18 삼성전자주식회사 박막 트랜지스터 표시판
CN102714160A (zh) * 2011-01-18 2012-10-03 松下电器产业株式会社 薄膜晶体管器件的制造方法、薄膜晶体管以及显示装置
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2012124281A1 (ja) * 2011-03-11 2012-09-20 シャープ株式会社 薄膜トランジスタ基板の製造方法およびその方法により製造された薄膜トランジスタ基板、表示装置
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
US8956944B2 (en) * 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
KR102108572B1 (ko) * 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106847929B (zh) 2011-09-29 2020-06-23 株式会社半导体能源研究所 半导体装置
TWI613822B (zh) * 2011-09-29 2018-02-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW201322341A (zh) * 2011-11-21 2013-06-01 Ind Tech Res Inst 半導體元件以及其製造方法
TWI584383B (zh) * 2011-12-27 2017-05-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102100425B1 (ko) * 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5828911B2 (ja) 2012-01-11 2015-12-09 シャープ株式会社 半導体装置、表示装置および半導体装置の製造方法
US9123691B2 (en) * 2012-01-19 2015-09-01 E Ink Holdings Inc. Thin-film transistor and method for manufacturing the same
KR102083380B1 (ko) * 2012-01-25 2020-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
JP6175740B2 (ja) * 2012-03-30 2017-08-09 株式会社Ｊｏｌｅｄ 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
CN102683424B (zh) * 2012-04-28 2013-08-07 京东方科技集团股份有限公司 显示装置、阵列基板、薄膜晶体管及其制作方法
CN102709326B (zh) * 2012-04-28 2018-04-17 北京京东方光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
WO2013168624A1 (en) * 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI459567B (zh) 2012-06-08 2014-11-01 Au Optronics Corp 主動元件、驅動電路結構以及顯示面板
US9812338B2 (en) 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US8994073B2 (en) * 2012-10-04 2015-03-31 Cree, Inc. Hydrogen mitigation schemes in the passivation of advanced devices
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
CN103000694B (zh) * 2012-12-13 2015-08-19 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
JP2014170829A (ja) 2013-03-04 2014-09-18 Sony Corp 半導体装置およびその製造方法、並びに表示装置の製造方法および電子機器の製造方法
US9035301B2 (en) * 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device
JP6082912B2 (ja) 2013-10-03 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板の製造方法
DE112014004839T5 (de) 2013-10-22 2016-07-07 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
KR102436895B1 (ko) * 2013-10-22 2022-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US9082793B1 (en) * 2013-12-19 2015-07-14 Intermolecular, Inc. IGZO devices with reduced threshhold voltage shift and methods for forming the same
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
CN110867469B (zh) * 2014-03-17 2023-12-29 三星显示有限公司 有机el显示装置
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
JP6659255B2 (ja) * 2014-09-02 2020-03-04 株式会社神戸製鋼所 薄膜トランジスタ
JP6172395B2 (ja) * 2015-03-30 2017-08-02 東レ株式会社 着色樹脂組成物、着色膜、加飾基板及びタッチパネル
CN104916266B (zh) * 2015-07-13 2017-05-03 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示面板及显示装置
CN105552133A (zh) * 2016-02-24 2016-05-04 深圳市华星光电技术有限公司 一种薄膜晶体管及其制备方法
JP2018170324A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
US10461251B2 (en) * 2017-08-23 2019-10-29 Everspin Technologies, Inc. Method of manufacturing integrated circuit using encapsulation during an etch process
KR102611981B1 (ko) * 2017-10-19 2023-12-11 삼성전자주식회사 발광 장치 및 그 제조 방법
WO2019087784A1 (ja) * 2017-10-31 2019-05-09 株式会社アルバック 薄膜トランジスタ及びその製造方法
CN109103230B (zh) * 2018-08-27 2022-02-08 武汉天马微电子有限公司 一种oled显示面板、oled显示面板的制作方法及显示装置
WO2020059027A1 (ja) * 2018-09-18 2020-03-26 シャープ株式会社 表示装置
CN109585566B (zh) * 2018-11-14 2021-05-18 惠科股份有限公司 一种阵列基板、阵列基板的制作方法和显示面板
CN110416063B (zh) * 2019-06-27 2021-08-06 惠科股份有限公司 一种薄膜晶体管的制作方法及显示面板
KR102765827B1 (ko) * 2019-11-20 2025-02-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN111244140B (zh) * 2020-01-15 2023-04-25 云谷（固安）科技有限公司 一种显示面板制作方法及显示面板
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US11903221B2 (en) * 2020-08-17 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional semiconductor device with memory stack
US12087587B2 (en) * 2021-03-04 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same
US20230292629A1 (en) * 2022-03-09 2023-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory structure and method for forming the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289859A (ja) * 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
KR100701555B1 (ko) 2002-05-22 2007-03-30 마사시 카와사키 반도체 장치 및 그것을 이용하는 표시 장치
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP5084160B2 (ja) * 2006-03-20 2012-11-28 キヤノン株式会社 薄膜トランジスタ及び表示装置
JP4200458B2 (ja) 2006-05-10 2008-12-24 ソニー株式会社 薄膜トランジスタの製造方法
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
CN101632179B (zh) * 2007-04-06 2012-05-30 夏普株式会社 半导体元件及其制造方法、以及包括该半导体元件的电子器件
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置

Also Published As

Publication number Publication date
CN101794821A (zh) 2010-08-04
US20100193784A1 (en) 2010-08-05
JP2010182818A (ja) 2010-08-19
US8247811B2 (en) 2012-08-21
CN101794821B (zh) 2012-10-03

Similar Documents

Publication Publication Date Title
JP4752925B2 (ja) 薄膜トランジスタおよび表示装置
US8426851B2 (en) Thin film transistor and display device
JP4752927B2 (ja) 薄膜トランジスタおよび表示装置
JP5552753B2 (ja) 薄膜トランジスタおよび表示装置
JP4844617B2 (ja) 薄膜トランジスタ基板および表示装置
JP5515281B2 (ja) 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
JP5668917B2 (ja) 薄膜トランジスタおよびその製造方法
JP6175740B2 (ja) 薄膜トランジスタおよびその製造方法並びに表示装置および電子機器
JP6019330B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110509

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140603

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4752925

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140603

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316303

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350