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JP2014170829A - 半導体装置およびその製造方法、並びに表示装置の製造方法および電子機器の製造方法 - Google Patents

半導体装置およびその製造方法、並びに表示装置の製造方法および電子機器の製造方法 Download PDF

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Abstract

【課題】半導体膜への水分の浸入が抑えられ、かつ、より簡便な方法で製造された半導体装置およびその製造方法、並びに表示装置の製造方法および電子機器の製造方法を提供する。
【解決手段】ゲート電極および配線を形成し、前記ゲート電極および配線を第１絶縁膜で覆い、前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記第１導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する半導体装置の製造方法。
【選択図】図１

Description

本技術は、信号線等の配線に電気的に接続された半導体装置およびその製造方法、並びにこの半導体装置の製造方法を用いた表示装置の製造方法および電子機器の製造方法に関する。
近年はディスプレイの大型化・高精細化に伴い、駆動素子のＴＦＴ（Thin Film Transistor）にも高い移動度が求められており、亜鉛(Ｚｎ)，インジウム（Ｉｎ），ガリウム（Ｇａ），スズ（Ｓｎ），アルミニウム（Ａｌ）またはチタン（Ｔｉ）の酸化物あるいはこれらの混合物の酸化物等の酸化物半導体を用いたＴＦＴを有する半導体装置が積極的に開発されている（例えば、特許文献１〜３）。特に、Ｚｎ，Ｉｎ，Ｇａの複合酸化物を用いたＴＦＴは、液晶ディスプレイなどに一般的に使用される非晶質シリコン（ａ−Ｓｉ：Ｈ）を用いたＴＦＴと比較してその電子移動度が大きく、優れた電気特性を示すことがわかっている。
また、一方では有機半導体材料を用いたＴＦＴも注目されている。有機ＴＦＴは低コストで製造可能であり、また、高い可撓性を有している。
特開２０１０−１８２８１８号公報 特開２０１０−１８２８１９号公報 特開２０１２−１６０６７９号公報
しかしながら、上記酸化物半導体および有機半導体などは水分の影響を受けやすく、チャネル内に水分が浸入することによりＴＦＴ特性が変化してしまう。ポリシリコンおよびアモルファスシリコン等の半導体材料についても水分の浸入がＴＦＴ特性に影響する虞がある。この問題に対し、半導体膜の側面をソース・ドレイン電極で覆う方法、即ち金属膜により半導体膜への水分の浸入を防いで信頼性を高める方法が提案されている（例えば、特許文献１，２）。
このような高い信頼性のＴＦＴは、より簡便な方法で製造することが望まれている。
本技術はかかる問題点に鑑みてなされたもので、その目的は、半導体膜への水分の浸入が抑えられ、かつ、より簡便な方法で製造された半導体装置およびその製造方法、並びに表示装置の製造方法および電子機器の製造方法を提供することにある。
本技術による半導体装置の製造方法は、ゲート電極および配線を形成し、ゲート電極および配線を第１絶縁膜で覆い、第１絶縁膜を間にしてゲート電極上に半導体膜を形成し、半導体膜および第１絶縁膜を第２絶縁膜で覆い、第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、配線に達する接続孔と半導体膜に隣接する位置の第１凹部とを形成し、接続孔から第１凹部にかけて第１導電膜を成膜して、第１導電膜を接続孔により配線に電気的に接続すると共に第１凹部に埋設するものである。
本技術の表示装置の製造方法は上記半導体装置の製造方法を用いたものである。
本技術の電子機器の製造方法は上記表示装置の製造方法を用いたものである。
本技術の半導体装置は、上記本技術の半導体装置の製造方法により形成されたものであり、ゲート電極および配線と、ゲート電極および配線を覆う第１絶縁膜と、第１絶縁膜を間にしてゲート電極に対向する半導体膜と、半導体膜に隣接する位置の第１凹部と、第１絶縁膜に設けられ、配線に達する接続孔と、接続孔を介して配線に電気的に接続されると共に、凹部に埋設された第１導電膜とを備えたものである。
本技術の半導体装置では、半導体膜に隣接する位置の第１凹部に第１導電膜が埋設され、半導体膜の端部が第１導電膜で覆われる。これにより、半導体膜への水分の浸入が抑えられる。この第１凹部は、例えば多階調マスクを用いることにより、接続孔と共に一の露光工程でパターニングされる。
本技術の半導体装置およびその製造方法、並びに表示装置の製造方法および電子機器の製造方法によれば、一の工程により第１凹部と接続孔とをパターニングするようにしたので、高い信頼性の薄膜トランジスタを、より簡便な方法で得ることができる。
本技術の第１の実施の形態に係る表示装置の要部の構成を表す図である。 図１に示した表示装置の全体構成を表す図である。 図２に示した画素駆動回路の一例を表す図である。 図１に示した凹部の構成を表す平面図である。 図１に示した凹部と接続孔との配置の他の例を表す断面図である。 図１に示した表示装置の製造工程を表す断面図である。 図６Ａに続く工程を表す断面図である。 図６Ｂに続く工程を表す断面図である。 図６Ｃに続く工程を表す断面図である。 図７Ａに続く工程を表す断面図である。 図７Ｂに続く工程を表す断面図である。 図８Ａに続く工程を表す断面図である。 比較例１に係る表示装置の要部の構成を表す図である。 図９に示した表示装置の製造工程を表す断面図である。 図１０Ａに続く工程を表す断面図である。 比較例２に係る表示装置の要部の構成を表す図である。 図１１に示した表示装置の製造工程を表す断面図である。 図１２Ａに続く工程を表す断面図である。 図１２Ｂに続く工程を表す断面図である。 図１２Ｃに続く工程を表す断面図である。 本技術の第２の実施の形態に係る表示装置の要部の構成を表す断面図である。 図１３に示した表示装置の製造工程を表す断面図である。 図１４Ａに続く工程を表す断面図である。 図１４Ｂに続く工程を表す断面図である。 図１４Ｃに続く工程を表す断面図である。 図１５Ａに続く工程を表す断面図である。 図１５Ｂに続く工程を表す断面図である。 本技術の第３の実施の形態に係る表示装置の要部の構成を表す断面図である。 図１６に示した表示装置の製造工程を表す断面図である。 図１７Ａに続く工程を表す断面図である。 図１７Ｂに続く工程を表す断面図である。 図１７Ｃに続く工程を表す断面図である。 図１８Ａに続く工程を表す断面図である。 図１８Ｂに続く工程を表す断面図である。 図１８Ｃに続く工程を表す断面図である。 図１９Ａに続く工程を表す断面図である。 上記実施の形態等の表示装置の適用例１の外観を表す斜視図である。 図２０Ａに示した適用例１の外観の他の例を表す斜視図である。 適用例２の外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の表側から見た外観を表す斜視図である 適用例４の裏側から見た外観を表す斜視図である。 適用例５の外観を表す斜視図である。 適用例６の外観を表す斜視図である。 適用例７の閉じた状態を表す図である。 適用例７の開いた状態を表す図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（表示装置：ハーフトーンマスクを用いて製造する例）
２．第２の実施の形態（表示装置：複数の半透過領域を有する多階調マスクを用いて製造する例）
３．第３の実施の形態（表示装置：ハードマスクを用いて製造する例）
４．適用例
＜第１の実施の形態＞
図１は本技術の第１の実施の形態に係る表示装置１の要部の構成を表したものである。図１Ａは断面構成、図１Ｂは平面構成をそれぞれ表している。表示装置１は、基板１１上に複数の画素（後述の図２ 画素１００Ｒ，１００Ｇ，１００Ｂ）を駆動するためのトランジスタ１０Ｔおよび保持容量素子１０Ｃを有するものである。
トランジスタ１０Ｔは、基板１１側から、ゲート電極１２Ｔ、第１絶縁膜１３および半導体膜１４をこの順に有するボトムゲート型のＴＦＴであり、半導体膜１４上の中央部にはチャネル保護膜として第２絶縁膜１５が設けられている。半導体膜１４には導電膜１６Ａ，１６Ｂも接しており、導電膜１６Ａ，１６Ｂは半導体膜１４に電気的に接続されている。トランジスタ１０Ｔは、導電膜１６Ｂ(第１導電膜)を介して配線１２Ｗに電気的に接続されている。保持容量素子１０Ｃは、基板１１側から下部電極１２Ｃ（電極）、第１絶縁膜１３および上部電極としての導電膜１６Ａを有するものであり、第１絶縁膜１３および導電膜１６Ａ（第２導電膜）はトランジスタ１０Ｔと共有されている。
図２に示したように、表示装置１では基板１１上の表示領域１１０に、複数の画素１００Ｒ，１００Ｇ，１００Ｂがマトリクス状に配置されている。画素１００Ｒ，１００Ｇ，１００Ｂは、それぞれ、赤色，緑色および青色の光を発光するものである。これらの画素１００Ｒ，１００Ｇ，１００Ｂを駆動するため、表示領域１１０の周辺には映像表示用の信号線駆動回路１２０および走査線駆動回路１３０が、表示領域１１０内には画素駆動回路１４０がそれぞれ設けられている。
図３は、画素駆動回路１４０の一例を表したものである。画素駆動回路１４０はアクティブ型の駆動回路であり、駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２と、これらトランジスタＴｒ１，Ｔｒ２の間の保持容量素子１０Ｃとを有している。上記トランジスタ１０Ｔは、例えばこの書き込みトランジスタＴｒ２として機能する。例えば有機ＥＬ（Electroluminescence）素子などの表示素子ＤＥは、第１の電源ライン（Ｖｃｃ）と第２の電源ライン（ＧＮＤ）との間で駆動トランジスタＴｒ１に直列に接続されている。
画素駆動回路１４０において、列方向には信号線１２０Ａが複数配置され、行方向には走査線１３０Ａが複数配置されている。各信号線１２０Ａと各走査線１３０Ａとの交差点が、画素１００Ｒ，１００Ｇ，１００Ｂのいずれか一つに対応している。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介して書き込みトランジスタＴｒ２のソース電極に画像信号が供給されるようになっている。上記配線１２Ｗは、例えばこの信号線１２０Ａとして機能する。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介して書き込みトランジスタＴｒ２のゲート電極に走査信号が順次供給されるようになっている。
基板１１は、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。スパッタリング法等により、基板１１を加熱することなく半導体膜１４を成膜することが可能であれば、基板１１に安価なプラスチックフィルムを用いることも可能である。
ゲート電極１２Ｔ（図１Ａ，図１Ｂ）は、トランジスタ１０Ｔにゲート電圧を印加し、このゲート電圧により半導体膜１４中の電子密度を制御する役割を有するものである。ゲート電極１２Ｔは基板１１上の選択的な領域に設けられ、例えば白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），銅（Ｃｕ），タングステン（Ｗ），ニッケル（Ｎｉ），アルミニウム（Ａｌ）およびタンタル（Ｔａ）等の金属単体または合金により構成されている。ゲート電極１２Ｔは例えばインジウム（Ｉｎ）または亜鉛（Ｚｎ）を主成分とした光透過性の酸化物であってもよく、具体的には、インジウム錫酸化物(ＩＴＯ)、インジウム亜鉛酸化物(ＩＺＯ)、酸化亜鉛(ＺｎＯ)等の透明導電性薄膜であってもよい。ゲート電極１２Ｔには、これらのうちの２種以上を積層させて用いるようにしてもよく、例えば基板１１側から厚み（積層方向（Ｚ方向）の厚み、以下単に厚みという）４００ｎｍのアルミニウム層またはアルミニウム合金層と厚み５０ｎｍのモリブデン層とが積層されている。アルミニウム合金層としては、例えばアルミニウム−ネオジム合金層が挙げられる。このようなゲート電極１２Ｔと同層に例えば、配線１２Ｗおよび保持容量素子１０Ｃの下部電極１２Ｃが設けられている。配線１２Ｗおよび下部電極１２Ｃには、上記ゲート電極１２Ｔと同様の材料を用いることが可能である。配線１２Ｗおよび下部電極１２Ｃの構成材料および厚みはゲート電極１２Ｔと同じであってもよく、異なっていてもよい。
第１絶縁膜１３は基板１１の全面に設けられており、トランジスタ１０Ｔではゲート電極１２Ｔと半導体膜１４との間、保持容量素子１０Ｃでは下部電極１２Ｃと導電膜１６Ａとの間にそれぞれ介在している。この第１絶縁膜１３は、配線１２Ｗに対向する部分に接続孔Ｈを有しており、この接続孔Ｈを介して配線１２Ｗと導電膜１６Ｂ（トランジスタ１０Ｔ）とが電気的に接続されている。本実施の形態では、更に、この第１絶縁膜１３が半導体膜１４に隣接する位置に接続孔Ｈよりも浅い凹部１３ＣＡ，１３ＣＢを有している。これにより、この凹部１３ＣＡ，１３ＣＢに導電膜１６Ａ，１６Ｂを埋め込み、半導体膜１４の端部を導電膜１６Ａ，１６Ｂで覆うことが可能となる。即ち、半導体膜１４への水分の浸入を防いでトランジスタ１０Ｔの信頼性を向上させることができる。凹部１３ＣＡ（第２凹部）には導電膜１６Ａが、凹部１３ＣＢ（第１凹部）には導電膜１６Ｂがそれぞれ埋設されている。
凹部１３ＣＡと凹部１３ＣＢとは、図４に示したように、トランジスタ１０Ｔのチャネル長方向（図４ Ｙ方向）にゲート電極１２Ｔを間にして対向しており、半導体膜１４を囲むように凹部１３ＣＡ，１３ＣＢが設けられている。詳細には、凹部１３ＣＡ，１３ＣＢは半導体膜１４のうちゲート電極１２Ｔとの非対向領域１４Ａの周囲に設けられている。導電膜１６Ａが埋設された凹部１３ＣＡは、保持容量素子１０Ｃに向かって延び、凹部１３ＣＡには例えば保持容量素子１０Ｃの下部電極１２Ｃが対向している。即ち、下部電極１２Ｃと導電膜１６Ａとの間の第１絶縁膜１３の厚みはゲート電極１２Ｔと半導体膜１４との間の第１絶縁膜１３の厚みよりも薄くなっている。これにより、一定の厚みで第１絶縁膜を設けた場合と比較して、保持容量素子１０Ｃの単位面積あたりの保持容量が向上する。従って、保持容量素子１０Ｃの形成面積を小さくすることが可能となる。下部電極１２Ｃと導電膜１６Ａとの間の第１絶縁膜１３はゲート電極１２Ｔと半導体膜１４との間の第１絶縁膜１３よりも、例えば５０ｎｍ〜２００ｎｍ程度薄くなっている。
後述するように、接続孔Ｈと凹部１３ＣＡ，１３ＣＢとは一のフォトリソグラフィ工程で形成されるので、接続孔Ｈの側壁は第１絶縁膜１３から第２絶縁膜１５にかけて同一平面を構成する（図１Ａ）。凹部１３ＣＢは、例えば、図５に示したように接続孔Ｈに隣接していてもよく、このとき、接続孔Ｈの側壁はその一部（凹部１３ＣＢと反対側の側壁）が第１絶縁膜１３から第２絶縁膜１５にかけて同一平面となる。
第１絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン酸窒化膜（ＳｉＯＮ），ハフニウム酸化膜（ＨｆＯ），アルミニウム酸化膜（ＡｌＯ），窒化アルミニウム膜（ＡｌＮ），タンタル酸化膜（ＴａＯ），ジルコニウム酸化膜（ＺｒＯ），ハフニウム酸窒化膜，ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜，タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも１つを含む絶縁膜により形成される。この第１絶縁膜１３は単層構造としてもよく、または例えばＳｉＮとＳｉＯなど２種類以上の積層構造としてしてもよい。第１絶縁膜１３を２種類以上の積層構造とした場合、半導体膜１４との界面特性を改善する、あるいは外気から半導体膜１４への不純物の混入を効果的に抑制することなどが可能となる。第１絶縁膜１３の厚みは、例えば、厚み２００ｎｍ〜５００ｎｍである。
半導体膜１４は第１絶縁膜１３上に島状に設けられ、一対の導電膜１６Ａ，１６Ｂの間のゲート電極１２Ｔに対向する位置にチャネル領域を有している。半導体膜１４は、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），シリコン（Ｓｉ），スズ（Ｓｎ），アルミニウム（Ａｌ）およびチタン（Ｔｉ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体により構成されている。これらの元素の混合物の酸化物により半導体膜１４が構成されていてもよい。このような酸化物半導体としては、例えば非晶質のものとして酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ，ＩｎＧａＺｎＯ）が挙げられる。半導体膜１４の一部がこのような非晶質の酸化物半導体により構成されていてもよい。結晶質の酸化物半導体、例えば、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），ＩＴＯおよび酸化インジウム（ＩｎＯ）等を半導体膜１４に用いるようにしてもよい。酸化亜鉛を主成分とする透明な酸化物半導体として、半導体膜１４に例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ），酸化亜鉛，アルミニウムドープ酸化亜鉛（ＡＺＯ）またはガリウムドープ酸化亜鉛等を適用するようにしてもよい。半導体膜１４は非晶質状態であっても、結晶状態であってもよいが、結晶状態であればエッチング溶液に対する耐性が高くなり、デバイス構造形成への応用が容易となる。半導体膜１４は、有機半導体材料により構成されていてもよく、例えばこの有機半導体材料は有機導電材料とドーピング材料とを含んでいる。有機導電材料には、例えばポリチオフェン、ポリピロール、ポリアニリン、ポリアセチレン、ポリフェニレン、ポリフラン、ポリセレノフェン、ポリイソチアナフテン、ポリフェニレンスルフィド、ポリフェニレンビニレン、ポリチエニレンビニレン、ポリナフタレン、ポリアントラセン、ポリピレン、ポリアズレン、フタロシアニン、ペンタセン、メロシアニンおよびポリエチレンジオキシチオフェンのうちの少なくとも一つを用いることができる。ドーピング材料には、例えばヨウ素、過塩素酸、塩酸、硫酸、硝酸、リン酸、４フッ化硼酸、５フッ化ヒ素、６フッ化リン酸、アルキルスルホン酸、パーフルオロアルキルスルホン酸、ポリアクリル酸、ポリスチレンスルホン酸およびドデシルベンゼンスルホン酸のうちの少なくとも１種類を用いればよい。半導体膜１４がポリシリコンまたはアモルファスシリコンにより構成されていてもよい。半導体膜１４の厚みは例えば、製造工程でアニールによる酸素供給効率を考慮して５ｎｍ〜１００ｎｍとすることが好ましい。
半導体膜１４のチャネル領域以外の表面（上面）から厚み方向の一部は、チャネル領域よりも低い電気抵抗率を有する低抵抗領域（図示せず）であってもよい。この低抵抗領域は、例えばアルミニウム等の金属を酸化物半導体中に拡散させることにより形成されている。トランジスタ１０Ｔは、このような低抵抗領域を有するセルフアライン（自己整合）構造のトランジスタであってもよい。これにより、トランジスタ１０Ｔの特性が安定化する。半導体膜１４が保持容量素子１０Ｃの領域まで延在し、半導体膜１４をトランジスタ１０Ｔと保持容量素子１０Ｃとで共有するようにしてもよい（図示せず）。このとき、上記の低抵抗領域は、保持容量素子１０Ｃの一方の電極となる領域を含む。
チャネル保護膜として、半導体膜１４上の例えば中央部に第２絶縁膜１５が設けられている。この第２絶縁膜１５は、導電膜１６Ａ，１６Ｂの形成時に半導体膜１４（チャネル領域）の損傷を防止するものである。半導体膜１４上以外の領域に第２絶縁膜１５が設けられていてもよく、例えば、接続孔Ｈの周囲および凹部１３ＣＡ，１３ＣＢの外周（半導体膜１４と反対側）の第１絶縁膜１３には第２絶縁膜１５が積層されている。第２絶縁膜１５は、例えばシリコン酸化膜，アルミニウム酸化膜またはシリコン窒化膜からなり、その厚みは例えば３００ｎｍ程度である。
一対の導電膜１６Ａ，１６Ｂは、半導体膜１４のチャネル長方向に第２絶縁膜１５を間にして対をなし、半導体膜１４に接している。即ち、導電膜１６Ａ，１６Ｂはトランジスタ１０Ｔのソース・ドレイン電極である。この導電膜１６Ａ，１６Ｂは半導体膜１４の外側に延在しており、導電膜１６Ａは凹部１３ＣＡ、導電膜１６Ｂは凹部１３ＣＢで半導体膜１４の端部に接してこれを覆っている。凹部１３ＣＡに埋設された導電膜１６Ａは第１絶縁膜１３を間にして下部電極１２Ｃに対向し、保持容量素子１０Ｃを構成する。凹部１３ＣＢに埋設された導電膜１６Ｂは接続孔Ｈを介して配線１２Ｗに接している。導電膜１６Ａ，１６Ｂには、ゲート電極１２Ｔと同様の材料を用いることができ、例えば、半導体膜１４の側から、厚み５０ｎｍのチタン層、厚み２００ｎｍ〜１μｍのアルミニウム層および厚み５０ｎｍのチタン層の積層膜により構成されている。導電膜１６Ａ，１６Ｂの構成材料は、トランジスタ１０Ｔの用途・応用によって適宜選択すればよく、例えば、モリブデン層、アルミニウム層およびモリブデン層の積層膜、またはモリブデン層、アルミニウム層およびチタン層の積層膜により構成することも可能である。
このような表示装置１は、例えば次のようにして製造することができる（図６Ａ〜図８Ｂ）。
まず、基板１１の全面に例えばスパッタリング法や真空蒸着法を用いて、金属膜を形成した後、この金属膜を例えばフォトリソグラフィおよびエッチングを用いてパターニングすることにより、ゲート電極１２Ｔ、下部電極１２Ｃおよび配線１２Ｗを形成する。ゲート電極１２Ｔ、下部電極１２Ｃおよび配線１２Ｗをそれぞれ別工程で形成することも可能である。
次に、ゲート電極１２Ｔ、下部電極１２Ｃおよび配線１２Ｗを設けた基板１１の全面に、例えばプラズマ化学気相成長（ＰＥＣＶＤ）法によりシリコン酸化膜を成膜して第１絶縁膜１３を形成する。第１絶縁膜１３の形成にはスパッタリング法を用いるようにしてもよい。
第１絶縁膜１３を形成した後、この第１絶縁膜１３上に例えば酸化物半導体からなる半導体膜１４を形成する（図６Ａ）。半導体膜１４は第１絶縁膜１３上に酸化物半導体材料を、例えばＤＣ（Direct Current;直流）スパッタリング法により成膜した後、これをフォトリソグラフィおよびエッチングによりパターニングして形成する。酸化物半導体材料はＲＦ（Radio Frequency；高周波）スパッタリング法等により成膜することも可能であるが、堆積速度の点からＤＣスパッタリング法を用いることが好ましい。
続いて、図６Ｂに示したように、半導体膜１４を設けた基板１１の全面に例えば厚み３００ｎｍのシリコン酸化膜を成膜して、第２絶縁膜１５を形成する。次いで、多階調マスク、例えばハーフトーンマスク（ハーフトーンパターンを有する露光マスク）を用いてフォトリソグラフィを行い、接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢを形成する。通常のマスクでは、光透過率が０％（遮光部）および１００％（開口部）の２つの領域により構成されるのに対し、ハーフトーンマスクにはこれらに加えて半透過領域（光透過率が例えば１０〜７０％）が設けられる。このようなハーフトーンマスクを用いた接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢの形成は、例えば以下のようにして行う。
まず、第２絶縁膜１５上にレジスト１７を設けた後、ハーフトーンマスクを用いて露光と現像とを行い、レジスト１７のパターンを形成する（図６Ｃ）。配線１２Ｗの直上（接続孔Ｈの形成予定領域）には、レジスト１７がポジ型レジストのときハーフトーンマスクの開口部分が、一方、レジスト１７がネガ型レジストのときハーフトーンマスクの遮光部分が配置される。このように露光量を制御することにより、第２絶縁膜１５上にレジスト１７が完全に除去された開口部１７Ｍ、レジスト１７の残存部１７Ａおよびレジスト１７の薄膜部１７Ｂを形成する。薄膜部１７Ｂは、残存部１７Ａよりもレジスト１７の厚みを薄くした部分、即ちハーフトーンマスクの半透過領域が配置された部分である。接続孔Ｈの形成予定領域には開口部１７Ｍ、チャネル保護膜となる第２絶縁膜１５の形成予定領域には残存部１７Ａ、半導体膜１４の端部（非対向領域１４Ａの端部）を覆う領域には薄膜部１７Ｂをそれぞれ形成する。半導体膜１４の外側の、接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢの形成予定領域以外の部分（接続孔Ｈの周囲および凹部１３ＣＡ，１３ＣＢの外周）には残存部１７Ａを形成しておく。
このような開口部１７Ｍ、残存部１７Ａおよび薄膜部１７Ｂを有するレジスト１７のパターンを形成した後、このレジスト１７のパターンをマスクにして第２絶縁膜１５および第１絶縁膜１３をエッチングする。具体的には、まず、図７Ａに示したように、レジスト１７の開口部に対向する部分の第２絶縁膜１５および第１絶縁膜１３をエッチングにより除去して接続孔Ｈを形成する。次いで、アッシングを行って、薄膜部１７Ｂのレジスト１７を除去した後（図７Ｂ）、エッチングを行って凹部１３ＣＡ，１３ＣＢを形成する（図７Ａ）。このとき、半導体膜１４はエッチングしない条件を選択して、半導体膜１４に隣接する位置に凹部１３ＣＡ，１３ＣＢを形成する。残存部１７Ａが設けられた部分には、第１絶縁膜１３および第２絶縁膜１５がそのまま残る。このエッチングにより残存部１７Ａのレジスト１７を除去することも可能であり、別にアッシングを行うようにしてもよい。
接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢを形成した後、図８Ｂに示したように、導電膜１６Ａ，１６Ｂを形成する。導電膜１６Ａ，１６Ｂは、例えばスパッタリング法により厚み５０ｎｍのモリブデン、厚み５００ｎｍのアルミニウムおよび厚み５０ｎｍのモリブデンをこの順に成膜した後、これをフォトリソグラフィおよびエッチングにより所望の形状にパターニングして形成する。このようにして薄膜トランジスタ１０Ｔ、保持容量素子１０Ｃおよび配線１２Ｗ（画素駆動回路１４０）を形成した後、更に表示素子ＤＥを形成することにより表示装置１が完成する。
本実施の形態の表示装置１では、上記のように多階調マスクであるハーフトーンマスクを用いて一の露光工程により接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢを形成するので、より簡便な方法で信頼性の高いトランジスタ１０Ｔを製造することができる。以下、これについて説明する。
図９Ａは比較例１に係る表示装置１０１の断面構成を表したものであり、図９Ｂはこの表示装置１０１の平面構成を表している。表示装置１０１では、図１０Ａ，図１０Ｂに示したように、チャネル保護膜として機能する半導体膜１４上の第２絶縁膜１５と接続孔Ｈとを一のフォトリソグラフィ工程で形成することが可能である。具体的には、第２絶縁膜１５を基板１１上に成膜した後、第２絶縁膜１５上にレジスト１７０を設けて露光と現像とを行い、レジスト１７０のパターンを形成する（図１０Ａ）。このとき使用するマスクは通常のマスク、即ち半透過領域の設けられていないマスクである。従って、レジスト１７０のパターンは残存部１７０Ａおよび開口部１７０Ｍのみにより構成される。接続孔Ｈの形成予定領域、半導体膜１４と導電膜１６Ａ，１６Ｂとの接続予定領域および保持容量素子１０Ｃの形成予定領域には開口部１７０Ｍ、チャネル保護膜となる第２絶縁膜１５の形成領域および半導体膜１４の端部を覆う領域には残存部１７０Ａをそれぞれ形成する。このようなレジスト１７０のパターンを形成した後、エッチングを行って接続孔Ｈおよび半導体膜１４上の第２絶縁膜１５（チャネル保護膜）を形成する（図１０Ｂ）。
このように表示装置１０１は容易に製造することができるが、半導体膜１４への水分の浸入により信頼性が低下する虞がある。これは表示装置１０１では、半導体膜１４に隣接する位置に接続孔Ｈよりも浅い凹部がなく、半導体膜１４の端部には第２絶縁膜１５が接しているためである。導電膜１６Ａ，１６Ｂが高い密度で成膜されるのに対し、第２絶縁膜１５の密度は低いため、第２絶縁膜１５を通過して水分が半導体膜１４に浸入する虞がある。また、例えば酸化物半導体材料または有機半導体材料からなる半導体膜１４は熱により劣化し易いので、半導体膜１４を設けた後の第２絶縁膜１５成膜工程では、成膜温度を上げることができず、よりその密度が低下する。更に、第２絶縁膜１５自体が水分を含み易い。水分が混入した半導体膜１４では、例えば信頼性試験後のサブスレッショルド特性にハンプ特性が出現し易くなるなど、その信頼性が低下する。
なお、上述のような製造方法（図１０Ａ，図１０Ｂ）では、半導体膜１４の端部を導電膜１６Ａ，１６Ｂで覆うような構造を形成することができない。半導体膜１４の端部を導電膜１６Ａ，１６Ｂで覆うようにするためには、半導体膜１４の端部を覆う領域にレジスト１７０の開口部１７０Ｍを配置することになる。しかしながら、この開口部１７０Ｍをエッチングすると、第２絶縁膜１５および第１絶縁膜１３が全て除去されるので、半導体膜１４に隣接する位置に基板１１に達する貫通孔が形成される。導電膜１６Ａ，１６Ｂとゲート電極１２Ｔとは互いにその一部が重畳するように配置されるため、この貫通孔により導電膜１６Ａ，１６Ｂとゲート電極１２Ｔとの間でショート不良が生じてしまう。
また、表示装置１０１の半導体膜１４に隣接する位置には凹部がないので、ゲート電極１２Ｔと半導体膜１４との間のゲート絶縁膜１３０の厚みと、下部電極１２Ｃと半導体膜１４との間のゲート絶縁膜１３０の厚みは同じである。このため、表示装置１０１では保持容量素子１１０Ｃの容量を高めることもできない。
更に、第１絶縁膜１３および第２絶縁膜１５のエッチング工程（図１０Ｂ）では、半導体膜１４と導電膜１６Ａ，１６Ｂとの接触予定領域（半導体膜１４上のレジスト１７０の開口部１７０Ｍ）および接続孔Ｈの形成予定領域（半導体膜１４の外側のレジスト１７０の開口部１７０Ｍ）が同時にエッチングされる。従って、半導体膜１４上の第２絶縁膜１５のみをエッチングする領域（半導体膜１４と導電膜１６Ａ，１６Ｂとの接触予定領域）には、過剰の負荷がかかり半導体膜１４が劣化する虞がある。
図１１Ａ，図１１Ｂに示した比較例２に係る表示装置１０２は、半導体膜１４に隣接する位置に凹部１３０ＣＡ，１３０ＣＢを有しており、この凹部１３０ＣＡ，１３０ＣＢに埋設された導電膜１６Ａ，１６Ｂが半導体膜１４の端部を覆っている。図１１（Ａ）は表示装置１０２の断面構成、図１１Ｂは表示装置１０２の平面構成をそれぞれ表す。
しかしながら、この表示装置１０２を製造する際には、凹部１３０ＣＡ，１３０ＣＢと接続孔Ｈとを別々のフォトリソグラフィ工程により形成しなければならず（図１２Ａ〜図１２Ｄ）、工程数が増す。
具体的には、まず、基板１１上に第２絶縁膜１５を成膜した後、第２絶縁膜１５上にレジスト２７１を設けて、露光と現像とを行い、レジスト２７１のパターンを形成する（図１２Ａ）。このとき使用するマスクは通常のマスク、即ち半透過領域の設けられていないマスクである。従って、レジスト２７１のパターンは残存部２７１Ａおよび開口部２７１Ｍのみにより構成される。半導体膜１４の端部を覆う領域には開口部２７１Ｍ、チャネル保護膜となる第２絶縁膜１５の形成予定領域には残存部２７１Ａをそれぞれ形成する。半導体膜１４の外側の、凹部１３０ＣＡ，１３０ＣＢの形成予定領域以外の部分（凹部１３０ＣＡ，１３０ＣＢの外周）には残存部２７１Ａを形成しておく。このようなレジスト２７１のパターンを形成した後、これをマスクにしてエッチングを行い、凹部１３０ＣＡ，１３０ＣＢを形成する（図１２Ｂ）。次いで、レジスト２７１をアッシングした後、基板１１上に新たにレジスト２７２を設けて露光と現像とを行い、レジスト２７２のパターンを形成する（図１２Ｃ）。このとき使用するマスクは通常のマスク、即ち半透過領域の設けられていないマスクである。従って、レジスト２７２のパターンは残存部２７２Ａおよび開口部２７２Ｍのみにより構成される。接続孔Ｈの形成予定領域には開口部２７２Ｍ、それ以外の領域には残存部２７２Ａを形成する。このようなレジスト２７２のパターンをマスクにしてエッチングを行い、接続孔Ｈを形成する（図１２Ｄ）。
このように、レジスト２７１のパターンにより凹部１３０ＣＡ，１３０ＣＢ、レジスト２７２のパターンにより接続孔Ｈをそれぞれ形成するので、工程数が増し、また、位置ずれも生じやすくなる。例えば、凹部１３０ＣＢと接続孔Ｈとを離間させて形成することは困難であり、凹部１３０ＣＢ内に接続孔Ｈが設けられる。このとき、マージンを考慮して凹部１３０ＣＢの側壁の位置と接続孔Ｈの側壁の位置とをずらすので、接続孔Ｈの側壁には段差が形成される。また、凹部１３０ＣＡにより保持容量素子１２０Ｃの単位面積あたりの容量は高まるが、この凹部１３０ＣＡはマージンを考慮して形成されるので、その形成面積を小さくすることは困難である。
これに対し、本実施の形態の表示装置１では、凹部１３ＣＡ，１３ＣＢと接続孔Ｈとを例えばハーフトーンマスクを用いることにより、一のフォトリソグラフィ工程（一つのマスク）で形成するので、半導体膜１４への水分の浸入を防ぎ、かつ、より簡便な方法で製造することができる。また、凹部１３ＣＡが設けられているので、ゲート電極１２Ｔと半導体膜１４との間の第１絶縁膜１３の厚みよりも下部電極１２Ｃと導電膜１６Ａとの間の第１絶縁膜１３の厚みが薄くなる。従って、保持容量素子１０Ｃの単位面積あたりの容量が向上する。
また、一つのマスクにより凹部１３ＣＡ，１３ＣＢと接続孔Ｈとを形成するので、合わせずれを考慮する必要がなく、保持容量素子１０Ｃの形成面積を小さくすることが可能となる。凹部１３ＣＢと接続孔Ｈとを離間して設けることも可能であり、接続孔Ｈの側壁の少なくとも一部は第１絶縁膜１３から第２絶縁膜１５にかけて同一平面を構成する。
更に、接続孔Ｈ（図７Ａ）と、凹部１３ＣＡ，１３ＣＢ（図８Ａ）とを別々の工程でエッチングするので、それぞれのエッチング時間を個々に調整することが可能である。よって、第２絶縁膜１５および第１絶縁膜１３を貫通する接続孔Ｈを先に形成することで、過剰なエッチングによる半導体膜１４の劣化を防ぐことができる。
この表示装置１では、各表示素子ＤＥに対して走査線１３０ＡからトランジスタＴｒ２のゲート電極を介して走査信号が供給されると共に、信号線１２０Ａ（配線層１２Ｗ）からの画像信号がトランジスタＴｒ２のソース・ドレイン電極を介して保持容量素子１０Ｃに保持される。すなわち、この保持容量１０Ｃに保持された信号に応じてトランジスタＴｒ２がオンオフ制御され、これにより、表示素子ＤＥに駆動電流が注入される。トランジスタＴｒ１，Ｔｒ２では、ゲート電極にしきい値電圧以上の電圧（ゲート電圧）が印加されると、ソース電極とドレイン電極との間の半導体層のチャネル領域中に電流（ドレイン電流）が生じ、上述のように駆動を行う。
ここでは、半導体膜１４の端部に隣接する位置に凹部１３ＣＡ，１３ＣＢが設けられ、この凹部１３ＣＡ，１３ＣＢに導電膜１６Ａ，１６Ｂが埋設されているので、半導体膜１４への水分の浸入を抑え、例えばハンプ特性を向上させることができる。凹部１３ＣＡ，１３ＣＢは配線１２Ｗと導電膜１６Ｂとをつなぐための接続孔Ｈと共に一のフォトリソグラフィ工程によって形成される。よって、より簡便な方法で高い信頼性を有するトランジスタ１０Ｔを製造することができる。また、凹部１３ＣＡにより、下部電極１２Ｃと導電膜１６Ａとの間の第１絶縁膜１３の厚みを薄くして、保持容量素子１０Ｃの容量を高めることができる。
このように本実施の形態の表示装置１では、一のフォトリソグラフィ工程で接続孔Ｈと凹部１３ＣＡ，１３ＣＢとを設けるようにしたので、高い信頼性のトランジスタ１０Ｔを、より簡便な方法で製造することができる。
以下、他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜第２の実施の形態＞
図１３は、本技術の第２の実施の形態に係る表示装置２の要部の断面構成を表したものである。この表示装置２の一方の凹部（凹部２３Ｃ）には互いに深さの異なる複数の領域（領域２３Ｃ１，２３Ｃ２）が設けられている。この点を除き、表示装置２は表示装置１と同様の構成を有し、その作用および効果も同様である。
凹部２３Ｃは、例えば保持容量素子（保持容量素子２０Ｃ）側の半導体膜１４に隣接する位置に設けられ、半導体膜１４側からより浅い領域２３Ｃ１およびより深い領域２３Ｃ２をこの順に有している。領域２３Ｃ２が保持容量素子２０Ｃの下部電極１２Ｃに対向している。例えばより浅い領域２３Ｃ１の深さは、凹部２３Ｃと対をなす、凹部１３ＣＢの深さと同じであり、より深い領域２３Ｃ２の深さは凹部１３ＣＢよりも例えば５０ｎｍ〜２００ｎｍ程度深くなっている。このように凹部２３Ｃにより深い領域２３Ｃ２を設けることにより、保持容量素子２０Ｃの容量をより高めることが可能となる。
保持容量素子では、凹部をより深くするほど第１絶縁膜の厚みが薄くなり、単位面積あたりの容量を高めることができる。しかし、この場合に深さが一定の凹部では、半導体膜１４に隣接する位置（半導体膜１４の端部）で第１絶縁膜１３の厚みが急に薄くなるため、半導体膜１４端部のＴＤＤＢ（Time Dependent Dielectric Breakdown）特性が低下する虞がある。また、ゲート電極１２Ｔと導電膜１６Ａとの間の寄生容量も増大してしまう。
そこで、半導体膜１４により近い位置に、より浅い領域２３Ｃ１、下部電極１２Ｃと対向する位置に、より深い領域２３Ｃ２をそれぞれ設けることにより、ＴＤＤＢ特性の低下および寄生容量の増大を防ぎつつ、保持容量素子２０Ｃの容量を高めることが可能となる。
この表示装置２は、例えば以下のように製造することができる。
まず、上記第１の実施の形態と同様にして第２絶縁膜１５までを形成した後、第２絶縁膜１５上にレジスト２７を設けて、レジスト２７のパターンを形成する（図１４Ａ）。レジスト２７のパターンは多階調マスクを用いて露光と現像とを行うことにより形成する。この多階調マスクは、例えば光透過率が０％（遮光部）および１００％（開口部）の２つの領域に加えて、更に互いに光透過率が異なる２種類の半透過領域（光透過率が例えば１０〜７０％）を有するものである。レジスト２７がポジ型レジストのときには、多階調マスクの半透過領域のうち、より光透過率の高い方が下部電極１２Ｃと対向する領域に、光透過率の低い方が半導体膜１４に隣接する部分と対向する領域にそれぞれ配置される。一方、レジスト２７がネガ型レジストのときには、多階調マスクの半透過領域のうち、より光透過率の低い方が下部電極１２Ｃと対向する領域に、光透過率の高い方が半導体膜１４に隣接する部分と対向する領域にそれぞれ配置される。
このように露光量を制御することにより、第２絶縁膜１５上にレジスト２７が完全に除去された開口部２７Ｍ、レジスト２７の残存部２７Ａおよびレジスト２７の薄膜部２７Ｂ，２７Ｃを形成する。薄膜部２７Ｂ，２７Ｃは、残存部２７Ａよりもレジスト２７の厚みを薄くした部分であり、また、薄膜部２７Ｃでは薄膜部２７Ｂよりもさらにレジスト２７の厚みが薄くなっている。この薄膜部２７Ｂ，２７Ｃが多階調マスクの半透過領域により形成された部分である。接続孔Ｈの形成予定領域には開口部２７Ｍ、チャネル保護膜となる第２絶縁膜１５の形成予定領域には残存部２７Ａ、半導体膜１４の端部（非対向領域１４Ａの端部）を覆う領域には薄膜部２７Ｂ、下部電極１２Ｃとの対向領域には薄膜部２７Ｃをそれぞれ形成する。半導体膜１４の外側の、接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢの形成予定領域以外の部分（接続孔Ｈの周囲および凹部２３Ｃ，１３ＣＢの外周）には残存部２７Ａを形成しておく。
このような開口部２７Ｍ、残存部２７Ａおよび薄膜部２７Ｂ，２７Ｃを有するレジスト２７のパターンを形成した後、このレジスト２７のパターンをマスクにして第２絶縁膜１５および第１絶縁膜１３をエッチングする。具体的には、まず、図１４Ｂに示したように、レジスト２７の開口部２７Ｍに対向する部分の第２絶縁膜１５および第１絶縁膜１３をエッチングにより除去して接続孔Ｈを形成する。次いで、アッシングを行って、薄膜部２７Ｃのレジスト２７を除去した後（図１４Ｃ）、エッチングを行って凹部２３Ｃの領域２３Ｃ２を形成する（図１５Ａ）。その後、薄膜部２７Ｂのレジストをアッシングにより除去して（図１５Ｂ）、エッチングを行う（図１５Ｃ）。このとき、半導体膜１４はエッチングしない条件を選択して、半導体膜１４に隣接する位置に凹部１３ＣＢと凹部２３Ｃの領域２３Ｃ１を形成する。残存部２７Ａが設けられた部分では、第１絶縁膜１３および第２絶縁膜１５がそのまま残る。このエッチングにより残存部２７Ａのレジスト２７を除去することも可能であり、別にアッシングを行って除去するようにしてもよい。
＜第３の実施の形態＞
図１６は、本技術の第３の実施の形態に係る表示装置３の要部の断面構成を表したものである。この表示装置３は、ゲート電極１２Ｔと半導体膜１４との間にゲート絶縁膜１３Ａ，１３Ｂと共に第３絶縁膜３１を有するものである。この第３絶縁膜３１は、ゲート絶縁膜１３Ａ，１３Ｂとの間でエッチングレート選択比の高い材料により構成されており、後述するようにハードマスクとして機能するものである。この点を除き、表示装置３は表示装置１と同様の構成を有し、その作用および効果も同様である。
例えばゲート絶縁膜１３Ａ，１３Ｂがシリコン酸化膜、第３絶縁膜３１が窒化シリコン膜であり、ゲート電極１２Ｔ側から、ゲート絶縁膜１３Ａ、第３絶縁膜３１およびゲート絶縁膜１３Ｂの順に設けられている。凹部１３ＣＡ，１３ＣＢはゲート絶縁膜１３Ｂを貫通して第３絶縁膜３１に達している。即ち、凹部１３ＣＡ，１３ＣＢの底面は第３絶縁膜３１により構成されている。ゲート絶縁膜１３Ａおよびゲート絶縁膜１３Ｂのいずれか一方のみを設けて、ゲート絶縁膜を単層にしてもよい。下部電極１２Ｃと対向する位置に凹部１３ＣＡを設けなくてもよい（図１６）。
このような表示装置３は例えば、以下のようにして製造することができる。まず、図１７Ａに示したように、基板１１上にゲート電極１２Ｔ、下部電極１２Ｃおよび配線１２Ｗを設けた後、基板１１の全面にゲート絶縁膜１３Ａ、第３絶縁膜３１およびゲート絶縁膜１３Ｂをこの順に成膜する。ゲート絶縁膜１３Ａ，１３Ｂおよび第３絶縁膜３１の厚みは合わせて例えば２００〜５００ｎｍとする。
次いで、ゲート絶縁膜１３Ｂ上に酸化物半導体材料を成膜した後、レジスト３７によりこれをパターニングして半導体膜１４を形成する（図１７Ｂ，図１７Ｃ）。このとき、例えば半導体膜１４と同じ平面形状となるよう、ゲート絶縁膜１３Ｂおよび第３絶縁膜３１もパターニングしておく。続いて、レジスト３７をマスクとして用いることにより、半導体膜１４の選択的なサイドエッチングを行う（図１８Ａ）。これにより、半導体膜１４の端部が除去されて、ゲート絶縁膜１３Ｂの一部が露出する。即ち、半導体膜１４の端面から第３絶縁膜３１が拡幅した領域（ＳＥ領域）が生じ、第３絶縁膜３１を後の工程でハードマスクとして用いることができるようになる。この半導体膜１４のサイドエッチングには、半導体膜１４とゲート絶縁膜１３Ａ，１３Ｂおよび第３絶縁膜３１との間でエッチング選択性の異なる（具体的には、ゲート絶縁膜１３Ａ，１３Ｂの方が半導体膜１４よりもエッチング速度が遅くなるような）ウェットエッチャントを使用することができる。例えば、ウェットエッチャントには、シュウ酸などの酸性溶液を用いればよい。
半導体膜１４のサイドエッチングを行った後、図１８Ｂに示したように、例えば基板１１の全面に第２絶縁膜１５を成膜する。次いで、この第２絶縁膜１５をフォトリソグラフィ工程によりパターニングする。具体的には、まず、図１８Ｃに示したように、第２絶縁膜１５上に、レジスト３８を形成する。レジスト３８には接続孔Ｈの形成予定領域に開口３８Ｍを設けると共に、凹部１３ＣＡ，１３ＣＢの形成予定領域および下部電極１２Ｃとの対向領域を含む領域にも開口３８Ｍを形成しておく。次いで、例えばドライエッチングを行うことにより、第２絶縁膜１５およびゲート絶縁膜１３Ａ，１３Ｂをパターニングして接続孔Ｈおよび凹部１３ＣＡ，１３ＣＢを形成する（図１９Ａ）。このドライエッチングは、ゲート絶縁膜１３Ａ，１３Ｂと第３絶縁膜３１との間でエッチング選択性の異なる条件下（具体的には、第３絶縁膜３１の方がゲート絶縁膜１３Ａ，１３Ｂよりもエッチング速度が遅くなるような条件下）で行うため、第３絶縁膜３１がハードマスクとして機能し、ＳＥ領域の一部に接続孔Ｈよりも浅い凹部１３ＣＡ，１３ＣＢを形成することができる。例えば、ゲート絶縁膜１３Ａ，１３Ｂがシリコン酸化膜、第３絶縁膜３１が窒化シリコン膜であるとき、Ｃ4Ｆ8／ＣＯまたはＣ4Ｆ8／Ｏ2等の混合ガスによるドライエッチングを用いることが可能である。の第２絶縁膜１５をパターニングした後、図１９Ｂに示したように、導電膜１６を成膜し、これをパターニングして導電膜１６Ａ，１６Ｂを形成する。このように、多階調マスクに代えて第３絶縁膜３１をハードマスクとして用い、このハードマスクを一の工程でパターニングすることにより、凹部１３ＣＡ，１３ＣＢおよび接続孔Ｈを形成することもできる。
（適用例）
以下、上記のような表示装置（表示装置１，２）の電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
（適用例１）
図２０Ａおよび図２０Ｂはそれぞれ、上記実施の形態の表示装置が適用される電子ブックの外観を表したものである。この電子ブックは、例えば、表示部２１０および非表示部２２０を有しており、この表示部２１０が上記実施の形態の表示装置により構成されている。
（適用例２）
図２１は、上記実施の形態の表示装置が適用されるスマートフォンの外観を表したものである。このスマートフォンは、例えば、表示部２３０および非表示部２４０を有しており、この表示部２３０が上記実施の形態の表示装置により構成されている。
（適用例３）
図２２は、上記実施の形態の表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態の表示装置により構成されている。
（適用例４）
図２３Ａ，図２３Ｂは、上記実施の形態の表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記実施の形態の表示装置により構成されている。
（適用例５）
図２４は、上記実施の形態の表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記実施の形態の表示装置により構成されている。
（適用例６）
図２５は、上記実施の形態の表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が上記実施の形態の表示装置により構成されている。
（適用例７）
図２６Ａ，図２６Ｂは、上記実施の形態の表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記実施の形態の表示装置により構成されている。
以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態等では表示素子ＤＥが有機ＥＬ表示素子である場合について説明したが、表示素子ＤＥは液晶表示素子、電気泳動型の表示素子あるいは無機ＥＬ表示素子等であってもよい。
また、例えば、上記実施の形態等では、トランジスタ１０Ｔの構成を具体的に説明したが、トランジスタ１０Ｔは更に、他の層を備えていてもよい。半導体膜１４はシリコンにより構成されていてもよい。更に、上記実施の形態では、トランジスタ１０Ｔが書き込みトランジスタＴｒ２である場合について説明したが、トランジスタ１０Ｔは、例えば駆動トランジスタＴｒ１であってもよい。
加えて、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
なお、本技術は以下のような構成をとることも可能である。
（１）ゲート電極および配線を形成し、前記ゲート電極および配線を第１絶縁膜で覆い、前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記第１導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する半導体装置の製造方法。
（２）前記第２絶縁膜および第１絶縁膜を一のフォトリソグラフィ工程によりパターニングする前記（１）記載の半導体装置の製造方法。
（３）前記第１凹部と前記半導体膜のチャネル長方向に対をなす第２凹部を前記第１凹部と共に形成し、前記第２凹部に第２導電膜を埋設する前記（１）または（２）記載の半導体装置の製造方法。
（４）前記第１導電膜および第２導電膜を前記半導体膜に電気的に接続する前記（３）記載の半導体装置の製造方法。
（５）前記第１凹部を前記接続孔よりも浅く形成する前記（１）乃至（４）のうちいずれか１つ記載の半導体装置の製造方法。
（６）前記第２絶縁膜および第１絶縁膜のパターニングは多階調マスクを用いて行う前記（１乃至（５）のうちいずれか１つ記載の半導体装置の製造方法。
（７）前記多階調マスクとしてハーフトーンマスクを用いる前記（６）記載の半導体装置の製造方法。
（８）前記ゲート電極および配線と共に電極を設け、前記電極と前記第２凹部内の前記第２導電膜とを対向させて保持容量素子を形成する前記（３）記載の半導体装置の製造方法。
（９）前記第２凹部内に、前記半導体膜により近い第１領域および前記第１領域よりも深い第２領域を形成し、前記第２領域に前記保持容量素子を形成する前記（８）記載の半導体装置の製造方法。
（１０）前記第１凹部を、前記半導体膜の前記ゲート電極との非対向領域の周囲に形成する前記（１）乃至（９）のうちいずれか１つ記載の半導体装置の製造方法。
（１１）前記第１凹部より前記接続孔を先に形成する前記（１）乃至（１０）のうちいずれか１つ記載の半導体装置の製造方法。
（１２）表示素子および前記表示素子を駆動する半導体装置を形成し、前記半導体装置は、ゲート電極および配線を形成し、前記ゲート電極および配線を第１絶縁膜で覆い、前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記第１導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する表示装置の製造方法。
（１３）表示素子および前記表示素子を駆動する半導体装置を有する表示装置を形成し、前記半導体装置は、ゲート電極および配線を形成し、前記ゲート電極および配線を第１絶縁膜で覆い、前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する電子機器の製造方法。
（１４）ゲート電極および配線と、前記ゲート電極および配線を覆う第１絶縁膜と、前記第１絶縁膜を間にして前記ゲート電極に対向する半導体膜と、前記半導体膜に隣接する位置の第１凹部と、前記第１絶縁膜に設けられ、前記配線に達する接続孔と、前記接続孔を介して前記配線に電気的に接続されると共に、前記第１凹部に埋設された第１導電膜とを備えた半導体装置。
（１５）前記半導体膜のチャネル領域を覆う第２絶縁膜を有する前記（１４）記載の半導体装置。
（１６）前記半導体膜の外側にも前記第２絶縁膜を有し、前記接続孔は前記第２絶縁膜および第１絶縁膜を貫通している前記（１５）記載の半導体装置。
（１７）前記接続孔の側壁の少なくとも一部は、前記第１絶縁膜から第２絶縁膜にかけて同一平面を構成する前記（１６）記載の半導体装置。
（１８）前記接続孔と前記第１凹部とは離間している前記（１４）乃至（１７）のうちいずれか１つ記載の半導体装置。
１，２，３・・・表示装置、１０Ｔ・・・トランジスタ、１０Ｃ，２０Ｃ・・・保持容量素子、１１・・・基板、１２Ｔ・・・ゲート電極、１２Ｃ・・・下部電極、１２Ｗ・・・配線、１３・・・第１絶縁膜、１３ＣＡ，１３ＣＢ，２３Ｃ・・・凹部、Ｈ・・・接続孔、１４・・・半導体膜、１５・・・第２絶縁膜、１６Ａ，１６Ｂ・・・導電膜、２３Ｃ１，２３Ｃ２・・・領域、３１・・・第３絶縁膜。

Claims (18)

  1. ゲート電極および配線を形成し、
    前記ゲート電極および配線を第１絶縁膜で覆い、
    前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、
    前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、
    前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、
    前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記第１導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する
    半導体装置の製造方法。
  2. 前記第２絶縁膜および第１絶縁膜を一のフォトリソグラフィ工程によりパターニングする
    請求項１記載の半導体装置の製造方法。
  3. 前記第１凹部と前記半導体膜のチャネル長方向に対をなす第２凹部を前記第１凹部と共に形成し、
    前記第２凹部に第２導電膜を埋設する
    請求項１記載の半導体装置の製造方法。
  4. 前記第１導電膜および第２導電膜を前記半導体膜に電気的に接続する
    請求項３記載の半導体装置の製造方法。
  5. 前記第１凹部を前記接続孔よりも浅く形成する
    請求項１記載の半導体装置の製造方法。
  6. 前記第２絶縁膜および第１絶縁膜のパターニングは多階調マスクを用いて行う
    請求項１記載の半導体装置の製造方法。
  7. 前記多階調マスクとしてハーフトーンマスクを用いる
    請求項６記載の半導体装置の製造方法。
  8. 前記ゲート電極および配線と共に電極を設け、
    前記電極と前記第２凹部内の前記第２導電膜とを対向させて保持容量素子を形成する
    請求項３記載の半導体装置の製造方法。
  9. 前記第２凹部内に、前記半導体膜により近い第１領域および前記第１領域よりも深い第２領域を形成し、
    前記第２領域に前記保持容量素子を形成する
    請求項８記載の半導体装置の製造方法。
  10. 前記第１凹部を、前記半導体膜の前記ゲート電極との非対向領域の周囲に形成する
    請求項１記載の半導体装置の製造方法。
  11. 前記第１凹部より前記接続孔を先に形成する
    請求項１記載の半導体装置の製造方法。
  12. 表示素子および前記表示素子を駆動する半導体装置を形成し、
    前記半導体装置は、
    ゲート電極および配線を形成し、
    前記ゲート電極および配線を第１絶縁膜で覆い、
    前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、
    前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、
    前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、
    前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記第１導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する
    表示装置の製造方法。
  13. 表示素子および前記表示素子を駆動する半導体装置を有する表示装置を形成し、
    前記半導体装置は、
    ゲート電極および配線を形成し、
    前記ゲート電極および配線を第１絶縁膜で覆い、
    前記第１絶縁膜を間にして前記ゲート電極上に半導体膜を形成し、
    前記半導体膜および第１絶縁膜を第２絶縁膜で覆い、
    前記第２絶縁膜および第１絶縁膜を一の工程によりパターニングして、前記配線に達する接続孔と前記半導体膜に隣接する位置の第１凹部とを形成し、
    前記接続孔から前記第１凹部にかけて第１導電膜を成膜して、前記導電膜を前記接続孔により前記配線に電気的に接続すると共に前記第１凹部に埋設する
    電子機器の製造方法。
  14. ゲート電極および配線と、
    前記ゲート電極および配線を覆う第１絶縁膜と、
    前記第１絶縁膜を間にして前記ゲート電極に対向する半導体膜と、
    前記半導体膜に隣接する位置の第１凹部と、
    前記第１絶縁膜に設けられ、前記配線に達する接続孔と、
    前記接続孔を介して前記配線に電気的に接続されると共に、前記第１凹部に埋設された第１導電膜と
    を備えた半導体装置。
  15. 前記半導体膜のチャネル領域を覆う第２絶縁膜を有する
    請求項１４記載の半導体装置。
  16. 前記半導体膜の外側にも前記第２絶縁膜を有し、
    前記接続孔は前記第２絶縁膜および第１絶縁膜を貫通している
    請求項１５記載の半導体装置。
  17. 前記接続孔の側壁の少なくとも一部は、前記第１絶縁膜から第２絶縁膜にかけて同一平面を構成する
    請求項１６記載の半導体装置。
  18. 前記接続孔と前記第１凹部とは離間している
    請求項１４記載の半導体装置。
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