JP6322503B2

JP6322503B2 - 半導体装置

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Publication number: JP6322503B2
Application number: JP2014141867A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎; 大介松林; 由幸小林
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-07-16
Filing date: 2014-07-10
Publication date: 2018-05-09
Anticipated expiration: 2034-07-10
Also published as: JP2015038974A; US20160181438A1; US9281409B2; US9847429B2; US20150021596A1

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、または半導体装置の製造方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路および電気機器は、半導体装置を有している場合がある。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体膜を用いたトランジスタが特許文献１に開示されている。

また、酸化物半導体膜を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。

ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。

特開２００６−１６５５２８号公報特開２０１１−１２４３６０号公報特開２０１１−１３８９３４号公報特開２０１２−２５７１８７号公報

回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オフ電流の増大、しきい値電圧の変動の増大、Ｓ値の増大が起こる。また、チャネル幅を縮小すると、オン電流が小さくなる。

したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

酸化物半導体膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−ＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）の影響が小さい。酸化物半導体膜を用いたトランジスタは、短チャネル効果に対する耐性を有すると言い換えることもできる。

また、トランジスタのチャネル幅を縮小すると、オン電流が小さくなる。オン電流の向上を目的として、半導体膜の上面のほかに側面にもチャネルが形成されるよう半導体膜を厚膜化する方法も知られているが、チャネルが形成される表面積が増大することで、チャネル形成領域とゲート絶縁膜との界面にキャリアの散乱が増加するため、十分なオン電流の向上を見込むのは容易ではない。

本発明の一態様では、上記のような課題を解決するため、下記のような半導体装置の構成を見出した。

本発明の一態様は、絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、絶縁表面の上面、第１の酸化物半導体膜の側面、第２の酸化物半導体膜の側面および第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜に接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、第１の酸化物半導体膜の厚さが、第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計よりも大きく、第１の酸化物半導体膜の厚さと第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上であることを特徴とする半導体装置である。

また、上記構成において、第１の酸化物半導体膜の厚さと第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上５０ｎｍ以下であると好ましい。

本発明の他の一態様は、凹部および凸部を有する絶縁表面の前記凸部上に設けられた第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、絶縁表面の上面、第１の酸化物半導体膜の側面、第２の酸化物半導体膜の側面および第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜に接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、絶縁表面の凸部の高さおよび第１の酸化物半導体膜の厚さの合計が、第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計よりも大きく、絶縁表面の凸部の高さおよび第１の酸化物半導体膜の厚さの合計と第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上であることを特徴とする半導体装置である。

また、上記構成において、絶縁表面の凸部の高さおよび第１の酸化物半導体膜の厚さの合計と第３の酸化物半導体膜の厚さおよびゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上５０ｎｍ以下であると好ましい。

また、上記構成において、チャネル幅は、４０ｎｍ以下であると好ましい。

本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。

トランジスタを説明する上面図および断面図。多層膜のバンド構造を説明する図。トランジスタのチャネル長方向の断面図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタの作製方法を説明する図。トランジスタの作製方法を説明する図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタの作製方法を説明する図。トランジスタの作製方法を説明する図。本発明の一態様の半導体装置を用いたインバータを説明する図。半導体装置の一例を説明する等価回路図。実施の形態に係る、半導体装置の回路図。実施の形態に係る、半導体装置のブロック図。実施の形態に係る、記憶装置を説明する回路図。実施の形態に係る、電子機器。トランジスタの断面図。トランジスタの電気特性を説明する図。トランジスタの電気特性を説明する図。トランジスタの電気特性を説明する図。トランジスタの断面図。トランジスタの電気特性を説明する図。トランジスタの電気特性を説明する図。トランジスタの電気特性を説明する図。トランジスタの電気特性を説明する図。トランジスタの断面図。多層膜のバンド構造を説明する図。トランジスタの電気特性を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

図１（Ａ）乃至図１（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図１（Ａ）乃至図１（Ｃ）に示すトランジスタ４５０は、基板４００上の凹部および凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂと、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２の上面、第１の酸化物半導体膜４０４ａの側面、第２の酸化物半導体膜４０４ｂの側面および第２の酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する第３の酸化物半導体膜４０４ｃと、第３の酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８に接し、第２の酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および第３の酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。

なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１（Ａ）では、チャネル長（Ｌ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソース又はドレインの幅をいう。すなわち、図１（Ａ）では、チャネル幅（Ｗ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａ又はドレイン電極４０６ｂの幅をいう。

また、下地絶縁膜４０２の凸部の高さｈ_１および第１の酸化物半導体膜４０４ａの厚さｔ_１の合計ｈ_１＋ｔ_１と第３の酸化物半導体膜４０４ｃの厚さｔ_３およびゲート絶縁膜４０８の厚さｔ_ＧＩの合計ｔ_３＋ｔ_ＧＩの差である垂直距離Ｈは、チャネル幅Ｗの５％以上３００％未満、好ましくはチャネル幅Ｗの１０％以上３００％未満、より好ましくはチャネル幅Ｗの２０％以上２５０％未満、さらに好ましくはチャネル幅Ｗの５０％以上２００％未満、さらに好ましくはチャネル幅Ｗの１００％以上１５０％未満であるとする。また、トランジスタのばらつきを考慮すると垂直距離Ｈは、具体的には２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上であるとよい。垂直距離Ｈが大きくなるにつれて特性値が収束していくため垂直距離Ｈの誤差による特性変動を低減することができる。

また、微細化により短チャネル効果が生じ、しきい値電圧などの電気特性が悪化するが、上記のような構成にすることで、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂ（チャネル部分）を電気的に取り囲む、すなわち、ゲート電極４１０が第２の酸化物半導体膜４０４ｂ（チャネル部分）を電気的に取り囲み、電圧が印加された場合には第２の酸化物半導体膜４０４ｂ（チャネル部分）の上面および側面から第２の酸化物半導体膜４０４ｂ（チャネル部分）に電界が印加されるためキャリアを制御しやすくなり、短チャネル効果で生じた電気特性の悪化を抑制することができる。

このような構成にすることで、ゲート電極４１０は、チャネル幅方向において第２の酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は第２の酸化物半導体膜４０４ｂの全体（バルク）を流れる。多層膜４０４の内部（第２の酸化物半導体膜４０４ｂの全体）を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、第２の酸化物半導体膜４０４ｂを厚くすると、オン電流を向上させることができる。このため、ゲート電極４１０が第１の酸化物半導体膜４０４ａと第２の酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅Ｗには関与せず、チャネル幅Ｗを小さくすることができるため、高密度化（高集積化）を実現することができる。

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂの上に形成されるゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。

基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。

下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層膜４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４０２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁膜４０２は、層間絶縁膜としての機能も有する。その場合、下地絶縁膜４０２の表面には凹凸が形成されるため、トランジスタ４５０を形成する前に表面が平坦になるようにＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

また、トランジスタ４５０のチャネルが形成される領域において多層膜４０４は、基板４００側から第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃが積層された構造を有している。また、第２の酸化物半導体膜４０４ｂは、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃで取り囲まれている構造となっている。また、図１（Ｃ）に示すようにゲート電極４１０は、チャネル幅方向において第２の酸化物半導体膜４０４ｂを電気的に取り囲む構造になっている。

ここで、一例としては、第２の酸化物半導体膜４０４ｂには、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体膜４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極４１０に電界を印加すると、多層膜４０４のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体膜４０４ｂにチャネルが形成される。すなわち、第２の酸化物半導体膜４０４ｂとゲート絶縁膜４０８との間に第３の酸化物半導体膜４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁膜４０８と接しない領域に形成される構造となる。

また、第１の酸化物半導体膜４０４ａは、第２の酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体膜４０４ｂと下地絶縁膜４０２が接した場合の界面と比較して、第２の酸化物半導体膜４０４ｂと第１の酸化物半導体膜４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体膜４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体膜４０４ｂとゲート絶縁膜４０８が接した場合の界面と比較して、第２の酸化物半導体膜４０４ｂと第３の酸化物半導体膜４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体膜４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。

第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体膜４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂよりも酸素欠損が生じにくいということができる。

なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体膜４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、第２の酸化物半導体膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、第３の酸化物半導体膜４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体膜４０４ｂにおいて、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体膜４０４ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。

第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体膜４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂより薄い方が好ましい。

第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２の酸化物半導体膜４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。

なお、酸化物半導体膜を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃの膜中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。

また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。

なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により多層膜のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と多層膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。

したがって、多層膜４０４を第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃの積層構造とすることで、第２の酸化物半導体膜４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。

次に、多層膜４０４のバンド構造を説明する。バンド構造の解析は、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層膜４０４に相当する積層を作製して行っている。

第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃの膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡＪＯＢＩＮＹＶＯＮ社ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：ＵｌｔｒａｖｉｏｌｅｔＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図２（Ａ）は、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃと接して、酸化シリコン膜を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体膜４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は第２の酸化物半導体膜４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は第３の酸化物半導体膜４０４ｃの伝導帯下端のエネルギーである。

図２（Ａ）に示すように、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。

主成分を共通として積層された多層膜４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。

なお、図２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される。

例えば、ＥｃＳ１＝ＥｃＳ３である場合は、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、第２の酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、第１の酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第２の酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、第３の酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。

図２（Ａ）、図２（Ｂ）より、多層膜４０４における第２の酸化物半導体膜４０４ｂがウェル（井戸）となり、多層膜４０４を用いたトランジスタにおいて、チャネルが第２の酸化物半導体膜４０４ｂに形成されることがわかる。なお、多層膜４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（ＵＳｈａｐｅＷｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

なお、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃがあることにより、第２の酸化物半導体膜４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体膜４０４ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

なお、多層膜４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体膜４０４ｃは第２の酸化物半導体膜４０４ｂよりもＩｎが少ない組成とすることが好ましい。

ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。

酸素と結合し得る導電材料と多層膜を接触させると、多層膜中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層膜のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。

上記ｎ型化した領域は、図３のトランジスタの拡大断面図（チャネル長方向の断面）に示される。第１の酸化物半導体膜４０４ａと第２の酸化物半導体膜４０４ｂ中に点線で示される境界４３５は、真性半導体領域とｎ型半導体領域の境界であり、第１の酸化物半導体膜４０４ａと第２の酸化物半導体膜４０４ｂにおけるソース電極４０６ａまたはドレイン電極４０６ｂと接触した近傍の領域がｎ型化した領域となる。なお、境界４３５は模式的に示したものであり、実際には明瞭ではない場合がある。また、図３では、境界４３５が第２の酸化物半導体膜４０４ｂ中で横方向に延びているように位置している状態を示したが、第２の酸化物半導体膜４０４ｂのソース電極４０６ａまたはドレイン電極４０６ｂと第１の酸化物半導体膜４０４ａとの間に挟まれた領域の膜厚方向全体がｎ型化することもある。また、図示はしていないが、第３の酸化物半導体膜４０４ｃにもｎ型化領域が形成される場合もある。

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。

このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を第２の酸化物半導体膜４０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。

ゲート絶縁膜４０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜４０８は上記材料の積層であってもよい。

なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁膜４０８の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、酸化物半導体膜からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。

このように電子捕獲準位に必要な量の電子を捕獲させた半導体装置は、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、半導体装置の作製過程におこなえばよい。

例えば、半導体装置のソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。

そこで、簡略化した断面図を用いて、ゲート絶縁膜を電子捕獲層（電子捕獲準位を有する層）としても利用した場合の例を示す。

図２８（Ａ）は、半導体層１０１と電子捕獲層１０２とゲート電極１０３を有する半導体装置である。

ここで、半導体層１０１は、図１の多層膜４０４に対応している。電子捕獲層１０２は、図１のゲート絶縁膜４０８に対応している。ゲート電極１０３は、図１のゲート電極４１０に対応している。

ここで、電子捕獲層１０２としては、内部に電子を捕獲する準位（電子捕獲準位）を有する。なお、同じ構成元素で構成されていても、形成方法・形成条件の違いにより、そのような準位が形成されないこともある。

例えば、図２８（Ｂ）に示されるような、第１の形成方法（あるいは形成条件）で形成された第１の絶縁層１０２ａと、第２の形成方法（あるいは形成条件）で形成された第２の絶縁層１０２ｂの積層体でもよいし、図２８（Ｃ）に示されるような、第１の形成方法（あるいは形成条件）で形成された第１の絶縁層１０２ａ、第２の形成方法（あるいは形成条件）で形成された第２の絶縁層１０２ｂと第３の形成方法（あるいは形成条件）で形成された第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。

ここで、第１の絶縁層乃至第３の絶縁層の構成元素は同じであるとする。なお、第１の形成方法（あるいは形成条件）と第３の形成方法（あるいは形成条件）は同じでもよい。この際、半導体層１０１に接しない層（例えば、第２の絶縁層）には、電子捕獲準位が多く形成されることが望ましい。例えば、スパッタリング法で形成された絶縁層はＣＶＤ法やＡＬＤ法で形成された絶縁層に比べて、組成が同じでも、電子捕獲準位密度が高い。

したがって、例えば、スパッタリング法で形成された絶縁層を第２の絶縁層１０２ｂとし、ＣＶＤ法やＡＬＤ法で形成された絶縁層を第１の絶縁層１０２ａとしてもよく、図２８（Ｃ）の場合には、第３の絶縁層１０２ｃも第１の絶縁層１０２ａと同様としてもよい。ただし、本発明の実施形態の一態様はこれに限定されず、ＣＶＤ法やＡＬＤ法で形成された絶縁層を第２の絶縁層１０２ｂとし、スパッタリング法で形成された絶縁層を第１の絶縁層１０２ａとしてもよく、図２８（Ｃ）の場合には、第３の絶縁層１０２ｃも第１の絶縁層１０２ａと同様としてもよい。

ここで、ＣＶＤ法で形成された絶縁層は、通常のゲート絶縁層としての機能を有することができる。したがって、ゲートとドレイン間、または、ゲートとソース間のリーク電流を低減することができる。一方、スパッタリング法で形成された絶縁層は、電子捕獲準位密度が高いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。そのため、このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十分に制御された構成とすることが出来る。よって、異なる形成方法（あるいは形成条件）を用いて、積層構造を構成することが好適である。ただし、本発明の実施形態の一態様は、これに限定されない。

また、半導体層１０１の成層方法と、半導体層１０１と接する第１の絶縁層１０２ａとは、連続的に製造しやすくなるため、同じ製造方法を用いてもよい。たとえば、半導体層１０１をスパッタリング法で形成した場合、第１の絶縁層１０２ａもスパッタリング法で形成し、第２の絶縁層１０２ｂは、ＣＶＤ法やＡＬＤ法で形成してもよい。図２８（Ｃ）の場合には、第３の絶縁層１０２ｃもスパッタリング法で形成してもよい。同様に、半導体層１０１をＣＶＤ法で形成した場合、第１の絶縁層１０２ａもＣＶＤ法で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。図２８（Ｃ）の場合には、第３の絶縁層１０２ｃもＣＶＤ法で形成してもよい。このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十分に制御された構成とし、さらに、製造しやすくすることが出来る。ただし、本発明の実施形態の一態様は、これらに限定されない。

なお、ＣＶＤ法やＡＬＤ法で形成する絶縁層は、スパッタリング法で形成した絶縁層よりも、厚くすることが好適である。これにより、絶縁破壊を低減し、耐圧を上げたり、リーク電流を低減することが出来る。ただし、本発明の実施形態の一態様は、これに限定されない。

なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ＬＰＣＶＤ法などの方法を用いることが出来る。よって、ある絶縁層と別の絶縁層とにおいて、異なるＣＶＤ法を用いて、絶縁層を形成してもよい。

図２８（Ａ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図２９（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図２９（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。

電子捕獲層１０２の内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図２９（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極あるいはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０３に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。

半導体層１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲される。

なお、図２８（Ｃ）のように、電子捕獲層１０２を、同じ構成元素であるが、形成方法（あるいは形成条件）の異なる３層の絶縁層で形成し第２の絶縁層１０２ｂの電子捕獲準位が、他よりも十分に大きくすることは第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。

この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。図２９（Ｃ）には、図２８（Ｃ）に示す半導体装置の点Ｃから点Ｄにかけてのバンド図の例を示す。なお、形成方法（あるいは形成条件）が異なれば、構成元素が同じであっても、酸素欠損量等が異なることにより、フェルミ準位が異なる場合もあるが、以下の例では同じものとする。

第２の絶縁層１０２ｂは電子捕獲準位１０６がより多くなるような形成方法（あるいは形成条件）で形成されるが、そのため、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの界面にも多くの電子捕獲準位が形成される。

そして、ゲート電極１０３の電位および温度を上記に示したものとすると、図２９（Ｂ）で説明したように、半導体層１０１から電子捕獲準位１０６に電子が捕獲され、電子捕獲層１０２は負に帯電する（図２９（Ｄ）参照）。

このように電子捕獲層１０２が電子を捕獲すると、図３０に示すように半導体装置のしきい値が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３の電位をソース電極あるいはドレイン電極の電位と同じとしたときのソースドレイン間の電流（Ｉｃｕｔ電流）を大幅に低下させることができる。

例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕｔ電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０^−２４Ａ／μｍ）以下とできる。

図３０（Ａ）は電子捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ／Ａ）のゲート電極１０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極とゲート電極１０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。

最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ乃至１ｙＡ／μｍとなる。

例えば、図３０（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。

トランジスタ１１０のＩｄ−Ｖｇ特性が図３０（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔ電流密度は約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。

トランジスタ１１０のＩｄ−Ｖｇ特性が図３０（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔ電流密度は約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０^９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。

すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。例えば、後で説明する図１５に示すようなメモリセルに用いることもできる。

なお、半導体層１０１は、真性または実質的に真性な酸化物半導体膜のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化している層を用いることが有効である。この場合には、半導体層１０１から電子捕獲層１０２へのホールの注入がなく、したがって、電子捕獲準位１０６に捕獲された電子がホールと結合して消滅することもない。そのため、電荷の保持特性を向上させることが出来る。

ゲート電極４１０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極４１０には、窒素を含んだ導電膜を用いてもよい。

ゲート絶縁膜４０８、およびゲート電極４１０上には酸化物絶縁膜４１２が形成されていてもよい。当該酸化物絶縁膜には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁膜は上記材料の積層であってもよい。

ここで、酸化物絶縁膜４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である膜とする。なお、上記昇温脱離ガス分光法分析時における基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該酸化物絶縁膜から放出される酸素はゲート絶縁膜４０８を経由して多層膜４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

しかしながら、本発明の一態様のトランジスタでは、前述したように、第２の酸化物半導体膜４０４ｂのチャネルが形成される領域を覆うように第３の酸化物半導体膜４０４ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。

また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。

また、本発明の一態様のトランジスタは、第２の酸化物半導体膜４０４ｂを第１の酸化物半導体膜４０４ａ上に形成することで界面準位を形成しにくくする効果や、第２の酸化物半導体膜４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、第２の酸化物半導体膜４０４ｂは第１の酸化物半導体膜４０４ａと第３の酸化物半導体膜４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧が０Ｖ時のドレイン電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

また、図４に示すようなトランジスタ４６０を用いることもできる。図４（Ａ）乃至図４（Ｃ）は、トランジスタ４６０の上面図および断面図である。図４（Ａ）は上面図であり、図４（Ａ）に示す一点鎖線Ａ−Ｂの断面が図４（Ｂ）、一点鎖線Ｃ−Ｄの断面が図４（Ｃ）に相当する。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図４に示すトランジスタ４６０は、下地絶縁膜４０２と基板４００との間に導電膜４０１を備えている。当該導電膜４０１を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、図４に示すようにゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。

また、図５に示すトランジスタ４７０を用いることもできる。図５（Ａ）乃至図５（Ｃ）は、トランジスタ４７０の上面図および断面図である。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図５（Ｃ）に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、下地絶縁膜４０２のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。

ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜のエッチングの際に、下地絶縁膜４０２をエッチングさせないようにするには、導電膜と下地絶縁膜４０２のエッチングでの選択比を大きくすればよい。

なお、第１の酸化物半導体膜４０４ａの厚さｔ_１と第３の酸化物半導体膜４０４ｃの厚さｔ_３およびゲート絶縁膜４０８の厚さｔ_ＧＩの合計ｔ_３＋ｔ_ＧＩの差である垂直距離Ｈは、チャネル幅Ｗの５％以上３００％未満、好ましくはチャネル幅Ｗの１０％以上３００％未満、より好ましくはチャネル幅Ｗの２０％以上２５０％未満、さらに好ましくはチャネル幅Ｗの５０％以上２００％未満、さらに好ましくはチャネル幅Ｗの１００％以上１５０％未満であるとする。また、トランジスタのばらつきを考慮すると垂直距離Ｈは、具体的には２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上であるとよい。垂直距離Ｈが大きくなるにつれて特性値が収束していくため垂直距離Ｈの誤差による特性変動を低減することができる。

また、微細化により短チャネル効果が生じ、しきい値電圧などの電気特性が悪化するが、上記のような構成にすることで、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂ（チャネル部分）を電気的に取り囲むためキャリアを制御しやすくなり、短チャネル効果で生じた電気特性の悪化を抑制することができる。

また、本実施の形態では、第２の酸化物半導体膜を第１の酸化物半導体膜および第３の酸化物半導体膜で挟んでいる構成であったがこれに限られず、第１の酸化物半導体膜および第３の酸化物半導体膜を有さず第２の酸化物半導体膜のみがゲート電極に電気的に取り囲まれている構成としてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ４５０の作製方法について、図６および図７を用いて説明する。

まず、基板４００上に下地絶縁膜４０２を形成する（図６（Ａ）参照）。

基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。

下地絶縁膜４０２は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁材料、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁材料、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜４０４と接する上層は多層膜４０４への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。

また、下地絶縁膜４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜４０２から多層膜４０４への酸素の供給をさらに容易にすることができる。

なお、基板４００の表面が絶縁体であり、後に設ける多層膜４０４への不純物拡散の影響が無い場合は、下地絶縁膜４０２を設けない構成とすることができる。

次に、下地絶縁膜４０２上に第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図６（Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしてもよい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０で第３の酸化物半導体膜４０４ｃを覆いやすくすることができる。

なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂを島状に形成する際に、まず、第２の酸化物半導体膜４０４ｂ上にハードマスクとなる膜（たとえばタングステン膜）およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、第２の酸化物半導体膜４０４ｂの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、第２の酸化物半導体膜４０４ｂ上に形成される、第３の酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０、酸化物絶縁膜４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂの積層、および後の工程で形成する第３の酸化物半導体膜４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および後の工程で形成される第３の酸化物半導体膜４０４ｃには、実施の形態１で説明した材料を用いることができる。例えば、第１の酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。

また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃとして用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

ただし、実施の形態１に詳細を記したように、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃは、第２の酸化物半導体膜４０４ｂよりも電子親和力が小さくなるように材料を選択する。

なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。

第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、第３の酸化物半導体膜４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃの電子親和力が第２の酸化物半導体膜４０４ｂよりも小さくなるようにすればよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

また、第２の酸化物半導体膜４０４ｂは、第１の酸化物半導体膜４０４ａおよび第３の酸化物半導体膜４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体膜４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

以下では、酸化物半導体膜の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突すると、スパッタ用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタ粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳ膜を成膜することができる。

第２の酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４０２、第１の酸化物半導体膜４０４ａから水素や水などの不純物を除去することができる。なお、第２の酸化物半導体膜４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。

次に、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。またＣＶＤ法によりタングステン膜を形成してもよい。

次に、第１の導電膜を第２の酸化物半導体膜４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図６（Ｃ）参照）。

次に、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、第３の酸化物半導体膜４０３ｃを成膜する。

なお、第３の酸化物半導体膜４０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、第３の酸化物半導体膜４０３ｃから水素や水などの不純物を除去することができる。また、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去することができる。

次に、第３の酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる絶縁膜４０７を形成する（図７（Ａ）参照）。絶縁膜４０７には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、絶縁膜４０７は、上記材料の積層であってもよい。絶縁膜４０７は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

次に、絶縁膜４０７上にゲート電極４１０となる第２の導電膜４０９を形成する（図７（Ｂ）参照）。第２の導電膜４０９としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第２の導電膜４０９は、スパッタ法やＣＶＤ法などにより形成することができる。また、第２の導電膜４０９としては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。

次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図７（Ｃ）参照）。なお、図１（Ｃ）に示すように、下地絶縁膜４０２の凸部の高さｈ_１および第１の酸化物半導体膜４０４ａの厚さｔ_１の合計ｈ_１＋ｔ_１が、第３の酸化物半導体膜４０４ｃの厚さｔ_３およびゲート絶縁膜４０８の厚さｔ_ＧＩの合計ｔ_３＋ｔ_ＧＩよりも大きくなるように形成されているため、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。

下地絶縁膜４０２の凸部の高さｈ_１および第１の酸化物半導体膜４０４ａの厚さｔ_１の合計ｈ_１＋ｔ_１と第３の酸化物半導体膜４０４ｃの厚さｔ_３およびゲート絶縁膜４０８の厚さｔ_ＧＩの合計ｔ_３＋ｔ_ＧＩの差である垂直距離Ｈは、チャネル幅Ｗの５％以上３００％未満、好ましくはチャネル幅Ｗの１０％以上３００％未満、より好ましくはチャネル幅Ｗの２０％以上２５０％未満、さらに好ましくはチャネル幅Ｗの５０％以上２００％未満、さらに好ましくはチャネル幅Ｗの１００％以上１５０％未満であるとする。また、トランジスタのばらつきを考慮すると垂直距離Ｈは、具体的には２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上であるとよい。垂直距離Ｈが大きくなるにつれて特性値が収束していくため垂直距離Ｈの誤差による特性変動を低減することができる。

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁膜４０７を選択的にエッチングし、ゲート絶縁膜４０８を形成する。

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして第３の酸化物半導体膜４０３ｃをエッチングし、第３の酸化物半導体膜４０４ｃを形成する。

つまり、第３の酸化物半導体膜４０４ｃの上端部はゲート絶縁膜４０８の下端部と一致し、ゲート絶縁膜４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁膜４０８および第３の酸化物半導体膜４０４ｃを形成しているがこれに限られず、第２の導電膜４０９の成膜前にゲート絶縁膜４０８および第３の酸化物半導体膜４０４ｃを形成してもよい。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する（図１（Ｂ）、図１（Ｃ）参照）。酸化物絶縁膜４１２は、下地絶縁膜４０２と同様の材料、方法を用いて形成することができる。酸化物絶縁膜４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁膜を用いるとよい。酸化物絶縁膜４１２は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いてで形成することができ、多層膜４０４に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。

また、酸化物絶縁膜４１２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁膜４１２から多層膜４０４への酸素の供給をさらに容易にすることができる。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜４０２、ゲート絶縁膜４０８、酸化物絶縁膜４１２から過剰酸素が放出されやすくなり、多層膜４０４の酸素欠損を低減することができる。

以上の工程で、図１に示すトランジスタ４５０を作製することができる。

（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。

図８（Ａ）乃至図８（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図８（Ａ）乃至図８（Ｃ）に示すトランジスタ５５０は、基板４００上の凹部および凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂと、第１の酸化物半導体膜４０４ａおよび第２の酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２の上面、第１の酸化物半導体膜４０４ａの側面、第２の酸化物半導体膜４０４ｂの側面および第２の酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する第３の酸化物半導体膜４０４ｃと、第３の酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８に接し、第２の酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂ、および第３の酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。

なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図８（Ａ）では、チャネル長（Ｌ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソース又はドレインの幅をいう。すなわち、図８（Ａ）では、チャネル幅（Ｗ）は、第２の酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａ又はドレイン電極４０６ｂの幅をいう。

このような構成にすることで、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。

また、本実施の形態では、酸化物半導体の端部の形状が角ばっている。このような構成にするためには、レジストマスクやハードマスクを用いて膜を加工する際に、レジストマスクやハードマスクと加工する膜とのエッチングでの選択比を大きくすればよい。

また、図９に示すようなトランジスタ５６０を用いることもできる。図９（Ａ）乃至図９（Ｃ）は、トランジスタ５６０の上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図９に示すトランジスタ５６０は、下地絶縁膜４０２と基板４００との間に導電膜４０１を備えている。当該導電膜４０１を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。

また、図１０に示すトランジスタ５７０を用いることもできる。図１０（Ａ）乃至図１０（Ｃ）は、トランジスタ５７０の上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１０（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１０（Ｃ）に相当する。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ５７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、下地絶縁膜４０２のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。

なお、第１の酸化物半導体膜４０４ａの厚さｔ_１と、第３の酸化物半導体膜４０４ｃの厚さｔ_３およびゲート絶縁膜４０８の厚さｔ_ＧＩの合計ｔ_３＋ｔ_ＧＩとの差である垂直距離Ｈは、チャネル幅Ｗの５％以上３００％未満、好ましくはチャネル幅Ｗの１０％以上３００％未満、より好ましくはチャネル幅Ｗの２０％以上２５０％未満、さらに好ましくはチャネル幅Ｗの５０％以上２００％未満、さらに好ましくはチャネル幅Ｗの１００％以上１５０％未満であるとする。また、トランジスタのばらつきを考慮すると垂直距離Ｈは、具体的には２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上であるとよい。垂直距離Ｈが大きくなるにつれて特性値が収束していくため垂直距離Ｈの誤差による特性変動を低減することができる。

（実施の形態４）
本実施の形態では、実施の形態３で説明した図８に示すトランジスタ５５０の作製方法について、図１１および図１２を用いて説明する。

まず、基板４００上に下地絶縁膜４０２を形成する（図１１（Ａ）参照）。基板４００、下地絶縁膜４０２の材料および作製方法は、先の実施の形態を参酌することができる。

次に、下地絶縁膜４０２上に第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図１１（Ｂ）参照）。このとき、図示するように下地絶縁膜４０２を若干過度にエッチングしてもよい。下地絶縁膜４０２を過度にエッチングすることで、後に形成するゲート電極４１０で第３の酸化物半導体膜４０４ｃを覆いやすくすることができる。第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂの材料および作製方法は、先の実施の形態を参酌することができる。

なお、第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂを島状に形成する際に、まず、第２の酸化物半導体膜４０４ｂ上にハードマスクとなる膜およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして第１の酸化物半導体膜４０４ａ、第２の酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングでの選択比を大きくしておくことでハードマスクの端部が縮小しないようにすることができる。これに伴い、第２の酸化物半導体膜４０４ｂの端部は角ばっている形状になる。

次に、第１の導電膜を成膜し、第１の導電膜を第２の酸化物半導体膜４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１１（Ｃ）参照）。ソース電極４０６ａおよびドレイン電極４０６ｂの材料および作製方法は、先の実施の形態を参酌することができる。

次に、第２の酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、第３の酸化物半導体膜４０３ｃを成膜し、第３の酸化物半導体膜４０３ｃ上にゲート絶縁膜４０８となる絶縁膜４０７を形成する（図１２（Ａ）参照）。第３の酸化物半導体膜４０３ｃ、絶縁膜４０７の材料および作製方法は、先の実施の形態を参酌することができる。

次に、絶縁膜４０７上にゲート電極４１０となる第２の導電膜４０９を形成する（図１２（Ｂ）参照）。第２の導電膜４０９の材料および作製方法は、先の実施の形態を参酌することができる。

次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電膜４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１２（Ｃ）参照）。なお、図８（Ｃ）に示すように、下地絶縁膜４０２の凸部の高さｈ_１および第１の酸化物半導体膜４０４ａの厚さｔ_１の合計ｈ_１＋ｔ_１が、第３の酸化物半導体膜４０４ｃの厚さｔ_３およびゲート絶縁膜４０８の厚さｔ_ＧＩの合計ｔ_３＋ｔ_ＧＩよりも大きくなるように形成されているため、ゲート電極４１０は、第２の酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁膜４１２を形成する（図８（Ｂ）、図８（Ｃ）参照）。酸化物絶縁膜４１２の材料および作製方法は、先の実施の形態を参酌することができる。

以上の工程で、図８に示すトランジスタ５５０を作製することができる。

（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。

図１３（Ａ）、図１３（Ｂ）に半導体装置の回路図を、図１３（Ｃ）、図１３（Ｄ）に半導体装置の断面図をそれぞれ示す。図１３（Ｃ）、図１３（Ｄ）はそれぞれ、左側にトランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。

図１３（Ｃ）、図１３（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトランジスタ４５０を適用した例について説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態１に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１３（Ａ）、図１３（Ｃ）、図１３（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、ＣＭＯＳ回路の構成例について示している。

本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。

図１３（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１を介してトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５０の間には複数の配線２２０２が設けられている。また各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ４５０を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線２２０６と、が設けられている。

このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。

図１３（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。

図１３（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁層にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１３（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。

ここで、図１３（Ｃ）、図１３（Ｄ）に示す構成において、トランジスタ４５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１３（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。

また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。

図１４に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。

なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１４では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、酸化物半導体膜をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体膜を用いたトランジスタであると、酸化物半導体膜上に形成される膜の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１４で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図１５に半導体装置の回路図をそれぞれ示す。

図１５に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることができる。

トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図１５において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図１５に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。

（実施の形態７）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図１６は、実施の形態１で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（ＢｕｓＩ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭＩ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図１７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図１７では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。

なお、図１７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図１７におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いることができる。また、第２ゲート（第２のゲート電極）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔ（ゲート電圧が０Ｖ時のドレイン電流）をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。

また、図１７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図１７における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。

また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。

図１８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１８（Ｂ）は携帯データ端末であり、第１の筐体９１１、第２の筐体９１２、第１の表示部９１３、第２の表示部９１４、接続部９１５、操作キー９１６等を有する。第１の表示部９１３は第１の筐体９１１に設けられており、第２の表示部９１４は第２の筐体９１２に設けられている。そして、第１の筐体９１１と第２の筐体９１２とは、接続部９１５により接続されており、第１の筐体９１１と第２の筐体９１２の間の角度は、接続部９１５により変更が可能である。第１の表示部９１３における映像を、接続部９１５における第１の筐体９１１と第２の筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１の表示部９１３および第２の表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図１８（Ｅ）はビデオカメラであり、第１の筐体９４１、第２の筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１の筐体９４１に設けられており、表示部９４３は第２の筐体９４２に設けられている。そして、第１の筐体９４１と第２の筐体９４２とは、接続部９４６により接続されており、第１の筐体９４１と第２の筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１の筐体９４１と第２の筐体９４２との間の角度に従って切り替える構成としても良い。

図１８（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

本実施例では、ゲート電極の側面のチャネルが形成される酸化物半導体膜の下面より下側の突き出し長さ（先の実施の形態の垂直距離Ｈと同様。ここではひさし長さという）が特性に与える影響について、計算を行い、評価した。

まず、トランジスタの構造について説明する。

図１９（Ａ）は、トランジスタのチャネル幅方向の断面図である。図中のＷは、チャネル幅を示している。図１９（Ｂ）は、トランジスタのチャネル長方向の断面図である。図中のＬは、チャネル長を示している。

次に、計算条件について説明する。

計算には、ｓｙｎｏｐｓｙｓのＳｅｎｔａｕｒｕｓを用い、表１に示す条件にて計算を行った。

酸化物半導体膜Ｓ１の膜厚を変化させてひさし長さを０ｎｍから５５ｎｍまで５ｎｍ刻みに振り（１２条件）、ドレイン電圧（Ｖ_ｄ：［Ｖ］）が０．１Ｖおよび１ＶのときのＩ_ｄ−Ｖ_ｇ特性を図２０に示す。なお、図中の矢印は、矢印の根本から矢印の先に向かうにつれてひさし長さが長くなることを表している。

図２０より、ひさし長さが長くなるほどＳ値およびシフト値が大きく改善していることが分かった。なお、ここで、ドレイン電流が１．０×１０^−１２Ａのときのゲート電圧の値をシフト値と定義する。

また、図２１および図２２に図２０のＩ_ｄ−Ｖ_ｇ特性から求めたトランジスタの各種特性値を示す。

図２１（Ａ）は、ひさし長さとシフト値の関係を示すグラフであり、図２１（Ｂ）は、ひさし長さとしきい値電圧の関係を示すグラフであり、図２２（Ａ）は、ひさし長さとＳ値の関係を示すグラフであり、図２２（Ｂ）は、ひさし長さとオン電流の関係を示すグラフである。

図２１および図２２より、ひさし長さが２０ｎｍ程度あれば、ゲート電極の側面の電界が酸化物半導体膜Ｓ２に十分及び、トランジスタの各種特性値が良好であることが確認できた。また、ばらつきを考慮すると、各種特性値が収束する、ひさし長さが３０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましいことが確認できた。

また、酸化物半導体膜Ｓ１と酸化物半導体膜Ｓ３の構成を有さない、かつ、下地絶縁膜凸型であるトランジスタについても計算を行い、評価した。

まず、トランジスタの構造について説明する。

図２３（Ａ）は、トランジスタのチャネル幅方向の断面図である。図中のＷは、チャネル幅を示している。図２３（Ｂ）は、トランジスタのチャネル長方向の断面図である。図中のＬは、チャネル長を示している。

次に、計算条件について説明する。

計算には、ｓｙｎｏｐｓｙｓのＳｅｎｔａｕｒｕｓを用い、表２に示す条件にて計算を行った。

下地絶縁膜（可変）の膜厚を変化させてひさし長さを０ｎｍから１４０ｎｍまで２０ｎｍ刻みに振り（８条件）、ドレイン電圧（Ｖ_ｄ：［Ｖ］）が０．１Ｖおよび１ＶのときのＩ_ｄ−Ｖ_ｇ特性を図２４に示す。なお、図中の矢印は、矢印の根本から矢印の先に向かうにつれてひさし長さが長くなることを表している。

図２４より、ひさし長さが長くなるほどＳ値およびシフト値が大きく改善していることが分かった。

また、図２５および図２６に図２４のＩ_ｄ−Ｖ_ｇ特性から求めたトランジスタの各種特性値を示す。

図２５（Ａ）は、ひさし長さとシフト値の関係を示すグラフであり、図２５（Ｂ）は、ひさし長さとしきい値電圧の関係を示すグラフであり、図２６（Ａ）は、ひさし長さとＳ値の関係を示すグラフであり、図２６（Ｂ）は、ひさし長さとオン電流の関係を示すグラフである。

図２５および図２６より、ひさし長さが２０ｎｍ程度あれば、ゲート電極の側面の電界が酸化物半導体膜Ｓ２に十分及び、トランジスタの各種特性値が良好であることが確認できた。また、ばらつきを考慮すると、各種特性値が収束する、ひさし長さが３０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましいことが確認できた。

この理由として、図２３に示すトランジスタを用いて説明する。ひさし部分（側面のゲート電極が酸化物半導体膜Ｓ２の下面より突き出している部分：図２３中の破線で囲んだ部分）と酸化物半導体膜Ｓ２下部により形成される容量の、ひさし長さの依存性が関係していると考えられる。

図２３に示すように、ひさし長さをｈ、チャネル幅をＷ、ゲート絶縁膜の膜厚をｔ_ＧＩ、ひさし部分下端と酸化物半導体膜Ｓ２の下部中央点とでなす角度をθとすると、ひさし部分と酸化物半導体膜Ｓ２の下部により形成される容量は、下記の式で近似的に表される。

ここで、Ｃ_０は、無限に長いひさし部分と酸化物半導体膜Ｓ２の下部により形成される容量である。このとき、θは下記の式で表される。

次に、数式１のＣ_０の係数とひさし長さｈの関係を表したグラフを図２７に示す。

図２７より、チャネル幅Ｗが４０ｎｍでは、係数（θ／（π／２））はひさし長さが５０ｎｍ程度までは大きく増加し、５０ｎｍ以降はあまり大きくならないことが確認できた。これは、ひさし長さが４０ｎｍ以降でほとんど特性変化が起こらなくなる計算結果と完全な一致ではないが傾向は再現できているということができる。また、チャネル幅Ｗが大きいほどひさし長さを長くしないとばらつきを抑制できないことが分かった。

１０１半導体層
１０２電子捕獲層
１０２ａ絶縁層
１０２ｂ絶縁層
１０２ｃ絶縁層
１０３ゲート電極
１０６電子捕獲準位
１０７電子
１０８曲線
１０９曲線
１１０トランジスタ
１１１容量素子
４００基板
４０１導電膜
４０２下地絶縁膜
４０３ｃ第３の酸化物半導体膜
４０４多層膜
４０４ａ第１の酸化物半導体膜
４０４ｂ第２の酸化物半導体膜
４０４ｃ第３の酸化物半導体膜
４０６ａソース電極
４０６ｂドレイン電極
４０７絶縁膜
４０８ゲート絶縁膜
４０９導電膜
４１０ゲート電極
４１２酸化物絶縁膜
４３５境界
４５０トランジスタ
４６０トランジスタ
４７０トランジスタ
５５０トランジスタ
５６０トランジスタ
５７０トランジスタ
６０２フォトダイオード
６４０トランジスタ
６５６トランジスタ
６５８フォトダイオードリセット信号線
６５９ゲート信号線
６７２フォトセンサ基準信号線
７００記憶素子
７０１回路
７０２回路
７０３スイッチ
７０４スイッチ
７０６論理素子
７０７容量素子
７０８容量素子
７０９トランジスタ
７１０トランジスタ
７１３トランジスタ
７１４トランジスタ
７２０回路
９０１筐体
９０２筐体
９０３表示部
９０４表示部
９０５マイクロフォン
９０６スピーカー
９０７操作キー
９０８スタイラス
９１１第１の筐体
９１２第２の筐体
９１３表示部
９１４表示部
９１５接続部
９１６操作キー
９２１筐体
９２２表示部
９２３キーボード
９２４ポインティングデバイス
９３１筐体
９３２冷蔵室用扉
９３３冷凍室用扉
９４１第１の筐体
９４２第２の筐体
９４３表示部
９４４操作キー
９４５レンズ
９４６接続部
９５１車体
９５２車輪
９５３ダッシュボード
９５４ライト
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
２２００トランジスタ
２２０１絶縁膜
２２０２配線
２２０３プラグ
２２０４絶縁膜
２２０５配線
２２０６配線
３００１配線
３００２配線
３００３配線
３００４配線
３００５配線
３２００トランジスタ
３３００トランジスタ
３４００容量素子

Claims

絶縁表面上の第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記絶縁表面の上面、前記第１の酸化物半導体膜の側面、前記第２の酸化物半導体膜の側面および前記第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、
前記第３の酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、
前記第１の酸化物半導体膜の厚さが、前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計よりも大きく、
前記第１の酸化物半導体膜の厚さと前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上であることを特徴とする半導体装置。
請求項１において、
前記第１の酸化物半導体膜の厚さと前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上５０ｎｍ以下であることを特徴とする半導体装置。
凹部および凸部を有する絶縁表面の前記凸部上に設けられた第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記絶縁表面の上面、前記第１の酸化物半導体膜の側面、前記第２の酸化物半導体膜の側面および前記第２の酸化物半導体膜の上面と接する第３の酸化物半導体膜と、
前記第３の酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜に接し、前記第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計が、前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計よりも大きく、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計と前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上であることを特徴とする半導体装置。
請求項３において、
前記絶縁表面の前記凸部の高さおよび前記第１の酸化物半導体膜の厚さの合計と前記第３の酸化物半導体膜の厚さおよび前記ゲート絶縁膜の厚さの合計の差は、２０ｎｍ以上５０ｎｍ以下であることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
チャネル幅は、４０ｎｍ以下であることを特徴とする半導体装置。