KR101899880B1 - 프로그래머블 ｌｓｉ - Google Patents
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Abstract
본 발명은 소비 전력이 낮고 또 동적 컨피겨레이션에도 대응할 수 있는 고속 컨피겨레이션을 가능하게 함으로써 기동하기 위한 시간이 짧은 프로그래머블 LSI를 제공한다.
복수의 논리 소자와, 복수의 논리 소자에 입력하기 위한 컨피겨레이션 데이터를 기억하는 메모리 소자를 갖고, 복수의 논리 소자 각각은 컨피겨레이션 메모리를 갖고 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 상이한 연산 처리를 행하고 또 논리 소자 사이의 전기적 접속을 변경하고, 메모리 소자는 산화물 반도체층에 채널이 형성된 트랜지스터와 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드를 갖는 기억 소자를 사용하여 구성되어 있다.
복수의 논리 소자와, 복수의 논리 소자에 입력하기 위한 컨피겨레이션 데이터를 기억하는 메모리 소자를 갖고, 복수의 논리 소자 각각은 컨피겨레이션 메모리를 갖고 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 상이한 연산 처리를 행하고 또 논리 소자 사이의 전기적 접속을 변경하고, 메모리 소자는 산화물 반도체층에 채널이 형성된 트랜지스터와 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드를 갖는 기억 소자를 사용하여 구성되어 있다.
Description
본 발명은 반도체 장치에 관한 것이다. 특히, 프로그래머블(programmable) LSI나 프로그래머블 LSI를 사용한 반도체 장치에 관한 것이다. 또한, 반도체 장치를 사용한 전자 기기에 관한 것이다.
프로그래머블 LSI는 종래의 ASIC(Application Specific Integrated Circuit)나 게이트 어레이 등보다 개발 기간이 짧거나 설계 사양의 변경에 대한 유연성을 갖는 등의 이점이 있고, 반도체 장치로의 이용이 진행되고 있다.
프로그래머블 LSI는, 예를 들어, 복수의 논리 소자와, 논리 소자 사이의 배선으로 구성된 것이다. 각 논리 소자의 기능을 변경함으로써 프로그래머블 LSI의 기능을 변경할 수 있다. 논리 소자는, 예를 들어, 룩업 테이블 등을 사용하여 구성되어 있다. 룩업 테이블은 입력 신호에 설정 데이터에 따른 연산 처리를 행하여 출력 신호를 생성한다. 여기서, 설정 데이터는 각 논리 소자에 대응하여 설치된 기억 소자에 기억된다. 즉, 상기 기억 소자에 기억된 데이터에 따라 룩업 테이블은 상이한 연산 처리를 행할 수 있다. 따라서, 논리 소자의 기능은 상기 기억 소자에 특정의 설정 데이터를 기억시킴으로써 특정할 수 있다.
상기 룩업 테이블의 설정 데이터 등을 컨피겨레이션(configuration) 데이터라고 부른다. 또한, 각 논리 소자에 대응하여 설치되고 컨피겨레이션 데이터를 기억하는 기억 소자를 컨피겨레이션 메모리라고 부른다. 또한, 컨피겨레이션 데이터를 컨피겨레이션 메모리에 기억시키는 것을 컨피겨레이션이라고 부른다. 특히, 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터를 재기록(경신)하는 것을 리컨피겨레이션(reconfiguration)이라고 부른다. 프로그래머블 LSI를 사용자의 목적에 따른 회로 구성으로 변경하는 것은 원하는 컨피겨레이션 데이터를 작성(프로그램)하고 컨피겨레이션함으로써 실현할 수 있다.
프로그래머블 LSI는 일반적으로는 프로그래머블 LSI를 갖는 반도체 장치의 동작을 정지한 상태에서 컨피겨레이션(정적 컨피겨레이션)한다. 한편, 프로그래머블 LSI의 특징을 더 살리기 위하여 반도체 장치를 동작시키는 도중에 컨피겨레이션(동적 컨피겨레이션)하는 것이 주목을 받고 있다.
동적 컨피겨레이션 방법으로서 특허문헌 1에서는 컨피겨레이션 메모리와 별도로 DRAM(Dynamic Random Access Memory)을 설치하고, 컨피겨레이션 메모리에 기록하기 위한 컨피겨레이션 데이터를 상기 DRAM에 저장한다. 또한, 컨피겨레이션 메모리는 SRAM(Static Random Access Memory)로 구성되어 있다. 컨피겨레이션 데이터를 DRAM으로부터 판독하고 컨피겨레이션 메모리인 SRAM에 기록함으로써 단시간에 컨피겨레이션하는 프로그래머블 LSI가 제안되어 있다.
특허문헌 1의 프로그래머블 LSI의 구성에서는 컨피겨레이션 데이터를 DRAM에 저장하기 위하여 DRAM에서 리프레쉬 동작을 정기적으로 행할 필요가 있어 프로그래머블 LSI의 소비 전력의 증대를 초래한다. 또한, DRAM은 휘발성 메모리이기 때문에 프로그래머블 LSI로의 전원 전압의 공급을 시작할 때마다 DRAM에 데이터를 저장하여야 한다. 따라서, 프로그래머블 LSI로의 전원 전압의 공급이 정지된 후에도 프로그래머블 LSI에서 컨피겨레이션 데이터를 유지하기 위해서는 DRAM 외 비휘발성 메모리가 더 필요하다. 그리고, 프로그래머블 LSI로의 전원 전압의 공급을 시작할 때마다 상기 비휘발성 메모리에서 DRAM로 대규모 데이터를 전송할 필요가 있어 컨피겨레이션에 긴 시간이 걸린다. 따라서, 프로그래머블 LSI가 소정의 기능을 발휘할 수 있는 상태(이하, 기동된다고도 함)가 되기까지의 시간이 길다.
그래서, 소비 전력이 낮고 또 동적 컨피겨레이션에도 대응할 수 있는 고속 컨피겨레이션을 가능하게 함으로써 기동되기까지의 시간이 짧은 프로그래머블 LSI를 제공하는 것을 과제 중 하나로 한다.
본 발명의 프로그래머블 LSI의 일 형태는 복수의 논리 소자와, 복수의 논리 소자에 입력하기 위한 컨피겨레이션 데이터를 기억하는 메모리 소자를 갖고, 복수의 논리 소자 각각은 컨피겨레이션 메모리를 갖고, 메모리 소자에 기억된 컨피겨레이션 데이터 중 적어도 일부는 컨피겨레이션 메모리에 입력되어 기억된다. 복수의 논리 소자 각각은 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 상이한 연산 처리를 행하고, 또 논리 소자들 사이의 전기적 접속을 변경한다.
본 발명의 프로그래머블 LSI의 일 형태는 복수의 논리 소자와, 복수의 논리 소자에 입력하기 위한 컨피겨레이션 데이터를 기억하는 메모리 소자를 갖고, 복수의 논리 소자 각각은 컨피겨레이션 메모리와, 룩업 테이블과, 선택 회로를 갖는다. 메모리 소자에 기억된 컨피겨레이션 데이터 중 적어도 일부는 컨피겨레이션 메모리에 입력되어 기억된다. 복수의 논리 소자 각각에서 룩업 테이블은 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 상이한 연산 처리를 행한다. 또한, 선택 회로는 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 논리 소자들 사이의 전기적 접속을 변경한다.
본 발명의 프로그래머블 LSI의 일 형태는 복수의 논리 소자와, 복수의 논리 소자에 입력하기 위한 컨피겨레이션 데이터를 기억하는 메모리 소자를 갖고, 복수의 논리 소자 각각은 컨피겨레이션 메모리와, 룩업 테이블과, 선택 회로와, 레지스터를 갖는다. 메모리 소자에 기억된 컨피겨레이션 데이터 중 적어도 일부는 컨피겨레이션 메모리에 입력되어 기억된다. 복수의 논리 소자 각각에서 룩업 테이블은 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 상이한 연산 처리를 행한다. 또한, 선택 회로는 컨피겨레이션 메모리에 기억된 컨피겨레이션 데이터에 따라 논리 소자들 사이의 전기적 접속을 변경한다. 레지스터는 룩업 테이블의 출력 신호와 클록 신호가 입력되고, 상기 출력 신호에 대응하는 신호를 클록 신호에 동기시켜 출력한다.
(메모리 소자의 구체적인 예)
메모리 소자는 비휘발성 기억 소자를 사용하여 구성되어 있다. 즉, 전원 전압의 공급이 정지된 후에도 기억된 데이터(컨피겨레이션 데이터)를 일정 기간에 걸쳐 유지할 수 있는 기억 소자를 사용하여 메모리 소자가 구성되어 있다. 비휘발성 기억 소자로서는 전하 축적형 기억 소자 또는 저항 변화(상변화)형 기억 소자 등을 적용할 수 있다.
또한, 비휘발성 기억 소자로서 스위칭 소자와, 상기 스위칭 소자가 오프 상태가 됨으로써 부유 상태가 되는 노드를 갖고, 상기 노드에 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위를 유지하는 구성의 기억 소자를 사용할 수 있다. 이 때, 스위칭 소자로서 인핸스먼트(enhancement)형(노멀리 오프형)이고 오프 전류가 매우 작은 트랜지스터를 사용하여 기억 소자에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터의 게이트에 접지 전위가 입력되는 구성으로 함으로써 기억 소자에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터를 오프 상태로 할 수 있다. 상술한 바와 같이, 상기 노드의 전위(신호 전위)를 오랜 기간에 걸쳐 유지할 수 있고, 메모리 소자를 실질적으로 비휘발성 메모리로서 기능시킬 수 있다.
오프 전류가 매우 작은 트랜지스터로서 실리콘보다 밴드 갭이 넓은 반도체를 포함한 층이나 기판 내에 채널이 형성된 트랜지스터를 사용할 수 있다. 실리콘보다 넓은 밴드 갭을 갖는 반도체로서 화합물 반도체가 있고, 예를 들어, 산화물 반도체, 질화물 반도체 등이 있다.
예를 들어, 메모리 소자는 산화물 반도체층에 채널이 형성된 트랜지스터와, 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드를 갖는 기억 소자를 사용하여 구성할 수 있다. 상기 노드에 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위가 유지된다.
산화물 반도체층에 채널이 형성된 트랜지스터와, 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드를 갖는 기억 소자를 사용한 메모리 소자의 구체적인 구성의 일 형태에 대하여 이하에 기재한다.
(메모리 소자가 갖는 기억 소자의 구체적인 예)
메모리 소자는 이하의 (기억 소자의 구성 1-1), (기억 소자의 구성 1-2), (기억 소자의 구성 2-1), (기억 소자의 구성 2-2), 또는 (기억 소자의 구성 3)에 기재하는 복수의 기억 소자를 갖는 구성으로 할 수 있다.
(기억 소자의 구성 1-1)
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 다른 쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 한쪽은 제 3 배선과 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 다른 쪽은 제 4 배선과 전기적으로 접속되어 있고, 용량 소자의 한 쌍의 전극 중 한쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고, 용량 소자의 한 쌍의 전극 중 다른 쪽은 제 5 배선과 전기적으로 접속되어 있다.
상기 (기억 소자의 구성 1-1)을 다른 표현으로 나타내면 이하와 같다.
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 온 상태가 선택된 제 1 트랜지스터를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(제 2 배선에 입력되는 신호 전위)를 제 2 트랜지스터의 게이트 및 용량 소자의 한 쌍의 전극 중 한쪽에 입력한다. 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 제 1 트랜지스터를 오프 상태로 함으로써 제 2 트랜지스터의 게이트 및 용량 소자의 한 쌍의 전극 중 한쪽에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 데이터를 기록한다. 또한, 제 2 트랜지스터의 소스 전위(제 3 배선의 전위)와 용량 소자의 한 쌍의 전극 중 다른 쪽의 전위(제 5 배선의 전위)를 상기 신호 전위에 따라 제 2 트랜지스터의 소스와 드레인 사이의 상태가 달라지는 전위로 설정하여 데이터를 판독한다. 여기서, 트랜지스터의 소스와 드레인 사이의 상태란 비도통 상태인지 도통 상태인지를 나타내는 것으로 한다. 제 2 트랜지스터의 소스와 드레인 사이의 상태를 검출함으로써 기억 소자에 유지된 데이터를 판독한다.
또한, 제 5 배선의 전위를 제어함으로써 기억 소자에 유지된 데이터에 따르지 않고 제 2 트랜지스터를 온 상태 즉 제 2 트랜지스터의 소스와 드레인 사이를 도통 상태로 할 수도 있다. 또한, 제 5 배선의 전위를 제어함으로써 기억 소자에 유지된 데이터에 따르지 않고 제 2 트랜지스터를 오프 상태 즉 제 2 트랜지스터의 소스와 드레인 사이를 비도통 상태로 할 수도 있다.
상기 (기억 소자의 구성 1-1)에서 제 1 배선을 기록 워드선, 제 5 배선을 판독 워드선, 제 2 배선을 데이터선, 제 4 배선을 비트선이라고도 부른다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드는 제 2 트랜지스터의 게이트 또는 용량 소자의 한 쌍의 전극 중 한쪽으로 할 수 있다.
또한, 상기 (기억 소자의 구성 1-1)에서 제 2 배선과 제 4 배선을 합쳐 하나의 배선으로 할 수도 있다. 제 2 배선과 제 4 배선을 합쳐 하나의 배선으로 한 구성이 이하에 기재하는 (기억 소자의 구성 1-2)이다.
(기억 소자의 구성 1-2)
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 다른 쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 한쪽은 제 3 배선과 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 다른 쪽은 제 2 배선과 전기적으로 접속되어 있고, 용량 소자의 한 쌍의 전극 중 한쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고, 용량 소자의 한 쌍의 전극 중 다른 쪽은 제 4 배선과 전기적으로 접속되어 있다.
상기 (기억 소자의 구성 1-2)를 다른 표현으로 나타내면 이하와 같다.
제 1 트랜지스터와, 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 온 상태가 선택된 제 1 트랜지스터를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(제 2 배선에 입력되는 신호 전위)를 제 2 트랜지스터의 게이트 및 용량 소자의 한 쌍의 전극 중 한쪽에 입력한다. 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 제 1 트랜지스터를 오프 상태로 함으로써 제 2 트랜지스터의 게이트 및 용량 소자의 한 쌍의 전극 중 한쪽에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 데이터를 기록한다. 또한, 제 2 트랜지스터의 소스 전위(제 3 배선의 전위)와 용량 소자의 한 쌍의 전극 중 다른 쪽의 전위(제 4 배선의 전위)를 상기 신호 전위에 따라 제 2 트랜지스터의 소스와 드레인 사이의 상태가 달라지는 전위로 설정하여 데이터를 판독한다. 여기서, 트랜지스터의 소스와 드레인 사이의 상태란 비도통 상태인지 도통 상태인지를 나타내는 것으로 한다. 제 2 트랜지스터의 소스와 드레인 사이의 상태를 검출함으로써 기억 소자에 유지된 데이터를 판독한다.
또한, 제 4 배선의 전위를 제어함으로써 기억 소자에 유지된 데이터에 따르지 않고 제 2 트랜지스터를 온 상태 즉 제 2 트랜지스터의 소스와 드레인 사이를 도통 상태로 할 수도 있다. 또한, 제 4 배선의 전위를 제어함으로써 기억 소자에 유지된 데이터에 따르지 않고 제 2 트랜지스터를 오프 상태 즉 제 2 트랜지스터의 소스와 드레인 사이를 비도통 상태로 할 수도 있다.
상기 (기억 소자의 구성 1-2)에서 제 1 배선을 기록 워드선, 제 4 배선을 판독 워드선, 제 2 배선을 비트선이라고도 부른다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드는 제 2 트랜지스터의 게이트 또는 용량 소자의 한 쌍의 전극 중 한쪽으로 할 수 있다.
(기억 소자의 구성 2-1)
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 다른 쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 한쪽은 제 3 배선과 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 다른 쪽은 제 3 트랜지스터의 소스와 드레인 사이를 통하여 제 4 배선과 전기적으로 접속되어 있고, 제 3 트랜지스터의 게이트는 제 5 배선과 전기적으로 접속되어 있다.
상기 (기억 소자의 구성 2-1)을 다른 표현으로 나타내면 이하와 같다.
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 온 상태가 선택된 제 1 트랜지스터를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(제 2 배선에 입력되는 신호 전위)를 제 2 트랜지스터의 게이트에 입력한다. 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 제 1 트랜지스터를 오프 상태로 함으로써 제 2 트랜지스터의 게이트에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 데이터를 기록한다. 또한, 제 2 트랜지스터의 소스 전위(제 3 배선의 전위)를 상기 신호 전위에 따라 제 2 트랜지스터의 소스와 드레인 사이의 상태가 달라지는 전위로 설정하고 또한 게이트에 입력되는 제어 신호(제 5 배선에 입력되는 제어 신호)에 의하여 제 3 트랜지스터를 온 상태로 함으로써 데이터를 판독한다. 여기서, 트랜지스터의 소스와 드레인 사이의 상태란 비도통 상태인지 도통 상태인지를 나타내는 것으로 한다. 제 2 트랜지스터의 소스와 드레인 사이의 상태를 검출함으로써 기억 소자에 유지된 데이터를 판독한다.
또한, 제 3 배선은 일정 전위(예를 들어, 접지 전위 등의 저전원 전위)가 입력되는 구성으로 할 수 있다.
상기 (기억 소자의 구성 2-1)에서 제 1 배선을 기록 워드선, 제 5 배선을 판독 워드선, 제 2 배선을 데이터선, 제 4 배선을 비트선이라고도 부른다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드는 제 2 트랜지스터의 게이트로 할 수 있다.
또한, 상기 (기억 소자의 구성 2-1)에서 제 2 배선과 제 4 배선을 합쳐 하나의 배선으로 할 수도 있다. 제 2 배선과 제 4 배선을 합쳐 하나의 배선으로 한 구성이 이하에 기재하는 (기억 소자의 구성 2-2)이다.
(기억 소자의 구성 2-2)
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선과 전기적으로 접속되어 있고, 제 1 트랜지스터의 소스 및 드레인의 다른 쪽은 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 한쪽은 제 3 배선과 전기적으로 접속되어 있고, 제 2 트랜지스터의 소스 및 드레인의 다른 쪽은 제 3 트랜지스터의 소스와 드레인 사이를 통하여 제 2 배선과 전기적으로 접속되어 있고, 제 3 트랜지스터의 게이트는 제 4 배선과 전기적으로 접속되어 있다.
상기 (기억 소자의 구성 2-2)를 다른 표현으로 나타내면 이하와 같다.
제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터를 갖고, 제 1 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 온 상태가 선택된 제 1 트랜지스터를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(제 2 배선에 입력되는 신호 전위)를 제 2 트랜지스터의 게이트에 입력한다. 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 제 1 트랜지스터를 오프 상태로 함으로써 제 2 트랜지스터의 게이트에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 데이터를 기록한다. 또한, 제 2 트랜지스터의 소스 전위(제 3 배선의 전위)를 상기 신호 전위에 따라 제 2 트랜지스터의 소스와 드레인 사이의 상태가 달라지는 전위로 설정하고 또한 게이트에 입력되는 제어 신호(제 4 배선에 입력되는 제어 신호)에 의하여 제 3 트랜지스터를 온 상태로 함으로써 데이터를 판독한다. 여기서, 트랜지스터의 소스와 드레인 사이의 상태란 비도통 상태인지 도통 상태인지를 나타내는 것으로 한다. 제 2 트랜지스터의 소스와 드레인 사이의 상태를 검출함으로써 기억 소자에 유지된 데이터를 판독한다.
또한, 제 3 배선은 일정 전위(예를 들어, 접지 전위 등의 저전원 전위)가 입력되는 구성으로 할 수 있다.
상기 (기억 소자의 구성 2-2)에서 제 1 배선을 기록 워드선, 제 4 배선을 판독 워드선, 제 2 배선을 비트선이라고도 부른다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드는 제 2 트랜지스터의 게이트로 할 수 있다.
(기억 소자의 구성 3)
트랜지스터와 용량 소자를 갖고, 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고, 트랜지스터의 소스 및 드레인의 한쪽은 제 2 배선과 전기적으로 접속되어 있고, 트랜지스터의 소스 및 드레인의 다른 쪽은 용량 소자의 한 쌍의 전극 중 한쪽과 전기적으로 접속되어 있다.
상기 (기억 소자의 구성 3)에서 용량 소자의 한 쌍의 전극 중 다른 쪽은 제 3 배선과 전기적으로 접속된 구성으로 할 수 있다. 제 3 배선은 일정한 전위(예를 들어, 접지 전위 등의 저전원 전위)가 입력되는 구성으로 할 수 있다.
상기 (기억 소자의 구성 3)을 다른 표현으로 나타내면 이하와 같다.
트랜지스터와, 용량 소자를 갖고, 트랜지스터는 채널이 산화물 반도체층에 형성되어 있고, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 온 상태가 선택된 트랜지스터를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(제 2 배선에 입력되는 신호 전위)를 용량 소자의 한 쌍의 전극 중 한쪽에 입력한다. 그 후, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 트랜지스터를 오프 상태로 함으로써 용량 소자에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 데이터를 기록한다. 그리고, 게이트에 입력되는 제어 신호(제 1 배선에 입력되는 제어 신호)에 의하여 트랜지스터를 온 상태로 하여 용량 소자의 한 쌍의 전극 중 한쪽에 유지된 신호 전위(상기 신호 전위에 대응하는 전하량이라고 말할 수도 있음)를 제 2 배선으로부터 검출함으로써 기억 소자에 유지된 데이터를 판독한다.
상기 (기억 소자의 구성 3)에서 제 1 배선을 워드선, 제 2 배선을 비트선이라고도 부른다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드는 용량 소자의 한 쌍의 전극 중 한쪽으로 할 수 있다.
상술한 것이 메모리 소자가 갖는 기억 소자의 변형예를 설명한 것이다.
(메모리 소자의 구성의 변형예)
메모리 소자는 복수의 상기 기억 소자를 매트릭스 형상으로 배치한 메모리 셀 어레이를 갖는 구성으로 할 수 있다. 이 때, 메모리 셀 어레이에서 같은 행(row)에 배치된 기억 소자들 사이에서 배선(예를 들어, 워드선, 기록 워드선, 판독 워드선 등)을 공유하고, 같은 열(column)에 배치된 기억 소자들 사이에서 배선(예를 들어, 비트선, 데이터선 등)을 공유할 수 있다.
메모리 소자는 디코더(행 디코더, 열 디코더)를 갖는 구성으로 할 수 있다. 디코더에 의하여 메모리 셀 어레이 중 임의의 기억 소자를 선택할 수 있다. 선택된 기억 소자에서 데이터의 기록이나 판독이 행해진다.
메모리 소자는 감지 증폭기를 갖는 구성으로 할 수 있다. 감지 증폭기는 비트선의 전위가 입력되는 구성으로 할 수 있다. 기억 소자로부터 판독된 신호를 감지 증폭기에 의하여 증폭할 수 있다. 감지 증폭기는 래치형 감지 증폭기로 할 수 있다. 또한, 그 외의 감지 증폭기를 사용하여도 좋다. 예를 들어, 인버터나 버퍼를 사용하여도 좋고, 연산 증폭기형 감지 증폭기를 사용하여도 좋다.
메모리 소자는 프리 차지 회로를 갖는 구성으로 할 수 있다. 프리 차지 회로는 비트선의 전위를 프리 차지하는 기능을 갖는다.
또한, 메모리 소자는 페이지 버퍼 등 임시 기억 회로를 가져도 좋다. 메모리 소자에 입력된 데이터는 임시 기억 회로에 기록되어 유지된 후, 메모리 셀 어레이 중 임의의 기억 소자에 기록되는 구성으로 할 수 있다.
상술한 것이 메모리 소자의 변형예를 설명한 것이다.
(프로그래머블 LSI의 구성 요소의 변형예)
컨피겨레이션 메모리는 래치 회로를 갖는 기억 소자를 사용하여 구성되어 있어도 좋다. 컨피겨레이션 메모리는 용량 소자를 갖는 기억 소자를 사용하여 구성되어 있어도 좋다.
컨피겨레이션 메모리로서 래치 회로를 갖는 기억 소자를 사용하는 경우에는, 메모리 소자의 감지 증폭기 대신에 상기 기억 소자를 사용하여도 좋다.
메모리 소자는 산화물 반도체층에 채널이 형성된 트랜지스터가 오프 상태가 됨으로써 소정 노드가 부유 상태가 되고 상기 노드에 데이터에 대응하는 신호 전위가 유지되는 기억 소자를 사용하여 구성되어 있다. 채널이 산화물 반도체층에 형성된 트랜지스터의 오프 전류는 매우 낮다. 따라서, 상기 신호 전위가 상기 트랜지스터의 리크에 의하여 변동되는 것을 억제할 수 있다. 상술한 바와 같이, 메모리 소자의 각 기억 소자는 메모리 소자로의 전원 전압의 공급이 정지된 후에도 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위를 오랜 기간에 걸쳐 계속적으로 유지할 수 있다. 즉, 메모리 소자를 비휘발성 메모리처럼 기능시킬 수 있다.
상술한 바와 같은 메모리 소자와, 복수의 논리 소자를 갖는 프로그래머블 LSI에서는 메모리 소자에서 정기적으로 리프레쉬 동작할 필요가 없거나 또는 리프레쉬 동작의 빈도를 매우 낮게 억제할 수 있으므로 소비 전력을 저감할 수 있다. 또한, 프로그래머블 LSI로의 전원 전압의 공급을 시작할 때마다 메모리 소자에 데이터를 기록할 필요가 없다. 따라서, 컨피겨레이션에 걸리는 시간을 짧게 할 수 있다. 따라서, 프로그래머블 LSI가 소정의 기능을 발휘할 수 있는 상태가 되기(기동되기)까지의 시간을 짧게 할 수 있다.
상술한 바와 같이, 소비 전력이 낮고 또 동적 컨피겨레이션에도 대응할 수 있는 고속 컨피겨레이션을 가능하게 함으로써 기동 시간이 짧은 프로그래머블 LSI를 제공할 수 있다.
도 1(A) 내지 도 1(D)는 프로그래머블 LSI의 블록도 및 기억 소자의 회로도.
도 2는 메모리 소자의 블록도.
도 3은 메모리 셀 어레이의 회로도.
도 4는 메모리 셀 어레이의 회로도.
도 5는 메모리 셀 어레이의 회로도.
도 6(A) 및 도 6(B)는 메모리 셀 어레이의 회로도.
도 7은 프리 차지 회로의 회로도.
도 8(A) 내지 도 8(D)는 감지 증폭 회로의 회로도.
도 9(A) 내지 도 9(G)는 감지 증폭 회로의 회로도.
도 10(A) 내지 도 10(C)는 컨피겨레이션 메모리가 갖는 기억 소자의 회로도.
도 11(A) 내지 도 11(C)는 룩업 테이블의 회로도.
도 12(A) 및 도 12(B)는 선택 회로의 회로도.
도 13(A) 내지 도 13(D)는 기억 소자의 제작 공정을 도시한 도면.
도 14(A) 내지 도 14(C)는 기억 소자의 제작 공정을 도시한 도면.
도 15(A) 내지 도 15(C)는 기억 소자의 제작 공정을 도시한 도면.
도 16은 기억 소자의 구성을 도시한 단면도.
도 17(A) 내지 도 17(D)는 산화물 반도체층에 채널이 형성된 트랜지스터의 구성을 도시한 단면도.
도 18은 휴대용 전자 기기의 블록도.
도 19는 전자 서적의 블록도.
도 2는 메모리 소자의 블록도.
도 3은 메모리 셀 어레이의 회로도.
도 4는 메모리 셀 어레이의 회로도.
도 5는 메모리 셀 어레이의 회로도.
도 6(A) 및 도 6(B)는 메모리 셀 어레이의 회로도.
도 7은 프리 차지 회로의 회로도.
도 8(A) 내지 도 8(D)는 감지 증폭 회로의 회로도.
도 9(A) 내지 도 9(G)는 감지 증폭 회로의 회로도.
도 10(A) 내지 도 10(C)는 컨피겨레이션 메모리가 갖는 기억 소자의 회로도.
도 11(A) 내지 도 11(C)는 룩업 테이블의 회로도.
도 12(A) 및 도 12(B)는 선택 회로의 회로도.
도 13(A) 내지 도 13(D)는 기억 소자의 제작 공정을 도시한 도면.
도 14(A) 내지 도 14(C)는 기억 소자의 제작 공정을 도시한 도면.
도 15(A) 내지 도 15(C)는 기억 소자의 제작 공정을 도시한 도면.
도 16은 기억 소자의 구성을 도시한 단면도.
도 17(A) 내지 도 17(D)는 산화물 반도체층에 채널이 형성된 트랜지스터의 구성을 도시한 단면도.
도 18은 휴대용 전자 기기의 블록도.
도 19는 전자 서적의 블록도.
실시형태 및 실시예에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재하는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, "소스"나 "드레인"의 기능은 극성이 상이한 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 경우가 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
"전기적으로 접속되어 있다"라는 표현에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상들 사이에서 전기 신호를 주고 받고 할 수 있는 것이면 특별히 제한을 받지 않는다. 예를 들어, "어떤 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 그 외 각종 기능을 갖는 소자 등이 포함된다.
회로도상에서는 독립된 구성 요소들이 전기적으로 접속되어 있는 것처럼 도시되어 있더라도 실제로는, 예를 들어, 배선의 일부분이 전극으로서도 기능하는 경우 등 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 본 명세서에서 "전기적으로 접속되어 있다"라는 표현은 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함하는 것이다.
"위"나 "아래"라는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"임을 한정하는 것이 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에서 도시한 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제 위치, 크기, 범위 등을 나타낸 것이 아닌 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
"제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다.
(실시형태 1)
프로그래머블 LSI의 일 형태에 대하여 설명한다.
도 1(A)는 프로그래머블 LSI의 구성을 모식적으로 도시한 것이다. 프로그래머블 LSI는 복수의 논리 소자(310)와, 메모리 소자(300)를 갖는다. 도 1(A)에서는 대표적으로 3개의 논리 소자(310)를 도시하였다. 논리 소자의 개수는 임의의 개수로 할 수 있다. 또한, 프로그래머블 LSI는 복수의 논리 소자(310)와 메모리 소자(300)의 쌍을 더 복수 가져도 좋다. 또한, 프로그래머블 LSI는 멀티플라이어(승산기), RAM 블록, PLL 블록, I/O 소자를 더 가져도 좋다. 멀티플라이어(승산기)는 복수의 데이터를 고속으로 곱셈하는 기능을 갖는다. RAM 블록은 메모리로서 임의의 데이터를 기억하는 기능을 갖는다. PLL 블록은 클록 신호를 프로그래머블 LSI 내부의 회로에 공급하는 기능을 갖는다. I/O 소자는 프로그래머블 LSI와 외부 회로가 신호를 주고 받고 함을 제어하는 기능을 갖는다.
논리 소자(310)는 컨피겨레이션 메모리(311)와, 룩업 테이블(312)과, 선택 회로(314)와, 레지스터(313)를 갖는다. 또한, 다른 레지스터, 멀티플렉서, 스위치를 더 가져도 좋다.
컨피겨레이션 메모리(311)로서는 공지의 기억 소자를 사용할 수 있다.
논리 소자(310)에서 룩업 테이블(312)은 컨피겨레이션 메모리(311)에 기억된 컨피겨레이션 데이터에 따라 상이한 연산 처리를 행한다.
논리 소자(310)에서 선택 회로(314)는 컨피겨레이션 메모리(311)에 기억된 컨피겨레이션 데이터에 따라 다른 논리 소자(310)와의 전기적 접속을 변경한다. 예를 들어, 선택 회로(314)는 프로그래머블 LSI에 설치된 배선 리소스에서의 전기적 접속 관계를 변경한다. 상술한 바와 같이 논리 소자(310)들의 전기적 접속 관계나, 논리 소자(310)와 그 외의 회로(멀티플라이어(승산기), RAM 블록, PLL 블록, I/O 소자 등)의 전기적 접속 관계를 변경한다.
논리 소자(310)에서 레지스터(313)는 룩업 테이블(312)의 출력 신호와 클록 신호(CLK)가 입력되고, 상기 출력 신호에 대응하는 신호를 클록 신호(CLK)에 동기시켜 출력한다. 레지스터(313)의 출력 신호나 룩업 테이블(312)의 출력 신호를 논리 소자(310)의 출력 신호로서 선택 회로(314)에 의하여 선택된 전기적 접속에 따라 소정의 논리 소자(310) 등에 출력한다. 여기서, 논리 소자(310)에 레지스터(313)의 출력 신호 또는 룩업 테이블(312)의 출력 신호를 선택하는 멀티플렉서 등을 설치하여도 좋다.
또한, 도 1(A)에서는 하나의 논리 소자(310) 내에서 컨피겨레이션 메모리(311)가 1개소에 집중적으로 배치된 구성을 모식적으로 도시하였지만, 이것에 한정되지 않는다. 컨피겨레이션 메모리(311)는 복수로 분산되고 각각이 룩업 테이블(312)이나 선택 회로(314) 등에 설치되어도 좋다.
또한, 도 1(A)에 도시한 논리 소자(310)의 구성에서 레지스터(313)를 생략할 수도 있다. 또한, 레지스터(313)를 갖는 논리 소자(310)와, 레지스터(313)를 생략한 논리 소자(310)의 양쪽 모두가 혼재하는 프로그래머블 LSI이라도 좋다. 레지스터(313)를 생략한 논리 소자(310)에서는 룩업 테이블(312)의 출력을 논리 소자(310)의 출력으로 할 수 있다.
(메모리 소자(300)의 구성)
메모리 소자(300)는 산화물 반도체층에 채널이 형성된 트랜지스터와, 상기 트랜지스터가 오프 상태가 됨으로써 부유 상태가 되는 노드를 갖는 복수의 기억 소자를 사용하여 구성한다. 상기 기억 소자의 일 형태를 도 1(B) 내지 도 1(D)에 도시하였다.
(기억 소자의 구성 1)
도 1(B)에 도시한 기억 소자(100a)는 트랜지스터(101)와, 트랜지스터(102)와, 용량 소자(103)를 갖는다. 트랜지스터(101)는 채널이 산화물 반도체층에 형성되어 있다. 또한, 도 1(B)에서는 트랜지스터(101)의 채널이 산화물 반도체층에 형성된 것을 나타내기 위하여 "OS"라는 부호가 붙여져 있다. 트랜지스터(101)의 게이트는 단자 W와 전기적으로 접속되어 있고, 트랜지스터(101)의 소스 및 드레인의 한쪽은 단자 D와 전기적으로 접속되어 있다. 트랜지스터(101)의 소스 및 드레인의 다른 쪽은 트랜지스터(102)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(102)의 소스 및 드레인의 한쪽은 단자 S와 전기적으로 접속되어 있다. 트랜지스터(102)의 소스 및 드레인의 다른 쪽은 단자 B와 전기적으로 접속되어 있다. 용량 소자(103)의 한 쌍의 전극 중 한쪽은 트랜지스터(102)의 게이트와 전기적으로 접속되어 있다. 용량 소자(103)의 한 쌍의 전극 중 다른 쪽은 단자 C와 전기적으로 접속되어 있다. 여기서, 각 단자는 배선이나 전극과 전기적으로 접속된 구성으로 할 수 있다.
단자 W에 전기적으로 접속된 배선을 기록 워드선, 단자 C에 전기적으로 접속된 배선을 판독 워드선, 단자 D에 전기적으로 접속된 배선을 데이터선, 단자 B에 전기적으로 접속된 배선을 비트선이라고도 부른다. 또한, 데이터선과 비트선을 합쳐 하나의 배선으로 할 수도 있다. 여기서, 데이터선과 비트선을 합쳐 하나의 배선으로서 사용한 경우에는, 상기 배선을 비트선이라고 부르기로 한다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터(101)가 오프 상태가 됨으로써 부유 상태가 되는 노드는 트랜지스터(102)의 게이트 또는 용량 소자(103)의 한 쌍의 전극 중 한쪽으로 할 수 있다.
(기억 소자(100a)의 구동 방법)
도 1(B)에 도시한 기억 소자(100a)의 구동 방법에 대하여 설명한다.
우선, 기억 소자(100a)에 데이터를 기록하는 동작에 대하여 설명한다. 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 온 상태가 선택된 트랜지스터(101)를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(단자 D에 입력되는 신호 전위)를 트랜지스터(102)의 게이트 및 용량 소자(103)의 한 쌍의 전극 중 한쪽에 입력한다. 그 후, 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 트랜지스터(101)를 오프 상태로 함으로써 트랜지스터(102)의 게이트 및 용량 소자(103)의 한 쌍의 전극 중 한쪽에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 기억 소자(100a)에 데이터를 기록할 수 있다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터(101)는 오프 전류가 현저히 작다. 여기서, 트랜지스터(101)로서 인핸스먼트형(노멀리 오프형) 트랜지스터를 사용하고, 기억 소자(100a)에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터의 게이트에 접지 전위가 입력되는 구성으로 함으로써 기억 소자(100a)에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터를 오프 상태로 할 수 있다. 상술한 바와 같이, 기억 소자(100a)에 전원 전압이 공급되지 않은 기간 동안에도 트랜지스터(102)의 게이트 및 용량 소자(103)의 한 쌍의 전극 중 한쪽의 전위(신호 전위)는 오랜 기간에 걸쳐 유지된다. 따라서, 전원 전압의 공급이 정지된 후에도 기억 소자(100a)는 데이터를 유지할 수 있다.
다음에, 기억 소자(100a)로부터 데이터를 판독하는 동작에 대하여 설명한다. 트랜지스터(102)의 소스(단자 S) 및 용량 소자(103)의 한 쌍의 전극 중 다른 쪽(단자 C)의 전위를 상기 신호 전위에 따라 트랜지스터(102)의 소스와 드레인 사이의 상태가 달라지는 전위로 설정한다. 여기서, 트랜지스터(102)의 소스와 드레인 사이의 상태란 비도통 상태인지 도통 상태인지를 나타내는 것으로 한다. 트랜지스터(102)의 소스와 드레인 사이의 상태를 검출함으로써 기억 소자(100a)에 유지된 데이터를 판독한다.
또한, 단자 C의 전위를 제어함으로써 기억 소자(100a)에 유지된 데이터에 따르지 않고 트랜지스터(102)를 온 상태 즉 트랜지스터(102)의 소스와 드레인 사이를 도통 상태로 할 수도 있다. 또한, 단자 C의 전위를 제어함으로써 기억 소자(100a)에 유지된 데이터에 따르지 않고 트랜지스터(102)를 오프 상태 즉 트랜지스터(102)의 소스와 드레인 사이를 비도통 상태로 할 수도 있다.
상술한 것이 기억 소자(100a)의 구동 방법에 대한 설명이다.
메모리 소자(300)가 갖는 복수의 기억 소자(100a) 각각에서 상술한 바와 같이 데이터의 기록 및 판독을 행함으로써 메모리 소자(300)는 복수의 데이터(컨피겨레이션 데이터)의 기록 및 판독을 행할 수 있다.
(기억 소자의 구성 2)
상기 (기억 소자의 구성 1)과 상이한 구성을 갖는 기억 소자에 대하여 설명한다.
도 1(C)에 도시한 기억 소자(100b)는 트랜지스터(101)와, 트랜지스터(102)와, 트랜지스터(141)를 갖는다. 트랜지스터(101)는 채널이 산화물 반도체층에 형성되어 있다. 또한, 도 1(C)에서는 트랜지스터(101)의 채널이 산화물 반도체층에 형성된 것을 나타내기 위하여 "OS"라는 부호가 붙여져 있다. 트랜지스터(101)의 게이트는 단자 W와 전기적으로 접속되어 있다. 트랜지스터(101)의 소스 및 드레인의 한쪽은 단자 D와 전기적으로 접속되어 있다. 트랜지스터(101)의 소스 및 드레인의 다른 쪽은 트랜지스터(102)의 게이트와 전기적으로 접속되어 있다. 트랜지스터(102)의 소스 및 드레인의 한쪽은 단자 S와 전기적으로 접속되어 있다. 트랜지스터(102)의 소스 및 드레인의 다른 쪽은 트랜지스터(141)의 소스와 드레인 사이를 통하여 단자 B와 전기적으로 접속되어 있고, 트랜지스터(141)의 게이트는 단자 X와 전기적으로 접속되어 있다. 여기서, 각 단자는 배선이나 전극과 전기적으로 접속된 구성으로 할 수 있다.
단자 W에 전기적으로 접속된 배선을 기록 워드선, 단자 X에 전기적으로 접속된 배선을 판독 워드선, 단자 D에 전기적으로 접속된 배선을 데이터선, 단자 B에 전기적으로 접속된 배선을 비트선이라고도 부른다. 또한, 데이터선과 비트선을 합쳐 하나의 배선으로 할 수도 있다. 여기서, 데이터선과 비트선을 합쳐 하나의 배선으로서 사용한 경우에는, 상기 배선을 비트선이라고 부르기로 한다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터(101)가 오프 상태가 됨으로써 부유 상태가 되는 노드는 트랜지스터(102)의 게이트로 할 수 있다.
(기억 소자(100b)의 구동 방법)
도 1(C)에 도시한 기억 소자(100b)의 구동 방법에 대하여 설명한다.
우선, 기억 소자(100b)에 데이터를 기록하는 동작에 대하여 설명한다. 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 온 상태가 선택된 트랜지스터(101)를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(단자 D에 입력되는 신호 전위)를 트랜지스터(102)의 게이트에 입력한다. 그 후, 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 트랜지스터(101)를 오프 상태로 함으로써 트랜지스터(102)의 게이트에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 기억 소자(100b)에 데이터를 기록할 수 있다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터(101)는 오프 전류가 현저히 작다. 여기서, 트랜지스터(101)로서 인핸스먼트형(노멀리 오프형) 트랜지스터를 사용하고, 기억 소자(100b)에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터의 게이트에 접지 전위가 입력되는 구성으로 함으로써 기억 소자(100b)에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터를 오프 상태로 할 수 있다. 상술한 바와 같이, 기억 소자(100b)에 전원 전압이 공급되지 않은 기간 동안에도 트랜지스터(102)의 게이트의 전위(신호 전위)는 오랜 기간에 걸쳐 유지된다. 따라서, 전원 전압의 공급이 정지된 후에도 기억 소자(100b)는 데이터를 유지할 수 있다.
다음에, 기억 소자(100b)로부터 데이터를 판독하는 동작에 대하여 설명한다. 트랜지스터(102)의 소스(단자 S)를 상기 신호 전위에 따라 트랜지스터(102)의 소스와 드레인 사이의 상태가 달라지는 전위로 설정한다. 여기서, 트랜지스터(102)의 소스와 드레인 사이의 상태란 비도통 상태인지 도통 상태인지를 나타내는 것으로 한다. 그리고, 게이트에 입력되는 제어 신호(단자 X에 입력되는 제어 신호)에 의하여 트랜지스터(141)를 온 상태로 하여 트랜지스터(102)의 소스와 드레인 사이의 상태를 검출함으로써 기억 소자(100b)에 유지된 데이터를 판독한다.
또한, 단자 S(단자 S에 전기적으로 접속된 배선)는 일정 전위(예를 들어, 접지 전위 등의 저전원 전위)가 입력되는 구성으로 할 수 있다.
상술한 것이 기억 소자(100b)의 구동 방법에 대한 설명이다.
메모리 소자(300)가 갖는 복수의 기억 소자(100b) 각각에서 상술한 바와 같이 데이터의 기록 및 판독을 행함으로써 메모리 소자(300)는 복수의 데이터(컨피겨레이션 데이터)의 기록 및 판독을 행할 수 있다.
(기억 소자의 구성 3)
상기 (기억 소자의 구성 1)이나 (기억 소자의 구성 2)와 상이한 구성을 갖는 기억 소자에 대하여 설명한다.
도 1(D)에 도시한 기억 소자(100c)는 트랜지스터(104) 및 용량 소자(105)를 갖는다. 트랜지스터(104)는 채널이 산화물 반도체층에 형성되어 있다. 도 1(D)에서는 트랜지스터(104)의 채널이 산화물 반도체층에 형성된 것을 나타내기 위하여 "OS"라는 부호가 붙여져 있다. 트랜지스터(104)의 게이트는 단자 W와 전기적으로 접속되어 있다. 트랜지스터(104)의 소스 및 드레인의 한쪽은 단자 B와 전기적으로 접속되어 있다. 트랜지스터(104)의 소스 및 드레인의 다른 쪽은 용량 소자(105)의 한 쌍의 전극 중 한쪽과 전기적으로 접속되어 있다. 여기서, 각 단자는 배선이나 전극과 전기적으로 접속된 구성으로 할 수 있다.
단자 W에 전기적으로 접속된 배선을 워드선, 단자 B에 전기적으로 접속된 배선을 비트선이라고도 부른다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터(104)가 오프 상태가 됨으로써 부유 상태가 되는 노드는 용량 소자(105)의 한 쌍의 전극 중 한쪽으로 할 수 있다.
(기억 소자(100c)의 구동 방법)
도 1(D)에 도시한 기억 소자(100c)의 구동 방법에 대하여 설명한다.
우선, 기억 소자(100c)에 데이터를 기록하는 동작에 대하여 설명한다. 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 온 상태가 선택된 트랜지스터(104)를 통하여 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위(단자 B에 입력되는 신호 전위)를 용량 소자(105)의 한 쌍의 전극 중 한쪽에 입력한다. 그 후, 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 트랜지스터(104)를 오프 상태로 함으로써 용량 소자(105)에 상기 신호 전위를 유지시킨다. 상술한 바와 같이 기억 소자(100c)에 데이터를 기록할 수 있다.
여기서, 산화물 반도체층에 채널이 형성된 트랜지스터(104)는 오프 전류가 현저히 작다. 여기서, 트랜지스터(104)로서 인핸스먼트형(노멀리 오프형) 트랜지스터를 사용하고, 기억 소자(100c)에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터의 게이트에 접지 전위가 입력되는 구성으로 함으로써 기억 소자(100c)에 전원 전압이 공급되지 않은 기간 동안 상기 트랜지스터를 오프 상태로 할 수 있다. 상술한 바와 같이, 기억 소자(100c)에 전원 전압이 공급되지 않은 기간 동안에도 용량 소자(105)의 한 쌍의 전극 중 한쪽의 전위(신호 전위)는 오랜 기간에 걸쳐 유지된다. 따라서, 전원 전압의 공급이 정지된 후에도 기억 소자(100c)는 데이터를 유지할 수 있다.
다음에, 기억 소자(100c)로부터 데이터를 판독하는 동작에 대하여 설명한다. 게이트에 입력되는 제어 신호(단자 W에 입력되는 제어 신호)에 의하여 트랜지스터(104)를 온 상태로 하여 용량 소자(105)의 한 쌍의 전극 중 한쪽에 유지된 신호 전위(상기 신호 전위에 대응하는 전하량이라고 말할 수도 있음)를 단자 B로부터 검출함으로써 기억 소자(100c)에 유지된 데이터를 판독한다.
또한, 용량 소자(105)의 한 쌍의 전극 중 다른 쪽은 단자 C와 전기적으로 접속된 구성으로 할 수 있다. 단자 C는 일정 전위(예를 들어, 접지 전위 등의 저전원 전위)가 입력되는 구성으로 할 수 있다.
상술한 것이 기억 소자(100c)의 구동 방법에 대한 설명이다.
메모리 소자(300)가 갖는 복수의 기억 소자(100c) 각각에서 상술한 바와 같이 데이터의 기록 및 판독을 행함으로써 메모리 소자(300)는 복수의 데이터(컨피겨레이션 데이터)의 기록 및 판독을 행할 수 있다.
(기억 소자의 변형예)
상술한 (기억 소자의 구성 1), (기억 소자의 구성 2), 및 (기억 소자의 구성 3)에서 기억 소자는 다이오드, 저항 소자, 스위치 등을 더 가져도 좋다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 예를 들어, (기억 소자의 구성 2)에서 용량 소자를 더 갖고, 상기 용량 소자의 한 쌍의 전극 중 한쪽은 트랜지스터(102)의 게이트와 전기적으로 접속되어 있어도 좋다. 상기 용량 소자의 한 쌍의 전극 중 다른 쪽은 일정 전위(예를 들어, 접지 전위 등의 저전원 전위)가 입력되는 구성으로 할 수 있다.
또한, 메모리 소자(300)는 논리 소자(310)의 상태(룩업 테이블(312)에 의하여 행해지는 논리 연산의 종류, 및 선택 회로(314)가 선택하는 접속 관계)에 대응하는 복수 쌍의 컨피겨레이션 데이터를 기억하는 메모리 용량을 갖고, 복수 쌍의 컨피겨레이션 데이터 중 임의의 한 쌍의 컨피겨레이션 데이터를 선택하여 컨피겨레이션 메모리(311)에 기억시킬 수 있다.
상술한 것이 본 발명의 프로그래머블 LSI의 일 형태다.
상술한 구성에 따르면, 메모리 소자(300)로의 전원 전압의 공급이 정지된 후에도 메모리 소자(300)는 오랜 기간에 걸쳐 데이터(컨피겨레이션 데이터)에 대응하는 신호 전위를 계속적으로 유지할 수 있다. 즉, 메모리 소자(300)를 비휘발성 메모리처럼 기능시킬 수 있다.
상술한 바와 같은 메모리 소자(300)와, 복수의 논리 소자(310)를 갖는 프로그래머블 LSI에서는 메모리 소자(300)에서 정기적으로 리프레쉬 동작할 필요가 없거나 또는 리프레쉬 동작의 빈도를 매우 낮게 억제할 수 있으므로 소비 전력을 저감할 수 있다. 또한, 프로그래머블 LSI로의 전원 전압의 공급을 시작할 때마다 메모리 소자(300)에 데이터를 기록할 필요가 없다. 따라서, 컨피겨레이션에 걸리는 시간을 짧게 할 수 있다. 따라서, 프로그래머블 LSI가 소정의 기능을 발휘할 수 있는 상태가 되기(기동되기)까지의 시간을 짧게 할 수 있다.
상술한 바와 같이, 소비 전력이 낮고 또 동적 컨피겨레이션에도 대응할 수 있는 고속 컨피겨레이션을 가능하게 함으로써 기동 시간이 짧은 프로그래머블 LSI를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재한 메모리 소자(300)의 더 구체적인 일 형태에 대하여 설명한다.
메모리 소자(300)는 실시형태 1에 기재한 기억 소자((기억 소자의 구성 1), (기억 소자의 구성 2), 또는 (기억 소자의 구성 3))를 매트릭스 형상으로 복수 개 배치한 메모리 셀 어레이를 갖는 구성으로 할 수 있다.
메모리 소자(300)는 메모리 셀 어레이에 추가하여 디코더(행 디코더, 열 디코더), 프리 차지 회로, 감지 증폭 회로, 및 임시 기억 회로 중 어느 것 또는 모두를 갖는 구성으로 할 수 있다. 또한, 상기 회로 중 몇 개를 합쳐 하나의 회로로 할 수도 있다. 예를 들어, 감지 증폭 회로는 임시 기억 회로의 기능을 가져도 좋다.
디코더(행 디코더, 열 디코더)는 메모리 셀 어레이 중 임의의 기억 소자를 선택하는 기능을 갖는다. 메모리 소자(300)는 디코더(행 디코더, 열 디코더)에 의하여 선택된 기억 소자에서 데이터의 기록이나 판독을 행한다. 프리 차지 회로는 기억 소자로부터 데이터를 판독하기 전에 메모리 셀 어레이에 포함되는 비트선을 소정 전위로 설정하는(프리 차지하는) 기능을 갖는다. 프리 차지 회로에 의하여 비트선의 전위를 소정 전위로 설정한 후에 기억 소자로부터 데이터를 판독할 수 있으므로 기억 소자로부터의 데이터의 판독 속도를 올릴 수 있다. 감지 증폭 회로는 기억 소자에 유지된 데이터에 대응하는 비트선의 전위를 증폭하고 출력하는 기능을 갖는다. 감지 증폭 회로에 의하여 데이터를 더 고속으로 정확히 판독할 수 있다. 임시 기억 회로는 페이지 버퍼나 래치 회로라고도 불리고, 메모리 소자의 외부로부터 입력된 데이터를 임시적으로 유지하는 기능을 갖는다. 또한, 임시 기억 회로는 메모리 셀 어레이로부터 판독된 데이터를 유지하는 기능을 가져도 좋다.
도 2는 메모리 소자(300)의 구성의 일 형태를 모식적으로 도시한 것이다. 도 2에서 메모리 소자(300)는 메모리 셀 어레이(400), 열 디코더(403), 행 디코더(404), 프리 차지 회로(402), 및 감지 증폭 회로(401)를 갖는다.
또한, 도 2에서 프리 차지 회로(402) 및 감지 증폭 회로(401)는 메모리 셀 어레이(400)의 열 디코더(403)가 설치된 측에 설치한 구성을 도시하였지만, 이것에 한정되지 않는다. 프리 차지 회로(402)와 감지 증폭 회로(401)의 한쪽 또는 양쪽 모두를 메모리 셀 어레이(400)를 개재(介在)하여 열 디코더(403)와 대향하는 측에 설치하여도 좋다. 또한, 프리 차지 회로(402)와 감지 증폭 회로(401)를 합쳐 하나의 회로로 하여도 좋다.
또한, 메모리 소자(300)는 다이오드, 저항 소자, 연산 회로(연산 소자), 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼(three-state buffer), 클록드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
(메모리 셀 어레이의 구성)
메모리 셀 어레이(400)의 구성의 더 구체적인 일 형태에 대하여 설명한다.
(메모리 셀 어레이의 구성 1)
메모리 셀 어레이(400)는 실시형태 1에서 도 1(B)에 도시한 기억 소자(100a)를 매트릭스 형상으로 복수 개 갖는 구성으로 할 수 있다. 예를 들어, 도 3에 도시한 메모리 셀 어레이(400)는 m×n(m은 2 이상의 자연수, n은 2 이상의 자연수)개의 기억 소자(기억 소자(100a)(i, j): i는 m 이하의 자연수, j는 n 이하의 자연수)를 갖는다. m×n개의 기억 소자(기억 소자(100a)(i, j)) 각각으로서 도 1(B)에 도시한 기억 소자(100a)를 사용할 수 있다. 메모리 셀 어레이(400)에 포함되는 복수의 기억 소자 각각을 메모리 셀이라고도 부른다.
도 3에서 같은 열에 배치된 기억 소자에서 단자 B 및 단자 D에 전기적으로 접속된 배선(BLj)을 공유한다. 예를 들어, 제 1 열에 배치된 기억 소자(기억 소자(100a)(1, 1) 내지 기억 소자(100a)(m, 1))에서 단자 B 및 단자 D에 전기적으로 접속된 배선(BL1)을 공유한다. 배선(BLj)은 비트선이라고 부를 수 있다.
도 3에서 같은 열에 배치된 기억 소자에서 단자 S에 전기적으로 접속된 배선(SLj)을 공유한다. 예를 들어, 제 1 열에 배치된 기억 소자(기억 소자(100a)(1, 1) 내지 기억 소자(100a)(m, 1))에서 단자 S에 전기적으로 접속된 배선(SL1)을 공유한다. 또한, 단자 S에 전기적으로 접속된 배선(SLj)은 메모리 셀 어레이에 포함되는 모든 기억 소자에서 공유될 수도 있다.
도 3에서 같은 행에 배치된 기억 소자에서 단자 W에 전기적으로 접속된 배선(WLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100a)(1, 1) 내지 기억 소자(100a)(1, n))에서 단자 W에 전기적으로 접속된 배선(WL1)을 공유한다. 배선(WLi)은 기록 워드선이라고 부를 수도 있다.
도 3에서 같은 행에 배치된 기억 소자에서 단자 C에 전기적으로 접속된 배선(CLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100a)(1, 1) 내지 기억 소자(100a)(1, n))에서 단자 C에 전기적으로 접속된 배선(CL1)을 공유한다. 배선(CLi)은 판독 워드선이라고 부를 수도 있다.
그러나, 이것에 한정되지 않고, 같은 열에 배치된 기억 소자에 복수의 배선(BLj), 복수의 배선(SLj)이 설치되어 있어도 좋고, 같은 행에 배치된 기억 소자에 복수의 배선(WLi), 복수의 배선(CLi)이 설치되어 있어도 좋다.
또한, 도 3에 도시한 구성에서 각 배선을 더 공유할 수도 있다. 배선을 공유함으로써 메모리 셀 어레이(400)의 미세화 및 고집적화를 실현할 수 있다.
도 3에 도시한 메모리 셀 어레이(400)에서는 배선(WLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100a)(i, j))에서 선택적으로 데이터가 기록된다. 구체적으로는, 배선(WLi)에 입력되는 신호에 의하여 같은 배선(BLj)에 전기적으로 접속된 기억 소자 중 데이터를 기록할 대상인 기억 소자 외의 트랜지스터(101)를 오프 상태로 하고 또 데이터를 기록할 대상인 기억 소자의 트랜지스터(101)를 온 상태로 한다. 상술한 바와 같이 지정된 기억 소자에 데이터를 기록한다. 또한, 배선(CLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100a)(i, j))에서 선택적으로 데이터가 판독된다. 구체적으로는, 배선(CLi)에 입력되는 신호에 의하여 같은 배선(BLj)에 전기적으로 접속된 기억 소자 중 데이터를 판독할 대상인 기억 소자 외의 트랜지스터(102)를 (유지된 데이터에 상관없이) 오프 상태로 하고 또 데이터를 판독할 대상인 기억 소자의 트랜지스터(102)는 유지된 데이터(신호 전위)에 따라 상태가 달라지도록 한다. 상술한 바와 같이 지정된 기억 소자로부터 데이터를 판독한다. 또한, 지정된 기억 소자에서의 데이터의 기록 방법 및 판독 방법은 상기 실시형태에서 설명한 기억 소자(100a)의 구동 방법과 마찬가지므로 설명은 생략한다.
(메모리 셀 어레이의 구성 2)
메모리 셀 어레이(400)는 실시형태 1에서 도 1(B)에 도시한 기억 소자(100a)를 매트릭스 형상으로 복수 개 갖는 구성으로 할 수 있다. 예를 들어, 도 6(B)에 도시한 메모리 셀 어레이(400)는 m×n(m은 2 이상의 자연수, n은 2 이상의 자연수)개의 기억 소자(기억 소자(100a)(i, j): i는 m 이하의 자연수, j는 n 이하의 자연수)를 갖는다. m×n개의 기억 소자(기억 소자(100a)(i, j)) 각각은 도 1(B)에 도시한 기억 소자(100a)로 할 수 있다. 메모리 셀 어레이(400)에 포함되는 복수의 기억 소자 각각을 메모리 셀이라고도 부른다.
도 6(B)에 도시한 구성에서는 기억 소자 그룹(400_j)의 양단의 한쪽에 위치하는 기억 소자(기억 소자(100a)(1, j))에서 단자 D는 배선(BLj)에 전기적으로 접속되어 있고, 단자 B는 스위치로서 기능하는 트랜지스터(181)를 통하여 배선(BLj)에 전기적으로 접속되어 있다. 기억 소자 그룹(400_j)의 양단의 다른 쪽에 위치하는 기억 소자(기억 소자(100a)(m, j))에서 단자 S는 스위치로서 기능하는 트랜지스터(182)를 통하여 배선(SLj)에 전기적으로 접속되어 있다. 또한, 트랜지스터(182)를 생략하고, 기억 소자 그룹(400_j)의 양단의 다른 쪽에 위치하는 기억 소자(기억 소자(100a)(m, j))에서 단자 S가 배선(SLj)에 직접 전기적으로 접속되어 있어도 좋다. 기억 소자 그룹(400_j)의 양단 외의 기억 소자에서는 인접된 기억 소자 중 한쪽의 기억 소자의 단자 S가 다른 쪽의 기억 소자의 단자 B와 전기적으로 접속되어 있고 또 인접된 기억 소자 중 한쪽의 기억 소자의 단자 F가 다른 쪽의 기억 소자의 단자 D와 전기적으로 접속되어 있다. 여기서, 단자 F는 도 6(A)에 도시한 바와 같이 트랜지스터(102)의 게이트와 전기적으로 접속된 노드에 설치된 단자다. 따라서, 도 6(B)에 도시한 구성에서는 기억 소자 그룹(400_j)에 포함되는 트랜지스터(102)가 직렬로 전기적으로 접속되고, 또 기억 소자 그룹(400_j)에 포함되는 트랜지스터(101)가 직렬로 전기적으로 접속된 구성이라고 간주할 수도 있다. 배선(BLj)은 비트선이라고 부를 수도 있다.
도 6(B)에서 같은 행에 배치된 기억 소자에서 단자 W에 전기적으로 접속된 배선(WLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100a)(1, 1) 내지 기억 소자(100a)(1, n))에서 단자 W에 전기적으로 접속된 배선(WL1)을 공유한다. 배선(WLi)은 기록 워드선이라고 부를 수도 있다.
도 6(B)에서 같은 행에 배치된 기억 소자에서 단자 C에 전기적으로 접속된 배선(CLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100a)(1, 1) 내지 기억 소자(100a)(1, n))에서 단자 C에 전기적으로 접속된 배선(CL1)을 공유한다. 배선(CLi)은 판독 워드선이라고 부를 수도 있다.
그러나, 이것에 한정되지 않고, 같은 행에 배치된 기억 소자에 복수의 배선(WLi), 복수의 배선(CLi)이 설치되어 있어도 좋다.
또한, 도 6(B)에 도시한 구성에서 각 배선을 더 공유할 수도 있다. 배선을 공유함으로써 메모리 셀 어레이(400)의 미세화 및 고집적화를 실현할 수 있다.
또한, 도 6(B)에서는 기억 소자 그룹(400_j)이 1행분 설치된 구성의 메모리 셀 어레이(400)를 예시하였지만, 이것에 한정되지 않는다. 메모리 셀 어레이(400)에는 기억 소자 그룹(400_j)이 매트릭스 형상으로 설치되어도 좋다.
도 6(B)에 도시한 메모리 셀 어레이(400)에서는 배선(WLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100a)(i, j))에서 선택적으로 데이터가 기록된다. 구체적으로는, 배선(SLj)에 가까운 측에 배치된 기억 소자로부터 순차적으로 데이터가 기록된다. 기록할 대상인 기억 소자 및 상기 기억 소자보다 배선(BLj)에 가까운 측에 설치된 모든 기억 소자의 트랜지스터(101)를 배선(WLi)에 입력되는 신호에 의하여 온 상태로 한다. 또한, 기록할 대상인 기억 소자보다 배선(SLj)에 가까운 측에 배치된 모든 기억 소자의 트랜지스터(101)를 배선(WLi)에 입력되는 신호에 의하여 오프 상태로 한다. 상술한 바와 같이 기록할 대상인 기억 소자에 배선(BLi)으로부터 데이터에 대응하는 신호 전위를 입력한다. 또한, 데이터를 기록하는 기간 동안에 트랜지스터(181) 및 트랜지스터(182)의 한쪽 또는 양쪽 모두는 오프 상태다. 또한, 배선(CLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100a)(i, j))에서 선택적으로 데이터가 판독된다. 구체적으로는, 같은 배선(BLj)에 전기적으로 접속된 기억 소자에서 배선(CLi)에 입력되는 신호에 의하여 데이터를 판독할 대상인 기억 소자 외의 트랜지스터(102)를 (유지된 데이터에 상관없이) 온 상태로 하고 또 데이터를 판독할 대상인 기억 소자의 트랜지스터(102)는 유지된 데이터(신호 전위)에 따라 상태가 달라지도록 한다. 또한, 데이터를 판독하는 기간 동안에 트랜지스터(181) 및 트랜지스터(182)는 온 상태다. 상술한 바와 같이 지정된 기억 소자로부터 데이터를 판독한다. 지정된 기억 소자에서의 데이터의 기록 방법 및 판독 방법은 상기 실시형태에서 설명한 기억 소자(100a)의 구동 방법과 마찬가지므로 설명은 생략한다.
(메모리 셀 어레이의 구성 3)
메모리 셀 어레이(400)는 실시형태 1에서 도 1(C)에 도시한 기억 소자(100b)를 매트릭스 형상으로 복수 개 갖는 구성으로 할 수 있다. 예를 들어, 도 4에 도시한 메모리 셀 어레이(400)는 m×n(m은 2 이상의 자연수, n은 2 이상의 자연수)개의 기억 소자(기억 소자(100b)(i, j): i는 m 이하의 자연수, j는 n 이하의 자연수)를 갖는다. m×n개의 기억 소자(기억 소자(100b)(i, j)) 각각으로서 도 1(C)에 도시한 기억 소자(100b)를 사용할 수 있다. 메모리 셀 어레이(400)에 포함되는 복수의 기억 소자 각각을 메모리 셀이라고도 부른다.
도 4에서 같은 열에 배치된 기억 소자에서 단자 B 및 단자 D에 전기적으로 접속된 배선(BLj)을 공유한다. 예를 들어, 제 1 열에 배치된 기억 소자(기억 소자(100b)(1, 1) 내지 기억 소자(100b)(m, 1))에서 단자 B 및 단자 D에 전기적으로 접속된 배선(BL1)을 공유한다. 배선(BLj)은 비트선이라고 부를 수 있다.
도 4에서 같은 열에 배치된 기억 소자에서 단자 S에 전기적으로 접속된 배선(SLj)을 공유한다. 예를 들어, 제 1 열에 배치된 기억 소자(기억 소자(100b)(1, 1) 내지 기억 소자(100b)(m, 1))에서 단자 S에 전기적으로 접속된 배선(SL1)을 공유한다. 또한, 단자 S에 전기적으로 접속된 배선(SLj)은 메모리 셀 어레이에 포함되는 모든 기억 소자에서 공유될 수도 있다.
도 4에서 같은 행에 배치된 기억 소자에서 단자 W에 전기적으로 접속된 배선(WLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100b)(1, 1) 내지 기억 소자(100b)(1, n))에서 단자 W에 전기적으로 접속된 배선(WL1)을 공유한다. 배선(WLi)은 기록 워드선이라고 부를 수도 있다.
도 4에서 같은 행에 배치된 기억 소자에서 단자 X에 전기적으로 접속된 배선(XLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100b)(1, 1) 내지 기억 소자(100b)(1, n))에서 단자 X에 전기적으로 접속된 배선(XL1)을 공유한다. 배선(XLi)은 판독 워드선이라고 부를 수도 있다.
그러나, 이것에 한정되지 않고, 같은 열에 배치된 기억 소자에 복수의 배선(BLj), 복수의 배선(SLj)이 설치되어 있어도 좋고, 같은 행에 배치된 기억 소자에 복수의 배선(WLi), 복수의 배선(XLi)이 설치되어 있어도 좋다.
또한, 도 4에 도시한 구성에서 각 배선을 더 공유할 수도 있다. 배선을 공유함으로써 메모리 셀 어레이(400)의 미세화 및 고집적화를 실현할 수 있다.
도 4에 도시한 메모리 셀 어레이(400)에서는 배선(WLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100b)(i, j))에서 선택적으로 데이터가 기록된다. 구체적으로는, 배선(WLi)에 입력되는 신호에 의하여 같은 배선(BLj)에 전기적으로 접속된 기억 소자에서 데이터를 기록할 대상인 기억 소자 외의 트랜지스터(101)를 오프 상태로 하고 또 데이터를 기록할 대상인 기억 소자의 트랜지스터(101)를 온 상태로 한다. 상술한 바와 같이 선택적으로 데이터를 기록한다. 또한, 배선(XLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100b)(i, j))에서 선택적으로 데이터가 판독된다. 구체적으로는, 같은 배선(BLj)에 전기적으로 접속된 기억 소자에서 배선(XLi)에 입력되는 신호에 의하여데이터를 판독할 대상인 기억 소자 외의 트랜지스터(141)를 오프 상태로 하고 또 데이터를 판독할 대상인 기억 소자의 트랜지스터(141)를 온 상태로 한다. 상술한 바와 같이, 선택적으로 데이터가 판독된다. 지정된 기억 소자에서의 데이터의 기록 방법 및 판독 방법은 상기 실시형태에서 설명한 기억 소자(100b)의 구동 방법과 마찬가지므로 설명은 생략한다.
(메모리 셀 어레이의 구성 4)
메모리 셀 어레이(400)는 실시형태 1에서 도 1(D)에 기재한 기억 소자(100c)를 매트릭스 형상으로 복수 개 갖는 구성으로 할 수 있다. 예를 들어, 도 5에 도시한 메모리 셀 어레이(400)는 m×n(m은 2 이상의 자연수, n은 2 이상의 자연수)개의 기억 소자(기억 소자(100c)(i, j): i는 m 이하의 자연수, j는 n 이하의 자연수)를 갖는다. m×n개의 기억 소자(기억 소자(100c)(i, j) 각각으로서 도 1(D)에 도시한 기억 소자(100c)를 사용할 수 있다. 메모리 셀 어레이(400)에 포함되는 복수의 기억 소자 각각을 메모리 셀이라고도 부른다.
도 5에서 같은 열에 배치된 기억 소자에서 단자 B에 전기적으로 접속된 배선(BLj)을 공유한다. 예를 들어, 제 1 열에 배치된 기억 소자(기억 소자(100c)(1, 1) 내지 기억 소자(100c)(m, 1))에서 단자 B에 전기적으로 접속된 배선(BL1)을 공유한다. 배선(BLj)은 비트선이라고 부를 수 있다.
도 5에서 같은 행에 배치된 기억 소자에서 단자 W에 전기적으로 접속된 배선(WLi)을 공유한다. 예를 들어, 제 1 행에 배치된 기억 소자(기억 소자(100c)(1, 1) 내지 기억 소자(100c)(1, n))에서 단자 W에 전기적으로 접속된 배선(WL1)을 공유한다. 배선(WLi)은 워드선이라고 부를 수도 있다.
그러나, 이것에 한정되지 않고, 같은 열에 배치된 기억 소자에 복수의 배선(BLj)이 설치되어 있어도 좋고, 같은 행에 배치된 기억 소자에 복수의 배선(WLi)이 설치되어 있어도 좋다. 또한, m×n개의 기억 소자(기억 소자(100c)(i, j))에서 단자 C는 같은 전극이나 배선과 전기적으로 접속되어 있어도 좋고, 상이한 전극이나 배선과 전기적으로 접속되어 있어도 좋다.
또한, 도 5에 도시한 구성에서 각 배선을 더 공유할 수도 있다. 배선을 공유함으로써 메모리 셀 어레이(400)의 미세화 및 고집적화를 실현할 수 있다.
도 5에 도시한 메모리 셀 어레이(400)에서는 배선(WLi)에 입력되는 신호에 의하여 지정된 행의 기억 소자(기억 소자(100c)(i, j))에서 선택적으로 데이터의 기록 및 판독이 행해진다. 구체적으로는, 배선(WLi)에 입력되는 신호에 의하여 기록할 대상인 기억 소자 외의 트랜지스터(104)를 오프 상태로 하고 또 데이터를 기록할 대상인 기억 소자의 트랜지스터(104)를 온 상태로 하여 선택적으로 데이터를 기록한다. 또한, 배선(WLi)에 입력되는 신호에 의하여 판독할 대상인 기억 소자 외의 트랜지스터(104)를 오프 상태로 하고 또 판독할 대상인 기억 소자의 트랜지스터(104)를 온 상태로 하여 선택적으로 데이터를 판독한다. 지정된 기억 소자에서의 데이터의 기록 방법 및 판독 방법은 상기 실시형태에서 설명한 기억 소자(100c)의 구동 방법과 마찬가지므로 설명은 생략한다.
(메모리 셀 어레이의 변형예)
상술한 (메모리 셀 어레이의 구성 1), (메모리 셀 어레이의 구성 2), (메모리 셀 어레이의 구성 3), 및 (메모리 셀 어레이의 구성 4)에서 메모리 셀 어레이는 다이오드, 저항 소자, 연산 회로(연산 소자), 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
또한, 메모리 소자(300)는 논리 소자(310)의 상태(룩업 테이블(312))에 의하여 행해지는 논리 연산의 종류, 및 선택 회로(314)가 선택하는 접속 관계)에 대응하는 복수 쌍의 컨피겨레이션 데이터를 기억하는 메모리 용량을 갖고, 복수 쌍의 컨피겨레이션 데이터 중 임의의 한 쌍의 컨피겨레이션 데이터를 선택하여 컨피겨레이션 메모리(311)에 기억시킬 수 있다. 이 경우에 같은 쌍의 컨피겨레이션 데이터를 메모리 셀 어레이(400)의 같은 행의 기억 소자에 기억시켜 둠으로써 1행의 판독 동작으로 한 쌍의 컨피겨레이션 데이터를 판독할 수 있다. 상술한 바와 같이, 컨피겨레이션에 걸리는 시간을 짧게 할 수 있다.
(감지 증폭 회로의 구성)
다음에, 도 2에서의 감지 증폭 회로(401)의 구성의 구체적인 일 형태에 대하여 설명한다. 감지 증폭 회로(401)는 복수의 감지 증폭기를 갖는 구성으로 할 수 있다. 각 감지 증폭기는 메모리 셀 어레이(400)에 배치된 배트선마다 설치할 수 있다. 각 감지 증폭기에 의하여 비트선의 전위를 증폭하고 각 감지 증폭기의 출력 단자로부터 검출할 수 있다. 여기서, 비트선의 전위는 상기 비트선에 전기적으로 접속되고 판독이 선택된 기억 소자에 유지된 신호 전위에 따른 값이 된다. 따라서, 각 감지 증폭기의 출력 단자로부터 출력되는 신호는 판독이 선택된 기억 소자에 유지된 데이터에 대응한다. 상술한 바와 같이 감지 증폭 회로(401)에 의하여 메모리 셀 어레이(400)의 각 기억 소자에 유지된 데이터를 검출할 수 있다.
감지 증폭기는 인버터나 버퍼를 사용하여 구성할 수 있다. 예를 들어, 래치 회로를 사용한 구성(래치형 감지 증폭기)으로 할 수 있다. 또한, 감지 증폭기는 비교기를 사용하여 구성할 수 있다. 예를 들어, 차동 증폭기(연산 증폭기)를 사용한 구성(연산 증폭기형 감지 증폭기)으로 할 수도 있다.
메모리 셀 어레이(400)를 구성하는 기억 소자로서 도 1(D)에 도시한 바와 같은 구성의 기억 소자(100c)를 사용하는 경우에는, 감지 증폭 회로(401)가 갖는 감지 증폭기로서 래치형 감지 증폭기를 사용하는 것이 특히 바람직하다. 래치형 감지 증폭기에서는 입력 신호를 증폭하고 또 증폭한 신호를 유지할 수 있다. 따라서, 기억 소자(100c)로부터 정보를 판독할 때 기억 소자(100c)의 용량 소자(105)에 유지된 신호 전위에 대응한 전하가 변화(판독 파괴)하여도 상기 신호 전위에 대응하는 신호를 래치형 감지 증폭기에 의하여 유지하고, 기억 소자(100c)에 다시 기록할 수 있다.
도 8(A) 내지 도 9(G)를 사용하여 감지 증폭 회로(401)의 더 구체적인 일 형태에 대하여 이하에 설명한다.
(감지 증폭 회로의 구성 1)
도 8(A)는 버퍼(441)를 사용하여 구성한 감지 증폭 회로(401)의 예다. 감지 증폭 회로(401)는 n개의 버퍼(441)를 갖고, n개의 버퍼(441) 각각은 메모리 셀 어레이(400)에 배치된 비트선(비트선(BL1) 내지 비트선(BLn))마다 설치되어 있다. n개의 버퍼(441)에 의하여 비트선(BL1) 내지 비트선(BLn)의 전위를 증폭하고 출력 단자(OUT1) 내지 출력 단자(OUTn)로부터 출력할 수 있다. 여기서, 비트선의 전위는 상기 비트선에 전기적으로 접속되고 판독이 선택된 기억 소자에 유지된 신호 전위에 따른 값이 된다. 따라서, 각 버퍼(441)의 출력 단자로부터 출력되는 신호는 판독이 선택된 기억 소자에 유지된 데이터에 대응한다. 상술한 바와 같이 n개의 버퍼(441)를 사용한 감지 증폭 회로(401)에 의하여 메모리 셀 어레이(400)의 각 기억 소자에 유지된 데이터를 검출할 수 있다.
(감지 증폭 회로의 구성 2)
도 8(B)는 비교기(442)를 사용하여 구성한 감지 증폭 회로(401)의 예다. 감지 증폭 회로(401)는 n개의 비교기(442)를 갖고, n개의 비교기(442) 각각은 메모리 셀 어레이(400)에 배치된 비트선(비트선(BL1) 내지 비트선(BLn))마다 설치되어 있다. n개의 비교기(442)에 의하여 참조 전위(도 8(B)에서 ref라고 표기됨)와 비트선(BL1) 내지 비트선(BLn)의 전위를 비교하고, 그 결과를 출력 단자(OUT1) 내지 출력 단자(OUTn)로부터 출력할 수 있다. 여기서, 비트선의 전위는 상기 비트선에 전기적으로 접속되고 판독이 선택된 기억 소자에 유지된 신호 전위에 따른 값이 된다. 따라서, 각 비교기(442)의 출력 단자로부터 출력되는 신호는 판독이 선택된 기억 소자에 유지된 데이터에 대응한다. 상술한 바와 같이 n개의 비교기(442)를 사용한 감지 증폭 회로(401)에 의하여 메모리 셀 어레이(400)의 각 기억 소자에 유지된 데이터를 검출할 수 있다.
(감지 증폭 회로의 구성 3)
도 8(C) 및 도 8(D)는 래치 회로(443)를 사용하여 구성한 감지 증폭 회로(401)의 예다. 래치 회로(443)는, 예를 들어, 인버터(444)와 인버터(445)로 구성할 수 있다. 감지 증폭 회로(401)는 n개의 래치 회로(443)를 갖고, n개의 래치 회로(443) 각각은 메모리 셀 어레이(400)에 배치된 비트선(비트선(BL1) 내지 비트선(BLn))마다 설치되어 있다. n개의 래치 회로(443)에 의하여 비트선(BL1) 내지 비트선(BLn)의 전위를 증폭하고 출력 단자(OUT1) 내지 출력 단자(OUTn)로부터 출력할 수 있다. 여기서, 비트선의 전위는 상기 비트선에 전기적으로 접속되고 판독이 선택된 기억 소자에 유지된 신호 전위에 따른 값이 된다. 따라서, 각 래치 회로(443)의 출력 단자로부터 출력되는 신호(증폭한 신호)는 판독이 선택된 기억 소자에 유지된 데이터에 대응한다. 상술한 바와 같이 n개의 래치 회로(443)를 사용한 감지 증폭 회로(401)에 의하여 메모리 셀 어레이(400)의 각 기억 소자에 유지된 데이터를 검출할 수 있다.
또한, n개의 래치 회로(443) 각각은 증폭한 신호를 유지할 수 있다. 따라서, 메모리 셀 어레이(400)의 기억 소자로부터 정보를 판독할 때 판독 파괴가 일어나더라도 대응하는 신호를 n개의 래치 회로(443) 각각에서 유지하고, 상기 기억 소자에 다시 기록할 수 있다.
예를 들어, 메모리 셀 어레이(400)를 구성하는 기억 소자로서, 도 1(D)에 도시한 바와 같은 구성의 기억 소자(100c)를 사용한 경우에는, 도 8(C)나 도 8(D)에 도시한 구성의 감지 증폭 회로(401)를 사용하는 것이 바람직하다. 기억 소자(100c)로부터 정보를 판독할 때 기억 소자(100c)의 용량 소자(105)에 유지된 신호 전위에 대응한 전하가 변화(판독 파괴)하여도 상기 신호 전위에 대응하는 신호를 래치 회로(443)에 의하여 유지하고, 기억 소자(100c)에 다시 기록할 수 있다. 또한, 래치 회로(443)에 유지된 신호를 인버터 등의 연산 소자를 통하여 기억 소자(100c)에 다시 기록 할 수도 있다. 또한, 래치 회로(443)를 구성하는 복수의 인버터 각각의 구동 능력을 적절히 설정함으로써 래치 회로(443)에 의하여 데이터가 판독되는 기억 소자(100c)에서의 판독 파괴를 억제할 수 있다. 인버터를 구성하는 트랜지스터의 채널 폭(게이트 폭)을 크게 함으로써 인버터의 구동 능력을 크게 할 수 있고, 채널 폭(게이트 폭)을 작게 함으로써 인버터의 구동 능력을 작게 할 수 있다. 일례로서, 도 8(C)의 래치 회로(443)가 갖는 인버터(445) 및 도 8(D)의 래치 회로(443)가 갖는 인버터(444)의 구동 능력을 작게 함으로써, 구체적으로는, 상기 인버터를 구성하는 트랜지스터의 채널 폭(게이트 폭)을 작게 함으로써 래치 회로(443)에 의하여 데이터가 판독되는 기억 소자(100c)에서의 판독 파괴를 억제할 수 있다.
또한, 도 8(C)나 도 8(D)에 도시한 바와 같이 래치 회로(443)를 사용하여 구성한 감지 증폭 회로(401)에서는 상술한 바와 같이 신호를 유지하는 기능을 갖기 때문에 임시 기억 회로로서 사용할 수도 있다. 예를 들어, 래치 회로(443)를 사용하여 구성한 감지 증폭 회로(401)는 메모리 소자(300) 외부로부터 입력된 데이터를 임시적으로 유지하는 회로(페이지 버퍼 등)로서도 사용할 수 있다.
(감지 증폭 회로의 변형예)
또한, 감지 증폭 회로는 다이오드, 저항 소자, 연산 회로(연산 소자), 및 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
도 9(A)는 도 8(A) 내지 도 8(D)를 사용하여 설명한 감지 증폭 회로(401)가 갖는 각 감지 증폭기의 구성을 모식적으로 도시한 도면이다. 감지 증폭기(1451)는 도 8(A)에서의 버퍼(441), 도 8(B)에서의 비교기(442), 또는 도 8(C)나 도 8(D)에서의 래치 회로(443)에 상당한다. BLx는 비트선(BL1) 내지 비트선(BLn) 중 어느 하나에 대응하고, OUTx는 출력 단자(OUT1) 내지 출력 단자(OUTn) 중 어느 하나에 대응한다. 도 9(A)에 도시한 구성에서 다이오드, 저항 소자, 연산 회로(연산 소자), 또는 스위치를 추가한 구성의 감지 증폭 회로로 할 수 있다.
도 9(B)에 도시한 바와 같이, 비트선(BLx)과 감지 증폭기(1451) 사이에 소자(1450)를 설치한 구성으로 하여도 좋다. 소자(1450)로서는, 예를 들어, 스위치를 사용할 수 있다.
도 9(C)와 같이, 소자(1450)를 통하여 단자 VR가 비트선(BLx)과 전기적으로 접속된 구성으로 하여도 좋다. 소자(1450)로서는, 예를 들어, 스위치, 저항 소자, 다이오드를 사용할 수 있다.
도 9(D)는 도 9(C)에서의 소자(1450)로서 스위치(1452)를 설치한 예이고, 도 9(F)는 스위치(1452)로서 제어 신호 PSW가 게이트에 입력되는 트랜지스터를 사용한 예다. 도 9(D)나 도 9(F)에 도시한 구성에서는 단자 VR에 소정 전위를 공급하여 스위치(1452)를 온 상태로 함으로써 비트선(BLx)을 소정 전위로 프리 차지할 수 있다. 상술한 바와 같이 감지 증폭 회로(401)를 프리 차지 회로(402)로서도 사용할 수 있다.
도 9(E)는 도 9(C)에서의 소자(1450)로서 부하(1453)를 설치한 예이고, 도 9(G)는 부하(1453)로서 다이오드 접속된 트랜지스터를 사용한 예다. 도 9(E)나 도 9(G)에 도시한 구성에서는 도 1(B)에 도시한 기억 소자(100a)나 도 1(C)에 도시한 기억 소자(100b)로부터 판독 동작을 행할 때, 유지된 신호 전위에 의하여 트랜지스터(102)가 오프 상태인 경우에는 단자 VR의 전위를 감지 증폭기에 입력할 수 있다.
(프리 차지 회로의 구성)
다음에, 도 2에 도시한 프리 차지 회로(402)의 구성의 구체적인 일 형태에 대하여 도 7을 사용하여 설명한다. 도 7에서 프리 차지 회로(402)는 프리 차지선 PR과, 복수의 스위치(446)를 갖는다. 각 스위치(446)는 메모리 셀 어레이(400)에 배치된 비트선(비트선(BL1) 내지 비트선(BLn))마다 설치할 수 있다. 각 스위치(446)에 의하여 각 비트선과 프리 차지선 PR의 전기적 접속을 선택하고, 각 비트선에 프리 차지선 PR의 전위(프리 차지 전위)를 입력할 수 있다. 스위치(446)로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치(446)로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
또한, 프리 차지 회로(402)는 다이오드, 저항 소자, 연산 회로(연산 소자), 다른 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 사용할 수 있다.
상술한 것이 메모리 소자의 변형예를 설명한 것이다.
또한, 본 발명의 일 형태는 상기 메모리 소자와 같은 구성을 갖는 기억 장치나 상기 기억 장치를 사용한 반도체 장치로 할 수도 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 논리 소자(310)가 갖는 컨피겨레이션 메모리(311)의 형태에 대하여 설명한다. 컨피겨레이션 메모리(311)는, 예를 들어, 래치 회로나 용량 소자를 사용하여 구성할 수 있다.
도 10(A) 및 도 10(B)는 컨피겨레이션 메모리(311)가 갖는 기억 소자로서 래치 회로를 사용한 기억 소자(501) 또는 기억 소자(502)를 적용한 예다. 래치 회로는 인버터(511) 및 인버터(512)를 사용하여 구성할 수 있다. 기억 소자(501) 및 기억 소자(502)에서 입력 단자 IN으로부터 입력된 데이터는 유지되고 출력 단자 OUT로부터 출력된다.
기억 소자(501) 또는 기억 소자(502)를 사용하여 컨피겨레이션 메모리(311)를 구성하는 경우에는, 컨피겨레이션 메모리(311)를 감지 증폭 회로(401)로서 또는 감지 증폭 회로(401)의 일부로서 사용할 수도 있다. 즉, 컨피겨레이션 메모리(311)와 감지 증폭 회로(401)의 구성의 일부 또는 전부를 공유할 수도 있다.
도 10(C)는 컨피겨레이션 메모리(311)가 갖는 기억 소자로서 용량 소자(513)를 사용한 기억 소자(503)를 적용한 예다. 기억 소자(503)는 입력된 신호 전위를 용량 소자(513)의 한 쌍의 전극 중 한쪽에 유지시킴으로써 데이터를 기억할 수 있다. 상술한 바와 같이, 기억 소자(503)에서 입력 단자 IN으로부터 입력된 데이터는 유지되고 출력 단자 OUT로부터 출력된다. 또한, 용량 소자(513)의 한 쌍의 전극 중 다른 쪽에는 전위 V0이 공급되는 구성으로 할 수 있다. 전위 V0은 저전원 전위(예를 들어, 접지 전위)로 할 수 있다.
또한, 메모리 소자(300)에서 특정의 워드선이나 특정의 판독 워드선을 계속적으로 선택함으로써 메모리 소자(300)로부터 컨피겨레이션 메모리(311)에 컨피겨레이션 데이터가 계속적으로 입력되는 구성으로 할 수 있다. 이 때, 컨피겨레이션 메모리(311)가 갖는 기억 소자로서 용량 소자(513)를 사용한 기억 소자(503)를 적용하는 경우에는, 용량 소자(513)의 용량 값을 더 적게 할 수 있다. 예를 들어, 용량 소자(513) 대신에 기생 용량을 사용함으로써 컨피겨레이션 메모리(311)를 생략할 수도 있다. 따라서, 논리 소자(310)를 더 미세화할 수 있다.
특히, 메모리 소자(300)는 논리 소자의 상태(룩업 테이블(312))에 의하여 행해지는 논리 연산의 종류 및 선택 회로(314)가 선택하는 접속 관계)에 대응하는 복수 쌍의 컨피겨레이션 데이터를 기억하고, 복수 쌍의 컨피겨레이션 데이터 중 임의의 한 쌍의 컨피겨레이션 데이터를 선택하여 컨피겨레이션 메모리(311)에 기억시킬 수 있다. 여기서, 메모리 소자(300)의 출력 단자(감지 증폭 회로의 출력 단자에 대응함)와, 컨피겨레이션 메모리(311)의 각 기억 소자를 1대1로 대응하도록 설치하고, 한 쌍의 컨피겨레이션 데이터를 메모리 소자(300) 내의 같은 행에 기억시켜 둠으로써 메모리 소자(300)의 1행의 판독 동작에 의하여 소정의 컨피겨레이션을 행할 수 있다. 상술한 바와 같이, 신속히 컨피겨레이션할 수 있어 동적 컨피겨레이션을 용이하게 행할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 논리 소자(310)가 갖는 룩업 테이블(312)의 형태에 대하여 설명한다. 룩업 테이블(312)은 복수의 멀티플렉서를 사용하여 구성할 수 있다. 그리고, 복수의 멀티플렉서의 입력 단자 및 제어 단자 중 어느 것에 컨피겨레이션 데이터가 입력되는 구성으로 할 수 있다.
도 11(A)는 논리 소자(310)가 갖는 룩업 테이블(312)의 일 형태를 도시한 것이다.
도 11(A)에서 룩업 테이블(312)은 7개의 2입력 멀티플렉서(멀티플렉서(31), 멀티플렉서(32), 멀티플렉서(33), 멀티플렉서(34), 멀티플렉서(35), 멀티플렉서(36), 멀티플렉서(37))를 사용하여 구성되어 있다. 멀티플렉서(31) 내지 멀티플렉서(34)의 각 입력 단자가 룩업 테이블(312)의 입력 단자 M1 내지 입력 단자 M8이 된다. 멀티플렉서(31) 내지 멀티플렉서(34)의 각 제어 단자는 전기적으로 접속되어 있고, 룩업 테이블(312)의 입력 단자 IN3이 된다. 멀티플렉서(31)의 출력 단자 및 멀티플렉서(32)의 출력 단자는 멀티플렉서(35)의 2개의 입력 단자와 전기적으로 접속되어 있고, 멀티플렉서(33)의 출력 단자 및 멀티플렉서(34)의 출력 단자는 멀티플렉서(36)의 2개의 입력 단자와 전기적으로 접속되어 있다. 멀티플렉서(35) 및 멀티플렉서(36)의 각 제어 단자는 전기적으로 접속되어 있고, 룩업 테이블(312)의 입력 단자 IN2가 된다. 멀티플렉서(35)의 출력 단자 및 멀티플렉서(36)의 출력 단자는 멀티플렉서(37)의 2개의 입력 단자와 전기적으로 접속되어 있다. 멀티플렉서(37)의 제어 단자는 룩업 테이블(312)의 입력 단자 IN1이 된다. 멀티플렉서(37)의 출력 단자가 룩업 테이블(312)의 출력 단자 OUT가 된다.
입력 단자 M1 내지 입력 단자 M8 및 입력 단자 IN1 내지 입력 단자 IN3 중 어느 것에 컨피겨레이션 메모리(311)의 각 기억 소자로부터 컨피겨레이션 데이터를 입력함으로써 룩업 테이블(312)에 의하여 행해지는 연산 처리의 종류를 특정할 수 있다.
예를 들어, 도 11(A)의 룩업 테이블(312)에서 입력 단자 M1 내지 입력 단자 M8에 "0", "1", "0", "1", "0", "1", "1", "1"의 데이터를 입력한 경우에는, 도 11(C)에 도시한 등가 회로의 기능을 실현할 수 있다. 여기서, 입력 단자 IN1 내지 입력 단자 IN3에는 "A", "B", "C"를 할당하고, 출력 단자 OUT에는 "Y"를 할당한다.
도 11(B)는 논리 소자(310)가 갖는 룩업 테이블(312)의 다른 일 형태를 도시한 것이다.
도 11(B)에서 룩업 테이블(312)은 3개의 2입력 멀티플렉서(멀티플렉서(41), 멀티플렉서(42), 멀티플렉서(43))와 2입력 OR 회로(44)를 사용하여 구성되어 있다. 멀티플렉서(41) 및 멀티플렉서(42)의 각 입력 단자가 룩업 테이블(312)의 입력 단자 M1 내지 입력 단자 M4가 된다. 멀티플렉서(41)의 제어 단자는 룩업 테이블(312)의 입력 단자 IN1이 된다. 멀티플렉서(42)의 제어 단자는 룩업 테이블(312)의 입력 단자 IN2가 된다. 멀티플렉서(41)의 출력 단자 및 멀티플렉서(42)의 출력 단자는 멀티플렉서(43)의 2개의 입력 단자와 전기적으로 접속되어 있다. OR 회로(44)의 2개의 입력 단자는 각각 룩업 테이블(312)의 입력 단자 IN3 및 IN4가 되고, OR 회로(44)의 출력이 멀티플렉서(43)의 제어 단자에 입력되어 있다. 멀티플렉서(43)의 출력 단자가 룩업 테이블(312)의 출력 단자 OUT가 된다.
입력 단자 M1 내지 입력 단자 M4 및 입력 단자 IN1 내지 입력 단자 IN4 중 어느 것에 컨피겨레이션 메모리(311)의 각 기억 소자로부터 컨피겨레이션 데이터를 입력함으로써 룩업 테이블(312)에 의하여 행해지는 연산 처리의 종류를 특정할 수 있다.
예를 들어, 도 11(B)의 룩업 테이블(312)에서 입력 단자 M1, 입력 단자 M3, 입력 단자 M4, 입력 단자 IN2, 입력 단자 IN4에 "0", "1", "0", "0", "0"의 데이터를 입력한 경우에는, 도 11(C)에 도시한 등가 회로의 기능을 실현할 수 있다. 여기서, 입력 단자 IN1, 입력 단자 M2, 입력 단자 IN3에는 "A", "B", "C"를 할당하고, 출력 단자 OUT에는 "Y"를 할당한다.
또한, 도 11(A) 및 도 11(B)에서는 2입력 멀티플렉서를 사용하여 구성한 룩업 테이블의 예를 도시하였지만, 이것에 한정되지 않는다. 입력수가 더 많은 멀티플렉서를 사용하여 구성한 룩업 테이블을 사용할 수도 있다.
또한, 룩업 테이블은 멀티플렉서 외 다이오드, 저항 소자, 연산 회로(연산 소자), 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
또한, 도 11(A)나 도 11(B)에 도시한 룩업 테이블(312)을 사용하여 도 11(C)와 같은 3입력 1출력의 연산 처리를 행하는 경우에 대하여 기재하였지만, 이것에 한정되지 않는다. 룩업 테이블 및 입력하는 컨피겨레이션 데이터를 적절히 설정함으로써 입력수와 출력수가 더 많은 연산 처리를 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 논리 소자(310)가 갖는 선택 회로(314)의 형태에 대하여 설명한다. 선택 회로(314)는 멀티플렉서나 스위치를 사용하여 구성할 수 있다. 그리고, 멀티플렉서나 스위치의 제어 단자에 컨피겨레이션 데이터가 입력되는 구성으로 할 수 있다.
도 12(A)는 논리 소자(310)가 갖는 선택 회로(314)의 일 형태를 도시한 것이다.
도 12(A)에서 선택 회로(314)는 8입력 멀티플렉서(51)로 구성되어 있다. 3비트분의 컨피겨레이션 데이터를 제어 단자 M에 입력함으로써 멀티플렉서(51)의 입력 단자 IN1 내지 입력 단자 IN8 각각에 입력되는 신호 중 어느 것을 선택적으로 출력 단자 OUT로부터 출력할 수 있다.
또한, 도 12(A)에서는 8입력 멀티플렉서를 사용하여 구성한 선택 회로의 예를 도시하였지만, 이것에 한정되지 않는다. 입력수가 더 많은 멀티플렉서를 사용하여 구성한 선택 회로를 사용할 수도 있다. 또한, 선택 회로는 멀티플렉서 외 다이오드, 저항 소자, 연산 회로(연산 소자), 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
도 12(B)는 논리 소자(310)가 갖는 선택 회로(314)의 다른 일 형태를 도시한 것이다.
도 12(B)에서 선택 회로(314)는 스위치로서 기능하는 트랜지스터(61) 내지 트랜지스터(64)로 구성되어 있다. 트랜지스터(61)의 게이트는 입력 단자 M1과 전기적으로 접속되어 있고, 트랜지스터(62)의 게이트는 입력 단자 M2와 전기적으로 접속되어 있고, 트랜지스터(63)의 게이트는 입력 단자 M3과 전기적으로 접속되어 있고, 트랜지스터(64)의 게이트는 입력 단자 M4와 전기적으로 접속되어 있다. 입력 단자 IN1은 트랜지스터(61)의 소스와 드레인 사이를 통하여 출력 단자 OUT와 전기적으로 접속되어 있다. 입력 단자 IN2는 트랜지스터(62)의 소스와 드레인 사이를 통하여 출력 단자 OUT와 전기적으로 접속되어 있다. 입력 단자 IN3은 트랜지스터(63)의 소스와 드레인 사이를 통하여 출력 단자 OUT와 전기적으로 접속되어 있다. 입력 단자 IN4는 트랜지스터(64)의 소스와 드레인 사이를 통하여 출력 단자 OUT와 전기적으로 접속되어 있다. 도 12(B)에서 4비트분의 컨피겨레이션 데이터를 입력 단자 M1 내지 입력 단자 M4에 입력함으로써 입력 단자 IN1 내지 입력 단자 IN4 각각에 입력되는 신호 중 어느 것을 선택적으로 출력 단자 OUT로부터 출력할 수 있다. 또한, 트랜지스터(61) 내지 트랜지스터(64) 중 2개 이상을 동시에 온 상태로 함으로써 입력 단자 IN1 내지 입력 단자 IN4 중 2개 이상을 서로 전기적으로 접속할 수도 있다.
또한, 트랜지스터(61) 내지 트랜지스터(64) 대신에 스위치로서의 기능을 갖는 임의의 소자를 사용할 수 있다.
또한, 도 12(B)에서는 4입력 및 1출력의 선택 회로의 예를 도시하였지만, 이것에 한정되지 않는다. 입력수 및 출력수가 더 많은 선택 회로를 사용할 수도 있다. 또한, 선택 회로는 멀티플렉서, 다이오드, 저항 소자, 연산 회로(연산 소자), 스위치 중 어느 것 또는 모두를 더 가져도 좋다. 연산 회로(연산 소자)로서는 버퍼, 인버터, NAND 회로, NOR 회로, 3상태 버퍼, 클록드 인버터 등을 사용할 수 있다. 스위치로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등을 사용할 수 있다. 또한, 스위치로서 클록 신호 및 클록 신호의 반전 신호 중 한쪽 또는 양쪽 모두가 입력되는 연산 회로(연산 소자)를 사용할 수도 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
도 1(B)에 도시한 기억 소자(100a)의 제작 방법에 대하여 설명한다. 또한, 단자 B와 단자 D가 전기적으로 접속된 구성을 예로 들어 그 제작 방법에 대하여 설명한다. 트랜지스터(102)로서 실리콘을 사용하여 채널이 형성된 트랜지스터를 사용하는 경우를 예로 들었다. 본 실시형태에서는 트랜지스터(102), 산화물 반도체층에 채널이 형성된 트랜지스터(101), 및 용량 소자(103)를 예로 들어 기억 소자(100a)의 제작 방법에 대하여 설명한다.
또한, 기억 소자(100b)에서의 트랜지스터(101) 및 트랜지스터(102)는 기억 소자(100a)에서의 트랜지스터(101) 및 트랜지스터(102)와 마찬가지로 제작할 수 있다. 기억 소자(100c)에서의 트랜지스터(104) 및 용량 소자(105)는 기억 소자(100a)에서의 트랜지스터(101) 및 용량 소자(103)와 마찬가지로 제작할 수 있다.
또한, 프로그래머블 LSI가 갖는 그 외 트랜지스터나 용량 소자도 기억 소자(100a)에서의 트랜지스터(101), 트랜지스터(102), 및 용량 소자(103)와 마찬가지로 제작할 수 있다. 예를 들어, 논리 소자가 갖는 컨피겨레이션 메모리, 룩업 테이블, 선택 회로, 레지스터가 갖는 트랜지스터 등도 트랜지스터(101), 트랜지스터(102), 및 용량 소자(103)와 마찬가지로 제작할 수 있다.
우선, 도 13(A)에 도시한 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가져야 한다. 예를 들어, 기판(700)으로서 퓨전법이나 플로트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 이후의 가열 처리의 온도가 높은 경우에는 병혐점이 730℃ 이상인 유리 기판을 사용하면 좋다.
또한, 본 실시형태에서는 반도체막(702)이 단결정 실리콘인 경우를 예로 들어 트랜지스터(102)의 제작 방법에 대하여 이하에 설명한다. 또한, 구체적인 단결정 반도체막(702)의 제작 방법의 일례를 간단히 설명한다. 우선, 단결정의 반도체 기판인 본드 기판에 전계에 의하여 가속된 이온으로 이루어진 이온 빔을 주입함으로써 본드 기판 표면에서 일정 깊이의 영역에 결정 구조가 흐트러져 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 조절할 수 있다. 그리고, 본드 기판과 절연막(701)이 형성된 기판(700)을 상기 절연막(701)이 개재되도록 접합한다. 접합 방법으로서는, 본드 기판과 기판(700)을 중첩시킨 후, 본드 기판과 기판(700)의 일부분에 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분에서 본드 기판과 절연막(701)이 접합하기 시작하고, 최종적으로는 밀착된 면 전체가 접합된다. 다음에, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드들이 결합하여 미소 보이드의 체적이 증대한다. 결과적으로, 취화층에서 본드 기판의 일부분인 단결정 반도체막이 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는 기판(700)의 변형점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의하여 원하는 형상으로 가공함으로써 반도체막(702)을 형성할 수 있다.
임계 값 전압을 제어하기 위하여 반도체막(702)에 붕소, 알루미늄, 갈륨 등 p형 도전성을 부여하는 불순물 원소, 또는 인, 비소 등 n형 도전성을 부여하는 불순물 원소를 첨가하여도 좋다. 임계 값 전압을 제어하기 위한 불순물 원소의 첨가는 소정의 형상으로 에칭에 의하여 가공하기 전의 반도체막에 행하여도 좋고, 소정의 형상으로 에칭에 의하여 가공한 후의 반도체막(702)에 행하여도 좋다. 또한, 임계 값 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 행하여도 좋다. 또는, 불순물 원소의 첨가를 임계 값 전압을 대충 조정하기 위하여 본드 기판에 행한 후에 임계 값 전압을 미세 조정하기 위하여 소정의 형상으로 에칭에 의하여 가공하기 전의 반도체막 또는 소정의 형상으로 에칭에 의하여 가공한 후의 반도체막(702)에 행하여도 좋다.
또한, 본 실시형태에서는 단결정 반도체막을 사용하는 예를 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들어, 절연막(701) 위에 기상 성장법을 사용하여 형성된 다결정 반도체막, 미결정 반도체막, 비정질 반도체막을 사용하여도 좋고, 상기 반도체막을 공지의 기술에 의하여 결정화하여도 좋다. 공지의 결정화 방법으로는 레이저 광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 석영 등 내열성이 뛰어난 기판을 사용하는 경우에는, 전열로를 사용한 열 결정화법, 적외광을 사용한 램프 가열 결정화법, 촉매 원소를 사용한 결정화법, 950℃ 정도의 고온 가열법을 조합한 결정화법을 사용하여도 좋다.
다음에, 도 13(B)에 도시한 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한 후, 게이트 절연막(703) 위에 마스크(705)를 형성하고, 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부분에 첨가함으로써 불순물 영역(704)을 형성한다.
게이트 절연막(703)은 고밀도 플라즈마 처리, 가열 처리 등을 행함으로써 반도체막(702) 표면을 산화 또는 질화하여 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우에는, 마이크로파를 도입하여 플라즈마를 여가함으로써 저전자 온도로 고밀도 플라즈마를 생성할 수 있다. 이러한 고밀도 플라즈마에 의하여 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의하여 반도체막 표면을 산화 또는 질화함으로써 막 두께가 1nm 내지 20nm, 바람직하게는 5nm 내지 10nm인 절연막을 반도체막에 접촉되도록 형성할 수 있다. 예를 들어, 아산화질소(N2O)를 Ar로 1배 내지 3배(유량 비율)로 희석하고 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(702) 표면을 산화 또는 질화시킨다. 이 처리에 의하여 막 두께가 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)인 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa 내지 30Pa의 압력으로 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상 성장법에 의하여 산화질화실리콘막을 형성함으로써 게이트 절연막을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응에 의하여 진행되기 때문에 게이트 절연막(703)과 반도체막(702)의 계면 준위 밀도를 매우 낮게 할 수 있다. 또한 고밀도 플라즈마 처리에 의하여 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 불균일을 억제할 수 있다. 또한, 반도체막이 결정성을 갖는 경우에는, 고밀도 플라즈마 처리를 사용하여 반도체막 표면을 고상 반응으로 산화시킴으로써 결정립계에서만 산화가 빨리 진행되는 것을 억제하고, 균일성이 좋고 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의하여 형성된 절연막을 게이트 절연막의 일부분 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 편차를 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화실리콘, 질화산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 함유한 막을 단층으로 또는 적층시킴으로써 게이트 절연막(703)을 형성하여도 좋다.
또한, 본 명세서에서 산화질화물이란 질소보다 산소의 함유량이 더 많은 물질을 가리키고, 또한, 질화산화물이란 산소보다 질소의 함유량이 더 많은 물질을 가리킨다.
게이트 절연막(703)의 두께는, 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시형태에서는 플라즈마 CVD법을 사용하여 산화실리콘을 함유한 단층의 절연막을 게이트 절연막(703)으로서 사용한다.
다음에, 마스크(705)를 제거한 후, 도 13(C)에 도시한 바와 같이, 게이트 절연막(703)의 일부분을 제거하고, 에칭 등에 의하여 불순물 영역(704)과 중첩된 영역에 개구부(706)를 형성한 후, 게이트 전극(707) 및 도전막(708)을 형성한다.
게이트 전극(707) 및 도전막(708)은 개구부(706)를 덮도록 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공함으로써 형성할 수 있다. 도전막(708)은 개구부(706)에서 불순물 영역(704)과 접촉되어 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코팅법 등을 사용할 수 있다. 또한, 도전막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 함유한 화합물을 사용하여도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 실리콘 등의 반도체를 사용하여 형성하여도 좋다.
또한, 본 실시형태에서는 게이트 전극(707) 및 도전막(708)을 단층의 도전막으로 형성하였지만, 본 실시형태는 이 구성에 한정되지 않는다. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막으로 형성되어도 좋다.
2층의 도전막의 조합으로서, 1층째에 질화탄탈 또는 탄탈을 사용하고 2층째에 텅스텐을 사용할 수 있다. 상기 예 이외에 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에 2층의 도전막을 형성한 후의 공정에서 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어, n형 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 니켈실리사이드, n형 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 텅스텐실리사이드 등도 사용할 수 있다.
3층의 도전막을 적층하는 3층 구조의 경우에는, 몰리브덴막, 알루미늄막, 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 게이트 전극(707) 및 도전막(708)으로서 산화인듐, 산화인듐-산화주석, 산화인듐-산화아연, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
또한, 마스크를 사용하지 않고, 액적토출법을 사용하여 선택적으로 게이트 전극(707) 및 도전막(708)을 형성하여도 좋다. 액적 토출법이란 소정의 조성물을 포함하는 액적을 세공(pore)을 통하여 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707) 및 도전막(708)은 도전막을 형성한 후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여 에칭 조건(코일형 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은 마스크 형상에 따라 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는 염소, 염화붕소, 염화실리콘, 또는 4염화탄소 등의 염소계 가스, 4불화탄소, 불화황, 또는 불화질소 등의 불소계 가스, 또는 산소를 적절히 사용할 수 있다.
다음에, 도 13(D)에 도시한 바와 같이, 게이트 전극(707) 및 도전막(708)을 마스크로서 사용하여 일 도전형을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(707)과 중첩된 채널 형성 영역(710)과, 채널 형성 영역(710)을 개재한 한 쌍의 불순물 영역(709)과, 불순물 영역(704)의 일부분에 불순물 원소가 더 첨가된 불순물 영역(711)이 반도체막(702)에 형성된다.
본 실시형태에서는 반도체막(702)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하는 경우를 예로 들었다.
다음에, 도 14(A)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(707), 도전막(708)을 덮도록 절연막(712) 및 절연막(713)을 형성한다. 구체적으로는, 절연막(712) 및 절연막(713)으로서 산화실리콘, 질화실리콘, 질화산화실리콘, 산화질화실리콘, 질화알루미늄, 질화산화알루미늄 등의 무기 절연막을 사용할 수 있다. 특히, 절연막(712) 및 절연막(713)에 유전율이 낮은(low-k) 재료를 사용함으로써 각종 전극이나 배선이 중첩됨에 기인한 용량을 충분히 저감할 수 있기 때문에 바람직하다. 또한, 절연막(712) 및 절연막(713)으로서 상기 재료를 사용한 다공성 절연막을 적용하여도 좋다. 다공성 절연막은 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에 전극이나 배선에 기인한 기생 용량을 더 저감할 수 있다.
본 실시형태에서는 절연막(712)으로서 산화질화실리콘, 절연막(713)으로서 질화산화실리콘을 사용한 경우를 예로 들었다. 또한, 본 실시형태에서는 게이트 전극(707) 및 도전막(708) 위에 절연막(712), 절연막(713)을 형성한 경우를 예시하였지만, 본 발명은 게이트 전극(707) 및 도전막(708) 위에 절연막을 1층만 형성하여도 좋고, 3층 이상의 절연막을 적층하도록 형성하여도 좋다.
다음에, 도 14(B)에 도시한 바와 같이, 절연막(712) 및 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행하여 게이트 전극(707) 및 도전막(708) 표면을 노출시킨다. 또한, 이후 형성되는 트랜지스터(101)의 특성을 향상시키기 위하여 절연막(712) 및 절연막(713) 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
상술한 공정에 의하여 트랜지스터(102)를 형성할 수 있다.
다음에, 트랜지스터(101)의 제작 방법에 대하여 설명한다. 우선, 도 14(C)에 도시한 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체층(716)을 형성한다.
산화물 반도체층(716)은 절연막(712) 및 절연막(713) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타깃으로서 사용하여 스퍼터링법에 의하여 형성한다. 또한, 산화물 반도체막은 희가스(예를 들어 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들어, 아르곤)와 산소의 혼합 분위기하에서 스퍼터링법에 의하여 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하여 절연막(712) 및 절연막(713) 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역 스퍼터링이란 타깃 측에 전압을 인가하지 않고 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용하여도 좋다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기하에서 행하여도 좋다. 또한, 아르곤 분위기에 염소, 4불화탄소 등을 첨가한 분위기하에서 행하여도 좋다.
산화물 반도체층은 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히, In과 Zn을 함유한 것이 바람직하다. 또한, 상기 산화물 반도체층을 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, In과 Zn에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 포르뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수 종류를 가져도 좋다. 예를 들어, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn계 산화물 반도체란 인듐(In), 갈륨(Ga), 아연(Zn)을 함유한 산화물 반도체를 의미하고, 그 조성 비율은 불문한다.
또한, 산화물 반도체층으로서 화학식 InMO3(ZnO)m(m>0 또 m은 정수가 아님)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0 또 n은 정수)로 표기되는 재료를 사용하여도 좋다.
또한, 산화물 반도체로서 In-Zn계 재료를 사용하는 경우에는, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn계 산화물 반도체의 형성에 사용하는 타깃은 원자수 비율이 In:Zn:O=X:Y:Z일 때 Z>1.5X+Y를 만족한다.
본 실시형태에서는 In(인듐), Ga(갈륨), 및 Zn(아연)을 함유한 타깃을 사용한 스퍼터링법에 의하여 얻어진 막 두께가 30nm인 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들어, 각 금속의 조성 비율이 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 타깃을 사용할 수 있다. 또한, In, Ga 및 Zn을 함유한 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써 형성되는 산화물 반도체막은 치밀한 막이 된다.
본 실시형태에서는 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 형성한다. 성막할 때 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하여도 좋다. 기판을 가열하면서 성막함으로써, 형성된 산화물 반도체막에 함유된 불순물 농도를 저감할 수 있다. 또한, 스퍼터링으로 인한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프(titanium sublimation pump)를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩이 장착된 것이라도 좋다. 크라이오 펌프를 사용하여 처리실을 배기하면, 예를 들어, 수소 원자, 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등이 배기되기 때문에 상기 처리실에서 형성된 산화물 반도체막에 함유된 불순물 농도를 저감할 수 있다.
성막 조건의 일례로서 기판과 타깃 사이의 거리가 100mm, 압력이 0.6Pa, 직류(DC) 전원이 0.5kW, 산소(산소 유량 비율 100%) 분위기하인 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면 성막할 때 발생하는 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Paㆍm3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중의 산화물 반도체막으로의 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형 진공 펌프를 사용함으로써 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타깃의 순도를 99.99% 이상으로 함으로써 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등을 저감할 수 있다. 또한, 상기 타깃을 사용함으로써 산화물 반도체막에서 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막에 수소, 수산기, 및 수분이 가능한 한 함유되지 않도록 하기 위하여 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도로서는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하다. 또한, 예비 가열실에 설치하는 배기 수단은 저온 펌프가 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 상기 예비 가열 처리는 생략할 수도 있다. 또한, 상기 예비 가열은 이후 행해지는 게이트 절연막(721)을 형성하기 전에 도전막(719) 및 도전막(720)까지 형성한 기판(700)에도 마찬가지로 행하여도 좋다.
또한, 산화물 반도체층(716)을 형성하기 위한 에칭은 드라이 에칭과 웨트 에칭 중 어느 쪽이라도 좋고, 양쪽 모두를 사용하여도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는 염소를 함유한 가스(염소계 가스, 예를 들어, 염소(Cl2), 3염화붕소(BCl3), 4염화실리콘(SiCl4), 4염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유한 가스(불소계 가스, 예를 들어, 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 상기 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 에칭할 수 있도록 에칭 조건(코일형 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서 인산, 아세트산, 및 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시형태에서는 ITO-07N(KANTO CHEMICAL CO.,INC 제작)을 사용한다.
산화물 반도체층(716)을 형성하기 위한 레지스트 마스크를 잉크젯법에 의하여 형성하여도 좋다. 레지스트 마스크를 잉크젯법에 의하여 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
또한, 다음 공정인 도전막의 형성 전에 역 스퍼터링을 행하여 산화물 반도체층(716), 절연막(712), 및 절연막(713) 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등에 의하여 형성된 산화물 반도체막 내에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 함유된 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에 산화물 반도체에서는 불순물이 된다. 따라서, 본 발명의 일 형태에서는 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위하여 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초 건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기) 분위기하에서 산화물 반도체층(716)에 가열 처리를 행한다.
산화물 반도체층(716)에 가열 처리를 행함으로써, 산화물 반도체층(716) 내의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판 변형점 미만인 온도로 가열 처리를 행하면 좋다. 예를 들어, 500℃로 3분 이상 6분 이하 정도 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에 유리 기판의 변형점을 초과하는 온도로 처리할 수도 있다.
본 실시형태에서는 가열 처리 장치 중 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의하여 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Annealing) 장치, LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치다. 기체로서는 아르곤 등의 희가스, 또는 질소 등 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에서 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또는 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하고, 막 내에는 상당한 양의 금속 불순물이 함유되어 있어도 문제가 없고 나트륨 등 알칼리 금속이 다량으로 함유되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되어 있다(가미야, 노무라, 호소노, "비정질 산화물 반도체의 물성과 디바이스 개발의 현상", 고체 물리, 2009년 9월호, Vol.44, pp.621-633). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니므로 불순물이다. 알칼리 토금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는 산화물 반도체층과 접촉된 절연막이 산화물인 경우에는, 상기 절연막 중으로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체층 내에서 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나 또는 그 결합 중에 끼어든다. 결과적으로, 예를 들어, 임계 값 전압이 음 방향으로 시프트되는 것에 기인한 노멀리 온(normally-on)화, 이동도의 저하 등 트랜지스터 특성의 열화가 일어나는 데다가 특성의 편차도 생긴다. 이 불순물로 인하여 초래되는 트랜지스터 특성의 열화와 특성의 편차는 산화물 반도체층 내의 수소 농도가 충분히 낮은 경우에 현저히 나타난다. 따라서, 산화물 반도체층 내의 수소 농도가 1×1018/cm3 이하, 더 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물 농도를 저감하는 것이 바람직하다. 구체적으로는, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로 K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
상술한 공정에 의하여 산화물 반도체층(716) 내의 수소 농도를 저감할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에 의하여 캐리어 밀도가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체층을 형성할 수 있다. 따라서, 면적이 큰 기판을 사용하여 트랜지스터를 제작할 수 있어 양산성을 높일 수 있다. 상기 가열 처리는 산화물 반도체층의 성막 이후라면 언제든지 행할 수 있다.
또한, 산화물 반도체층은 비정질이라도 좋고, 결정성을 가져도 좋다. 산화물 반도체층은 단결정이라도 좋고, 비단결정이라도 좋다. 비단결정의 경우에는, 비정질이라도 좋고, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함한 구조라도 좋고, 비(非)비정질 구조라도 좋다. 산화물 반도체층으로서 c축 배향하고, 그 ab면에 수직인 방향에서 관찰하면 3각형, 6각형, 정3각형 또는 정6각형 원자 배열을 갖고, 또 c축 방향에 수직인 방향에서 관찰하면 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 포함한 결정(CAAC: C Axis Aligned Crystal라고도 함)을 포함한 산화물을 사용할 수 있다.
CAAC를 포함한 산화물 반도체막은 스퍼터링법을 사용하여 제작할 수도 있다. 스퍼터링법에 의하여 CAAC를 포함한 산화물을 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에서 6방정 결정이 형성되도록 하는 것과, 상기 결정을 종(seed)으로 하여 결정 성장되도록 하는 것이 중요하다. 따라서, 타깃과 기판의 거리를 넓게 하고(예를 들어, 150mm 내지 200mm 정도), 기판 가열 온도를 100℃ 내지 500℃, 바람직하게는 200℃ 내지 400℃, 더 바람직하게는 250℃ 내지 300℃로 하면 바람직하다. 그리고, 성막할 때의 기판 가열 온도보다 높은 온도로 퇴적된 산화물 반도체막을 가열 처리함으로써 막 내에 포함되는 아주 작은 결함이나 적층 계면의 결함을 수복할 수 있다.
CAAC를 포함한 산화물은 비정질 산화물 반도체와 비교하여 금속과 산소의 결합이 질서화되어 있다. 즉, 산화물 반도체가 비정질인 경우에는, 개개의 금속 원자에 따라 금속 원자에 배위하는 산소 원자의 개수가 달라질 수도 있지만, CAAC를 포함한 산화물에서는 금속 원자에 배위하는 산소 원자의 개수가 거의 일정하게 된다. 따라서, 미시적인 산소 결손이 감소되고, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, CAAC를 포함한 산화물 반도체막을 사용하여 트랜지스터를 제작함으로써, 트랜지스터로의 광 조사 또는 바이어스-열 스트레스(BT) 시험을 행한 후에 발생하는 트랜지스터의 임계 값 전압의 변화량을 저감할 수 있다. 따라서, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
다음에, 도 15(A)에 도시한 바와 같이, 게이트 전극(707)과 접촉되고 또 산화물 반도체층(716)과 접촉되는 도전막(719)과, 도전막(708)과 접촉되고 또 산화물 반도체층(716)과 접촉되는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로는, 도전막(719) 및 도전막(720)은 게이트 전극(707) 및 도전막(708)을 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공함으로써 형성할 수 있다.
도전막(719) 및 도전막(720)이 되는 도전막은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 아래 측 또는 위 측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 하여도 좋다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 피하기 위하여 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 티타늄막, 알루미늄막, 티타늄막을 순차적으로 적층한 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화막과의 밀착성이 높다. 따라서, 아래 층으로서 Cu-Mg-Al 합금, Mo-Ti 합금, Ti 또는 Mo로 구성된 도전막, 위 층으로서 Cu로 구성된 도전막을 적층하고, 상기 적층된 도전막을 도전막(719) 및 도전막(720)에 사용함으로써 산화막인 절연막과 도전막(719) 및 도전막(720)의 밀착성을 높일 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막은 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐-산화주석, 산화인듐-산화아연, 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전막을 형성 후에 가열 처리를 행하는 경우에는, 도전막이 그 가열 처리에 견딜 수 있는 내열성을 갖는 것이 바람직하다.
또한, 도전막을 에칭할 때 산화물 반도체층(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는 산화물 반도체층(716)의 노출된 부분이 부분적으로 에칭됨으로써 홈부(오목부)가 형성될 경우도 있다.
본 실시형태에서는 도전막으로서 티타늄막을 사용한다. 그러므로, 암모니아와 과산화 수소수를 함유한 용액(암모니아 과수)을 사용하여 도전막을 선택적으로 웨트 에칭할 수 있다. 구체적으로는, 31wt％의 과산화 수소수, 28wt％의 암모니아수, 및 물을 체적비 5:2:2로 혼합한 암모니아 과수를 사용한다. 또는, 염소(Cl2), 염화 붕소(BCl3) 등을 함유한 가스를 사용하여 도전막을 드라이 에칭하여도 좋다.
또한, 포토리소그래피 공정에서 사용하는 포토 마스크의 개수 및 공정 수를 삭감하기 위하여 투과한 빛이 다단계의 강도를 갖도록 하는 다계조 마스크로 형성된 레지스트 마스크를 사용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭함으로써 형상을 더 변형시킬 수 있어 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의하여 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 개수를 삭감할 수 있고 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에 공정을 간략화할 수 있다.
또한, 산화물 반도체층(716)과 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720) 사이에 소스 영역 또는 드레인 영역으로서 기능하는 산화물 도전막을 형성하도록 하여도 좋다. 산화물 도전막의 재료로서는 산화아연을 성분으로서 함유한 것이 바람직하고, 산화인듐을 함유하지 않는 것인 것이 바람직하다. 이러한 산화물 도전막으로서 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
예를 들어, 산화물 도전막을 형성하는 경우에는, 산화물 도전막을 형성하기 위한 에칭 가공과, 도전막(719) 및 도전막(720)을 형성하기 위한 에칭 가공을 일괄적으로 행하도록 하여도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체층(716)과 도전막(719) 및 도전막(720) 사이의 저항을 낮출 수 있으므로 트랜지스터의 고속 동작을 실현할 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써 트랜지스터의 내압을 높일 수 있다.
다음에, N2O, N2 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하여도 좋다. 이 플라즈마 처리에 의하여 노출되어 있는 산화물 반도체층 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행하여도 좋다.
또한, 플라즈마 처리를 행한 후, 도 15(B)에 도시한 바와 같이 도전막(719) 및 도전막(720)과, 산화물 반도체층(716)을 덮도록 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에서 산화물 반도체층(716)과 중첩된 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 중첩된 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은 게이트 절연막(703)과 같은 재료, 같은 적층 구조를 사용하여 형성할 수 있다. 또한, 게이트 절연막(721)은 수분이나 수소 등의 불순물을 가능한 한 함유하지 않는 것이 바람직하고, 단층의 절연막이라도 좋고, 복수의 절연막이 적층되어 구성되어 있어도 좋다. 게이트 절연막(721)에 수소가 함유되어 있으면, 그 수소가 산화물 반도체층(716)으로 침입하거나 수소가 산화물 반도체층(716) 내의 산소를 뽑아 산화물 반도체층(716)이 저저항화(n형화)되어 버리기 때문에 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 함유하지 않는 막이 되도록 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서 질화실리콘막, 질화산화실리콘막, 질화알루미늄막 또는 질화산화알루미늄막 등을 사용할 수 있다. 적층된 복수의 절연막을 사용하는 경우에는, 질소의 함유 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을 상기 배리어성이 높은 절연막보다 산화물 반도체층(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 개재하여 도전막(719), 도전막(720), 및 산화물 반도체층(716)과 중첩되도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용함으로써, 산화물 반도체층(716) 내, 게이트 절연막(721) 내, 또는 산화물 반도체층(716)과 다른 절연막의 계면과 그 근방에 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체층(716)과 접촉되도록 질소의 비율이 낮은 산화실리콘막, 산화질화실리콘막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 사용한 절연막이 산화물 반도체층(716)과 직접 접촉되는 것을 방지할 수 있다.
본 실시형태에서는 스퍼터링법에 의하여 형성된 막 두께가 200nm인 산화실리콘막 위에 스퍼터링법에 의하여 형성된 막 두께가 100nm인 질화실리콘막을 적층시킨 구조를 갖는 게이트 절연막(721)을 형성한다. 성막할 때의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에 가열 처리를 행하여도 좋다. 가열 처리는 질소, 초 건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하로 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시형태에서는, 예를 들어, 질소 분위기하에서 250℃로 1시간의 가열 처리를 행한다. 또는, 도전막(719) 및 도전막(720)을 형성하기 전에 수분 또는 수소를 저감시키기 위하여 산화물 반도체층에 행한 상기 가열 처리와 마찬가지로 고온으로 단시간의 RTA 처리를 행하여도 좋다. 산소를 함유한 게이트 절연막(721)이 형성된 후에 가열 처리가 행해짐으로써 산화물 반도체층(716)에 행한 상기 가열 처리로 인하여 산화물 반도체층(716)에 산소 결손이 발생하더라도 게이트 절연막(721)으로부터 산화물 반도체층(716)에 산소가 공급된다. 그리고, 산화물 반도체층(716)에 산소가 공급됨으로써 산화물 반도체층(716)에서 도너가 되는 산소 결손을 저감시켜 화학량론적 조성 비율 만족시킬 수 있다. 산화물 반도체층(716)에는 화학량론적 조성 비율을 넘는 양의 산소가 함유되어 있는 것이 바람직하다. 결과적으로, 산화물 반도체층(716)을 i형에 가깝게 할 수 있고, 산소 결손으로 인한 트랜지스터의 전기 특성의 편차를 경감하고, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은 게이트 절연막(721)을 형성한 후라면 특별히 한정되지 않고, 다른 공정, 예를 들어, 수지막을 형성할 때의 가열 처리나 투명 도전막을 저저항화시키기 위한 가열 처리가 이 가열 처리를 겸함으로써, 공정수를 증가시키지 않고 산화물 반도체층(716)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기하에서 산화물 반도체층(716)에 가열 처리를 행함으로써, 산화물 반도체에 산소를 첨가하여 산화물 반도체층(716) 내에서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들어, 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 행한다. 상기 산소 분위기하에서의 가열 처리에 사용되는 산소 가스에는 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 산소 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉, 산소 중의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등을 사용하여 산화물 반도체층(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들어, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(716)에 첨가하면 좋다.
또한, 게이트 전극(722) 및 도전막(723)은 게이트 절연막(721) 위에 도전막을 형성한 후, 상기 도전막을 에칭에 의하여 가공함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은 게이트 전극(707) 또는 도전막(719) 및 도전막(720)과 같은 재료를 사용하여 형성할 수 있다.
게이트 전극(722) 및 도전막(723)의 막 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm로 한다. 본 실시형태에서는 텅스텐 타깃을 사용한 스퍼터링법에 의하여 막 두께가 150nm인 게이트 전극용 도전막을 형성한 후, 상기 도전막을 에칭하여 원하는 형상으로 가공함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
상술한 공정을 거쳐 트랜지스터(101)가 형성된다.
또한, 트랜지스터(101)로서 산화물 반도체층에 채널이 형성된 트랜지스터에 한정되지 않고, 실리콘보다 밴드 갭이 넓고 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터를 사용할 수도 있다. 이러한 반도체 재료로서는 산화물 반도체 외, 예를 들어, 탄화실리콘, 질화갈륨 등을 들 수 있다. 이러한 반도체 재료를 채널 형성 영역에 포함함으로써 오프 전류가 매우 낮은 트랜지스터를 실현할 수 있다.
또한, 게이트 절연막(721)을 개재하여 도전막(719)과 도전막(723)이 중첩된 부분이 용량 소자(103)에 상당한다.
또한, 트랜지스터(101)로서 싱글 게이트 구조의 트랜지스터를 사용하여 설명하였지만, 필요에 따라 전기적으로 접속된 복수의 게이트 전극을 가짐으로써 복수의 채널 형성 영역을 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(716)과 접촉되는 절연막(본 실시형태에서는 게이트 절연막(721)이 해당함)에 제 13 족에 속하는 원소 및 산소를 함유한 절연 재료를 사용하도록 하여도 좋다. 산화물 반도체 재료에는 제 13 족에 속하는 원소를 함유한 것이 많고, 제 13 족에 속하는 원소를 함유한 절연 재료는 산화물 반도체와 성질이 잘 맞으므로 이것을 산화물 반도체층과 접촉되는 절연막에 사용함으로써 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다.
제 13 족에 속하는 원소를 함유한 절연 재료란 절연 재료에 하나 또는 복수의 제 13 족에 속하는 원소를 함유하는 것을 의미한다. 제 13 족에 속하는 원소를 함유한 절연 재료로서는, 예를 들어, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란 갈륨의 함유량(at.%)보다 알루미늄의 함유량(at.%)이 많은 것을 가리키고, 산화갈륨알루미늄이란 갈륨의 함유량(at.%)이 알루미늄의 함유량(at.%) 이상인 것을 가리킨다.
예를 들어, 갈륨을 함유한 산화물 반도체층과 접촉되어 절연막을 형성하는 경우에는, 절연막에 산화갈륨을 함유한 재료를 사용함으로써 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층과 산화갈륨을 함유한 절연막을 접촉시켜 형성함으로써 산화물 반도체층과 절연막의 계면에서의 수소의 파일업(pileup)을 저감시킬 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족에 속하는 원소를 사용하는 경우에는, 같은 효과를 얻을 수 있다. 예를 들어, 산화알루미늄을 함유한 재료를 사용하여 절연막을 형성하는 것도 유효적이다. 또한, 산화알루미늄은 물을 투과시키기 어려운 특성을 갖기 때문에 상기 재료를 사용하는 것은 산화물 반도체층에 물이 침입되는 것을 방지하는 관점에서도 바람직하다.
또한, 산화물 반도체층(716)과 접촉되는 절연막은 산소 분위기하에서의 가열 처리나, 산소 도프 등에 의하여 절연 재료를 화학량론적 조성 비율보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는 산소를 박막 표면뿐만아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 사용한 것이다. 또한, 산소 도프에는 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는 이온 주입법 또는 이온 도핑법을 사용하여 행하여도 좋다.
예를 들어, 산화물 반도체층(716)과 접촉되는 절연막으로서 산화갈륨을 사용한 경우에는, 산소 분위기하에서의 가열 처리나 산소 도프를 행함으로써 산화갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)과 접촉되는 절연막으로서 산화알루미늄을 사용한 경우에는, 산소 분위기하에서의 가열 처리나 산소 도프를 행함으로써 산화알루미늄의 조성을 Al2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)과 접촉되는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우에는, 산소 분위기하에서의 가열 처리나 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaxAl2-xO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써 화학량론적 조성 비율보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비한 절연막과 산화물 반도체층이 접촉됨으로써, 절연막 내의 과잉 산소가 산화물 반도체층에 공급되고 산화물 반도체층 내 또는 산화물 반도체층과 절연막의 계면에서의 산소 결함을 저감하여 산화물 반도체층을 i형화 또는 i형에 매우 가깝게 할 수 있다.
또한, 화학량론적 조성 비율보다 산소가 많은 영역을 갖는 절연막은 산화물 반도체층(716)과 접촉되는 절연막 중 위 층에 위치하는 절연막 또는 아래 층에 위치하는 절연막의 한쪽에만 사용하여도 좋지만, 양쪽 모두의 절연막에 사용하는 것이 바람직하다. 화학량론적 조성 비율보다 산소가 많은 영역을 갖는 절연막을 산화물 반도체층(716)과 접촉되는 절연막의 위 층 및 아래 층에 위치하는 절연막에 사용하여 산화물 반도체층(716)을 개재하는 구성으로 함으로써 상기 효과를 더 높일 수 있다.
또한, 산화물 반도체층(716) 위 층 또는 아래 층에 사용하는 절연막은 위 층과 아래 층에서 동일한 구성 원소를 갖는 절연막으로 하여도 좋고, 상이한 구성 원소를 갖는 절연막으로 하여도 좋다. 예를 들어, 위 층과 아래 층의 양쪽 모두를 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨으로 하여도 좋고, 위 층과 아래 층의 한쪽을 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨으로 하고 다른 쪽을 조성이 Al2Ox(X=3+α, 0<α<1)인 산화알루미늄으로 하여도 좋다.
또한, 산화물 반도체층(716)과 접촉되는 절연막으로서 화학량론적 조성 비율보다 산소가 많은 영역을 갖는 절연막이 적층된 것을 사용하여도 좋다. 예를 들어, 산화물 반도체층(716) 위 층으로서 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaxAl2-xO3+α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성하여도 좋다. 또한, 산화물 반도체층(716) 아래 층을 화학량론적 조성 비율보다 산소가 많은 영역을 갖는 절연막이 적층된 것으로 하여도 좋고, 산화물 반도체층(716) 위 층 및 아래 층의 양쪽 모두를 화학량론적 조성 비율보다 산소가 많은 영역을 갖는 절연막이 적층된 것으로 하여도 좋다.
다음에, 도 15(C)에 도시한 바와 같이, 게이트 절연막(721), 도전막(723), 및 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 또한, 절연막(724)에는 유전율이 낮은 재료나 유전율이 낮은 구조(다공성 구조 등)를 사용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등 사이에 생기는 기갱 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는 절연막(724)을 단층 구조로 하였지만, 본 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다.
다음에, 게이트 절연막(721) 및 절연막(724)에 개구부(725)를 형성하여 도전막(720)의 일부분을 노출시킨다. 그 후, 절연막(724) 위에 상기 개구부(725)에서 도전막(720)과 접촉되는 배선(726)을 형성한다.
배선(726)은 PVD법이나 CVD법을 사용하여 도전막을 형성한 후, 상기 도전막을 에칭에 의하여 가공하여 형성한다. 또한, 도전막의 재료로서 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 복수를 조합한 재료를 사용하여도 좋다.
더 구체적으로는, 예를 들어, 절연막(724)의 개구를 포함한 영역에 PVD법을 사용하여 티타늄막을 얇게 형성하고, PVD법을 사용하여 티타늄을 얇게(5nm 정도) 형성한 후에 개구부(725)를 메우도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법을 사용하여 형성되는 티타늄막은 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기서는, 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등을 사용하여 형성된 배리어막을 형성한 후에 도금법에 의하여 구리막을 형성하여도 좋다.
절연막(724)에 형성하는 개구부(725)는 도전막(708)과 중첩된 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구부(725)를 형성함으로써 접촉 영역에 기인한 소자 면적의 증대를 억제할 수 있다.
여기서, 도전막(708)을 사용하지 않고, 불순물 영역(704)과 도전막(720)의 접속과 도전막(720)과 배선(726)의 접속을 중첩시키는 경우에 대하여 설명한다. 이 경우에는, 불순물 영역(704) 위에 형성된 절연막(712), 절연막(713)에 개구부(아래 쪽 부분의 개구부라고 부름)를 형성하고, 아래 쪽 부분의 개구부를 덮도록 도전막(720)을 형성한 후, 게이트 절연막(721) 및 절연막(724)에서 아래 쪽 부분의 개구부와 중첩된 영역에 개구부(위쪽 부분의 개구부라고 부름)를 형성하고, 배선(726)을 형성한다. 아래 쪽 부분의 개구부와 중첩된 영역에 위 쪽 부분의 개구부를 형성할 때 에칭에 의하여 아래 쪽 부분의 개구부에 형성된 도전막(720)이 단절되어 버릴 우려가 있다. 이것을 피하기 위하여 아래 쪽 부분의 개구부와 위쪽 부분의 개구부가 중첩되지 않도록 형성함으로 인하여 소자 면적이 증대되는 문제가 일어난다.
본 실시형태에 기재한 바와 같이 도전막(708)을 사용함으로써 도전막(720)을 단절시키지 않고 위쪽 부분의 개구부를 형성할 수 있다. 이로써, 아래 쪽 부분의 개구부와 위쪽 부분의 개구부를 중첩시켜 형성할 수 있기 때문에 개구부에 기인한 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
다음에, 배선(726)을 덮도록 절연막(727)을 형성한다. 상술한 일련의 공정을 거쳐 기억 소자(100b)를 제작할 수 있다.
또한, 상기 제작 방법에서는 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)을 형성한 후에 형성된다. 따라서, 도 15(B)에 도시한 바와 같이, 상기 제작 방법을 사용하여 얻어지는 트랜지스터(101)에서는 도전막(719) 및 도전막(720)이 산화물 반도체층(716) 위에 형성되어 있다. 그러나, 트랜지스터(101)는 소스 전극 및 드레인 전극으로서 기능하는 도전막이 산화물 반도체층(716) 아래 즉 산화물 반도체층(716)과 절연막(712) 및 절연막(713) 사이에 형성되어 있어도 좋다.
도 16에 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체층(716)과 절연막(712) 및 절연막(713) 사이에 형성된 경우의 트랜지스터(101)의 단면도를 도시하였다. 도 16에 도시한 트랜지스터(101)는 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)을 형성하고, 다음에, 산화물 반도체층(716)을 형성함으로써 얻을 수 있다.
상술한 바와 같이, 메모리 소자(300)가 갖는 기억 소자를 구성하는 트랜지스터나 용량 소자는 프로그래머블 LSI가 갖는 그 외 트랜지스터나 용량 소자와 마찬가지로 제작할 수 있다. 예를 들어, 논리 소자(310) 내의 컨피겨레이션 메모리(311), 룩업 테이블(312), 선택 회로(314), 레지스터(313)가 갖는 트랜지스터가 형성된 기판 위에, 메모리 소자(300)가 갖는 기억 소자의 산화물 반도체층에 채널이 형성된 트랜지스터를 제작할 수 있다. 특히, 논리 소자(310) 내의 컨피겨레이션 메모리(311), 룩업 테이블(312), 선택 회로(314), 레지스터(313)가 갖는 트랜지스터의 적어도 일부분과 중첩되도록 메모리 소자(300)가 갖는 기억 소자의 산화물 반도체층에 채널이 형성된 트랜지스터를 제작할 수도 있다. 상술한 바와 같이 비휘발성 메모리처럼 기능하는 메모리 소자(300)와 논리 소자(310)를 동일 기판 위에 일체 형성할 수 있다. 따라서, 프로그래머블 LSI를 소형화할 수 있다. 또한, 메모리 소자(300)와 논리 소자(310) 사이의 전기적 접속을 용이하게 행할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 6과 상이한 구조를 갖는 산화물 반도체층을 사용한 트랜지스터에 대하여 설명한다.
도 17(A)에 도시한 트랜지스터(901)는 절연막(902) 위에 형성되고 활성층으로서 기능하는 산화물 반도체층(903)과, 산화물 반도체층(903) 위에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체층(903), 소스 전극(904), 및 드레인 전극(905) 위의 게이트 절연막(906)과, 게이트 절연막(906) 위에서 산화물 반도체층(903)과 중첩된 위치에 형성된 게이트 전극(907)을 갖는다.
도 17(A)에 도시한 트랜지스터(901)는 게이트 전극(907)이 산화물 반도체층(903) 위에 형성된 톱 게이트형이고 또 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체층(903) 위에 형성된 톱 콘택트형이다. 그리고, 트랜지스터(901)는 소스 전극(904) 및 드레인 전극(905)과, 게이트 전극(907)이 중첩되어 있지 않다. 즉, 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에 게이트 절연막(906)의 막 두께보다 큰 간격이 두어져 있다. 따라서, 트랜지스터(901)는 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907) 사이에 형성되는 기생 용량을 작게 억제할 수 있으므로 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(903)은 게이트 전극(907)이 형성된 후에 산화물 반도체층(903)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻은 한 쌍의 고농도 영역(908)을 갖는다. 또한, 산화물 반도체층(903)에서 게이트 절연막(906)을 개재하여 게이트 전극(907)과 중첩된 영역이 채널 형성 영역(909)이다. 산화물 반도체층(903)에서는 한 쌍의 고농도 영역(908) 사이에 채널 형성 영역(909)이 형성되어 있다. 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는 이온 주입법을 사용하여 행할 수 있다. 도펀트는, 예를 들어, 헬륨, 아르곤, 크세논 등의 희가스, 질소, 인, 비소, 안티몬 등 제 15족에 속하는 원자 등을 사용할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우에는, 고농도 영역(908) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가된 고농도 영역(908)은 산화물 반도체층(903) 내의 다른 영역보다 도전성이 높다. 따라서, 고농도 영역(908)을 산화물 반도체층(903)에 형성함으로써 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(903)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하로 1시간 정도 가열 처리함으로써 고농도 영역(908) 내의 산화물 반도체는 우르짜이트(wurtzite)형 결정 구조를 갖는다. 고농도 영역(908) 내의 산화물 반도체가 우르짜이트형 결정 구조를 가짐으로써 고농도 영역(908)의 도전성을 더 높이고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 더 낮출 수 있다. 또한, 우르짜이트형 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극(904)과 드레인 전극(905) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우에 고농도 영역(908) 내의 질소 원자의 농도를 1×1020/cm3 이상 7at.% 이하로 하는 것이 바람직하다. 그러나, 질소 원자의 농도가 상기 범위보다 낮더라도 우르짜이트형 결정 구조를 갖는 산화물 반도체를 얻을 수 있는 경우도 있다.
또한, 산화물 반도체층(903)은 CAAC를 포함한 산화물로 구성되어 있어도 좋다. 산화물 반도체층(903)이 CAAC를 포함한 산화물로 구성되어 있는 경우에는, 비정질의 경우보다 산화물 반도체층(903)의 도전율을 높일 수 있으므로 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮춤으로써, 트랜지스터(901)를 미세화하더라도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)를 미세화함으로써 상기 트랜지스터를 사용한 기억 소자가 차지하는 면적을 축소화하고 단위 면적당의 기억 용량을 높일 수 있다.
도 17(B)에 도시한 트랜지스터(911)는 절연막(912) 위에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914), 및 드레인 전극(915) 위에 형성되고 활성층으로서 기능하는 산화물 반도체층(913)과, 산화물 반도체층(913), 소스 전극(914) 및 드레인 전극(915) 위의 게이트 절연막(916)과, 게이트 절연막(916) 위에서 산화물 반도체층(913)과 중첩된 위치에 형성된 게이트 전극(917)을 갖는다.
도 17(B)에 도시한 트랜지스터(911)는 게이트 전극(917)이 산화물 반도체층(913) 위에 형성된 톱 게이트형이고 또 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체층(913) 아래에 형성된 보텀 콘택트형이다. 그리고, 트랜지스터(911)는 트랜지스터(901)와 마찬가지로 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917)이 중첩되어 있지 않으므로 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(913)은 게이트 전극(917)이 형성된 후에 산화물 반도체층(913)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻은 한 쌍의 고농도 영역(918)을 갖는다. 또한, 산화물 반도체층(913)에서 게이트 절연막(916)을 개재하여 게이트 전극(917)과 중첩된 영역이 채널 형성 영역(919)이다. 산화물 반도체층(913)에서는 한 쌍의 고농도 영역(918) 사이에 채널 형성 영역(919)이 형성되어 있다.
고농도 영역(918)은 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도펀트의 종류에 대해서는 고농도 영역(908)에 대한 기재를 참조할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우에는, 고농도 영역(918) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가된 고농도 영역(918)은 산화물 반도체층(913) 내의 다른 영역보다 도전성이 높다. 따라서, 고농도 영역(918)을 산화물 반도체층(913)에 형성함으로써 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(913)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리함으로써 고농도 영역(918) 내의 산화물 반도체는 우르짜이트형 결정 구조를 갖는다. 고농도 영역(918) 내의 산화물 반도체가 우르짜이트형 결정 구조를 가짐으로써 고농도 영역(918)의 도전성을 더 높이고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 더 낮출 수 있다. 또한, 우르짜이트형 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극(914)과 드레인 전극(915) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우에 고농도 영역(918) 내의 질소 원자의 농도를 1×1020/cm3 이상 7at.% 이하로 하는 것이 바람직하다. 그러나, 질소 원자의 농도가 상기 범위보다 낮더라도 우르짜이트형 결정 구조를 갖는 산화물 반도체를 얻을 수 있는 경우도 있다.
또한, 산화물 반도체층(913)은 CAAC를 포함한 산화물로 구성되어 있어도 좋다. 산화물 반도체층(913)이 CAAC를 포함한 산화물로 구성되어 있는 경우에는, 비정질의 경우보다 산화물 반도체층(913)의 도전율을 높일 수 있으므로 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮춤으로써, 트랜지스터(911)를 미세화하더라도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)를 미세화함으로써 상기 트랜지스터를 사용한 기억 소자가 차지하는 면적을 축소화하고 단위 면적당의 기억 용량을 높일 수 있다.
도 17(C)에 도시한 트랜지스터(921)는 절연막(922) 위에 형성되고 활성층으로서 기능하는 산화물 반도체층(923)과, 산화물 반도체층(923) 위에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체층(923), 소스 전극(924), 및 드레인 전극(925) 위의 게이트 절연막(926)과, 게이트 절연막(926) 위에서 산화물 반도체층(923)과 중첩된 위치에 형성된 게이트 전극(927)을 갖는다. 또한, 트랜지스터(921)는 게이트 전극(927) 측부에 절연막으로 형성된 사이드 월(930)을 갖는다.
도 17(C)에 도시한 트랜지스터(921)는 게이트 전극(927)이 산화물 반도체층(923) 위에 형성된 톱 게이트형이고 또 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체층(923) 위에 형성된 톱 콘택트형이다. 그리고, 트랜지스터(921)는 트랜지스터(901)와 마찬가지로 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927)이 중첩되어 있지 않으므로 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(923)은 게이트 전극(927)이 형성된 후에 산화물 반도체층(923)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻은 한 쌍의 고농도 영역(928) 및 한 쌍의 저농도 영역(929)을 갖는다. 또한, 산화물 반도체층(923)에서 게이트 절연막(926)을 개재하여 게이트 전극(927)과 중첩된 영역이 채널 형성 영역(931)이다. 산화물 반도체층(923)에서는 한 쌍의 고농도 영역(928) 사이에 한 쌍의 저농도 영역(929)이 형성되어 있고, 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(929)은 산화물 반도체층(923)에서 게이트 절연막(926)을 개재하여 사이드 월(930)과 중첩된 영역에 형성되어 있다.
고농도 영역(928) 및 저농도 영역(929)은 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도펀트의 종류에 대해서는 고농도 영역(908)에 대한 기재를 참조할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우에는, 고농도 영역(928) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들어, 질소를 도펀트로서 사용한 경우에는, 저농도 영역(929) 내의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가된 고농도 영역(928)은 산화물 반도체층(923) 내의 다른 영역보다 도전성이 높다. 따라서, 고농도 영역(928)을 산화물 반도체층(923)에 형성함으로써 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928) 사이에 형성함으로써 단채널 효과로 인하여 임계 값 전압이 마이너스로 시프트되는 것을 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(923)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리함으로써 고농도 영역(928) 내의 산화물 반도체는 우르짜이트형 결정 구조를 갖는다. 또한, 저농도 영역(929)도 질소의 농도에 따라서는 상기 가열 처리에 의하여 우르짜이트형 결정 구조를 가질 경우도 있다. 고농도 영역(928) 내의 산화물 반도체가 우르짜이트형 결정 구조를 가짐으로써 고농도 영역(928)의 도전성을 더 높이고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 더 낮출 수 있다. 또한, 우르짜이트형 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극(924)과 드레인 전극(925) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우에 고농도 영역(928) 내의 질소 원자의 농도를 1×1020/cm3 이상 7at.% 이하로 하는 것이 바람직하다. 그러나, 질소 원자의 농도가 상기 범위보다 낮더라도 우르짜이트형 결정 구조를 갖는 산화물 반도체를 얻을 수 있는 경우도 있다.
또한, 산화물 반도체층(923)은 CAAC를 포함한 산화물로 구성되어 있어도 좋다. 산화물 반도체층(923)이 CAAC를 포함한 산화물로 구성되어 있는 경우에는, 비정질의 경우보다 산화물 반도체층(923)의 도전율을 높일 수 있으므로 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮춤으로써, 트랜지스터(921)를 미세화하더라도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(921)를 미세화함으로써 상기 트랜지스터를 사용한 메모리 셀이 차지하는 면적을 축소화하고 셀 어레이의 단위 면적당의 기억 용량을 높일 수 있다.
도 17(D)에 도시한 트랜지스터(941)는 절연막(942) 위에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 위에 형성되고 활성층으로서 기능하는 산화물 반도체층(943)과, 산화물 반도체층(943), 소스 전극(944) 및 드레인 전극(945) 위의 게이트 절연막(946)과, 게이트 절연막(946) 위에서 산화물 반도체층(943)과 중첩된 위치에 형성된 게이트 전극(947)을 갖는다. 또한, 트랜지스터(941)는 게이트 전극(947) 측부에 절연막으로 형성된 사이드 월(950)을 갖는다.
도 17(D)에 도시한 트랜지스터(941)는 게이트 전극(947)이 산화물 반도체층(943) 위에 형성된 톱 게이트형이고 또 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체층(943) 아래에 형성된 보텀 콘택트형이다. 그리고, 트랜지스터(941)는 트랜지스터(901)와 마찬가지로 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947)이 중첩되어 있지 않으므로 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947) 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체층(943)은 게이트 전극(947)이 형성된 후에 산화물 반도체층(943)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻은 한 쌍의 고농도 영역(948) 및 한 쌍의 저농도 영역(949)을 갖는다. 또한, 산화물 반도체층(943)에서 게이트 절연막(946)을 개재하여 게이트 전극(947)과 중첩된 영역이 채널 형성 영역(951)이다. 산화물 반도체층(943)에서는 한 쌍의 고농도 영역(948) 사이에 한 쌍의 저농도 영역(949)이 형성되어 있고, 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(949)은 산화물 반도체층(943)에서 게이트 절연막(946)을 개재하여 사이드 월(950)과 중첩된 영역에 형성되어 있다.
고농도 영역(948) 및 저농도 영역(949)은 상술한 트랜지스터(901)가 갖는 고농도 영역(908)의 경우와 마찬가지로 이온 주입법을 사용하여 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도펀트의 종류에 대해서는 고농도 영역(908)에 대한 기재를 참조할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우에는, 고농도 영역(948) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들어, 질소를 도펀트로서 사용한 경우에는, 저농도 영역(949) 내의 질소 원자의 농도는 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형 도전성을 부여하는 도펀트가 첨가된 고농도 영역(948)은 산화물 반도체층(943) 내의 다른 영역보다 도전성이 높다. 따라서, 고농도 영역(948)을 산화물 반도체층(943)에 형성함으로써 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948) 사이에 형성함으로써 단채널 효과로 인하여 임계 값 전압이 마이너스로 시프트되는 것을 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체층(943)에 사용한 경우에는, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리함으로써 고농도 영역(948) 내의 산화물 반도체는 우르짜이트형 결정 구조를 갖는다. 또한, 저농도 영역(949)도 질소의 농도에 따라서는 상기 가열 처리에 의하여 우르짜이트형 결정 구조를 가질 경우도 있다. 고농도 영역(948) 내의 산화물 반도체가 우르짜이트형 결정 구조를 가짐으로써 고농도 영역(948)의 도전성을 더 높이고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 더 낮출 수 있다. 또한, 우르짜이트형 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극(944)과 드레인 전극(945) 사이의 저항을 효과적으로 낮추기 위해서는 질소를 도펀트로서 사용한 경우에는, 고농도 영역(948) 내의 질소 원자의 농도를 1×1020/cm3 이상 7at.% 이하로 하는 것이 바람직하다. 그러나, 질소 원자의 농도가 상기 범위보다 낮더라도 우르짜이트형 결정 구조를 갖는 산화물 반도체를 얻을 수 있는 경우도 있다.
또한, 산화물 반도체층(943)은 CAAC를 포함한 산화물로 구성되어 있어도 좋다. 산화물 반도체층(943)이 CAAC를 포함한 산화물로 구성되어 있는 경우에는, 비정질의 경우보다 산화물 반도체층(943)의 도전율을 높일 수 있으므로 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮춤으로써, 트랜지스터(941)를 미세화하더라도 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(941)를 미세화함으로써 상기 트랜지스터를 사용한 기억 소자가 차지하는 면적을 축소화하고 단위 면적당의 기억 용량을 높일 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터에서 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 셀프 얼라인 프로세스에 의하여 제작하는 방법 중 하나로서 산화물 반도체층 표면을 노출시키고 아르곤 플라즈마 처리를 행하여 산화물 반도체층의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S.Jeon et al."180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., 504페이지 내지 507페이지, 2010.).
그러나, 상기 제작 방법에서는 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 될 부분을 노출시키기 위하여 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때 아래 층의 산화물 반도체층도 부분적으로 오버 에칭되어 소스 영역 또는 드레인 영역이 될 부분의 막 두께가 작게 된다. 결과적으로, 소스 영역 또는 드레인 영역의 저항이 증가하고 또 오버 에칭으로 인한 트랜지스터의 특성 불량이 일어나기 쉽게 된다.
트랜지스터를 미세화하기 위해서는 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은 산화물 반도체층과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용한 경우에 특히 일어나기 쉽다.
예를 들어, 산화물 반도체층이 충분한 두께를 가지면 오버 에칭도 문제가 되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하기 위하여 채널 형성 영역이 될 부분의 산화물 반도체층의 두께는 20nm 이하, 바람직하게는 10nm 이하일 필요가 있다. 이러한 얇은 산화물 반도체층을 취급할 때 산화물 반도체층이 오버 에칭되는 것은 상술한 바와 같이 소스 영역 또는 드레인 영역의 저항이 증가되거나 트랜지스터의 특성 불량이 일어나기 때문에 바람직하지 않다.
그러나, 본 발명의 일 형태와 같이 산화물 반도체층을 노출시키지 않고 게이트 절연막을 남긴 채로 산화물 반도체층에 도펀트를 첨가함으로써, 산화물 반도체층의 오버 에칭을 막아 산화물 반도체층이 받는 과잉 대미지를 경감시킬 수 있다. 그리고, 산화물 반도체층과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태에 기재한 내용과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 발명의 일 형태에 따른 프로그래머블 LSI를 사용한 반도체 장치를 사용함으로써 소비 전력이 낮은 전자 기기를 제공할 수 있다. 특히, 항상 전력의 공급을 받기 어려운 휴대용 전자 기기의 경우에는, 본 발명의 일 형태에 따른 소비 전력이 낮은 반도체 장치를 그 구성 요소에 추가함으로써 연속 사용 시간이 길어지는 장점을 얻을 수 있다.
본 발명의 일 형태에 따른 프로그래머블 LSI를 사용한 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 발명의 일 형태에 따른 프로그래머블 LSI를 사용한 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등 휴대용 전자 기기에 응용한 경우에 대하여 설명한다.
도 18은 휴대용 전자 기기의 블록도다. 도 18에 도시한 휴대용 전자 기기는 RF 회로(421), 아날로그 베이스 밴드 회로(422), 디지털 베이스 밴드 회로(423), 배터리(424), 전원 회로(425), 애플리케이션 프로세서(426), 플래시 메모리 (430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438) 등으로 구성되어 있다. 디스플레이(433)는 표시부(434), 소스 드라이버(435), 게이트 드라이버(436)로 구성되어 있다. 애플리케이션 프로세서(426)는 CPU(427), DSP(428), 인터페이스(429)를 갖는다. CPU(427)에 상기 실시형태에서 기재한 프로그래머블 LSI를 채용함으로써 소비 전력을 저감할 수 있다.
도 19는 전자 서적의 블록도다. 전자 서적은 배터리(451), 전원 회로(452), 마이크로 프로세서(453), 플래시 메모리 (454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 디스플레이 컨트롤러(460)로 구성되어 있다. 상기 실시형태에서 기재한 프로그래머블 LSI를 마이크로 프로세서(453)에 채용함으로써 소비 전력을 저감할 수 있다.
본 실시예는 상기 실시형태와 적절히 조합하여 실시할 수 있다.
31: 멀티플렉서
32: 멀티플렉서
33: 멀티플렉서
34: 멀티플렉서
35: 멀티플렉서
36: 멀티플렉서
37: 멀티플렉서
41: 멀티플렉서
42: 멀티플렉서
43: 멀티플렉서
44: OR 회로
51: 멀티플렉서
61: 트랜지스터
62: 트랜지스터
63: 트랜지스터
64: 트랜지스터
101: 트랜지스터
102: 트랜지스터
103: 용량 소자
104: 트랜지스터
105: 용량 소자
141: 트랜지스터
181: 트랜지스터
182: 트랜지스터
300: 메모리 소자
310: 논리 소자
311: 컨피겨레이션 메모리
312: 룩업 테이블
313: 레지스터
314: 선택 회로
400: 메모리 셀 어레이
401: 감지 증폭 회로
402: 프리 차지 회로
403: 열 디코더
404: 행 디코더
421: RF 회로
422: 아날로그 베이스 밴드 회로
423: 디지털 베이스 밴드 회로
424: 배터리
425: 전원 회로
426: 애플리케이션 프로세서
427: CPU
428: DSP
429: 인터페이스
430: 플래시 메모리
431: 디스플레이 컨트롤러
432: 메모리 회로
433: 디스플레이
434: 표시부
435: 소스 드라이버
436: 게이트 드라이버
437: 음성 회로
438: 키보드
439: 터치 센서
441: 버퍼
442: 비교기
443: 래치 회로
444: 인버터
445: 인버터
446: 스위치
451: 배터리
452: 전원 회로
453: 마이크로 프로세서
454: 플래시 메모리
455: 음성 회로
456: 키보드
457: 메모리 회로
458: 터치 패널
459: 디스플레이
460: 디스플레이 컨트롤러
501: 기억 소자
502: 기억 소자
503: 기억 소자
511: 인버터
512: 인버터
513: 용량 소자
700: 기판
701: 절연막
702: 반도체막
703: 게이트 절연막
704: 불순물 영역
705: 마스크
706: 개구부
707: 게이트 전극
708: 도전막
709: 불순물 영역
710: 채널 형성 영역
711: 불순물 영역
712: 절연막
713: 절연막
716: 산화물 반도체층
719: 도전막
720: 도전막
721: 게이트 절연막
722: 게이트 전극
723: 도전막
724: 절연막
725: 개구부
726: 배선
727: 절연막
901: 트랜지스터
902: 절연막
903: 산화물 반도체층
904: 소스 전극
905: 드레인 전극
906: 게이트 절연막
907: 게이트 전극
908: 고농도 영역
909: 채널 형성 영역
911: 트랜지스터
912: 절연막
913: 산화물 반도체층
914: 소스 전극
915: 드레인 전극
916: 게이트 절연막
917: 게이트 전극
918: 고농도 영역
919: 채널 형성 영역
921: 트랜지스터
922: 절연막
923: 산화물 반도체층
924: 소스 전극
925: 드레인 전극
926: 게이트 절연막
927: 게이트 전극
928: 고농도 영역
929: 저농도 영역
930: 사이드 월
931: 채널 형성 영역
941: 트랜지스터
942: 절연막
943: 산화물 반도체층
944: 소스 전극
945: 드레인 전극
946: 게이트 절연막
947: 게이트 전극
948: 고농도 영역
949: 저농도 영역
950: 사이드 월
951: 채널 형성 영역
100a: 기억 소자
100b: 기억 소자
100c: 기억 소자
1450: 소자
1451: 감지 증폭기
1452: 스위치
1453: 부하
32: 멀티플렉서
33: 멀티플렉서
34: 멀티플렉서
35: 멀티플렉서
36: 멀티플렉서
37: 멀티플렉서
41: 멀티플렉서
42: 멀티플렉서
43: 멀티플렉서
44: OR 회로
51: 멀티플렉서
61: 트랜지스터
62: 트랜지스터
63: 트랜지스터
64: 트랜지스터
101: 트랜지스터
102: 트랜지스터
103: 용량 소자
104: 트랜지스터
105: 용량 소자
141: 트랜지스터
181: 트랜지스터
182: 트랜지스터
300: 메모리 소자
310: 논리 소자
311: 컨피겨레이션 메모리
312: 룩업 테이블
313: 레지스터
314: 선택 회로
400: 메모리 셀 어레이
401: 감지 증폭 회로
402: 프리 차지 회로
403: 열 디코더
404: 행 디코더
421: RF 회로
422: 아날로그 베이스 밴드 회로
423: 디지털 베이스 밴드 회로
424: 배터리
425: 전원 회로
426: 애플리케이션 프로세서
427: CPU
428: DSP
429: 인터페이스
430: 플래시 메모리
431: 디스플레이 컨트롤러
432: 메모리 회로
433: 디스플레이
434: 표시부
435: 소스 드라이버
436: 게이트 드라이버
437: 음성 회로
438: 키보드
439: 터치 센서
441: 버퍼
442: 비교기
443: 래치 회로
444: 인버터
445: 인버터
446: 스위치
451: 배터리
452: 전원 회로
453: 마이크로 프로세서
454: 플래시 메모리
455: 음성 회로
456: 키보드
457: 메모리 회로
458: 터치 패널
459: 디스플레이
460: 디스플레이 컨트롤러
501: 기억 소자
502: 기억 소자
503: 기억 소자
511: 인버터
512: 인버터
513: 용량 소자
700: 기판
701: 절연막
702: 반도체막
703: 게이트 절연막
704: 불순물 영역
705: 마스크
706: 개구부
707: 게이트 전극
708: 도전막
709: 불순물 영역
710: 채널 형성 영역
711: 불순물 영역
712: 절연막
713: 절연막
716: 산화물 반도체층
719: 도전막
720: 도전막
721: 게이트 절연막
722: 게이트 전극
723: 도전막
724: 절연막
725: 개구부
726: 배선
727: 절연막
901: 트랜지스터
902: 절연막
903: 산화물 반도체층
904: 소스 전극
905: 드레인 전극
906: 게이트 절연막
907: 게이트 전극
908: 고농도 영역
909: 채널 형성 영역
911: 트랜지스터
912: 절연막
913: 산화물 반도체층
914: 소스 전극
915: 드레인 전극
916: 게이트 절연막
917: 게이트 전극
918: 고농도 영역
919: 채널 형성 영역
921: 트랜지스터
922: 절연막
923: 산화물 반도체층
924: 소스 전극
925: 드레인 전극
926: 게이트 절연막
927: 게이트 전극
928: 고농도 영역
929: 저농도 영역
930: 사이드 월
931: 채널 형성 영역
941: 트랜지스터
942: 절연막
943: 산화물 반도체층
944: 소스 전극
945: 드레인 전극
946: 게이트 절연막
947: 게이트 전극
948: 고농도 영역
949: 저농도 영역
950: 사이드 월
951: 채널 형성 영역
100a: 기억 소자
100b: 기억 소자
100c: 기억 소자
1450: 소자
1451: 감지 증폭기
1452: 스위치
1453: 부하
Claims (21)
- 반도체 장치로서,
논리 소자; 및
제 1 기억 소자를 포함한 메모리 소자를 포함하고,
상기 메모리 소자는 상기 제 1 기억 소자에 제 1 컨피겨레이션 데이터를 기억하고 상기 제 1 컨피겨레이션 데이터를 출력하고,
상기 논리 소자는 상기 제 1 컨피겨레이션 데이터를 수신하고 상기 제 1 컨피겨레이션 데이터에 따라 상기 논리 소자의 기능을 변화시키고,
상기 제 1 기억 소자는 산화물 반도체층을 포함한 채널 형성 영역을 포함하는 제 1 트랜지스터를 포함하는, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 논리 소자는 선택 회로를 포함하고,
상기 선택 회로는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고,
상기 제 1 입력 단자는 제 1 전압을 수신하고,
상기 제 2 입력 단자는 제 2 전압을 수신하고,
상기 제 1 컨피겨레이션 데이터가 제 1 데이터일 때 상기 선택 회로는 상기 제 1 전압을 출력하고,
상기 제 1 컨피겨레이션 데이터가 제 2 데이터일 때 상기 선택 회로는 상기 제 2 전압을 출력하는, 반도체 장치.
- 반도체 장치로서,
제 1 논리 소자;
제 2 논리 소자;
선택 회로; 및
제 1 기억 소자를 포함한 메모리 소자를 포함하고,
상기 메모리 소자는 상기 제 1 기억 소자에 제 1 컨피겨레이션 데이터를 기억하고 상기 제 1 컨피겨레이션 데이터를 출력하고,
상기 선택 회로는 상기 제 1 컨피겨레이션 데이터를 수신하고 상기 제 1 컨피겨레이션 데이터에 따라 상기 제 1 논리 소자와 상기 제 2 논리 소자 사이의 전기적 접속을 변화시키고,
상기 제 1 기억 소자는 산화물 반도체층을 포함한 채널 형성 영역을 포함하는 제 1 트랜지스터를 포함하는, 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제 8 항에 있어서,
상기 선택 회로는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고,
상기 제 1 입력 단자는 상기 제 1 논리 소자의 출력 단자로부터 제 1 전압을 수신하고,
상기 제 2 입력 단자는 제 2 전압을 수신하고,
상기 제 1 컨피겨레이션 데이터가 제 1 데이터일 때 상기 선택 회로는 상기 제 2 논리 소자의 입력 단자에 상기 제 1 전압을 출력하고,
상기 제 1 컨피겨레이션 데이터가 제 2 데이터일 때 상기 선택 회로는 상기 제 2 논리 소자의 상기 입력 단자에 상기 제 2 전압을 출력하는, 반도체 장치.
- 반도체 장치로서,
논리 소자; 및
제 1 기억 소자 및 제 2 기억 소자를 포함한 메모리 소자를 포함하고,
상기 메모리 소자는 상기 제 1 기억 소자에 제 1 컨피겨레이션 데이터를 기억하고 상기 제 2 기억 소자에 제 2 컨피겨레이션 데이터를 기억하고,
상기 메모리 소자는 상기 제 1 컨피겨레이션 데이터 및 상기 제 2 컨피겨레이션 데이터 중 하나를 출력하고,
상기 논리 소자는 상기 제 1 컨피겨레이션 데이터 및 상기 제 2 컨피겨레이션 데이터 중 하나를 수신하고, 상기 논리 소자가 상기 제 1 컨피겨레이션 데이터를 수신한 후 상기 논리 소자의 기능을 변화시키고, 상기 논리 소자가 상기 제 2 컨피겨레이션 데이터를 수신한 후 상기 논리 소자의 상기 기능을 변화시키고,
상기 제 1 기억 소자는 산화물 반도체층을 포함한 채널 형성 영역을 포함하는 제 1 트랜지스터를 포함하는, 반도체 장치.
- 제 1 항, 제 8 항, 및 제 15 항 중 어느 한 항에 있어서,
상기 제 1 기억 소자는 제 2 트랜지스터와 용량 소자를 포함하고,
상기 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 2 단자는 제 4 배선과 전기적으로 접속되어 있고,
상기 용량 소자의 제 1 전극은 상기 제 2 트랜지스터의 상기 게이트와 전기적으로 접속되어 있고,
상기 용량 소자의 제 2 전극은 제 5 배선과 전기적으로 접속되어 있고,
상기 메모리 소자는 상기 제 4 배선을 통하여 상기 제 1 컨피겨레이션 데이터를 출력하는, 반도체 장치.
- 제 1 항, 제 8 항, 및 제 15 항 중 어느 한 항에 있어서,
상기 제 1 기억 소자는 제 2 트랜지스터와 용량 소자를 포함하고,
상기 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 2 배선과 전기적으로 접속되어 있고,
상기 용량 소자의 제 1 전극은 상기 제 2 트랜지스터의 상기 게이트와 전기적으로 접속되어 있고,
상기 용량 소자의 제 2 전극은 제 4 배선과 전기적으로 접속되어 있고,
상기 메모리 소자는 상기 제 2 배선을 통하여 상기 제 1 컨피겨레이션 데이터를 출력하는, 반도체 장치.
- 제 1 항, 제 8 항, 및 제 15 항 중 어느 한 항에 있어서,
상기 제 1 기억 소자는 제 2 트랜지스터와 제 3 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 제 1 단자와 전기적으로 접속되어 있고,
상기 제 3 트랜지스터의 제 2 단자는 제 4 배선과 전기적으로 접속되어 있고,
상기 제 3 트랜지스터의 게이트는 제 5 배선과 전기적으로 접속되어 있고,
상기 메모리 소자는 상기 제 4 배선을 통하여 상기 제 1 컨피겨레이션 데이터를 출력하는, 반도체 장치.
- 제 1 항, 제 8 항, 및 제 15 항 중 어느 한 항에 있어서,
상기 제 1 기억 소자는 제 2 트랜지스터와 제 3 트랜지스터를 포함하고,
상기 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 트랜지스터의 게이트와 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 1 단자는 제 3 배선과 전기적으로 접속되어 있고,
상기 제 2 트랜지스터의 제 2 단자는 상기 제 3 트랜지스터의 제 1 단자와 전기적으로 접속되어 있고,
상기 제 3 트랜지스터의 제 2 단자는 상기 제 2 배선과 전기적으로 접속되어 있고,
상기 제 3 트랜지스터의 게이트는 제 4 배선과 전기적으로 접속되어 있고,
상기 메모리 소자는 상기 제 2 배선을 통하여 상기 제 1 컨피겨레이션 데이터를 출력하는, 반도체 장치.
- 제 1 항, 제 8 항, 및 제 15 항 중 어느 한 항에 있어서,
상기 제 1 기억 소자는 용량 소자를 포함하고,
상기 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되어 있고,
상기 제 1 트랜지스터의 제 2 단자는 상기 용량 소자의 제 1 전극과 전기적으로 접속되어 있는, 반도체 장치.
- 제 15 항에 있어서,
상기 논리 소자는 선택 회로를 포함하고,
상기 선택 회로는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고,
상기 제 1 입력 단자는 제 1 전압을 수신하고,
상기 제 2 입력 단자는 제 2 전압을 수신하고,
상기 논리 소자가 상기 제 1 컨피겨레이션 데이터를 수신한 후 상기 선택 회로는 상기 제 1 전압을 출력하고,
상기 논리 소자가 상기 제 2 컨피겨레이션 데이터를 수신한 후 상기 선택 회로는 상기 제 2 전압을 출력하는, 반도체 장치.
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