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JP5886492B2 - プログラマブルｌｓｉ - Google Patents

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Description

半導体装置に関する。特に、プログラマブルＬＳＩやプログラマブルＬＳＩを用いた半導体装置に関する。また、半導体装置を用いた電子機器に関する。
プログラマブルＬＳＩは、従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やゲートアレイなどに比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有しており、半導体装置への利用が進んでいる。
プログラマブルＬＳＩは、例えば、複数のロジックエレメントと、ロジックエレメント間の配線と、で構成される。各ロジックエレメントの機能を変更することで、プログラマブルＬＳＩの機能は変更することができる。ロジックエレメントは、例えば、ルックアップテーブルなどを用いて構成されている。ルックアップテーブルは、入力信号に対して、設定データに応じた演算処理を行い出力信号とする。ここで、設定データは、各ロジックエレメントに対応して設けられた記憶素子に記憶される。つまり、当該記憶素子に記憶されたデータに応じて、ルックアップテーブルは異なる演算処理を行うことができる。そのため、ロジックエレメントの機能は、当該記憶素子に特定の設定データを記憶させることで特定することができる。
当該ルックアップテーブルの設定データなどをコンフィギュレーションデータと呼ぶ。また、各ロジックエレメントに対応して設けられ、コンフィギュレーションデータを記憶する記憶素子をコンフィギュレーションメモリと呼ぶ。更に、コンフィギュレーションデータをコンフィギュレーションメモリに記憶させることをコンフィギュレーションと呼ぶ。特に、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータを書き換える（更新）することを再コンフィギュレーションと呼ぶ。プログラマブルＬＳＩをユーザーの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム）し、コンフィギュレーションを行うことで実現できる。
プログラマブルＬＳＩは、一般には、プログラマブルＬＳＩを有する半導体装置の動作を停止した状態でコンフィギュレーションを行う（静的コンフィギュレーション）。一方、プログラマブルＬＳＩの特徴をより活かすため、半導体装置の動作中にコンフィギュレーションを行う（動的コンフィギュレーション）ことが注目されている。
動的コンフィギュレーションの方法として、特許文献１では、コンフィギュレーションメモリとは別に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を設け、コンフィギュレーションメモリに書き込むためのコンフィギュレーションデータを当該ＤＲＡＭに格納する。また、コンフィギュレーションメモリはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で構成している。コンフィギュレーションデータをＤＲＡＭから読み出し、コンフィギュレーションメモリであるＳＲＡＭに書き込むことで、短時間でコンフィギュレーションを行うプログラマブルＬＳＩを提案している。
特開平１０−２８５０１４号公報
特許文献１のプログラマブルＬＳＩの構成では、コンフィギュレーションデータをＤＲＡＭに格納するため、ＤＲＡＭの定期的なリフレッシュ動作が必要になり、プログラマブルＬＳＩの消費電力の増大を招く。また、ＤＲＡＭは揮発性メモリのため、プログラマブルＬＳＩへの電源電圧の供給を開始するたびに、ＤＲＡＭへのデータ格納が必要になる。したがって、プログラマブルＬＳＩへの電源電圧の供給を停止した後もプログラマブルＬＳＩにおいてコンフィギュレーションデータを保持するためには、ＤＲＡＭの他に更に不揮発性メモリが必要になる。そして、プログラマブルＬＳＩへの電源電圧の供給開始のたびに、当該不揮発性メモリからＤＲＡＭへの大規模なデータ転送などの手順が必要になり、コンフィギュレーションに長い時間がかかる。そのため、プログラマブルＬＳＩが所定の機能を発揮可能な状態となる（以下、起動するともいう）までの時間が長い。
そこで、低消費電力で、且つ、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、起動するための時間が短いプログラマブルＬＳＩを提供することを課題の一つとする。
本発明のプログラマブルＬＳＩの一態様は、複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、メモリエレメントに記憶されたコンフィギュレーションデータの少なくとも一部は、コンフィギュレーションメモリに入力されて記憶される。複数のロジックエレメントそれぞれは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更する。
本発明のプログラマブルＬＳＩの一態様は、複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントはそれぞれ、コンフィギュレーションメモリと、ルックアップテーブルと、選択回路と、を有する。メモリエレメントに記憶されたコンフィギュレーションデータの少なくとも一部は、コンフィギュレーションメモリに入力されて記憶される。複数のロジックエレメントそれぞれにおいて、ルックアップテーブルは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。また、選択回路は、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、ロジックエレメント間の電気的接続を変更する。
本発明のプログラマブルＬＳＩの一態様は、複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントはそれぞれ、コンフィギュレーションメモリと、ルックアップテーブルと、選択回路と、レジスタとを有する。メモリエレメントに記憶されたコンフィギュレーションデータの少なくとも一部は、コンフィギュレーションメモリに入力されて記憶される。複数のロジックエレメントそれぞれにおいて、ルックアップテーブルは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。また、選択回路は、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、ロジックエレメント間の電気的接続を変更する。レジスタは、ルックアップテーブルの出力信号とクロック信号とが入力され、当該出力信号に対応する信号をクロック信号に同期して出力する。
（メモリエレメントの具体例）
メモリエレメントは不揮発性の記憶素子を用いて構成される。すなわち、電源電圧の供給が停止した後も一定期間に渡って記憶されたデータ（コンフィギュレーションデータ）を保持可能な記憶素子を用いて、メモリエレメントを構成する。不揮発性の記憶素子としては、電荷蓄積型の記憶素子、または抵抗変化（相変化）型の記憶素子などが適用可能である。
また、不揮発性の記憶素子として、スイッチング素子と、当該スイッチング素子がオフ状態となることによってフローティングとなるノードと、を有し、当該ノードにデータ（コンフィギュレーションデータ）に対応する信号電位を保持する構成の記憶素子を用いることができる。このとき、スイッチング素子としてエンハンスメント型（ノーマリオフ型）であってオフ電流が極めて小さいトランジスタを用い、記憶素子に電源電圧が供給されない間、当該トランジスタのゲートに接地電位が入力される構成とすることによって、記憶素子に電源電圧が供給されない間、当該トランジスタをオフ状態とすることができる。こうして、当該ノードの電位（信号電位）を長期間に渡って保持することが可能となり、メモリエレメントを実質的に不揮発性メモリとして機能させることが可能となる。
オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。
例えば、メモリエレメントは、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いて構成することができる。当該ノードにデータ（コンフィギュレーションデータ）に対応する信号電位が保持される。
以下に、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いたメモリエレメントの具体的な構成の一態様を示す。
（メモリエレメントの有する記憶素子の具体例）
メモリエレメントは、以下の（記憶素子の構成１−１）、（記憶素子の構成１−２）、（記憶素子の構成２−１）、（記憶素子の構成２−２）または（記憶素子の構成３）の記憶素子を複数有する構成とすることができる。
（記憶素子の構成１−１）
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第４の配線と電気的に接続され、容量素子の一対の電極のうちの一方は、第２のトランジスタのゲートと電気的に接続され、容量素子の一対の電極のうちの他方は、第５の配線と電気的に接続される。
上記（記憶素子の構成１−１）を別の表現で表すと以下のとおりになる。
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択された第１のトランジスタを介して、データ（コンフィギュレーションデータ）に対応する信号電位（第２の配線に入力される信号電位）を第２のトランジスタのゲート及び容量素子の一対の電極のうちの一方に入力する。ゲートに入力される制御信号（第１の配線に入力される制御信号）によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲート及び容量素子の一対の電極のうちの一方に当該信号電位を保持する。こうして、データの書き込みを行う。また、第２のトランジスタのソースの電位（第３の配線の電位）と、容量素子の一対の電極のうちの他方の電位（第５の配線の電位）とを、当該信号電位に応じて第２のトランジスタのソースとドレイン間の状態が異なるような電位としてデータの読み出しを行う。ここで、トランジスタのソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。第２のトランジスタのソースとドレイン間の状態を検出することによって、記憶素子に保持されたデータを読み出す。
なお、第５の配線の電位を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタをオン状態、つまり、第２のトランジスタのソースとドレイン間を導通状態とすることもできる。また、第５の配線の電位を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタをオフ状態、つまり、第２のトランジスタのソースとドレイン間を非導通状態とすることもできる。
上記（記憶素子の構成１−１）において、第１の配線を書き込みワード線、第５の配線を読み出しワード線、第２の配線をデータ線、第４の配線をビット線とも呼ぶ。
ここで、チャネルが酸化物半導体層に形成されるトランジスタがオフ状態となることによってフローティングとなるノードは、第２のトランジスタのゲート、または容量素子の一対の電極のうちの一方とすることができる。
なお、上記（記憶素子の構成１−１）において、第２の配線と第４の配線は共有することもできる。第２の配線と第４の配線を共有した構成が、以下の（記憶素子の構成１−２）である。
（記憶素子の構成１−２）
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、容量素子の一対の電極のうちの一方は、第２のトランジスタのゲートと電気的に接続され、容量素子の一対の電極のうちの他方は、第４の配線と電気的に接続される。
上記（記憶素子の構成１−２）を別の表現で表すと以下のとおりになる。
第１のトランジスタと、第２のトランジスタと、容量素子とを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択された第１のトランジスタを介して、データ（コンフィギュレーションデータ）に対応する信号電位（第２の配線に入力される信号電位）を第２のトランジスタのゲート及び容量素子の一対の電極のうちの一方に入力する。ゲートに入力される制御信号（第１の配線に入力される制御信号）によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲート及び容量素子の一対の電極のうちの一方に当該信号電位を保持する。こうして、データの書き込みを行う。また、第２のトランジスタのソースの電位（第３の配線の電位）と、容量素子の一対の電極のうちの他方の電位（第４の配線の電位）とを、当該信号電位に応じて第２のトランジスタのソースとドレイン間の状態が異なるような電位としてデータの読み出しを行う。ここで、トランジスタのソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。第２のトランジスタのソースとドレイン間の状態を検出することによって、記憶素子に保持されたデータを読み出す。
なお、第４の配線の電位を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタをオン状態、つまり、第２のトランジスタのソースとドレイン間を導通状態とすることもできる。また、第４の配線の電位を制御することによって、記憶素子に保持されたデータに関わらず、第２のトランジスタをオフ状態、つまり、第２のトランジスタのソースとドレイン間を非導通状態とすることもできる。
上記（記憶素子の構成１−２）において、第１の配線を書き込みワード線、第４の配線を読み出しワード線、第２の配線をビット線とも呼ぶ。
ここで、チャネルが酸化物半導体層に形成されるトランジスタがオフ状態となることによってフローティングとなるノードは、第２のトランジスタのゲート、または容量素子の一対の電極のうちの一方とすることができる。
（記憶素子の構成２−１）
第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソースとドレイン間を介して第４の配線と電気的に接続され、第３のトランジスタのゲートは第５の配線と電気的に接続される。
上記（記憶素子の構成２−１）を別の表現で表すと以下のとおりになる。
第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択された第１のトランジスタを介して、データ（コンフィギュレーションデータ）に対応する信号電位（第２の配線に入力される信号電位）を第２のトランジスタのゲートに入力する。ゲートに入力される制御信号（第１の配線に入力される制御信号）によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持する。こうして、データの書き込みを行う。また、第２のトランジスタのソースの電位（第３の配線の電位）を、当該信号電位に応じて第２のトランジスタのソースとドレイン間の状態が異なるような電位とし、更にゲートに入力される制御信号（第５の配線に入力される制御信号）によって第３のトランジスタをオン状態として、データの読み出しを行う。ここで、トランジスタのソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。第２のトランジスタのソースとドレイン間の状態を検出することによって、記憶素子に保持されたデータを読み出す。
なお、第３の配線は、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
上記（記憶素子の構成２−１）において、第１の配線を書き込みワード線、第５の配線を読み出しワード線、第２の配線をデータ線、第４の配線をビット線とも呼ぶ。
ここで、チャネルが酸化物半導体層に形成されるトランジスタがオフ状態となることによってフローティングとなるノードは、第２のトランジスタのゲートとすることができる。
なお、上記（記憶素子の構成２−１）において、第２の配線と第４の配線は共有することもできる。第２の配線と第４の配線を共有した構成が、以下の（記憶素子の構成２−２）である。
（記憶素子の構成２−２）
第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、第１のトランジスタのゲートは第１の配線と電気的に接続され、第１のトランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第２のトランジスタのソース及びドレインの一方は、第３の配線と電気的に接続され、第２のトランジスタのソース及びドレインの他方は、第３のトランジスタのソースとドレイン間を介して第２の配線と電気的に接続され、第３のトランジスタのゲートは第４の配線と電気的に接続される。
上記（記憶素子の構成２−２）を別の表現で表すと以下のとおりになる。
第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択された第１のトランジスタを介して、データ（コンフィギュレーションデータ）に対応する信号電位（第２の配線に入力される信号電位）を第２のトランジスタのゲートに入力する。ゲートに入力される制御信号（第１の配線に入力される制御信号）によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持する。こうして、データの書き込みを行う。また、第２のトランジスタのソースの電位（第３の配線の電位）を、当該信号電位に応じて第２のトランジスタのソースとドレイン間の状態が異なるような電位とし、更にゲートに入力される制御信号（第４の配線に入力される制御信号）によって第３のトランジスタをオン状態として、データの読み出しを行う。ここで、トランジスタのソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。第２のトランジスタのソースとドレイン間の状態を検出することによって、記憶素子に保持されたデータを読み出す。
なお、第３の配線は、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
上記（記憶素子の構成２−２）において、第１の配線を書き込みワード線、第４の配線を読み出しワード線、第２の配線をビット線とも呼ぶ。
ここで、チャネルが酸化物半導体層に形成されるトランジスタがオフ状態となることによってフローティングとなるノードは、第２のトランジスタのゲートとすることができる。
（記憶素子の構成３）
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成され、トランジスタのゲートは第１の配線と電気的に接続され、トランジスタのソース及びドレインの一方は第２の配線と電気的に接続され、トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方と電気的に接続される。
上記（記憶素子の構成３）において、容量素子の一対の電極のうちの他方は、第３の配線と電気的に接続される構成とすることができる。第３の配線は、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
上記（記憶素子の構成３）を別の表現で表すと以下のとおりになる。
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってオン状態を選択されたトランジスタを介して、データ（コンフィギュレーションデータ）に対応する信号電位（第２の配線に入力される信号電位）を容量素子の一対の電極のうちの一方に入力する。その後、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってトランジスタをオフ状態とすることによって、容量素子に当該信号電位を保持する。こうして、データの書き込みを行う。そして、ゲートに入力される制御信号（第１の配線に入力される制御信号）によってトランジスタをオン状態として、第２の配線から容量素子の一対の電極のうちの一方に保持されていた信号電位（当該信号電位に対応する電荷量ということもできる）を検出することによって、記憶素子に保持されたデータを読み出す。
上記（記憶素子の構成３）において、第１の配線をワード線、第２の配線をビット線とも呼ぶ。
ここで、チャネルが酸化物半導体層に形成されるトランジスタがオフ状態となることによってフローティングとなるノードは、容量素子の一対の電極のうちの一方とすることができる。
以上が、メモリエレメントが有する記憶素子のバリエーションの説明である。
（メモリエレメントの構成のバリエーション）
メモリエレメントは、上記記憶素子をマトリクス状に複数配置したメモリセルアレイを有する構成とすることができる。このとき、メモリセルアレイにおいて、同じ行に配置された記憶素子間で配線（例えば、ワード線、書き込みワード線、読み出しワード線等）を共有し、同じ列に配置された記憶素子間で配線（例えば、ビット線、データ線等）を共有することができる。
メモリエレメントは、デコーダ（行デコーダ、列デコーダ）を有する構成とすることができる。デコーダによって、メモリセルアレイ中の任意の記憶素子を選択することができる。選択された記憶素子において、データの書き込みやの読み出しが行われる。
メモリエレメントは、センスアンプを有する構成とすることができる。センスアンプは、ビット線の電位が入力される構成とすることができる。センスアンプによって、記憶素子から読み出された信号を増幅することができる。センスアンプとしては、ラッチ型のセンスアンプとすることができる。また、その他のセンスアンプを用いてもよい。例えば、インバータや、バッファを用いても良いし、オペアンプ型のセンスアンプを用いてもよい。
メモリエレメントは、プリチャージ回路を有する構成とすることができる。プリチャージ回路は、ビット線の電位をプリチャージする機能を有する。
また、メモリエレメントは、ページバッファ等の一時記憶回路を有していてもよい。メモリエレメントに入力されたデータは、一時記憶回路に書き込まれ、保持された後、メモリセルアレイ中の任意の記憶素子に書き込まれる構成とすることができる。
以上が、メモリエレメントのバリエーションの説明である。
（プログラマブルＬＳＩの構成要素のバリエーション）
コンフィギュレーションメモリは、ラッチ回路を有する記憶素子を用いて構成されていてもよい。コンフィギュレーションメモリは、容量素子を有する記憶素子を用いて構成されていてもよい。
コンフィギュレーションメモリとしてラッチ回路を有する記憶素子を用いる場合に、当該記憶素子をメモリエレメントのセンスアンプの代わりとしてもよい。
メモリエレメントは、チャネルが酸化物半導体層に形成されたトランジスタがオフ状態となることによって所定のノードがフローティングとなり、当該ノードにデータに対応する信号電位が保持される記憶素子を用いて構成される。チャネルが酸化物半導体層に形成されたトランジスタのオフ電流は極めて低い。そのため、当該信号電位が当該トランジスタのリークによって変動するのを抑制することができる。こうして、メモリエレメントの各記憶素子は、メモリエレメントへの電源電圧の供給が停止した後も長期間に渡って、データ（コンフィギュレーションデータ）に対応する信号電位を保持し続けることが可能となる。つまり、メモリエレメントを不揮発性メモリのように機能させることができる。
このようなメモリエレメントと、複数のロジックエレメントとを有するプログラマブルＬＳＩでは、メモリエレメントの定期的なリフレッシュ動作が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることができ、消費電力を低減することができる。また、プログラマブルＬＳＩへの電源電圧の供給開始のたびにメモリエレメントへのデータの書き込みを行う必要がない。したがって、コンフィギュレーションにかかる時間を短くすることができる。そのため、プログラマブルＬＳＩが所定の機能を発揮可能な状態となる（起動する）までの時間を短くすることができる。
こうして、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なプログラマブルＬＳＩを提供することができる。
プログラマブルＬＳＩのブロック図、及び記憶素子の回路図。 メモリエレメントのブロック図。 メモリセルアレイの回路図。 メモリセルアレイの回路図。 メモリセルアレイの回路図。 メモリセルアレイの回路図。 プリチャージ回路の回路図。 センスアンプ回路の回路図。 センスアンプ回路の回路図。 コンフィギュレーションメモリが有する記憶素子の回路図。 ルックアップテーブルの回路図。 選択回路の回路図。 記憶素子の作製工程を示す図。 記憶素子の作製工程を示す図。 記憶素子の作製工程を示す図。 記憶素子の構成を示す断面図。 酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。 携帯用の電子機器のブロック図。 電子書籍のブロック図。
以下では、実施の形態及び実施例について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
（実施の形態１）
プログラマブルＬＳＩの一態様について説明する。
図１（Ａ）に、プログラマブルＬＳＩの構成を模式的に示す。プログラマブルＬＳＩは、ロジックエレメント３１０を複数と、メモリエレメント３００と、を有する。図１（Ａ）では、ロジックエレメント３１０を３つ代表的に示した。ロジックエレメントの数は、任意の個数とすることができる。また、プログラマブルＬＳＩは、ロジックエレメント３１０を複数と、メモリエレメント３００と、の組を更に複数有していてもよい。また、プログラマブルＬＳＩは、更に、マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメントを有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬＬブロックは、クロック信号をプログラマブルＬＳＩ内部の回路に供給する機能を有する。Ｉ／Ｏエレメントは、プログラマブルＬＳＩと外部回路との信号の受け渡しを制御する機能を有する。
ロジックエレメント３１０は、コンフィギュレーションメモリ３１１と、ルックアップテーブル３１２と、選択回路３１４と、レジスタ３１３とを有する。なお、更に、別のレジスタを有していてもよいし、マルチプレクサを有していてもよいし、スイッチを有していてもよい。
コンフィギュレーションメモリ３１１としては、公知の記憶素子を用いることができる。
ロジックエレメント３１０において、ルックアップテーブル３１２は、コンフィギュレーションメモリ３１１に記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行う。
ロジックエレメント３１０において、選択回路３１４は、コンフィギュレーションメモリ３１１に記憶されたコンフィギュレーションデータに応じて、他のロジックエレメント３１０との電気的接続を変更する。例えば、選択回路３１４は、プログラマブルＬＳＩに設けられた配線リソースにおける電気的接続関係を変更する。こうして、ロジックエレメント３１０同士の電気的接続関係や、ロジックエレメント３１０とその他回路（マルチプライヤ（乗算器）や、ＲＡＭブロックや、ＰＬＬブロックや、Ｉ／Ｏエレメント等）との電気的接続関係を変更する。
ロジックエレメント３１０において、レジスタ３１３は、ルックアップテーブル３１２の出力信号とクロック信号（ＣＬＫ）とが入力され、当該出力信号に対応する信号をクロック信号（ＣＬＫ）に同期して出力する。レジスタ３１３の出力信号や、ルックアップテーブル３１２の出力信号を、ロジックエレメント３１０の出力信号として、選択回路３１４によって選択された電気的接続に応じて所定のロジックエレメント３１０等へ出力する。ここで、ロジックエレメント３１０において、レジスタ３１３の出力信号、またはルックアップテーブル３１２の出力信号を選択するマルチプレクサ等を設けてもよい。
なお、図１（Ａ）では、１つのロジックエレメント３１０内において、コンフィギュレーションメモリ３１１が１カ所にまとまって配置される構成を模式的に示したがこれに限定されない。コンフィギュレーションメモリ３１１は、複数に分散され、ルックアップテーブル３１２や選択回路３１４等にそれぞれ設けられていてもよい。
なお、図１（Ａ）に示したロジックエレメント３１０の構成において、レジスタ３１３を省略することもできる。また、レジスタ３１３を有するロジックエレメント３１０と、レジスタ３１３を省略したロジックエレメント３１０の両方が混在するプログラマブルＬＳＩであってもよい。レジスタ３１３を省略したロジックエレメント３１０では、ルックアップテーブル３１２の出力を、ロジックエレメント３１０の出力とすることができる。
（メモリエレメント３００の構成）
メモリエレメント３００は、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を複数用いて構成する。当該記憶素子の一態様を、図１（Ｂ）乃至図１（Ｄ）に示す。
（記憶素子の構成１）
図１（Ｂ）に示す記憶素子１００ａは、トランジスタ１０１と、トランジスタ１０２と、容量素子１０３とを有する。トランジスタ１０１はチャネルが酸化物半導体層に形成される。なお、図１（Ｂ）では、トランジスタ１０１のチャネルが酸化物半導体層に形成されていることを示すため、「ＯＳ」の符号を付している。トランジスタ１０１のゲートは端子Ｗと電気的に接続され、トランジスタ１０１のソース及びドレインの一方は端子Ｄと電気的に接続される。トランジスタ１０１のソース及びドレインの他方は、トランジスタ１０２のゲートと電気的に接続される。トランジスタ１０２のソース及びドレインの一方は、端子Ｓと電気的に接続される。トランジスタ１０２のソース及びドレインの他方は、端子Ｂと電気的に接続される。容量素子１０３の一対の電極のうちの一方は、トランジスタ１０２のゲートと電気的に接続される。容量素子１０３の一対の電極のうちの他方は、端子Ｃと電気的に接続される。ここで、各端子は、配線や電極と電気的に接続される構成とすることができる。
端子Ｗに電気的に接続される配線を書き込みワード線、端子Ｃに電気的に接続される配線を読み出しワード線、端子Ｄに電気的に接続される配線をデータ線、端子Ｂに電気的に接続される配線をビット線とも呼ぶ。なお、データ線とビット線は共有することもできる。ここで、データ線とビット線とを共有して同じ配線とした場合に、当該配線はビット線と呼ぶことにする。
ここで、チャネルが酸化物半導体層に形成されるトランジスタ１０１がオフ状態となることによってフローティングとなるノードは、トランジスタ１０２のゲート、または容量素子１０３の一対の電極のうちの一方とすることができる。
（記憶素子１００ａの駆動方法）
図１（Ｂ）に示した記憶素子１００ａの駆動方法について説明する。
まず、記憶素子１００ａにデータを書き込む動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ１０１を介して、データ（コンフィギュレーションデータ）に対応する信号電位（端子Ｄに入力される信号電位）をトランジスタ１０２のゲート、及び容量素子１０３の一対の電極のうちの一方に入力する。その後、ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０１をオフ状態とすることによって、トランジスタ１０２のゲート、及び容量素子１０３の一対の電極のうちの一方に当該信号電位を保持する。こうして、記憶素子１００ａにデータを書き込むことができる。
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０１はオフ電流が著しく小さい。ここで、トランジスタ１０１をエンハンスメント型（ノーマリオフ型）トランジスタとし、記憶素子１００ａに電源電圧が供給されない間、当該トランジスタのゲートに接地電位が入力される構成とすることによって、記憶素子１００ａに電源電圧が供給されない間、当該トランジスタをオフ状態とすることができる。こうして、記憶素子１００ａに電源電圧が供給されない間も、トランジスタ１０２のゲート、及び容量素子１０３の一対の電極のうちの一方の電位（信号電位）は長期間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子１００ａはデータを保持することができる。
次いで、記憶素子１００ａからデータを読み出す動作について説明する。トランジスタ１０２のソース（端子Ｓ）、及び容量素子１０３の一対の電極のうちの他方（端子Ｃ）の電位を、当該信号電位に応じてトランジスタ１０２のソースとドレイン間の状態が異なるような電位とする。ここで、トランジスタ１０２のソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。トランジスタ１０２のソースとドレイン間の状態を検出することによって、記憶素子１００ａに保持されたデータを読み出す。
なお、端子Ｃの電位を制御することによって、記憶素子１００ａに保持されたデータに関わらず、トランジスタ１０２をオン状態、つまり、トランジスタ１０２のソースとドレイン間を導通状態とすることもできる。また、端子Ｃの電位を制御することによって、記憶素子１００ａに保持されたデータに関わらず、トランジスタ１０２をオフ状態、つまり、トランジスタ１０２のソースとドレイン間を非導通状態とすることもできる。
以上が、記憶素子１００ａの駆動方法についての説明である。
メモリエレメント３００が有する複数の記憶素子１００ａそれぞれにおいて、上記のようにデータの書き込み及び読み出しを行うことによって、メモリエレメント３００は複数のデータ（コンフィギュレーションデータ）の書き込み及び読み出しを行うことができる。
（記憶素子の構成２）
上記（記憶素子の構成１）とは異なる構成の記憶素子について説明する。
図１（Ｃ）に示す記憶素子１００ｂは、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１４１とを有する。トランジスタ１０１はチャネルが酸化物半導体層に形成される。なお、図１（Ｃ）では、トランジスタ１０１のチャネルが酸化物半導体層に形成されていることを示すため、「ＯＳ」の符号を付している。トランジスタ１０１のゲートは端子Ｗと電気的に接続される。トランジスタ１０１のソース及びドレインの一方は端子Ｄと電気的に接続される。トランジスタ１０１のソース及びドレインの他方は、トランジスタ１０２のゲートと電気的に接続される。トランジスタ１０２のソース及びドレインの一方は、端子Ｓと電気的に接続される。トランジスタ１０２のソース及びドレインの他方は、トランジスタ１４１のソースとドレイン間を介して端子Ｂと電気的に接続され、トランジスタ１４１のゲートは端子Ｘと電気的に接続される。ここで、各端子は、配線や電極と電気的に接続される構成とすることができる。
端子Ｗに電気的に接続される配線を書き込みワード線、端子Ｘに電気的に接続される配線を読み出しワード線、端子Ｄに電気的に接続される配線をデータ線、端子Ｂに電気的に接続される配線をビット線とも呼ぶ。なお、データ線とビット線は共有することもできる。ここで、データ線とビット線とを共有して同じ配線とした場合に、当該配線はビット線と呼ぶことにする。
ここで、チャネルが酸化物半導体層に形成されるトランジスタ１０１がオフ状態となることによってフローティングとなるノードは、トランジスタ１０２のゲートとすることができる。
（記憶素子１００ｂの駆動方法）
図１（Ｃ）に示した記憶素子１００ｂの駆動方法について説明する。
まず、記憶素子１００ｂにデータを書き込む動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ１０１を介して、データ（コンフィギュレーションデータ）に対応する信号電位（端子Ｄに入力される信号電位）をトランジスタ１０２のゲートに入力する。その後、ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０１をオフ状態とすることによって、トランジスタ１０２のゲートに当該信号電位を保持する。こうして、記憶素子１００ｂにデータを書き込むことができる。
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０１はオフ電流が著しく小さい。ここで、トランジスタ１０１をエンハンスメント型（ノーマリオフ型）トランジスタとし、記憶素子１００ｂに電源電圧が供給されない間、当該トランジスタのゲートに接地電位が入力される構成とすることによって、記憶素子１００ｂに電源電圧が供給されない間、当該トランジスタをオフ状態とすることができる。こうして、記憶素子１００ｂに電源電圧が供給されない間も、トランジスタ１０２のゲートの電位（信号電位）は長期間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子１００ｂはデータを保持することができる。
次いで、記憶素子１００ｂからデータを読み出す動作について説明する。トランジスタ１０２のソース（端子Ｓ）を、当該信号電位に応じてトランジスタ１０２のソースとドレイン間の状態が異なるような電位とする。ここで、トランジスタ１０２のソースとドレイン間の状態とは、非導通状態であるか導通状態であるかを示すものとする。そして、ゲートに入力される制御信号（端子Ｘに入力される制御信号）によってトランジスタ１４１をオン状態として、トランジスタ１０２のソースとドレイン間の状態を検出することによって、記憶素子１００ｂに保持されたデータを読み出す。
なお、端子Ｓ（端子Ｓに電気的に接続される配線）は、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
以上が、記憶素子１００ｂの駆動方法についての説明である。
メモリエレメント３００が有する複数の記憶素子１００ｂそれぞれにおいて、上記のようにデータの書き込み及び読み出しを行うことによって、メモリエレメント３００は複数のデータ（コンフィギュレーションデータ）の書き込み及び読み出しを行うことができる。
（記憶素子の構成３）
上記（記憶素子の構成１）や（記憶素子の構成２）とは異なる構成の記憶素子について説明する。
図１（Ｄ）に示す記憶素子１００ｃは、トランジスタ１０４と、容量素子１０５とを有する。トランジスタ１０４はチャネルが酸化物半導体層に形成される。図１（Ｄ）では、トランジスタ１０４のチャネルが酸化物半導体層に形成されていることを示すため、「ＯＳ」の符号を付している。トランジスタ１０４のゲートは端子Ｗと電気的に接続される。トランジスタ１０４のソース及びドレインの一方は端子Ｂと電気的に接続される。トランジスタ１０４のソース及びドレインの他方は、容量素子１０５の一対の電極のうちの一方と電気的に接続される。ここで、各端子は、配線や電極と電気的に接続される構成とすることができる。
端子Ｗに電気的に接続される配線をワード線、端子Ｂに電気的に接続される配線をビット線とも呼ぶ。
ここで、チャネルが酸化物半導体層に形成されるトランジスタ１０４がオフ状態となることによってフローティングとなるノードは、容量素子１０５の一対の電極のうちの一方とすることができる。
（記憶素子１００ｃの駆動方法）
図１（Ｄ）に示した記憶素子１００ｃの駆動方法について説明する。
まず、記憶素子１００ｃにデータを書き込む動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってオン状態を選択されたトランジスタ１０４を介して、データ（コンフィギュレーションデータ）に対応する信号電位（端子Ｂに入力される信号電位）を容量素子１０５の一対の電極のうちの一方に入力する。その後、ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０４をオフ状態とすることによって、容量素子１０５に当該信号電位を保持する。こうして、記憶素子１００ｃにデータを書き込むことができる。
ここで、酸化物半導体層にチャネルが形成されるトランジスタ１０４はオフ電流が著しく小さい。ここで、トランジスタ１０４をエンハンスメント型（ノーマリオフ型）トランジスタとし、記憶素子１００ｃに電源電圧が供給されない間、当該トランジスタのゲートに接地電位が入力される構成とすることによって、記憶素子１００ｃに電源電圧が供給されない間、当該トランジスタをオフ状態とすることができる。こうして、記憶素子１００ｃに電源電圧が供給されない間も、容量素子１０５の一対の電極のうちの一方の電位（信号電位）は長期間にわたって保持される。よって、電源電圧の供給を停止した後も記憶素子１００ｃはデータを保持することができる。
次いで、記憶素子１００ｃからデータを読み出す動作について説明する。ゲートに入力される制御信号（端子Ｗに入力される制御信号）によってトランジスタ１０４をオン状態として、端子Ｂから容量素子１０５の一対の電極のうちの一方に保持されていた信号電位（当該信号電位に対応する電荷量ということもできる）を検出することによって、記憶素子１００ｃに保持されたデータを読み出す。
なお、容量素子１０５の一対の電極のうちの他方は、端子Ｃと電気的に接続される構成とすることができる。端子Ｃは、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
以上が、記憶素子１００ｃの駆動方法についての説明である。
メモリエレメント３００が有する複数の記憶素子１００ｃそれぞれにおいて、上記のようにデータの書き込み及び読み出しを行うことによって、メモリエレメント３００は複数のデータ（コンフィギュレーションデータ）の書き込み及び読み出しを行うことができる。
（記憶素子のバリエーション）
上述した（記憶素子の構成１）、（記憶素子の構成２）、（記憶素子の構成３）において、記憶素子は更に、ダイオードや、抵抗素子や、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、（記憶素子の構成２）において、更に容量素子を有し、当該容量素子の一対の電極のうちの一方はトランジスタ１０２のゲートと電気的に接続されていてもよい。当該容量素子の一対の電極のうちの他方は、一定の電位（例えば、接地電位等の低電源電位）が入力される構成とすることができる。
なお、メモリエレメント３００は、ロジックエレメント３１０の状態（ルックアップテーブル３１２によって行われる論理演算の種類、及び選択回路３１４が選択する接続関係）に対応するコンフィギュレーションデータを複数組記憶するメモリ容量を有し、複数組のコンフィギュレーションデータから任意の１組のコンフィギュレーションデータを選択してコンフィギュレーションメモリ３１１に記憶させることができる。
以上が、本発明のプログラマブルＬＳＩの一態様である。
上記構成によって、メモリエレメント３００への電源電圧の供給が停止した後も、メモリエレメント３００は、長期間に渡って、データ（コンフィギュレーションデータ）に対応する信号電位を保持し続けることが可能となる。つまり、メモリエレメント３００は不揮発性メモリのように機能させることができる。
このようなメモリエレメント３００と、複数のロジックエレメント３１０とを有するプログラマブルＬＳＩでは、メモリエレメント３００の定期的なリフレッシュ動作が不要、若しくはリフレッシュ動作を行う頻度を非常に低くすることができ、消費電力を低減することができる。また、プログラマブルＬＳＩへの電源電圧の供給開始のたびにメモリエレメント３００へのデータの書き込みを行う必要がない。したがって、コンフィギュレーションにかかる時間を短くすることができる。そのため、プログラマブルＬＳＩが所定の機能を発揮可能な状態となる（起動する）までの時間を短くすることができる。
こうして、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、低消費電力で、起動時間が高速なプログラマブルＬＳＩを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１において示したメモリエレメント３００の更に具体的な一態様について説明する。
メモリエレメント３００は、実施の形態１で示した記憶素子（（記憶素子の構成１）、（記憶素子の構成２）、または（記憶素子の構成３））をマトリクス状に複数配置したメモリセルアレイを有する構成とすることができる。
メモリエレメント３００は、メモリセルアレイに加えて、デコーダ（行デコーダ、列デコーダ）、プリチャージ回路、センスアンプ回路、及び一時記憶回路のいずれかまたは全てを有する構成とすることができる。なお、これらの回路のうちのいくつかをまとめて１つの回路とすることもできる。例えば、センスアンプ回路は、一時記憶回路の機能を有していてもよい。
デコーダ（行デコーダ、列デコーダ）は、メモリセルアレイ中の任意の記憶素子を選択する機能を有する。メモリエレメント３００は、デコーダ（行デコーダ、列デコーダ）によって選択された記憶素子において、データの書き込みや読み出しを行う。プリチャージ回路は、記憶素子からデータを読み出す前に、メモリセルアレイに含まれるビット線を所定の電位にする（プリチャージする）機能を有する。プリチャージ回路によって、ビット線の電位を所定の電位とした後に記憶素子からデータを読み出すことができるので、記憶素子からのデータの読み出し速度を速くすることができる。センスアンプ回路は、記憶素子に保持されたデータに対応するビット線の電位を増幅し、出力する機能を有する。センスアンプ回路によって、データをより高速且つ正確に読み出すことができる。一時記憶回路は、ページバッファやラッチ回路とも呼ばれ、メモリエレメントの外部から入力されたデータを一時的に保持する機能を有する。また、一時記憶回路は、メモリセルアレイから読み出されたデータを保持する機能を有していてもよい。
図２に、メモリエレメント３００の構成の一態様を模式的に示す。図２において、メモリエレメント３００は、メモリセルアレイ４００と、列デコーダ４０３と、行デコーダ４０４と、プリチャージ回路４０２と、センスアンプ回路４０１とを有する。
なお、図２において、プリチャージ回路４０２と、センスアンプ回路４０１とは、メモリセルアレイ４００の列デコーダ４０３が設けられた側に設けた構成を示したがこれに限定されない。プリチャージ回路４０２とセンスアンプ回路４０１の一方または両方は、メモリセルアレイ４００を挟んで列デコーダ４０３と対向する側に設けてもよい。また、プリチャージ回路４０２とセンスアンプ回路４０１とはまとめて１つの回路としてもよい。
なお、メモリエレメント３００は、ダイオード、抵抗素子、演算回路（演算素子）、スイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
（メモリセルアレイの構成）
メモリセルアレイ４００の構成の更に具体的な一態様について説明する。
（メモリセルアレイの構成１）
メモリセルアレイ４００は、実施の形態１において図１（Ｂ）で示した記憶素子１００ａをマトリクス状に複数有する構成とすることができる。例えば、図３に示すメモリセルアレイ４００はｍ×ｎ（ｍは２以上の自然数、ｎは２以上の自然数）個の記憶素子（記憶素子１００ａ（ｉ，ｊ）：ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。ｍ×ｎ個の記憶素子（記憶素子１００ａ（ｉ，ｊ））それぞれは、図１（Ｂ）に示した記憶素子１００ａとすることができる。メモリセルアレイ４００に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
図３において、同じ列に並んだ記憶素子において、端子Ｂ及び端子Ｄに電気的に接続される配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ａ（１，１）乃至記憶素子１００ａ（ｍ，１））において、端子Ｂ及び端子Ｄに電気的に接続される配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶことができる。
図３において、同じ列に並んだ記憶素子において、端子Ｓに電気的に接続される配線（ＳＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ａ（１，１）乃至記憶素子１００ａ（ｍ，１））において、端子Ｓに電気的に接続される配線（ＳＬ１）を共有している。なお、端子Ｓに電気的に接続される配線（ＳＬｊ）は、メモリセルアレイに含まれる全ての記憶素子において共有することもできる。
図３において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ａ（１，１）乃至記憶素子１００ａ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）は書き込みワード線と呼ぶこともできる。
図３において、同じ行に並んだ記憶素子において、端子Ｃに電気的に接続される配線（ＣＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ａ（１，１）乃至記憶素子１００ａ（１，ｎ））において、端子Ｃに電気的に接続される配線（ＣＬ１）を共有している。配線（ＣＬｉ）は読み出しワード線と呼ぶこともできる。
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）、複数の配線（ＳＬｊ）を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）、複数の配線（ＣＬｉ）を設けてもよい。
また、図３に示した構成において、各配線を更に共有することもできる。配線を共有することによって、メモリセルアレイ４００の微細化及び高集積化を実現することができる。
図３に示すメモリセルアレイ４００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ａ（ｉ，ｊ））において選択的に、データの書き込みが行われる。具体的には、配線（ＷＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子のうち、データを書き込む対象の記憶素子以外のトランジスタ１０１をオフ状態とし、且つデータを書き込む対象の記憶素子のトランジスタ１０１をオン状態とする。こうして、指定された記憶素子にデータを書き込む。また、配線（ＣＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ａ（ｉ，ｊ））において選択的に、データの読み出しが行われる。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子のうち、データを読み出す対象の記憶素子以外のトランジスタ１０２を（保持されたデータに関わらず）オフ状態とし、且つデータを読み出す対象の記憶素子のトランジスタ１０２は、保持されたデータ（信号電位）によって状態が異なるようにする。こうして、指定された記憶素子からデータを読み出す。なお、指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施に形態で説明した記憶素子１００ａの駆動方法と同様であるため説明は省略する。
（メモリセルアレイの構成２）
メモリセルアレイ４００は、実施の形態１において図１（Ｂ）で示した記憶素子１００ａをマトリクス状に複数有する構成とすることができる。例えば、図６（Ｂ）に示すメモリセルアレイ４００はｍ×ｎ（ｍは２以上の自然数、ｎは２以上の自然数）個の記憶素子（記憶素子１００ａ（ｉ，ｊ）：ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。ｍ×ｎ個の記憶素子（記憶素子１００ａ（ｉ，ｊ））それぞれは、図１（Ｂ）に示した記憶素子１００ａとすることができる。メモリセルアレイ４００に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
図６（Ｂ）に示す構成では、記憶素子群４００＿ｊの両端の一方に位置する記憶素子（記憶素子１００ａ（１，ｊ））において、端子Ｄは配線（ＢＬｊ）に電気的に接続され、端子Ｂはスイッチとして機能するトランジスタ１８１を介して配線（ＢＬｊ）に電気的に接続されている。記憶素子群４００＿ｊの両端の他方に位置する記憶素子（記憶素子１００ａ（ｍ，ｊ））において、端子Ｓはスイッチとして機能するトランジスタ１８２を介して配線（ＳＬｊ）に電気的に接続されている。なお、トランジスタ１８２を省略し、記憶素子群４００＿ｊの両端の他方に位置する記憶素子（記憶素子１００ａ（ｍ，ｊ））において、端子Ｓが直接、配線（ＳＬｊ）に接続されていてもよい。記憶素子群４００＿ｊの両端以外の記憶素子では、隣接する記憶素子のうち一方の記憶素子の端子Ｓが他方の記憶素子の端子Ｂと電気的に接続され、且つ端子Ｆが他方の記憶素子の端子Ｄと電気的に接続される。ここで、端子Ｆは、図６（Ａ）に示すとおり、トランジスタ１０２のゲートと電気的に接続されるノードに設けられた端子である。よって、図６（Ｂ）に示す構成では、記憶素子群４００＿ｊに含まれるトランジスタ１０２が直列に電気的に接続され、且つトランジスタ１０１が直列に電気的に接続された構成であるとみなすこともできる。配線（ＢＬｊ）はビット線と呼ぶこともできる。
図６（Ｂ）において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ａ（１，１）乃至記憶素子１００ａ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）は書き込みワード線と呼ぶこともできる。
図６（Ｂ）において、同じ行に並んだ記憶素子において、端子Ｃに電気的に接続される配線（ＣＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ａ（１，１）乃至記憶素子１００ａ（１，ｎ））において、端子Ｃに電気的に接続される配線（ＣＬ１）を共有している。配線（ＣＬｉ）は読み出しワード線と呼ぶこともできる。
しかし、これに限定されず、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）、複数の配線（ＣＬｉ）を設けてもよい。
また、図６（Ｂ）に示した構成において、各配線を更に共有することもできる。配線を共有することによって、メモリセルアレイ４００の微細化及び高集積化を実現することができる。
なお、図６（Ｂ）では、記憶素子群４００＿ｊが１行分設けられた構成のメモリセルアレイ４００を例示したがこれに限定されない。メモリセルアレイ４００には、記憶素子群４００＿ｊがマトリクス状に設けられていてもよい。
図６（Ｂ）に示すメモリセルアレイ４００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ａ（ｉ，ｊ））において選択的に、データの書き込みが行われる。具体的には、配線（ＳＬｊ）に近い側に配置された記憶素子から順にデータの書き込みが行われる。書き込み対象の記憶素子及び当該記憶素子よりも配線（ＢＬｊ）に近い側に設けられた全ての記憶素子のトランジスタ１０１を、配線（ＷＬｉ）に入力される信号によってオン状態とする。また、書き込み対象の記憶素子よりも配線（ＳＬｊ）に近い側に配置された全ての記憶素子のトランジスタ１０１を、配線（ＷＬｉ）に入力される信号によってオフ状態とする。こうして、書き込み対象の記憶素子に配線（ＢＬｊ）からデータに対応する信号電位を入力する。なお、データを書き込む間は、トランジスタ１８１及びトランジスタ１８２の一方または両方はオフ状態である。また、配線（ＣＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ａ（ｉ，ｊ））において選択的に、データの読み出しが行われる。具体的には、配線（ＣＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトランジスタ１０２を（保持されたデータに関わらず）オン状態とし、且つデータを読み出す対象の記憶素子のトランジスタ１０２は、保持されたデータ（信号電位）によって状態が異なるようにする。なお、データを読み出す間は、トランジスタ１８１及びトランジスタ１８２はオン状態である。こうして、指定された記憶素子からデータを読み出す。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施に形態で説明した記憶素子１００ａの駆動方法と同様であるため説明は省略する。
（メモリセルアレイの構成３）
メモリセルアレイ４００は、実施の形態１において図１（Ｃ）で示した記憶素子１００ｂをマトリクス状に複数有する構成とすることができる。例えば、図４に示すメモリセルアレイ４００はｍ×ｎ（ｍは２以上の自然数、ｎは２以上の自然数）個の記憶素子（記憶素子１００ｂ（ｉ，ｊ）：ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。ｍ×ｎ個の記憶素子（記憶素子１００ｂ（ｉ，ｊ））それぞれは、図１（Ｃ）に示した記憶素子１００ｂとすることができる。メモリセルアレイ４００に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
図４において、同じ列に並んだ記憶素子において、端子Ｂ及び端子Ｄに電気的に接続される配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｂ及び端子Ｄに電気的に接続される配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶことができる。
図４において、同じ列に並んだ記憶素子において、端子Ｓに電気的に接続される配線（ＳＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（ｍ，１））において、端子Ｓに電気的に接続される配線（ＳＬ１）を共有している。なお、端子Ｓに電気的に接続される配線（ＳＬｊ）は、メモリセルアレイに含まれる全ての記憶素子において共有することもできる。
図４において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）は書き込みワード線と呼ぶこともできる。
図４において、同じ行に並んだ記憶素子において、端子Ｘに電気的に接続される配線（ＸＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｂ（１，１）乃至記憶素子１００ｂ（１，ｎ））において、端子Ｘに電気的に接続される配線（ＸＬ１）を共有している。配線（ＸＬｉ）は読み出しワード線と呼ぶこともできる。
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）、複数の配線（ＳＬｊ）を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）、複数の配線（ＸＬｉ）を設けてもよい。
また、図４に示した構成において、各配線を更に共有することもできる。配線を共有することによって、メモリセルアレイ４００の微細化及び高集積化を実現することができる。
図４に示すメモリセルアレイ４００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの書き込みが行われる。具体的には、配線（ＷＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを書き込む対象の記憶素子以外のトランジスタ１０１をオフ状態とし、データを書き込む対象の記憶素子のトランジスタ１０１をオン状態とする。こうして、選択的にデータの書き込みが行われる。また、配線（ＸＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｂ（ｉ，ｊ））において選択的に、データの読み出しが行われる。具体的には、配線（ＸＬｉ）に入力される信号によって、同じ配線（ＢＬｊ）に電気的に接続された記憶素子において、データを読み出す対象の記憶素子以外のトランジスタ１４１をオフ状態とし、且つデータを読み出す対象の記憶素子のトランジスタ１４１をオン状態とする。こうして、選択的にデータの読み出しが行われる。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施に形態で説明した記憶素子１００ｂの駆動方法と同様であるため説明は省略する。
（メモリセルアレイの構成４）
メモリセルアレイ４００は、実施の形態１において図１（Ｄ）で示した記憶素子１００ｃをマトリクス状に複数有する構成とすることができる。例えば、図５に示すメモリセルアレイ４００はｍ×ｎ（ｍは２以上の自然数、ｎは２以上の自然数）個の記憶素子（記憶素子１００ｃ（ｉ，ｊ）：ｉはｍ以下の自然数、ｊはｎ以下の自然数）を有する。ｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））それぞれは、図１（Ｄ）に示した記憶素子１００ｃとすることができる。メモリセルアレイ４００に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
図５において、同じ列に並んだ記憶素子において、端子Ｂに電気的に接続される配線（ＢＬｊ）を共有している。例えば、第１列に並んだ記憶素子（記憶素子１００ｃ（１，１）乃至記憶素子１００ｃ（ｍ，１））において、端子Ｂに電気的に接続される配線（ＢＬ１）を共有している。配線（ＢＬｊ）はビット線と呼ぶことができる。
図５において、同じ行に並んだ記憶素子において、端子Ｗに電気的に接続される配線（ＷＬｉ）を共有している。例えば、第１行に並んだ記憶素子（記憶素子１００ｃ（１，１）乃至記憶素子１００ｃ（１，ｎ））において、端子Ｗに電気的に接続される配線（ＷＬ１）を共有している。配線（ＷＬｉ）はワード線と呼ぶこともできる。
しかし、これに限定されず、同じ列に並んだ記憶素子において、複数の配線（ＢＬｊ）を設けてもよいし、同じ行に並んだ記憶素子において、複数の配線（ＷＬｉ）を設けてもよい。また、ｍ×ｎ個の記憶素子（記憶素子１００ｃ（ｉ，ｊ））において、端子Ｃは同じ電極や配線と電気的に接続されていても良いし、異なる電極や配線と電気的に接続されていてもよい。
また、図５に示した構成において、各配線を更に共有することもできる。配線を共有することによって、メモリセルアレイ４００の微細化及び高集積化を実現することができる。
図５に示すメモリセルアレイ４００では、配線（ＷＬｉ）に入力される信号によって指定された行の記憶素子（記憶素子１００ｃ（ｉ，ｊ））において選択的に、データの書き込み及び読み出しが行われる。具体的には、配線（ＷＬｉ）に入力される信号によって、書き込み対象の記憶素子以外のトランジスタ１０４をオフ状態とし、且つ書き込み対象の記憶素子のトランジスタ１０４をオン状態として、選択的にデータの書き込みを行う。また、配線（ＷＬｉ）に入力される信号によって、読み出し対象の記憶素子以外のトランジスタ１０４をオフ状態とし、且つ読み出し対象の記憶素子のトランジスタ１０４をオン状態として、選択的にデータの読み出しを行う。指定された記憶素子におけるデータの書き込み及び読み出しの方法は、上記実施に形態で説明した記憶素子１００ｃの駆動方法と同様であるため説明は省略する。
（メモリセルアレイのバリエーション）
上述した（メモリセルアレイの構成１）、（メモリセルアレイの構成２）、（メモリセルアレイの構成３）、（メモリセルアレイの構成４）において、メモリセルアレイは更に、ダイオード、抵抗素子、演算回路（演算素子）、スイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
なお、メモリエレメント３００は、ロジックエレメント３１０の状態（ルックアップテーブル３１２によって行われる論理演算の種類、及び選択回路３１４が選択する接続関係）に対応するコンフィギュレーションデータを複数組記憶するメモリ容量を有し、複数組のコンフィギュレーションデータから任意の１組のコンフィギュレーションデータを選択してコンフィギュレーションメモリ３１１に記憶させることができる。この場合に、同じ組のコンフィギュレーションデータを、メモリセルアレイ４００の同じ行の記憶素子に記憶させておくことによって、１行の読み出し動作で１組のコンフィギュレーションデータ読み出すことができる。こうして、コンフィギュレーションにかかる時間を短くすることができる。
（センスアンプ回路の構成）
次いで、図２におけるセンスアンプ回路４０１の構成の具体的な一態様について説明する。センスアンプ回路４０１は、複数のセンスアンプを有する構成とすることができる。各センスアンプは、メモリセルアレイ４００に配置されたビット線毎に設けることができる。各センスアンプによってビット線の電位を増幅し、各センスアンプの出力端子から検出することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各センスアンプの出力端子から出力される信号は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、センスアンプ回路４０１によって、メモリセルアレイ４００の各記憶素子に保持されたデータを検出することができる。
センスアンプは、インバータや、バッファを用いて構成することができる。例えば、ラッチ回路を用いた構成（ラッチ型のセンスアンプ）とすることができる。また、センスアンプは、比較器を用いて構成することができる。例えば、差動増幅器（オペアンプ）を用いた構成（オペアンプ型のセンスアンプ）とすることもできる。
特に、メモリセルアレイ４００を構成する記憶素子として、図１（Ｄ）に示した様な構成の記憶素子１００ｃを用いる場合には、センスアンプ回路４０１が有するセンスアンプとして、ラッチ型のセンスアンプを用いることが好ましい。ラッチ型のセンスアンプでは、入力信号を増幅し、且つ増幅した信号を保持することができる。そのため、記憶素子１００ｃから情報を読み出す際に、記憶素子１００ｃの容量素子１０５に保持された信号電位に対応する電荷が変化（読み出し破壊）しても、当該信号電位に対応する信号をラッチ型のセンスアンプによって保持し、記憶素子１００ｃに再び書き込むことができる。
以下、図８及び図９を用いて、センスアンプ回路４０１のより具体的な一態様について説明する。
（センスアンプ回路の構成１）
図８（Ａ）は、バッファ４４１を用いて構成したセンスアンプ回路４０１の例である。センスアンプ回路４０１は、ｎ個のバッファ４４１を有し、ｎ個のバッファ４４１それぞれは、メモリセルアレイ４００に配置されたビット線（ＢＬ１乃至ＢＬｎ）毎に設けられる。ｎ個のバッファ４４１によって、ビット線（ＢＬ１乃至ＢＬｎ）の電位を増幅し、出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各バッファ４４１の出力端子から出力される信号は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、ｎ個のバッファ４４１を用いたセンスアンプ回路４０１によって、メモリセルアレイ４００の各記憶素子に保持されたデータを検出することができる。
（センスアンプ回路の構成２）
図８（Ｂ）は、比較器４４２を用いて構成したセンスアンプ回路４０１の例である。センスアンプ回路４０１は、ｎ個の比較器４４２を有し、ｎ個の比較器４４２それぞれは、メモリセルアレイ４００に配置されたビット線（ＢＬ１乃至ＢＬｎ）毎に設けられる。ｎ個の比較器４４２によって、参照電位（図８（Ｂ）中、ｒｅｆと表記）と、ビット線（ＢＬ１乃至ＢＬｎ）の電位とを比較し、その比較結果を出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各比較器４４２の出力端子から出力される信号は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、ｎ個の比較器４４２を用いたセンスアンプ回路４０１によって、メモリセルアレイ４００の各記憶素子に保持されたデータを検出することができる。
（センスアンプ回路の構成３）
図８（Ｃ）及び図８（Ｄ）は、ラッチ回路４４３を用いて構成したセンスアンプ回路４０１の例である。ラッチ回路４４３は、例えば、インバータ４４４とインバータ４４５によって構成することができる。センスアンプ回路４０１は、ｎ個のラッチ回路４４３を有し、ｎ個のラッチ回路４４３それぞれは、メモリセルアレイ４００に配置されたビット線（ＢＬ１乃至ＢＬｎ）毎に設けられる。ｎ個のラッチ回路４４３によって、ビット線（ＢＬ１乃至ＢＬｎ）の電位を増幅し、出力端子（ＯＵＴ１乃至ＯＵＴｎ）から出力することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各ラッチ回路４４３の出力端子から出力される信号（増幅した信号）は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、ｎ個のラッチ回路４４３を用いたセンスアンプ回路４０１によって、メモリセルアレイ４００の各記憶素子に保持されたデータを検出することができる。
また、ｎ個のラッチ回路４４３それぞれは、増幅した信号を保持することができる。そのため、メモリセルアレイ４００の記憶素子から情報を読み出す際に、読み出し破壊が起こっても、対応する信号をｎ個のラッチ回路４４３それぞれによって保持し、当該記憶素子に再び書き込むことができる。
例えば、メモリセルアレイ４００を構成する記憶素子として、図１（Ｄ）に示した様な構成の記憶素子１００ｃを用いる場合に、図８（Ｃ）や図８（Ｄ）に示す構成のセンスアンプ回路４０１を用いるのが好ましい。記憶素子１００ｃから情報を読み出す際に、記憶素子１００ｃの容量素子１０５に保持された信号電位に対応する電荷が変化（読み出し破壊）しても、当該信号電位に対応する信号をラッチ回路４４３によって保持し、記憶素子１００ｃに再び書き込むことができる。なお、ラッチ回路４４３に保持された信号を、インバータ等の演算素子を介して、記憶素子１００ｃに再び書き込むこともできる。また、ラッチ回路４４３を構成する複数のインバータの駆動能力をそれぞれ適宜設定することによって、ラッチ回路４４３によってデータが読み出される記憶素子１００ｃにおける読み出し破壊を抑制することができる。インバータの駆動能力は、インバータを構成するトランジスタのチャネル幅（ゲート幅）を大きくすることによって大きくし、チャネル幅（ゲート幅）を小さくすることによって小さくすることができる。一例として、図８（Ｃ）のラッチ回路４４３が有するインバータ４４５、及び図８（Ｄ）のラッチ回路４４３が有するインバータ４４４の駆動能力を小さくする、具体的には、これらインバータを構成するトランジスタのチャネル幅（ゲート幅）を小さくすることによって、ラッチ回路４４３によってデータが読み出される記憶素子１００ｃにおける読み出し破壊を抑制することができる。
また、図８（Ｃ）や図８（Ｄ）に示したような、ラッチ回路４４３を用いて構成したセンスアンプ回路４０１では、上述のとおり信号を保持する機能を有するため、一時記憶回路として用いることもできる。例えば、ラッチ回路４４３を用いて構成したセンスアンプ回路４０１は、メモリエレメント３００の外部から入力されるデータを一時的に保持する回路（ページバッファ等）としても用いることができる。
（センスアンプ回路のバリエーション）
なお、センスアンプ回路は、ダイオード、抵抗素子、演算回路（演算素子）、及びスイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
図９（Ａ）は、図８を用いて説明したセンスアンプ回路４０１の各センスアンプの構成を模式的に示した図である。センスアンプ１４５１は、図８（Ａ）におけるバッファ４４１、図８（Ｂ）における比較器４４２、または図８（Ｃ）や図８（Ｄ）におけるラッチ回路４４３に相当する。ＢＬｘは、ビット線（ＢＬ１乃至ＢＬｎ）のいずれか一に対応し、ＯＵＴｘは、出力端子（ＯＵＴ１乃至ＯＵＴｎ）のいずれか一に対応する。図９（Ａ）に示した構成において、ダイオード、抵抗素子、演算回路（演算素子）、またはスイッチを追加した構成のセンスアンプ回路とすることができる。
図９（Ｂ）の様に、ビット線（ＢＬｘ）とセンスアンプ１４５１との間に、素子１４５０を設けた構成としてもよい。素子１４５０として、例えばスイッチを用いることができる。
図９（Ｃ）の様に、素子１４５０を介して端子ＶＲがビット線（ＢＬｘ）と電気的に接続される構成としてもよい。素子１４５０として、例えばスイッチ、抵抗素子、ダイオードを用いることができる。
図９（Ｄ）は、図９（Ｃ）における素子１４５０としてスイッチ１４５２を設けた例であり、図９（Ｆ）はスイッチ１４５２として、制御信号ＰＳＷがゲートに入力されるトランジスタを用いた例である。図９（Ｄ）や図９（Ｆ）に示す構成では、端子ＶＲに所定の電位を与え、スイッチ１４５２をオン状態とすることによってビット線（ＢＬｘ）を所定の電位にプリチャージすることができる。こうして、センスアンプ回路４０１を、プリチャージ回路４０２としても用いることができる。
図９（Ｅ）は、図９（Ｃ）における素子１４５０として負荷１４５３を設けた例であり、図９（Ｇ）は負荷１４５３として、ダイオード接続されたトランジスタを用いた例である。図９（Ｅ）や図９（Ｇ）に示す構成では、図１（Ｂ）に示した記憶素子１００ａや図１（Ｃ）に示した記憶素子１００ｂから読み出し動作を行う際に、保持された信号電位によってトランジスタ１０２がオフ状態の場合には、端子ＶＲの電位をセンスアンプに入力することができる。
（プリチャージ回路の構成）
次いで、図２におけるプリチャージ回路４０２の構成の具体的な一態様について、図７を用いて説明する。図７において、プリチャージ回路４０２はプリチャージ線ＰＲと、複数のスイッチ４４６とを有する。各スイッチ４４６は、メモリセルアレイ４００に配置されたビット線（ＢＬ１乃至ＢＬｎ）毎に設けることができる。各スイッチ４４６によって各ビット線とプリチャージ線ＰＲとの電気的接続を選択し、各ビット線にプリチャージ線ＰＲの電位（プリチャージ電位）を入力することができる。スイッチ４４６としては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチ４４６として、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
なお、プリチャージ回路４０２は、ダイオード、抵抗素子、演算回路（演算素子）、別のスイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。
以上が、メモリエレメントのバリエーションの説明である。
なお、本発明の一態様は、上記メモリエレメントと同様の構成を有する記憶装置や当該記憶装置を用いた半導体装置とすることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、ロジックエレメント３１０が有するコンフィギュレーションメモリ３１１の態様について説明する。コンフィギュレーションメモリ３１１は、例えば、ラッチ回路や容量素子を用いて構成することができる。
図１０（Ａ）及び図１０（Ｂ）は、コンフィギュレーションメモリ３１１が有する記憶素子として、ラッチ回路を用いた記憶素子５０１または記憶素子５０２を適用した例である。ラッチ回路は、インバータ５１１及びインバータ５１２を用いて構成することができる。記憶素子５０１及び記憶素子５０２において、入力端子ＩＮから入力されたデータは保持され、出力端子ＯＵＴから出力される。
記憶素子５０１または記憶素子５０２を用いて、コンフィギュレーションメモリ３１１を構成する場合には、コンフィギュレーションメモリ３１１をセンスアンプ回路４０１として、またはセンスアンプ回路４０１の一部として用いることもできる。つまり、コンフィギュレーションメモリ３１１とセンスアンプ回路４０１との構成の一部または全部を共有することもできる。
図１０（Ｃ）は、コンフィギュレーションメモリ３１１が有する記憶素子として、容量素子５１３を用いた記憶素子５０３を適用した例である。記憶素子５０３は、容量素子５１３の一対の電極のうちの一方に、入力された信号電位を保持させることによって、データを記憶することができる。こうして、記憶素子５０３において、入力端子ＩＮから入力されたデータは保持され、出力端子ＯＵＴから出力される。なお、容量素子５１３の一対の電極のうちの他方には、電位Ｖ０が与えられる構成とすることができる。電位Ｖ０は低電源電位（例えば、接地電位）とすることができる。
なお、メモリエレメント３００において特定のワード線や特定の読み出しワード線を選択し続けることによって、メモリエレメント３００からコンフィギュレーションメモリ３１１にコンフィギュレーションデータが入力され続ける構成とすることができる。このとき、コンフィギュレーションメモリ３１１が有する記憶素子として、容量素子５１３を用いた記憶素子５０３を適用する場合には、容量素子５１３の容量値はより少なくすることができる。例えば、容量素子５１３の代わりに寄生容量を用いることによって、コンフィギュレーションメモリ３１１を省略することもできる。そのため、ロジックエレメント３１０をより微細化することが可能である。
特に、メモリエレメント３００は、ロジックエレメントの状態（ルックアップテーブル３１２によって行われる論理演算の種類、及び選択回路３１４が選択する接続関係）に対応するコンフィギュレーションデータを複数組記憶し、複数組のコンフィギュレーションデータから任意の１組のコンフィギュレーションデータを選択してコンフィギュレーションメモリ３１１に記憶させることができる。ここで、メモリエレメント３００の出力端子（センスアンプ回路の出力端子に対応）と、コンフィギュレーションメモリ３１１の各記憶素子と、を１対１で対応するように設け、１組のコンフィギュレーションデータをメモリエレメント３００中の同じ行に記憶させておくことで、メモリエレメント３００の１行の読み出し動作によって、所定のコンフィギュレーションを行うことができる。こうして、コンフィギュレーションを速く行うことができ、動的コンフィギュレーションを容易に行うことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、ロジックエレメント３１０が有するルックアップテーブル３１２の態様について説明する。ルックアップテーブル３１２は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。
図１１（Ａ）に、ロジックエレメント３１０が有するルックアップテーブル３１２の一態様を示す。
図１１（Ａ）において、ルックアップテーブル３１２は、２入力のマルチプレクサを７つ（マルチプレクサ３１、マルチプレクサ３２、マルチプレクサ３３、マルチプレクサ３４、マルチプレクサ３５、マルチプレクサ３６、マルチプレクサ３７）用いて構成されている。マルチプレクサ３１乃至マルチプレクサ３４の各入力端子が、ルックアップテーブル３１２の入力端子Ｍ１乃至Ｍ８となっている。マルチプレクサ３１乃至マルチプレクサ３４の各制御端子は電気的に接続されて、ルックアップテーブル３１２の入力端子ＩＮ３となっている。マルチプレクサ３１の出力端子、及びマルチプレクサ３２の出力端子は、マルチプレクサ３５の２つの入力端子と電気的に接続され、マルチプレクサ３３の出力端子、及びマルチプレクサ３４の出力端子は、マルチプレクサ３６の２つの入力端子と電気的に接続されている。マルチプレクサ３５及びマルチプレクサ３６の各制御端子は電気的に接続されて、ルックアップテーブル３１２の入力端子ＩＮ２となっている。マルチプレクサ３５の出力端子、及びマルチプレクサ３６の出力端子は、マルチプレクサ３７の２つの入力端子と電気的に接続されている。マルチプレクサ３７の制御端子は、ルックアップテーブル３１２の入力端子ＩＮ１となっている。マルチプレクサ３７の出力端子がルックアップテーブル３１２の出力端子ＯＵＴとなっている。
入力端子Ｍ１乃至Ｍ８、及びＩＮ１乃至ＩＮ３のいずれかにコンフィギュレーションメモリ３１１の各記憶素子からコンフィギュレーションデータを入力することによって、ルックアップテーブル３１２によって行われる演算処理の種類を特定することができる。
例えば、図１１（Ａ）のルックアップテーブル３１２において、入力端子Ｍ１乃至Ｍ８に、”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”のデータを入力した場合、図１１（Ｃ）に示す等価回路の機能を実現することができる。ここで、入力端子ＩＮ１乃至ＩＮ３には、”Ａ”、”Ｂ”、”Ｃ”を割り当て、出力端子ＯＵＴには”Ｙ”を割り当てる。
図１１（Ｂ）に、ロジックエレメント３１０が有するルックアップテーブル３１２の別の一態様を示す。
図１１（Ｂ）において、ルックアップテーブル３１２は、２入力のマルチプレクサを３つ（マルチプレクサ４１、マルチプレクサ４２、マルチプレクサ４３）と、２入力のＯＲ回路４４と、用いて構成されている。マルチプレクサ４１及びマルチプレクサ４２の各入力端子が、ルックアップテーブル３１２の入力端子Ｍ１乃至Ｍ４となっている。マルチプレクサ４１の制御端子は、ルックアップテーブル３１２の入力端子ＩＮ１となっている。マルチプレクサ４２の制御端子は、ルックアップテーブル３１２の入力端子ＩＮ２となっている。マルチプレクサ４１の出力端子、及びマルチプレクサ４２の出力端子は、マルチプレクサ４３の２つの入力端子と電気的に接続されている。ＯＲ回路４４の２つの入力端子はそれぞれ、ルックアップテーブル３１２の入力端子ＩＮ３、ＩＮ４となり、ＯＲ回路４４の出力がマルチプレクサ４３の制御端子に入力されている。マルチプレクサ４３の出力端子がルックアップテーブル３１２の出力端子ＯＵＴとなっている。
入力端子Ｍ１乃至Ｍ４、及びＩＮ１乃至ＩＮ４のいずれかにコンフィギュレーションメモリ３１１の各記憶素子からコンフィギュレーションデータを入力することによって、ルックアップテーブル３１２によって行われる演算処理の種類を特定することができる。
例えば、図１１（Ｂ）のルックアップテーブル３１２において、入力端子Ｍ１、Ｍ３、Ｍ４、ＩＮ２、ＩＮ４に、”０”、”１”、”０”、”０”、”０”のデータを入力した場合、図１１（Ｃ）に示す等価回路の機能を実現することができる。ここで、入力端子ＩＮ１、Ｍ２、ＩＮ３には、”Ａ”、”Ｂ”、”Ｃ”を割り当て、出力端子ＯＵＴには”Ｙ”を割り当てる。
なお、図１１（Ａ）及び図１１（Ｂ）では、２入力のマルチプレクサを用いて構成したルックアップテーブルの例を示したがこれに限定されない。より多くの入力のマルチプレクサを用いて構成したルックアップテーブルを用いることもできる。
また、ルックアップテーブルは、マルチプレクサの他に、ダイオード、抵抗素子、演算回路（演算素子）、スイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
また、図１１（Ａ）や図１１（Ｂ）に示したルックアップテーブル３１２を用いて、図１１（Ｃ）の様な３入力１出力の演算処理を行う場合について示したがこれに限定されない。ルックアップテーブル及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の演算処理を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、ロジックエレメント３１０が有する選択回路３１４の態様について説明する。選択回路３１４はマルチプレクサやスイッチを用いて構成することができる。そして、マルチプレクサやスイッチの制御端子にコンフィギュレーションデータが入力される構成とすることができる。
図１２（Ａ）に、ロジックエレメント３１０が有する選択回路３１４の一態様を示す。
図１２（Ａ）において、選択回路３１４は、８入力のマルチプレクサ５１によって構成される。３ビット分のコンフィギュレーションデータを制御端子Ｍに入力することによって、マルチプレクサ５１の入力端子ＩＮ１乃至ＩＮ８それぞれに入力される信号のいずれかを選択的に出力端子ＯＵＴから出力することができる。
なお、図１２（Ａ）では、８入力のマルチプレクサを用いて構成した選択回路の例を示したがこれに限定されない。より多くの入力のマルチプレクサを用いて構成した選択回路を用いることもできる。また、選択回路は、マルチプレクサの他に、ダイオード、抵抗素子、演算回路（演算素子）、スイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
図１２（Ｂ）に、ロジックエレメント３１０が有する選択回路３１４の別の一態様を示す。
図１２（Ｂ）において、選択回路３１４は、スイッチとして機能するトランジスタ６１乃至トランジスタ６４によって構成される。トランジスタ６１のゲートは端子Ｍ１と電気的に接続され、トランジスタ６２のゲートは端子Ｍ２と電気的に接続され、トランジスタ６３のゲートは端子Ｍ３と電気的に接続され、トランジスタ６４のゲートは端子Ｍ４と電気的に接続される。入力端子ＩＮ１は、トランジスタ６１のソースとドレイン間を介して出力端子ＯＵＴと電気的に接続される。入力端子ＩＮ２は、トランジスタ６２のソースとドレイン間を介して出力端子ＯＵＴと電気的に接続される。入力端子ＩＮ３は、トランジスタ６３のソースとドレイン間を介して出力端子ＯＵＴと電気的に接続される。入力端子ＩＮ４は、トランジスタ６４のソースとドレイン間を介して出力端子ＯＵＴと電気的に接続される。図１２（Ｂ）において、４ビット分のコンフィギュレーションデータを入力端子Ｍ１乃至Ｍ４に入力することによって、入力端子ＩＮ１乃至ＩＮ４それぞれに入力される信号のいずれかを選択的に出力端子ＯＵＴから出力することができる。なお、トランジスタ６１乃至トランジスタ６４のうちの２つ以上を同時にオン状態とすることによって、入力端子ＩＮ１乃至ＩＮ４のうちの２つ以上を互いに電気的に接続することもできる。
なお、トランジスタ６１乃至トランジスタ６４の代わりに、スイッチとしての機能を有する任意の素子を用いることが可能である。
また、図１２（Ｂ）では、４入力、１出力の選択回路の例を示したがこれに限定されない。より多くの入力、より多くの出力の選択回路を用いることもできる。また、選択回路は、マルチプレクサ、ダイオード、抵抗素子、演算回路（演算素子）、スイッチのいずれかまたは全てを更に有していても良い。演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
図１（Ｂ）に示した記憶素子１００ａの作製方法について説明する。なお、端子Ｂと端子Ｄが電気的に接続されている構成を例にその作製方法について説明する。トランジスタ１０２は、チャネルがシリコンで形成されるトランジスタである場合を例に挙げる。本実施の形態では、トランジスタ１０２と、チャネルが酸化物半導体層に形成されるトランジスタ１０１と、容量素子１０３とを例に挙げて、記憶素子１００ａの作製方法について説明する。
なお、記憶素子１００ｂにおけるトランジスタ１０１及びトランジスタ１０２は、記憶素子１００ａにおけるトランジスタ１０１及びトランジスタ１０２と同様に作製することができる。記憶素子１００ｃにおけるトランジスタ１０４及び容量素子１０５は、記憶素子１００ａにおけるトランジスタ１０１及び容量素子１０３と同様に作製することができる。
更に、プログラマブルＬＳＩが有するその他のトランジスタや容量素子も、記憶素子１００ａにおけるトランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製することができる。例えば、ロジックエレメント中の、コンフィギュレーションメモリ、ルックアップテーブル、選択回路、レジスタが有するトランジスタ等も、トランジスタ１０１、トランジスタ１０２、容量素子１０３と同様に作製することができる。
まず、図１３（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１０２の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
次に、図１３（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜７０２の一部に添加することで、不純物領域７０４を形成する。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、マスク７０５を除去した後、図１３（Ｃ）に示すように、ゲート絶縁膜７０３の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形成した後、ゲート電極７０７及び導電膜７０８を形成する。
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。導電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図１３（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半導体膜７０２に形成される。
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
次いで、図１４（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
次いで、図１４（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の表面を露出させる。なお、後に形成されるトランジスタ１０１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１０２を形成することができる。
次いで、トランジスタ１０１の作製方法について説明する。まず、図１４（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体層としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減することができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。酸化物半導体層は、単結晶でも、非単結晶でもよい。非単結晶の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。酸化物半導体層としては、ｃ軸配向し、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。
ＣＡＡＣを含む酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを含む酸化物を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
ＣＡＡＣを含む酸化物は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって金属原子における酸素原子の配位数が異なることも有り得るが、ＣＡＡＣを含む酸化物では金属原子における酸素原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
従って、ＣＡＡＣ含む酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
次いで、図１５（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図１５（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ１０１が形成される。
なお、トランジスタ１０１として、チャネルが酸化物半導体層に形成されるトランジスタに限定されず、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０３に相当する。
また、トランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図１５（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶素子１００ｂを作製することができる。
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１５（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
図１６に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０１の断面図を示す。図１６に示すトランジスタ１０１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
上述のように、メモリエレメント３００が有する記憶素子を構成するトランジスタや容量素子は、プログラマブルＬＳＩが有するその他のトランジスタや容量素子と同様に作製することができる。例えば、ロジックエレメント３１０中の、コンフィギュレーションメモリ３１１、ルックアップテーブル３１２、選択回路３１４、レジスタ３１３が有するトランジスタが形成された基板上に、メモリエレメント３００が有する記憶素子のチャネルが酸化物半導体層に形成されるトランジスタを作製することができる。特に、ロジックエレメント３１０中の、コンフィギュレーションメモリ３１１、ルックアップテーブル３１２、選択回路３１４、レジスタ３１３が有するトランジスタの少なくとも一部と重なるように、メモリエレメント３００が有する記憶素子のチャネルが酸化物半導体層に形成されるトランジスタを作製することもできる。こうして、不揮発性メモリの様に機能するメモリエレメント３００と、ロジックエレメント３１０とを、同一基板上に一体形成することができる。そのため、プログラマブルＬＳＩを小型化することができる。また、メモリエレメント３００とロジックエレメント３１０との間の電気的接続を容易にすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
図１７（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
図１７（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９０３は、ＣＡＡＣを含む酸化物で構成されていても良い。酸化物半導体層９０３がＣＡＡＣを含む酸化物で構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１７（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
図１７（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９１３は、ＣＡＡＣを含む酸化物で構成されていても良い。酸化物半導体層９１３がＣＡＡＣを含む酸化物で構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図１７（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
図１７（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９２３は、ＣＡＡＣを含む酸化物で構成されていても良い。酸化物半導体層９２３がＣＡＡＣを含む酸化物で構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１７（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
図１７（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９４３は、ＣＡＡＣを含む酸化物で構成されていても良い。酸化物半導体層９４３がＣＡＡＣを含む酸化物で構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様に係るプログラマブルＬＳＩを用いた半導体装置を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
本発明の一態様に係るプログラマブルＬＳＩを用いた半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係るプログラマブルＬＳＩを用いた半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
図１８は、携帯用の電子機器のブロック図である。図１８に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示したプログラマブルＬＳＩを採用することによって、消費電力を低減することができる。
図１９は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上記実施の形態で示したプログラマブルＬＳＩをマイクロプロセッサ４５３に採用することで、消費電力を低減することが可能になる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
３１ マルチプレクサ
３２ マルチプレクサ
３３ マルチプレクサ
３４ マルチプレクサ
３５ マルチプレクサ
３６ マルチプレクサ
３７ マルチプレクサ
４１ マルチプレクサ
４２ マルチプレクサ
４３ マルチプレクサ
４４ ＯＲ回路
５１ マルチプレクサ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ トランジスタ
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ トランジスタ
１０５ 容量素子
１４１ トランジスタ
１８１ トランジスタ
１８２ トランジスタ
３００ メモリエレメント
３１０ ロジックエレメント
３１１ コンフィギュレーションメモリ
３１２ ルックアップテーブル
３１３ レジスタ
３１４ 選択回路
４００ メモリセルアレイ
４０１ センスアンプ回路
４０２ プリチャージ回路
４０３ 列デコーダ
４０４ 行デコーダ
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４４１ バッファ
４４２ 比較器
４４３ ラッチ回路
４４４ インバータ
４４５ インバータ
４４６ スイッチ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
５０１ 記憶素子
５０２ 記憶素子
５０３ 記憶素子
５１１ インバータ
５１２ インバータ
５１３ 容量素子
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体層
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体層
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体層
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体層
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
１００ａ 記憶素子
１００ｂ 記憶素子
１００ｃ 記憶素子
１４５０ 素子
１４５１ センスアンプ
１４５２ スイッチ
１４５３ 負荷

Claims (4)

  1. 複数のロジックエレメントと、メモリエレメントと、を有し、
    前記メモリエレメントは、コンフィギュレーションデータを記憶する機能を有し、
    前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、
    前記メモリエレメントに記憶された前記コンフィギュレーションデータの少なくとも一部は、前記コンフィギュレーションメモリに入力されて記憶され、
    前記複数のロジックエレメントそれぞれは、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、演算処理を行い、且つ、他のロジックエレメントとの電気的接続を制御し、
    前記メモリエレメントは、記憶素子を有し、
    前記記憶素子は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
    前記第２のトランジスタのチャネル形成領域は、シリコンに設けられ、
    前記第１のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記容量素子の一対の電極のうちの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタがオフになることによって、前記容量素子の一対の電極のうちの一方は、フローティングとなり、
    前記第１のトランジスタのチャネル形成領域は、非単結晶であって、ｃ軸配向し、水素濃度が１×１０ １７ ／ｃｍ ３ 以下であり、且つ、ナトリウム濃度が５×１０ １６ ／ｃｍ ３ 以下であることを特徴とするプログラマブルＬＳＩ。
  2. 複数のロジックエレメントと、メモリエレメントと、を有し、
    前記メモリエレメントは、コンフィギュレーションデータを記憶する機能を有し、
    前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、
    前記メモリエレメントに記憶された前記コンフィギュレーションデータの少なくとも一部は、前記コンフィギュレーションメモリに入力されて記憶され、
    前記複数のロジックエレメントそれぞれは、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、演算処理を行い、且つ、他のロジックエレメントとの電気的接続を制御し、
    前記メモリエレメントは、記憶素子を有し、
    前記記憶素子は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
    前記第２のトランジスタのチャネル形成領域は、シリコンに設けられ、
    前記第１のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記容量素子の一対の電極のうちの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタがオフになることによって、前記容量素子の一対の電極のうちの一方は、フローティングとなり、
    前記複数のロジックエレメントが有するトランジスタの少なくとも一部と重なるように、前記第１のトランジスタが設けられることを特徴とするプログラマブルＬＳＩ。
  3. 複数のロジックエレメントと、メモリエレメントと、を有し、
    前記メモリエレメントは、コンフィギュレーションデータを記憶する機能を有し、
    前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、
    前記メモリエレメントに記憶された前記コンフィギュレーションデータの少なくとも一部は、前記コンフィギュレーションメモリに入力されて記憶され、
    前記複数のロジックエレメントそれぞれは、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、演算処理を行い、且つ、他のロジックエレメントとの電気的接続を制御し、
    前記メモリエレメントは、記憶素子を有し、
    前記記憶素子は、第１のトランジスタと、容量素子とを有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
    前記容量素子の一対の電極のうちの一方は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１のトランジスタがオフになることによって、前記容量素子の一対の電極のうちの一方は、フローティングとなり、
    前記複数のロジックエレメントが有するトランジスタの少なくとも一部と重なるように、前記第１のトランジスタが設けられることを特徴とするプログラマブルＬＳＩ。
  4. 請求項２又は請求項３において、
    前記第１のトランジスタのチャネル形成領域は、非単結晶であって、ｃ軸配向し、水素濃度が１×１０１７／ｃｍ３以下であり、且つ、ナトリウム濃度が５×１０１６／ｃｍ３以下であることを特徴とするプログラマブルＬＳＩ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101899880B1 (ko) * 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
JP5883699B2 (ja) 2011-04-13 2016-03-15 株式会社半導体エネルギー研究所 プログラマブルｌｓｉ
US8476927B2 (en) 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
WO2012153697A1 (en) 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
CN103534950B (zh) 2011-05-16 2017-07-04 株式会社半导体能源研究所 可编程逻辑装置
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
US8779799B2 (en) 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6125850B2 (ja) 2012-02-09 2017-05-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US9654107B2 (en) 2012-04-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Programmable LSI
JP6228381B2 (ja) 2012-04-30 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
CN106298772A (zh) 2012-05-02 2017-01-04 株式会社半导体能源研究所 可编程逻辑器件
KR102102589B1 (ko) 2012-10-17 2020-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 논리 장치
KR102112364B1 (ko) 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI611419B (zh) 2012-12-24 2018-01-11 半導體能源研究所股份有限公司 可程式邏輯裝置及半導體裝置
WO2014125979A1 (en) 2013-02-13 2014-08-21 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
US8952723B2 (en) * 2013-02-13 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
US8947121B2 (en) 2013-03-12 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP6272713B2 (ja) * 2013-03-25 2018-01-31 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス及び半導体装置
TWI621337B (zh) 2013-05-14 2018-04-11 半導體能源研究所股份有限公司 信號處理裝置
US9704886B2 (en) 2013-05-16 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
US9209795B2 (en) 2013-05-17 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Signal processing device and measuring method
US9172369B2 (en) 2013-05-17 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device and semiconductor device
US9106223B2 (en) * 2013-05-20 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Signal processing device
JP6368155B2 (ja) * 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TW201513128A (zh) * 2013-07-05 2015-04-01 Semiconductor Energy Lab 半導體裝置
CN105556677B (zh) * 2013-09-25 2019-03-19 英特尔公司 在硅鳍状物的(111)平面上形成iii-v族器件结构
JP6483402B2 (ja) 2013-11-01 2019-03-13 株式会社半導体エネルギー研究所 記憶装置、及び記憶装置を有する電子機器
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
US9385054B2 (en) 2013-11-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing device and manufacturing method thereof
JP6393590B2 (ja) 2013-11-22 2018-09-19 株式会社半導体エネルギー研究所 半導体装置
JP6426437B2 (ja) 2013-11-22 2018-11-21 株式会社半導体エネルギー研究所 半導体装置
JP6444723B2 (ja) 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
US9379713B2 (en) 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
JP6521643B2 (ja) 2014-01-24 2019-05-29 株式会社半導体エネルギー研究所 半導体装置
JP6545970B2 (ja) 2014-02-07 2019-07-17 株式会社半導体エネルギー研究所 装置
JP6534530B2 (ja) 2014-02-07 2019-06-26 株式会社半導体エネルギー研究所 半導体装置
US9384813B2 (en) 2014-02-07 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device applicable to a multi-context programmable logic device
DE112015000705T5 (de) 2014-02-07 2016-10-27 Semiconductor Energy Laboratory Co., Ltd. Vorrichtung
JP2015165226A (ja) 2014-02-07 2015-09-17 株式会社半導体エネルギー研究所 装置
US10055232B2 (en) 2014-02-07 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory circuit
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
TWI643457B (zh) 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
US10027326B2 (en) * 2015-01-21 2018-07-17 Nec Corporation Reconfigurable circuit
US9954531B2 (en) 2015-03-03 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Electronic device
US10038402B2 (en) 2015-10-30 2018-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9998119B2 (en) 2016-05-20 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
KR102420735B1 (ko) 2016-08-19 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 전원 제어 방법
JP2020155177A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 半導体装置

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2637018B2 (ja) 1992-08-25 1997-08-06 川崎製鉄株式会社 プログラマブルロジックデバイス
JP3315293B2 (ja) 1995-01-05 2002-08-19 株式会社東芝 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP3106998B2 (ja) 1997-04-11 2000-11-06 日本電気株式会社 メモリ付加型プログラマブルロジックｌｓｉ
JP3849956B2 (ja) * 1998-01-08 2006-11-22 松下電器産業株式会社 プログラマブル集積回路
US6232893B1 (en) 1998-05-27 2001-05-15 Altera Corporation Method and apparatus for programmably providing a power supply voltage to an integrated circuit
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6762951B2 (en) 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US6515892B1 (en) 1999-05-14 2003-02-04 Hitachi, Ltd. Semiconductor integrated circuit device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100390144B1 (ko) 2000-09-28 2003-07-04 삼성전자주식회사 반도체 소자의 전송회로 및 그 구조체
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4014801B2 (ja) * 2000-12-28 2007-11-28 株式会社ルネサステクノロジ 不揮発性メモリ装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6775197B2 (en) * 2002-11-27 2004-08-10 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry and related programming methods and embedded memories
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
AU2005302964B2 (en) 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP5099740B2 (ja) * 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7800400B2 (en) 2007-01-12 2010-09-21 Altera Corporation Configuration random access memory
US7466617B2 (en) * 2007-01-16 2008-12-16 International Business Machines Corporation Multi-port dynamic memory structures
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8498140B2 (en) * 2007-10-01 2013-07-30 University Of Florida Research Foundation, Inc. Two-transistor floating-body dynamic memory cell
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
US8072237B1 (en) * 2009-06-04 2011-12-06 Altera Corporation Computer-aided design tools and memory element power supply circuitry for selectively overdriving circuit blocks
KR102046308B1 (ko) 2009-12-11 2019-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
IN2012DN05920A (ja) 2010-01-20 2015-09-18 Semiconductor Energy Lab
KR101899880B1 (ko) * 2011-02-17 2018-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 ｌｓｉ
US20160367918A1 (en) * 2015-06-22 2016-12-22 Fuji Electric Co., Ltd. Filter system

Also Published As

Publication number Publication date
KR101899880B1 (ko) 2018-09-18
TW201521179A (zh) 2015-06-01
TW201630154A (zh) 2016-08-16
US9305612B2 (en) 2016-04-05
US20120212995A1 (en) 2012-08-23
JP2012186797A (ja) 2012-09-27
TWI521675B (zh) 2016-02-11
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