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JP5781720B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
通常の半導体装置は、半導体基板にトランジスタなどの半導体素子を形成し、このトランジスタ上に複数の配線層を形成した構成を有している。このような半導体装置において、半導体基板に形成された半導体素子のレイアウトは、その半導体装置に求められている機能に基づいて設計されている。
また、近年は、非特許文献１〜６に記載するように、化合物半導体層を用いて薄膜トランジスタを形成することが研究されている。
"Control of p- and n-type conductivity in sputter deposition of undoped ZnO"、 Gang Xiong他５名、App.Phys.Lett., Vol.80, No.7, 18 February 2002 "High mobility bottom gate InGaZnO thin film transistors with SiOx etch stopper"、Minlyu kim他８名、App.Phys.Lett., Vol.90, 212114(2007) "High mobility thin-film transistors with InGaZnO channel fabricated by room temperature rf-magnetron sputtering"、Hisato Yabuta他８名、App.Phys.Lett., Vol.89, 112123(2006) "Highly Stable Ga2O3-In2O3-ZnO TFT for Active-Matrix Organic Light-Emitting Diode Display Application"、Chang Jung Kim他９名、IEEE Electron Devices Meeting, IEDM '06, Technical Digest, session 11.6, 2006 "Integrated circuits based on amorphous indium-gallium-zinc-oxide-channel thin-film transistors"、M.Ofuji他８名、ECS Transactions, 3(8)293-300(2006) "Wide-bandgap high-mobility ZnO thin-film transistors produced at room temperature"、Elvira M.C.Fortunato他6名、App.Phys.Lett., Vol.85, No.13, 27 September 2004
半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を変更できるようにすると、同一の半導体基板を用いて互いに異なる機能を有する複数種類の半導体装置を製造することができるようになる。この場合、半導体装置の製造コストを削減することができる。一方、半導体基板上の配線層には配線、容量素子、及びヒューズ等しか形成されていなかったため、配線層の構成を変更するのみでは、半導体装置の機能を変更することには一定の限界があった。このため、配線層に新たな機能を有する素子を形成できるようになれば、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できるようになる。
本発明によれば、半導体基板と、
前記半導体基板上に形成された絶縁層と、前記絶縁層の表面に埋め込まれた第１配線とを有する第１配線層と、
前記第１配線層上に位置する半導体層と、
前記半導体層の上又は下に位置するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層の反対側に位置するゲート電極と
を備える半導体装置が提供される。
本発明によれば、配線層の中に半導体層、ゲート絶縁膜、及びゲート電極を有する素子が設けられている。この素子は、例えばトランジスタ（スイッチング素子）や記憶素子として機能する。従って、配線層に新たな機能を有する素子を設けることができ、その結果、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
本発明によれば、半導体基板上に、絶縁層及び前記絶縁層の表面に埋め込まれた第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に、前記第１配線上に位置するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体層を形成する工程と、
前記半導体層にソース及びドレインを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、半導体基板上に、絶縁層及び前記絶縁層の表面に埋め込まれた第１配線を有する第１配線層を形成する工程と、
前記第１配線層上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層にソース及びドレインを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、配線層に新たな機能を有する素子を設けることができ、その結果、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図２は、第１の実施形態に係る半導体装置の断面図である。図１は、図２の要部を拡大した断面図であり、図２に示した半導体装置が有する半導体素子２００の構成を示す図である。図３は、半導体素子２００の平面レイアウトを示す平面図である。
この半導体装置は、図２に示すように、半導体基板１００、第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、半導体基板１００上に形成された絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。
図１に示すように半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。半導体素子２００は、トランジスタとして機能する。
本実施形態において、ゲート絶縁膜１６０は、第１配線層１５０の上に位置している。すなわちゲート絶縁膜１６０は、第１配線層１５０と半導体層２２０の間に位置している。そしてゲート電極２１０は、第１配線１５４と同一層に形成されている。第１配線１５４及びゲート電極２１０は、例えば銅配線であり、ダマシン法を用いて絶縁層１５６に埋め込まれている。ゲート電極２１０の幅は、例えば５０ｎｍ以上５００ｎｍ以下である。
絶縁層１５６は、例えば酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層である。低誘電率絶縁層は、例えばＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜を用いることができる。
半導体層２２０は、厚さが例えば５０ｎｍ以上３００ｎｍ以下である。半導体層２２０は、例えばＩｎＧａＺｎＯ（ＩＧＺＯ）又はＺｎＯなどの酸化物半導体層を有している。半導体層２２０は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体層２２０はポリシリコン層又はアモルファスシリコン層であってもよい。そして半導体層２２０には、ソース及びドレイン２２２が設けられている。半導体層２２０が酸化物半導体層である場合、ソース及びドレイン２２２は、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体層２２０がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレイン２２２は不純物を導入することにより形成される。ソース及びドレイン２２２の幅は、例えば５０ｎｍ以上５００ｎｍ以下である。半導体層２２０のうちソース及びドレイン２２２に挟まれている領域は、チャネル領域２２４となる。
第１配線層１５０及び半導体層２２０の上には、第２配線層を構成する絶縁層１７０が形成されている。絶縁層１７０は、例えば上記した低誘電率絶縁膜である。ゲート絶縁膜１６０は、拡散防止膜としても機能し、第１配線層１５０上の全面に設けられている。そして半導体層２２０はゲート絶縁膜１６０の上に形成されている。ゲート絶縁膜１６０すなわち拡散防止膜は、例えばＳｉＣＮ膜であり、厚さが１０ｎｍ以上５０ｎｍ以下である。
絶縁層１７０には、配線１８６，１８８（第２配線）が埋め込まれている。配線１８６は、絶縁層１７０に形成されたビア１８４を介してソース及びドレイン２２２に接続している。すなわち半導体素子２００のソース及びドレイン２２２は、半導体素子２００の上層の配線層に形成された配線１８６によって電気的に引き出されている。また配線１８８は、絶縁層１７０に形成されたビア１８９を介して第１配線１５４に接続している。なおビア１８４はゲート絶縁膜１６０を貫通しておらず、ビア１８９はゲート絶縁膜１６０を貫通している。ビア１８４はビア１８９より大径である。本図に示す例において、ビア１８４は一部が半導体層２２０から外れているが、半導体層２２０から外れていなくても良い。
図２に示すように、半導体基板１００にはＭＯＳトランジスタ型の半導体素子１１０が形成されている。半導体素子１１０は、例えばトランジスタ又は容量素子として機能し、ゲート絶縁膜１１２、ゲート電極１１４、及びソース及びドレインである不純物領域１１６を備える。半導体素子１１０が形成されている素子領域は、素子分離膜１０２によって分離されている。そして半導体素子１１０は、平面視において少なくとも一部が半導体層２２０と重なっている。
なお本図に示す例において、第１配線層１５０と半導体基板１００の間には、コンタクト層１２０及び配線層１３０が形成されている。配線層１３０はコンタクト層１２０上に位置している。コンタクト層１２０は、絶縁層１２４及びコンタクト１２２を有しており、配線層１３０は絶縁層１３４及び配線１３２を有している。配線１３２はコンタクト１２２を介して半導体素子１１０に接続している。配線１３２は、絶縁層１５６に形成されたビア１５２を介して第１配線１５４に接続している。
なお絶縁層１２４は、例えば酸化シリコン層であるが、絶縁層１３４は、例えば上記した低誘電率絶縁層である。また配線層１３０と第１配線層１５０の間には、ＳｉＣＮ膜などの拡散防止膜１４０が形成されている。そして半導体素子１１０は、半導体素子２００と電気的に接続している。
次に、図１、図２、図４の各図及び図５を用いて、本実施形態に係る半導体装置の製造方法を説明する。図４の各図及び図５は、図２のうち図１に相当する部分を示した図である。
まず、図２に示したように、半導体基板１００に素子分離膜１０２を形成し、さらにゲート絶縁膜１１２、ゲート電極１１４、及び不純物領域１１６をこの順に形成する。次いで、コンタクト層１２０、配線層１３０、及び拡散防止膜１４０を形成する。
次いで、図４（ａ）に示すように、拡散防止膜１４０上に絶縁層１５６を形成する。次いで絶縁層１５６にビア１５２、第１配線１５４、及びゲート電極２１０を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む。このようにして、第１配線層１５０が形成される。
次いで、図４（ｂ）に示すように、第１絶縁層１５０上にゲート絶縁膜１６０を、例えばプラズマＣＶＤ法を用いて形成する。なお、上記したようにゲート絶縁膜１６０は、拡散防止膜としても機能するため、ゲート絶縁膜１６０は第１絶縁層１５０の全面に形成される。
次いで、ゲート絶縁膜１６０の全面上に半導体層２２０を形成し、半導体層２２０を、マスク膜を用いたエッチングにより選択的に除去する。半導体層２２０がＺｎＯ又はＩｎＧａＺｎＯなどの酸化物半導体層を含んでいる場合、半導体層２２０は例えばスパッタリング法により形成される。このとき半導体基板１００は、４００℃以下の温度に加熱される。なお半導体層２２０がポリシリコン層やアモルファスシリコン層である場合、半導体層２２０は、例えばプラズマＣＶＤ法により形成される。
次いで図５に示すように、半導体層２２０上にマスクパターン５０を形成し、マスクパターン５０をマスクとして半導体層２２０を処理する。これにより、半導体層２２０にはソース及びドレイン２２２が形成される。ここで行う処理は、例えば半導体層２２０を還元性プラズマ（例えば水素プラズマ）で処理する方法、及び半導体層２２０を窒素含有プラズマ（例えばアンモニアプラズマ）で処理する方法がある。前者の処理を行った場合、半導体層２２０には酸素欠陥領域としてソース及びドレイン２２２が形成され、後者の処理を行った場合、半導体層２２０には窒素が選択的に導入されてソース及びドレイン２２２が形成される。
次いで、図１に示すように、マスクパターン５０を除去する。次いで、ゲート絶縁膜１６０上及び半導体層２２０上に絶縁層１７０を形成し、絶縁層１７０にビア１８４，１８９及び配線１８６，１８８を形成する。このとき、ビア１８４，１８９は互いに異なる工程で形成される。すなわちビア１８４を形成する工程においては、ビア１８４がゲート絶縁膜１６０を貫通しないようにして、ビア１８９を形成する工程においては、ビア１８９がゲート絶縁膜１６０を貫通するようにする。
また、ビア１８４，１８９及び配線１８６，１８８と絶縁層１７０の間、及びビア１８４，１８９とソース及びドレイン２２２の間に、バリア膜（図示せず）を形成しておくのが好ましい。バリア膜は、例えばＴａ膜とＴａＮ膜をこの順に積層した積層膜であるが、半導体層２２０が酸化物半導体層である場合、Ｔａ膜の下に、Ｒｕ膜、ＭｏＮ膜、又はＷ膜を形成しておいても良い。この場合、バリア膜のうち半導体層２２０に接している部分が酸化されても、バリア膜の抵抗が上昇することを抑制できる。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、配線層に半導体素子２００を形成することができる。半導体素子２００はスイッチング素子であるトランジスタとして機能する。従って、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
また、ゲート絶縁膜１６０に拡散防止膜としての機能を持たせている。従って、ゲート絶縁膜１６０と拡散防止膜を別々に設ける必要が無くなり、半導体装置の構成が複雑になって半導体装置の製造コストが増大することを抑制できる。
また、半導体素子２００のゲート電極２１０を、第１配線層１５０の第１配線１５４と同一層に設けているため、ゲート電極２１０と第１配線１５４を同一工程で形成することができる。従って、半導体装置の製造コストが増大することを抑制できる。
また、半導体層２２０を酸化物半導体層とした場合、半導体層２２０を形成するときの半導体基板１００の加熱温度を４００℃以下にすることができる。従って、半導体層２２０より下に位置する配線層に熱的なダメージが加わることを抑制できる。このため、配線層として、低誘電率絶縁膜及び銅配線を使用することができる。
また、平面視において、半導体素子１１０，２００は互いに少なくとも一部が重なっている。従って、半導体装置の集積率を上げることができる。
また、ビア１８４，１８９を別工程で形成している。このため、ビア１８４を形成するときにゲート絶縁膜１６０をエッチングストッパーとして機能させることができる。このため、ビア１８４が深く形成されすぎることを抑制できる。
図６は、第２の実施形態に係る半導体装置の断面図であり、第１の実施形態における図１に相当する図である。本実施形態に係る半導体装置は、ビア１８４、１８９が同一工程で形成されている点を除いて、第１の実施形態と同様である。すなわちビア１８４の一部が半導体層２２０から外れている場合、この外れている部分は、ゲート絶縁膜１６０を貫通する。
本実施形態によっても、ビア１８４を形成するときにゲート絶縁膜１６０をエッチングストッパーとして機能させない点を除いて、第１の実施形態と同様の効果を得ることができる。
図７は、第３の実施形態に係る半導体装置の断面図であり、第１の実施形態における図１に相当する図である。本実施形態に係る半導体装置は、半導体層２２０上にトラップ膜２３０及びバックゲート電極２４０を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。トラップ膜２３０及びバックゲート電極２４０は、平面視において、半導体層２２０のチャネル領域２２４と重なっている。なお本図に示す例において、バックゲート電極２４０上には、バックゲート電極２４０を形成するときに用いたマスクパターン５４が残っている。マスクパターン５４は、例えば酸化シリコン膜であるが、窒化シリコン膜や炭窒化シリコン膜であってもよい。なおバックゲート電極２４０に接続するコンタクト（図示せず）は、マスクパターン５４を貫通している。
トラップ膜２３０は、例えばＳｉＮ膜であり、厚さが５ｎｍ以上５０ｎｍ以下である。バックゲート電極２４０は、例えばＴｉＮ膜である。バックゲート電極２４０は、例えば図示しないコンタクトを介して、配線１８６，１８８と同一層の配線（図示せず）に電気的に接続している。
本実施形態において半導体素子２００は、トランジスタとして機能するほか、メモリ素子としても機能することができる。後者の場合、半導体素子１１０は半導体素子２００のセレクタ回路の一部であってもよい。
図８は、半導体素子２００がメモリ素子として機能する原理を説明する図である。半導体素子２００をメモリ素子として機能させる場合、トラップ膜２３０に電荷（例えばホール）を注入（トラップ）させたり、注入した電荷を除去したりすればよい。トラップ膜２３０に注入された電荷の有無により、半導体素子２００をトランジスタとして機能させるときの閾値電圧（Ｖｔｈ）が変化するためである。
具体的には、初期状態（半導体素子２００に情報が書き込まれていない）では、バックゲート電極２４０の電圧（ＶＢＧ）＝０とする。そして半導体素子２００に情報を書き込むとき、バックゲート電極２４０に負の電圧（例えば−２．５Ｖ）を印加して、ゲート電極２１０の電圧（ＶＧ）＝０とする。すると、トラップ膜２３０にホールが注入され、半導体素子２００の閾値電圧が−側にシフトする。
そして、半導体素子２００から情報を消去するとき、バックゲート電極２４０に正の電圧（例えば＋２．５Ｖ）を印加して、ゲート電極２１０に負の電圧（例えば−２．５Ｖ）を印加する。すると、トラップ膜２３０に注入されていたホールが除去され、半導体素子２００の閾値電圧が初期値に戻る。
なお、半導体素子２００をメモリ素子として使用せずにトランジスタとして使用する場合においても、トラップ膜２３０に電荷を注入することにより、トランジスタの閾値電圧を変更することができる。
次に、本実施形態に係る半導体装置の製造方法を、図９及び図１０の各図を用いて説明する。この半導体装置の製造方法は、ゲート絶縁膜１６０を形成するまでは、第１の実施形態と同様であるため説明を省略する。
図９（ａ）に示すように、ゲート絶縁膜１６０を形成した後、まずゲート絶縁膜１６０上に半導体層２２０を形成する。次いで半導体層２２０上にトラップ膜２３０及びバックゲート電極２４０を形成する。トラップ膜２３０は、例えばプラズマＣＶＤ法により形成され、バックゲート電極２４０は、例えばスパッタリング法により形成される。
次いで図９（ｂ）に示すように、バックゲート電極２４０上にマスクパターン５２を形成し、マスクパターン５２をマスクとしてバックゲート電極２４０、トラップ膜２３０、及び半導体層２２０をドライエッチングする。これにより、半導体層２２０は半導体素子２００となるようにパターニングされる。なおバックゲート電極２４０及びとトラップ膜２３０の形状は、半導体層２２０の形状と略同じである。
次いで、図１０（ａ）に示すように、マスクパターン５２を除去する。次いで、バックゲート電極２４０上にマスクパターン５４を形成する。マスクパターン５４は、例えば酸化シリコン膜を形成し、この酸化シリコン膜を選択的に除去することにより形成される。なお、マスクパターン５４は、窒化シリコン膜や炭窒化シリコン膜などの他の膜を選択的に除去することにより形成されても良い。次いで、マスクパターン５４をマスクとしてトラップ膜２３０及びバックゲート電極２４０をドライエッチングする。これにより、トラップ膜２３０及びバックゲート電極２４０は、半導体素子２００となるようにパターニングされる。
その後、図１０（ｂ）に示すように、バックゲート電極２４０をマスクとして、半導体層２２０を処理する。これにより、半導体層２２０にはソース及びドレイン２２２が形成される。ここで行う処理は、第１の実施形態と同様である。
次いで、図７に示した絶縁層１７０を形成する。この工程以降については、第１の実施形態と同様であるため、説明を省略する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体素子２００をメモリ素子として使用することができる。
図１１は、第４の実施形態に係る半導体装置の構成を示す断面図であり、第３の実施形態における図７に相当する図である。この半導体装置は、ゲート電極２１０が設けられておらず、ゲート絶縁膜２３２およびゲート電極２４２が半導体層２２０上に位置している点を除いて、第３の実施形態に係る半導体装置と同様の構成である。
ゲート絶縁膜２３２は、第３の実施形態におけるトラップ膜２３０と同様の構成であり、ゲート電極２４２は、第３の実施形態におけるバックゲート電極２４０と同様の構成である。
また、第１配線層１５０の上には、拡散防止膜１６２が設けられている。拡散防止膜１６２の構成は、第３の実施形態におけるゲート絶縁膜１６０と同様である。
本実施形態にかかる半導体装置の製造方法は、第１配線１５４を形成するときにゲート電極２１０が形成されない点を除いて、第３の実施形態に係る半導体装置の製造方法と同様である。
本実施形態によっても、配線層に半導体素子２００を形成することができる。従って、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
また、半導体層２２０を酸化物半導体層とした場合、半導体層２２０を形成するときの半導体基板１００の加熱温度を４００℃以下にすることができる。従って、半導体層２２０より下に位置する配線層に熱的なダメージが加わることを抑制できる。
また、平面視において、半導体素子１１０，２００は互いに少なくとも一部が重なっている。従って、半導体装置の集積率を上げることができる。
また、ビア１８４，１８９を別工程で形成している。このため、ビア１８４を形成するときにゲート絶縁膜１６０をエッチングストッパーとして機能させることができる。このため、ビア１８４が深く形成されすぎることを抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば、第１配線１５４及びゲート電極２１０は銅配線であり、ダマシン法を用いて絶縁層１５６に埋め込まれているのが好ましいが、その他の配線層に位置する配線、例えば配線１３２、及び配線１８８，１８９の少なくとも一方については、他の金属材料（例えばＡｌ又はＡｌ合金）で形成されていても良い。この場合、ビア１５２，１８４，１８９も銅以外の金属材料により形成される。例えば配線１３２，１５４、ビア１５２、及びゲート電極２１０が銅または銅合金により形成され、半導体素子２００より上層に位置する配線１８６，１８８及びビア１８４，１８９がＡｌまたはＡｌ合金により形成されていても良い。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の構成を示す平面図である。 各図は半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 半導体素子がメモリ素子として機能する原理を説明する図である。 各図は半導体装置の製造方法を示す断面図である。 各図は半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。
符号の説明
５０ マスクパターン
５２ マスクパターン
５４ マスクパターン
１００ 半導体基板
１０２ 素子分離膜
１１０ 半導体素子
１１２ ゲート絶縁膜
１１４ ゲート電極
１１６ 不純物領域
１２０ コンタクト層
１２２ コンタクト
１２４ 絶縁層
１３０ 配線層
１３２ 配線
１３４ 絶縁層
１４０ 拡散防止膜
１５０ 第１配線層
１５２ ビア
１５４ 第１配線
１５６ 絶縁層
１６０ ゲート絶縁膜
１６２ 拡散防止膜
１７０ 絶縁層
１８４ ビア
１８６ 配線
１８８ 配線
１８９ ビア
２００ 半導体素子
２１０ ゲート電極
２２０ 半導体層
２２２ ソース及びドレイン
２２４ チャネル領域
２３０ トラップ膜
２３２ ゲート絶縁膜
２４０ バックゲート電極
２４２ ゲート電極

Claims (15)

  1. 半導体基板と、
    前記半導体基板に形成されたＭＯＳトランジスタ型の素子と、
    前記半導体基板上に第１絶縁層を介して形成された第２絶縁層と、前記第２絶縁層の表面に埋め込まれた第１配線とを有する第１配線層と、
    前記第１配線層上に位置する半導体層と、
    前記半導体層の下に位置するゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記半導体層の反対側に位置し、前記第２絶縁層の表面に埋め込まれたゲート電極と
    を備え、
    前記ゲート絶縁膜は、前記第１配線層の上、かつ前記半導体層と前記第１配線層の間に位置しており、
    前記第１配線及び前記ゲート電極は銅配線であり、
    前記第１配線層上に設けられた拡散防止膜をさらに備え、
    前記ゲート絶縁膜は、前記拡散防止膜であり、
    前記半導体層は、前記拡散防止膜上に形成されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１配線層上に位置し、前記半導体層に接続する第２配線を備える第２配線層をさらに備える半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記半導体層にはチャネル領域が形成されており、
    前記半導体層上に位置するトラップ膜と、
    前記トラップ膜上に位置し、平面視において前記チャネル領域と重なるバックゲート電極と、
    を備える半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記半導体層、前記ゲート絶縁膜、前記ゲート電極、前記トラップ膜、及び前記バックゲート電極は、メモリ素子を構成する半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記半導体層は酸化物半導体層を有している半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記酸化物半導体層はＩｎＧａＺｎＯ層又はＺｎＯ層である半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記第２絶縁層は、酸化シリコンより誘電率が低い低誘電率絶縁層である半導体装置。
  8. 請求項１〜７のいずれか一項に記載の半導体装置において、
    前記ＭＯＳトランジスタ型の素子は、平面視において少なくとも一部が前記半導体層と重なっている半導体装置。
  9. 半導体基板に、ＭＯＳトランジスタ型の素子を形成する工程と、
    前記半導体基板上に第１絶縁層を介して形成された第２絶縁層と、前記第２絶縁層の表面に埋め込まれた第１配線と、及び前記第２絶縁層の表面に埋め込まれたゲート電極とを有する第１配線層を形成する工程と、
    前記第１配線層上に、拡散防止膜を形成する工程と、
    前記拡散防止膜上に半導体層を形成する工程と、
    前記半導体層にソース及びドレインを形成する工程と、
    を備え、
    前記第１配線及び前記ゲート電極は銅配線であり、
    前記拡散防止膜は、前記ゲート電極上においてゲート絶縁膜である半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記半導体層を形成する工程の後に、
    前記半導体層上にトラップ膜を形成する工程と、
    前記トラップ膜上に、平面視において前記第１配線と重なるバックゲート電極を形成する工程と、
    を備える半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記トラップ膜を形成する工程及び前記バックゲート電極を形成する工程は、前記ソース及びドレインを形成する工程の前に行われ、
    前記ソース及びドレインを形成する工程は、前記バックゲート電極をマスクとして前記半導体層を処理する工程である半導体装置の製造方法。
  12. 請求項９〜１１のいずれか一項に記載の半導体装置の製造方法において、
    前記第２絶縁層は酸化シリコンより誘電率が低い低誘電率絶縁層である半導体装置の製造方法。
  13. 請求項９〜１２のいずれか一項に記載の半導体装置の製造方法において、
    前記半導体層は酸化物半導体層であり、
    前記半導体層を形成する工程において、前記半導体基板を４００℃以下の温度に加熱する半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記ソース及びドレインを形成する工程は、還元性プラズマを用いて前記半導体層を処理する工程である半導体装置の製造方法。
  15. 請求項１３に記載の半導体装置の製造方法において、
    前記ソース及びドレインを形成する工程は、前記半導体層に選択的に不純物を導入する工程である半導体装置の製造方法。
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