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JP6329843B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、中でも酸化物半導体を用いた半導体装置に関する。
シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタ（Ｓｉトランジスタともいう）と、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）をチャネル形成領域となる半導体層に用いたトランジスタ（ＯＳトランジスタともいう）と、を組み合わせてデータの保持を可能にした半導体装置が注目されている（特許文献１参照）。
特開２０１３−９２９７号公報
半導体装置の性能を高めるためＳｉトランジスタでは、Ｓｉトランジスタの微細化が有効である。しかしながら素子の微細化に伴い、ゲート絶縁膜の薄膜化が進むため、ゲート絶縁膜を介したリーク電流が問題となってくる。
そのため、上記半導体装置のように、電荷を保持するノードをＳｉトランジスタのゲートと接続している場合、ノードに蓄積した電荷がＳｉトランジスタのゲート絶縁膜を介してリークしてしまう。したがって、ＯＳトランジスタが非導通状態でのリーク電流（オフ電流）が低くても、該ノードでの電荷を保持する特性（電荷保持特性）が低下してしまう。
そこで、本発明の一態様は、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、Ｓｉトランジスタを別のトランジスタに置き換えてもトランジスタ特性が損なわれることのない、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、素子数の増加に伴う回路面積の増加を抑制することで、面積効率に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、新規な構成の半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、第１のノード及び第２のノードにデータを記憶する第１の記憶回路と、データを記憶する第３のノードを有する第２の記憶回路と、を有し、第２の記憶回路は、データの書き込み時において、データの電位を第３のノードに与える第１のトランジスタと、ゲートに第３のノードに保持される電位が与えられる第２のトランジスタと、データの非読み出し時において、ソース及びドレインの一方に設けられた第１の容量素子への電荷の充電を行う第３のトランジスタと、データの読み出し時において、第１の容量素子に充電された電荷を第２の容量素子に分配する第４のトランジスタと、を有し、データの読み出し時において、第２のトランジスタは、第３のノードの電位に従って、第２の容量素子の保持される電位をデータの論理が反転した電位とし、第１のトランジスタ及び第２のトランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタである半導体装置である。
本発明の一態様において、第３のトランジスタ及び第４のトランジスタは、シリコンをチャネル形成領域となる半導体層に用いたトランジスタである半導体装置が好ましい。
本発明の一態様において、第１のトランジスタ及び第２のトランジスタと、第３のトランジスタ及び第４のトランジスタとは、積層して設けられた半導体装置が好ましい。
本発明の一態様において、第２のトランジスタは、シリコンをチャネル形成領域となる半導体層に用いた第５のトランジスタとダーリントン接続されて設けられた半導体装置が好ましい。
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、バックゲート電極が設けられたトランジスタである半導体装置が好ましい。
本発明の一態様において、第２の容量素子に保持される電位を初期化するための電位を与えるトランジスタが、第２の容量素子の一方の電極に電気的に接続して設けられた半導体装置が好ましい。
本発明の一態様において、第１の容量素子の静電容量は、第２の容量素子の静電容量よりも大きい半導体装置が好ましい。
本発明の一態様において、第２のトランジスタのゲート絶縁膜の膜厚は、第３のトランジスタ及び第４のトランジスタのゲート絶縁膜の膜厚よりも大きい半導体装置が好ましい。
本発明の一態様において、半導体装置は、第２の容量素子に保持される電位を反転し、第２のノードに与えるインバータ回路を有する、半導体装置が好ましい。
本発明の一態様により、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、Ｓｉトランジスタを別のトランジスタに置き換えてもトランジスタ特性が損なわれることのない、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、素子数の増加に伴う回路面積の増加を抑制することで、面積効率に優れた、新規な構成の半導体装置を提供することができる。
本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係るタイミングチャート図。 本発明の一形態に係るタイミングチャート図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る断面図。 半導体装置の作製工程を示すフローチャート図及び斜視模式図。 半導体装置を用いた電子機器。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。 本発明の一形態に係る回路図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体装置の回路構成、及びその動作について説明する。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、別の基板上に配置された駆動回路、電源回路等を含む場合がある。
まず図１では、１ビットのデータを記憶できる、半導体装置１０の一例を示す回路図について示し、説明する。なお半導体装置は、実際には複数接続して設けられる。
図１に示す半導体装置１０は、記憶回路１１０及び記憶回路１２０を有する。
記憶回路１１０は、電源電圧の供給が継続されている期間において、１又は０に対応する電位をデータとして保持することが可能なノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔを有する。記憶回路１１０には、電源線ＶＬに与えられる高電源電位ＶＤＤと、グラウンド線に低電源電位として与えられるグラウンド電位とによって、電源電圧が供給される。なお記憶回路１１０は、第１の記憶回路という場合がある。
なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。
なお、ノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔに保持されるデータは、１ビットのデータである。例えば、データ”０”を記憶する場合にはＬレベルの電位、データ”１”を記憶する場合にはＨレベルの電位となる。
またノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔに保持される電位は、同じ電位のデータを保持する関係にある。ノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔは、同じノードであってもよい。ノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔは、異なるノードとする場合、データを反転させて与えればよい。
ノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔに保持されるデータは、電源電圧の供給が継続されている期間において、記憶回路１１０に入力されるデータＤ、クロック信号Ｃによって変化する。ノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔに保持される電位は、電源電圧の供給が継続されている期間において、出力信号Ｑとして出力される。
なお記憶回路１１０には、データＤ、クロック信号Ｃの他、反転クロック信号ＣＢ、及び／又はリセット信号等が入力される構成でもよい。また、入力されるクロック信号が、位相の異なる複数のクロック信号である構成でもよい。
なお記憶回路１１０は、揮発性のレジスタ、フリップフロップ、又はラッチ回路を用いればよい。記憶回路１１０は、例えばレジスタであれば、Ｄ型レジスタ、Ｔ型レジスタ、ＪＫ型レジスタ、又はＲＳ型レジスタ等を適用することができる。
ノードＮｏｄｅ＿ｉｎに保持される電位は、電源電圧の供給が停止する期間において、記憶回路１２０に退避される。記憶回路１２０に退避された電位は、電源電圧の供給が再開する期間において、記憶回路１１０のノードＮｏｄｅ＿ｏｕｔに復元される。なお記憶回路１１０のノードＮｏｄｅ＿ｉｎ及びノードＮｏｄｅ＿ｏｕｔに保持される電位は、記憶回路１１０への電源電圧の供給が停止すると共に、消失する。
なお半導体装置１０における電源電圧の供給の停止とは、電源線ＶＬの電位を高電源電位ＶＤＤからグラウンド電位に切り替えることをいう。なお電源線ＶＬと記憶回路１１０との間にスイッチを設け、該スイッチをオンからオフに切り替えることで、電源電圧の供給の停止を図ってもよい。
なお半導体装置１０における電源電圧の供給の再開とは、電源線ＶＬの電位をグラウンド電位から高電源電位ＶＤＤに切り替えることをいう。電源線ＶＬと記憶回路１１０との間にスイッチを設け、該スイッチをオフからオンに切り替えることで、電源電圧の供給の再開を図ってもよい。
記憶回路１２０は、電源電圧の供給が停止している期間においても、１又は０に対応する電位をデータとして保持することができる、ノードＮｏｄｅ＿Ｍを有する。記憶回路１２０には、記憶回路１１０と同様に、電源線ＶＬに与えられる高電源電位ＶＤＤと、グラウンド線に低電源電位として与えられるグラウンド電位とによって、電源電圧が供給される。なお記憶回路１２０は、第２の記憶回路という場合がある。
図１に示す記憶回路１２０は、トランジスタ１２１（第１のトランジスタともいう）、容量素子１２２、トランジスタ１２３（第２のトランジスタともいう）、トランジスタ１２４（第３のトランジスタともいう）、トランジスタ１２５（第４のトランジスタともいう）、容量素子１２６（第１の容量素子ともいう）、容量素子１２７（第２の容量素子ともいう）、及びインバータ回路１２８を有する。
図１では、説明のため、容量素子１２６の一方の電極側のノードをノードＶ＿Ｃ１、容量素子１２７の一方の電極側のノードをノードＶ＿Ｃ２として示している。
トランジスタ１２１は、ゲートに、制御信号ＷＥ（書き込み制御信号ともいう）が与えられる。トランジスタ１２１は、ソース及びドレインの一方にノードＮｏｄｅ＿ｉｎに保持されているデータが与えられる。該データは、トランジスタ１２１を介して、トランジスタ１２１のソース及びドレインの他方にあるノードＮｏｄｅ＿Ｍに保持される。なおトランジスタ１２１は、一例として、ｎチャネル型のトランジスタとして説明する。
容量素子１２２は、一方の電極で、ノードＮｏｄｅ＿Ｍの電位を保持する。容量素子１２２は、他方の電極に固定電位、ここではグラウンド線のグラウンド電位が与えられる。なお容量素子１２２は、トランジスタ１２３のゲート容量等を大きくしておくことで、省略することが可能である。
トランジスタ１２３は、ゲートに、ノードＮｏｄｅ＿Ｍの電位が与えられる。トランジスタ１２３は、ソース及びドレインの一方には、ノードＶ＿Ｃ２の電位が与えられ、ソース及びドレインの他方にグラウンド電位が与えられる。なおトランジスタ１２３は、一例として、ｎチャネル型のトランジスタとして説明する。
トランジスタ１２４は、ゲートに、制御信号ＲＥ＿ｂ（反転読み出し制御信号ともいう）が与えられる。トランジスタ１２４は、ソース及びドレインの一方に、電源線ＶＬの電位が与えられる。電源線ＶＬの電位は、トランジスタ１２４を介して、トランジスタ１２４のソース及びドレインの他方にあるノードＶ＿Ｃ１に保持される。なおトランジスタ１２４は、一例として、ｎチャネル型のトランジスタとして説明する。
容量素子１２６は、一方の電極で、ノードＶ＿Ｃ１の電位を保持する。容量素子１２６は、他方の電極に、固定電位、ここではグラウンド線のグラウンド電位が与えられる。
トランジスタ１２５は、ゲートに、制御信号ＲＥ（読み出し制御信号ともいう）が与えられる。トランジスタ１２５は、ソース及びドレインの一方に、ノードＶ＿Ｃ１の電位が与えられる。ノードＶ＿Ｃ１の電位は、トランジスタ１２５を介して、トランジスタ１２５のソース及びドレインの他方にあるノードＶ＿Ｃ２に保持される。なおトランジスタ１２５は、一例として、ｎチャネル型のトランジスタとして説明する。
容量素子１２７は、一方の電極で、ノードＶ＿Ｃ２の電位を保持する。容量素子１２７は、他方の電極に、固定電位、ここではグラウンド線のグラウンド電位が与えられる。
インバータ回路１２８は、入力端子にノードＶ＿Ｃ２の電位が与えられる。インバータ回路１２８は、記憶回路１１０のノードＮｏｄｅ＿ｏｕｔに、出力端子の電位を与える。出力端子の電位は、記憶回路１２０に記憶されたデータに対応する電位、すなわちノードＮｏｄｅ＿Ｍの電位に相当する。
制御信号ＷＥは、ノードＮｏｄｅ＿ｉｎとノードＮｏｄｅ＿Ｍとの導通状態又は非導通状態を切り替えるための信号である。制御信号ＷＥによって、トランジスタ１２１はオン又はオフが切り替えられるスイッチとして機能させることができる。トランジスタ１２１がｎチャネル型トランジスタの場合、制御信号ＷＥがＨレベルでトランジスタ１２１がオンとなり、Ｌレベルでオフとなる。
図１の半導体装置１０の構成では、ノードＮｏｄｅ＿Ｍでデータに相当する電位を保持し、データを記憶する。ノードＮｏｄｅ＿Ｍは、トランジスタ１２１をオフとすることで、長時間、電位の保持をし、データを記憶する。
ノードＮｏｄｅ＿Ｍでの電荷の移動に伴う電位の変動を抑え、データを長時間保持するためには、トランジスタ１２１のソースとドレイン間のリーク電流が極めて小さいこと、トランジスタ１２３のゲート絶縁膜を介したリーク電流が極めて小さいこと、が求められる。
そのためトランジスタ１２１には、ソースとドレインとの間のリーク電流が極めて少ないトランジスタを用いる。ここでは、リーク電流が低いとは、室温においてチャネル幅１μｍあたりの規格化されたリーク電流が１０ｚＡ／μｍ以下であることをいう。リーク電流は少ないほど好ましいため、この規格化されたリーク電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにソースとドレインとの間のリーク電流が極めて少ないトランジスタとしては、チャネルが酸化物半導体中に形成されているトランジスタが挙げられる。
またトランジスタ１２３には、ゲート絶縁膜を介したリーク電流が極めて小さいトランジスタを用いる。ゲート絶縁膜を介したリーク電流は、トランジスタ１２１の、ソースとドレインとの間のリーク電流と同程度の極めて小さいリーク電流とすることが好ましい。半導体装置１０を構成するＳｉトランジスタではトランジスタサイズの微細化に従って、ゲート絶縁膜が薄膜化する。そのためゲート絶縁膜を介したリーク電流が大きくなる。一方で、ＯＳトランジスタでは、Ｓｉトランジスタほどトランジスタサイズを微細化する必要がないため、予めＯＳトランジスタのゲート絶縁膜を厚膜化して形成し、ゲート絶縁膜を介したリーク電流を小さくすることができる。
なおトランジスタ１２３のゲート絶縁膜を介したリーク電流は、１０ｙＡ以下、好ましくは１ｙＡ以下とすればよい。リーク電流を１０ｙＡ以下とすることで、ノードＮｏｄｅ＿Ｍの静電容量を１０ｆＦとし、許容される電圧の変化を０．３Ｖとすると、ノードＮｏｄｅ＿Ｍは電荷を約１０年間（ｔ≒３×１０８ｓ）保持することができる。
この電荷の保持に必要なリーク電流１０ｙＡ以下を満たすためには、トランジスタ１２１及びトランジスタ１２３のゲート絶縁膜の膜厚を、チャネル幅およびチャネル長が共に１μｍのトランジスタとした場合、ゲート絶縁膜の材料を酸化シリコンに換算すると、約６ｎｍ以上とすればよい。なおＯＳトランジスタのゲート絶縁膜の膜厚は、異なる層に設けられるＳｉトランジスタのゲート絶縁膜の膜厚を異ならせる構成として、前述のリーク電流の条件を満たすものにすればよい。具体的には、Ｓｉトランジスタであるトランジスタ１２４及びトランジスタ１２５のゲート絶縁膜と比較して、トランジスタ１２１及びトランジスタ１２３のゲート絶縁膜を厚く設ける。この場合、Ｓｉトランジスタが有するゲート絶縁膜の膜厚を薄膜化しても、ノードＮｏｄｅ＿Ｍでの電荷の保持に影響を与えないため、好適である。
制御信号ＲＥ＿ｂは、電源線ＶＬとノードＶ＿Ｃ１との導通状態又は非導通状態を切り替えるための信号である。制御信号ＲＥ＿ｂによって、トランジスタ１２４はオン又はオフが切り替えられるスイッチとして機能させることができる。トランジスタ１２４がｎチャネル型トランジスタの場合、制御信号ＲＥ＿ｂがＨレベルでトランジスタ１２４がオンとなり、Ｌレベルでオフとなる。制御信号ＲＥ＿ｂは、ノードＮｏｄｅ＿Ｍに保持されている電位をノードＮｏｄｅ＿ｏｕｔに与えない期間、すなわち記憶回路１２０からデータを読み出さない期間で、トランジスタ１２４をオンにする。
また、制御信号ＲＥは、ノードＶ＿Ｃ１とノードＶ＿Ｃ２との導通状態又は非導通状態を切り替えるための信号である。制御信号ＲＥによって、トランジスタ１２５はオン又はオフが切り替えられるスイッチとして機能させることができる。トランジスタ１２５がｎチャネル型トランジスタの場合、制御信号ＲＥがＨレベルでトランジスタ１２５がオンとなり、Ｌレベルでオフとなる。制御信号ＲＥは、ノードＮｏｄｅ＿Ｍに保持されている電位をノードＮｏｄｅ＿ｏｕｔに与える期間、すなわち記憶回路１２０からデータを読み出す期間で、トランジスタ１２５をオンにする。
なお制御信号ＲＥ＿ｂと制御信号ＲＥは、互いに反転した信号である。言い換えれば、トランジスタ１２４とトランジスタ１２５とを交互にオン又はオフさせるための信号である。
なお制御信号ＷＥ、並びに制御信号ＲＥ及び制御信号ＲＥ＿ｂのＨレベルの電位は、高電源電位ＶＤＤよりも高い電位とすることが好ましい。具体的には、Ｈレベルの電位を高電源電位ＶＤＤよりもゲートに信号が印加されるトランジスタの閾値電圧分だけ高い電位とする構成が好適である。該構成とすることで、各ノードで保持する電位がトランジスタの閾値電圧によってばらつくことを抑制することができる。
ノードＮｏｄｅ＿Ｍの電位は、ノードＮｏｄｅ＿ｉｎのデータに対応する電位である。具体的にはノードＮｏｄｅ＿ｉｎのデータがデータ”１”であればノードＮｏｄｅ＿ＭはＨレベルの電位を保持し、データ”０”であればノードＮｏｄｅ＿ＭはＬレベルの電位を保持する。従って記憶回路１２０では、データ”１”が記憶される場合、トランジスタ１２３がオンし、データ”０”が記憶される場合、トランジスタ１２３がオフとなる。
ノードＶ＿Ｃ１及びノードＶ＿Ｃ２の電位は、制御信号ＲＥ及び制御信号ＲＥ＿ｂによって切り替わる電位である。トランジスタ１２４がオン、トランジスタ１２５がオフと切り替えられる場合、電源線ＶＬによって容量素子１２６に電荷が充電され、ノードＶ＿Ｃ１には電源線ＶＬの電位、すなわち高電源電位ＶＤＤに相当するＨレベルの電位が保持される。またトランジスタ１２４がオフ、トランジスタ１２５がオンと切り替えられた場合には、予め充電された容量素子１２６の電荷が容量素子１２７に分配される。この電荷の分配において、ノードＶ＿Ｃ１及びノードＶ＿Ｃ２の電位の変化は、ノードＮｏｄｅ＿Ｍの電位によって異なる。
具体的にノードＮｏｄｅ＿Ｍの電位がＨレベルの電位の場合、トランジスタ１２３がオンとなるため、ノードＶ＿Ｃ１の電位はグラウンド電位となる。トランジスタ１２３がオンとなる場合に、トランジスタ１２５がオンとなることで、ノードＶ＿Ｃ１及びノードＶ＿Ｃ２に保持された電荷が放電される。
また、ノードＮｏｄｅ＿Ｍの電位がＬレベルの電位の場合、トランジスタ１２３がオフとなるため、ノードＶ＿Ｃ１の電位は容量素子１２６と容量素子１２７との間で電荷が分配されて得られる電位となる。トランジスタ１２３がオフとなる場合に、トランジスタ１２５がオンとなることで、ノードＶ＿Ｃ１及びノードＶ＿Ｃ２が電気的に浮遊状態となる。ノードＶ＿Ｃ１及びノードＶ＿Ｃ２の電位は、各ノードに蓄積されていた電荷が容量素子１２６及び容量素子１２７に分配され、等電位となる。
ノードＶ＿Ｃ１及びノードＶ＿Ｃ２における電荷の分配では、該分配によってノードＶ＿Ｃ２の電位をＨレベルの電位に近づけるため、容量素子１２６の静電容量を容量素子１２７の静電容量よりも大きい構成とする。該構成とすることで、ノードＶ＿Ｃ２の電位は、ノードＶ＿Ｃ１とノードＶ＿Ｃ２との間を互いに導通状態とした場合に、ノードＶ＿Ｃ１の電位であるＨレベルの電位から低下する割合を小さくできる。
ノードＶ＿Ｃ２の電位は、ノードＮｏｄｅ＿Ｍの電位がＬレベルの電位のとき、Ｈレベルの電位に近い電位となるよう動作させることで、インバータ回路１２８を介して出力される信号の電位がノードＶ＿Ｃ２の電位を反転した電位、すなわちノードＮｏｄｅ＿Ｍの電位であるＬレベルの電位となる。またノードＶ＿Ｃ２の電位は、ノードＮｏｄｅ＿Ｍの電位がＨレベルの電位のとき、グラウンド電位、すなわちＬレベルの電位となり、インバータ回路１２８を介して出力される信号の電位がノードＶ＿Ｃ２の電位を反転した電位、すなわちノードＮｏｄｅ＿Ｍの電位であるＨレベルの電位となる。そのためノードＶ＿Ｃ２における電位の変化によってインバータ回路１２８は、Ｈレベルの電位であればデータ”１”として、Ｌレベルの電位であればデータ”０” としてノードＮｏｄｅ＿ｏｕｔに出力することができる。このデータは、前述したノードＮｏｄｅ＿ｉｎのデータに一致する。
なお図１の構成における記憶回路１２０に記憶されたデータの記憶回路１１０への復帰は、予め容量素子１２６に充電された電荷が、容量素子１２７に分配されるか否かによって決まる。この復帰の動作は、制御信号ＲＥ及び制御信号ＲＥ＿ｂを切り替えるだけで、行うことができる。
以上説明したように図１に示す本実施の形態の構成では、電荷を保持するノードＮｏｄｅ＿Ｍにゲートが接続されるトランジスタ１２３として、Ｓｉトランジスタよりもゲート絶縁膜の膜厚を厚くしたＯＳトランジスタを設ける。そして容量素子１２６に電荷を蓄積しておき、電荷を保持するノードのデータを読み出す際に、蓄積された電荷が容量素子１２７に分配される否かを利用して、電荷を保持するノードのデータを読み出す構成とする。該構成とすることで、電荷を保持するノードに接続されるトランジスタとして、ゲート絶縁膜を介したリーク電流が生じるＳｉトランジスタを用いることがないため、電荷を保持するノードでの電荷保持特性を向上させることができる。
また図１に示す本実施の形態の構成では、データの読み出しに必要な容量素子１２６への電荷の充電を、電源線ＶＬへの高電源電位の供給によって自動的に行うことができる。そのため、別途容量素子１２６への電荷の充電を制御するための信号を省略することができる。この場合、記憶回路１２０のデータを記憶回路１１０に復帰するためのシーケンスを、制御信号ＲＥ及び制御信号ＲＥ＿ｂによる制御を行うだけでよいため、データの復帰を高速に行うことができる。またこの復帰するためのシーケンスは、ノードＮｏｄｅ＿Ｍに次のデータが与えられるまで、いつでも行うことができる。
なお図１に示す半導体装置１０の構成において、容量素子１２７及びインバータ回路１２８はなくてもよい。容量素子１２７及びインバータ回路１２８を省略した図を、図１６に示す。
なお図１に示す半導体装置１０の構成において、容量素子１２７はなくてもよい。容量素子１２７を省略した図を、図１７に示す。配線に寄生した寄生容量、又はトランジスタのゲート容量を利用することで、図１と同様の動作をさせることも可能である。
なお図１に示す半導体装置１０の構成において、容量素子１２２はなくてもよい。容量素子１２２を省略した図を、図１８に示す。配線に寄生した寄生容量、又はトランジスタのゲート容量を利用することで、図１と同様の動作をさせることも可能である。
なお図１に示す半導体装置１０の構成において、容量素子１２２、容量素子１２６及び容量素子１２７の他方の電極は、様々な配線と接続することが可能である。例えば、少なくとも１つの電極に与えられる固定電位は、低電源電位ＶＳＳとしてもよい。各容量素子、トランジスタ１２３のソース及びドレインの他方に低電源電位を与える配線を接続した図の一例を、図１９に示す。別の例として、容量素子１２２の他方の電極に与えられる固定電位は低電源電位ＶＳＳとし、容量素子１２６及び容量素子１２７の他方の電極に与えられる固定電位をグラウンド電位としてもよい。該構成とした図の例を、図２２に示す。また、別の例として、容量素子１２２の他方の電極に与えられる固定電位は電源線ＶＬの電位とし、容量素子１２６及び容量素子１２７の他方の電極に与えられる固定電位をグラウンド電位としてもよい。該構成とした図の例を、図２３に示す。また、別の例として、容量素子１２６及び容量素子１２７の他方の電極に与えられる固定電位は電源線ＶＬの電位とし、容量素子１２２の他方の電極に与えられる固定電位をグラウンド電位としてもよい。該構成とした図の例を、図２４に示す。
なお図１に示す半導体装置１０の構成において、インバータ回路１２８は、増幅回路などの別の回路に置き換えることができる。例えば、図２０に示すように、インバータ回路１２８をバッファ１２８＿ＢＵＦに置き換えることが可能である。
また図１に示す半導体装置１０の構成において、インバータ回路１２８は、オペアンプを用いた回路や、ボルテージフォロワ回路などの別の回路に置き換えることができる。例えば、図２１に示すように、インバータ回路１２８をアンプ１２８＿ＡＭＰに置き換えることが可能である。
次いで半導体装置１０の動作の一例について図２乃至図４を参照して説明する。
図２に示す半導体装置１０は、具体的な動作の一例を説明するために、図１の記憶回路１１０を具体的な回路とした回路図である。
記憶回路１１０は、電源電圧の供給が行われる期間において、データ”０”又はデータ”１”に対応する電位をデータとして保持することが可能なノードＮｏｄｅ＿ｉｎ、ノードＮｏｄｅ＿ｏｕｔを有する。なお図２に示す回路図の例では、ノードＮｏｄｅ＿ｉｎとノードＮｏｄｅ＿ｏｕｔは同じノードとなる。
記憶回路１１０は、一例として、スイッチ１１１、インバータ回路１１２、インバータ回路１１３、スイッチ１１４及びインバータ回路１１５を有する構成を示している。
なお記憶回路１１０には、一例として、データＤ、クロック信号Ｃ、及び反転クロック信号ＣＢが入力され、出力信号Ｑを出力する構成を示している。また記憶回路１１０には、電源線ＶＬ及びグラウンド線に与えられる電位によって、電源電圧が供給される。
スイッチ１１１は、一方の端子にデータＤが与えられる。スイッチ１１１は、クロック信号Ｃによってオン又はオフが制御され、データＤを取り込む。取り込まれたデータは、インバータ回路１１２及びインバータ回路１１３で構成されるインバータループによって保持される。スイッチ１１４は、反転クロック信号ＣＢによってオン又はオフが制御され、データをループさせる。そしてノードＮｏｄｅ＿ｉｎに保持されたデータＤが反転した信号が、インバータ回路１１５を介して再度反転されることで、データＤに相当する出力信号Ｑを出力することができる。
図２の構成において、記憶回路１１０と記憶回路１２０との間におけるデータの退避及び復帰は、セレクタ１３０を介して行われる。セレクタ１３０は制御信号ＲＥによってノードＮｏｄｅ＿ｉｎの信号をインバータループに戻すか、記憶回路１２０から出力される信号をノードＮｏｄｅ＿ｉｎに戻すか、を切り替える。セレクタ１３０は、記憶回路１１０でデータを保持する期間に制御信号ＲＥがＬレベルで与えられ、ノードＮｏｄｅ＿ｉｎの信号をインバータループに戻すよう切り替えられる。またセレクタ１３０は、記憶回路１２０に退避させたデータを記憶回路１１０に復帰させる期間に制御信号ＲＥがＨレベルで与えられ、記憶回路１２０から出力される信号をノードＮｏｄｅ＿ｉｎに戻すように切り替える。
なおインバータ回路１３１は、図１で説明した制御信号ＲＥ＿ｂに相当する制御信号を生成する回路である。インバータ回路１３１の入力端子には制御信号ＲＥが与えられ、出力端子の信号はトランジスタ１２４のゲートに与えられる。
次いで図３に、図２に示した半導体装置１０のタイミングチャート図を示す。図３では、記憶回路１２０のノードＮｏｄｅ＿ＭにＨレベルの電位を退避させ、その後復帰させる場合について説明する。
図３に示すタイミングチャート図では、クロック信号Ｃ、反転クロック信号ＣＢ、データＤ、ノードＮｏｄｅ＿ｉｎ、出力信号Ｑ、制御信号ＷＥ、制御信号ＲＥ、電源線ＶＬ、ノードＮｏｄｅ＿Ｍ、ノードＶ＿Ｃ１、ノードＶ＿Ｃ２の信号の変化または電位の変化を示している。
図３に示すタイミングチャート図において、期間Ｐ１乃至Ｐ４は、半導体装置１０の状態を表す。期間Ｐ１は、通常動作期間である。期間Ｐ２は、動作停止移行期間である。期間Ｐ３は、動作停止期間である。期間Ｐ４は、動作再開移行期間である。また図３に示すタイミングチャート図において、時刻Ｔ１乃至時刻Ｔ１４は、動作を説明するために付したものである。
期間Ｐ１の通常動作期間では、クロック信号Ｃ、反転クロック信号ＣＢがＨレベルとＬレベルが交互になるよう与えられる。制御信号ＲＥはＬレベル、制御信号ＷＥはＬレベルである。電源線ＶＬは高電源電位が与えられる。このとき、記憶回路１１０は、通常のレジスタ又はフリップフロップとして動作することができる。また期間Ｐ１では、ノードＶ＿Ｃ１には電源線ＶＬの高電源電位による充電がなされ、Ｈレベルの電位となり、ノードＶ＿Ｃ２は不定値となる。
期間Ｐ２の動作停止移行期間では、クロック信号Ｃ、反転クロック信号ＣＢが固定電位として与えられる。すなわち、クロック信号ＣはＬレベル、反転クロック信号ＣＢはＨレベルに固定する。時刻Ｔ６と時刻Ｔ７の間で、制御信号ＷＥをＨレベルにして、記憶回路１１０のノードＮｏｄｅ＿ｉｎに保持されているデータ”１”、ここではＨレベルの電位をノードＮｏｄｅ＿Ｍに退避させる。
期間Ｐ３の動作停止期間では、電源線ＶＬをグラウンド電位、すなわちＬレベルの電位とする。すなわち、半導体装置１０への電源電圧の供給を停止する。この時、制御信号ＲＥはＬレベル、制御信号ＷＥはＬレベルとする。またデータＤ、クロック信号Ｃ及び反転クロック信号ＣＢは、Ｌレベルとする。なお電源線ＶＬを高電源電位ＶＤＤの固定電位とし、グラウンド線側の電位をグラウンド電位から高電源電位ＶＤＤに切り替えることで、電源電圧の供給を停止する構成としてもよい。
期間Ｐ３の動作停止期間では、電源電圧の供給を停止するため、半導体装置１０の消費電力は極めて小さくできる。なお、ノードＮｏｄｅ＿Ｍの電位は、リーク電流がほとんど流れないため、一定値に保たれる。
期間Ｐ４の動作再開移行期間では、各配線の電位を前の通常動作期間の最後、すなわち、時刻Ｔ５の状態に順次戻していく。まず、時刻Ｔ９で、電源線ＶＬを高電源電位とするため、Ｈレベルにする。すると、ノードＶ＿Ｃ１に電荷が充電される。なお、ノードＮｏｄｅ＿ｉｎはデータが確定するまで不定値となる。ノードＶ＿Ｃ１に電荷が充電されＨレベルとなった時点、図３では時刻Ｔ１１で制御信号ＲＥをＨレベルとする。すると、ノードＶ＿Ｃ１及びノードＶ＿Ｃ２の電位は、ノードＮｏｄｅ＿Ｍの電位に従って変化する。図３ではトランジスタ１２３がオンとなるため、ノードＶ＿Ｃ１及びノードＶ＿Ｃ２の電位は、共にＬレベルとなる。ノードＶ＿Ｃ２の電位がＬレベルとなることでインバータ回路１２８の出力信号はＨレベルとなる。セレクタ１３０は、制御信号ＲＥがＨレベルとなることで、インバータ回路１２８の出力信号をノードＮｏｄｅ＿ｉｎに与える。そのため、記憶回路１１０のノードＮｏｄｅ＿ｉｎがＨレベルの電位に復元され、時刻Ｔ５のデータに戻る。
さらに続いて、時刻Ｔ１３から、クロック信号Ｃ、反転クロック信号ＣＢの供給を再開することで、時刻Ｔ５の続きから通常動作期間による動作を再開することができる。
次いで図４では、記憶回路１２０のノードＮｏｄｅ＿ＭにＬレベルの電位を退避させ、その後復帰させる場合について説明する。
図４に示すタイミングチャート図では、図３と同様に、クロック信号Ｃ、反転クロック信号ＣＢ、データＤ、ノードＮｏｄｅ＿ｉｎ、出力信号Ｑ、制御信号ＷＥ、制御信号ＲＥ、電源線ＶＬ、ノードＮｏｄｅ＿Ｍ、ノードＶ＿Ｃ１、ノードＶ＿Ｃ２の信号の変化または電位の変化を示している。
図４に示すタイミングチャート図において、期間Ｐ１乃至Ｐ４は、図３と同様に、半導体装置１０の状態を表す。期間Ｐ１は、通常動作期間である。期間Ｐ２は、動作停止移行期間である。期間Ｐ３は、動作停止期間である。期間Ｐ４は、動作再開移行期間である。また図４に示すタイミングチャート図において、時刻ｔ１乃至時刻ｔ１４は、動作を説明するために付したものである。
期間Ｐ１の通常動作期間では、クロック信号Ｃ、反転クロック信号ＣＢがＨレベルとＬレベルが交互になるよう与えられる。制御信号ＲＥはＬレベル、制御信号ＷＥはＬレベルである。電源線ＶＬは高電源電位が与えられる。このとき、記憶回路１１０は、通常のレジスタ又はフリップフロップとして動作することができる。また期間Ｐ１では、ノードＶ＿Ｃ１には電源線ＶＬの高電源電位による充電がなされ、Ｈレベルの電位となり、ノードＶ＿Ｃ２は不定値となる。
期間Ｐ２の動作停止移行期間では、クロック信号Ｃ、反転クロック信号ＣＢが固定電位として与えられる。すなわち、クロック信号ＣはＬレベル、反転クロック信号ＣＢはＨレベルに固定する。時刻ｔ６と時刻ｔ７の間で、制御信号ＷＥをＨレベルにして、記憶回路１１０のノードＮｏｄｅ＿ｉｎに保持されているデータ”０”、ここではＬレベルの電位をノードＮｏｄｅ＿Ｍに退避させる。
期間Ｐ３の動作停止期間では、電源線ＶＬをグラウンド電位、すなわちＬレベルの電位とする。すなわち、半導体装置１０への電源電圧の供給を停止する。この時、制御信号ＲＥはＬレベル、制御信号ＷＥはＬレベルとする。またデータＤ、クロック信号Ｃ及び反転クロック信号ＣＢは、Ｌレベルとする。
期間Ｐ３の動作停止期間では、電源電圧の供給を停止するため、半導体装置１０の消費電力は極めて小さくできる。なお、ノードＮｏｄｅ＿Ｍの電位は、リーク電流がほとんど流れないため、一定値に保たれる。
期間Ｐ４の動作再開移行期間では、各配線の電位を前の通常動作期間の最後、すなわち、時刻ｔ５の状態に順次戻していく。まず、時刻ｔ９で、電源線ＶＬを高電源電位とするため、Ｈレベルにする。すると、ノードＶ＿Ｃ１に電荷が充電される。なお、ノードＮｏｄｅ＿ｉｎはデータが確定するまで不定値となる。ノードＶ＿Ｃ１に電荷が充電されＨレベルとなった時点、図４では時刻ｔ１１で制御信号ＲＥをＨレベルとする。すると、ノードＶ＿Ｃ１及びノードＶ＿Ｃ２の電位は、ノードＮｏｄｅ＿Ｍの電位に従って変化する。図４ではトランジスタ１２３がオフとなるため、ノードＶ＿Ｃ１に充電された電荷がトランジスタ１２５を介してノードＶ＿Ｃ２に分配され、ノードＶ＿Ｃ１の電位は下降、ノードＶ＿Ｃ２の電位は上昇する。容量素子１２６の静電容量を容量素子１２７の静電容量より大きくしておくことで、ノードＶ＿Ｃ２の電位はＨレベルに近づいた値に上昇する。そしてノードＶ＿Ｃ２の電位が上昇することで、インバータ回路１２８の出力信号はＬレベルとなる。セレクタ１３０は、制御信号ＲＥがＨレベルとなることで、インバータ回路１２８の出力信号をノードＮｏｄｅ＿ｉｎに与える。そのため、記憶回路１１０のノードＮｏｄｅ＿ｉｎがＬレベルの電位に復元され、時刻ｔ５のデータに戻る。
さらに続いて、時刻ｔ１３から、クロック信号Ｃ、反転クロック信号ＣＢの供給を再開することで、時刻ｔ５の続きから通常動作期間による動作を再開することができる。
以上説明した本実施の形態で説明する半導体装置の動作では、記憶回路１１０と記憶回路１２０とでデータの退避及び復元を行うことで、電源電圧の供給を適宜停止することができる。そのため、消費電力の低減を図ることができる。
また、本実施の形態で説明する半導体装置では、記憶回路１１０と記憶回路１２０とで行うデータの退避を、トランジスタ１２１の導通状態で制御する構成とすることができる。そのため、データの退避をフラッシュメモリのような外部の記憶回路に行う構成と比べ、動作遅延が小さい。また電源電圧の供給を停止する際にデータの退避を行い、それ以外の電源電圧の供給が継続される期間では、記憶回路１１０でのデータの保持を行う構成とすることができる。そのため、電源電圧の供給が継続される期間では、データの保持を高速に行うことができ、動作遅延を抑制することができる。本実施の形態で説明する半導体装置では、ＯＳトランジスタとＳｉトランジスタとを積層して設ける構成とすることができるため、素子数の増加に伴う回路面積の増加を抑制することができ、面積効率に優れた半導体装置とすることができる。
以上、図３及び図４のタイミングチャート図のように、記憶回路１１０から記憶回路１２０へのデータの退避、及び記憶回路１２０から記憶回路１１０へのデータの復帰を行うことができる。
なお図１及び図２で説明したインバータ回路１２８は、ＣＭＯＳインバータであることが好ましい。具体的な回路図について図５に示す。
図５に示すインバータ回路１２８は、電源線ＶＬによる高電源電位が与えられるｐチャネル型のトランジスタ１２８＿ｐ及びグラウンド電位が与えられるｎチャネル型のトランジスタ１２８＿ｎを有する。
図５に示すようにインバータ回路１２８をＣＭＯＳ回路で構成し、ノードＶ＿Ｃ２をトランジスタ１２８＿ｐ及びトランジスタ１２８＿ｎのゲートに接続することで、ノードＶ＿Ｃ２に蓄積された電荷を減らすことなく、電荷量に応じていずれかのトランジスタにオンにし、ノードＶ＿Ｃ２の電位を反転した電位の信号として出力することができる。
以上説明した本発明の一態様では、電荷を保持するノードでの電荷保持特性を向上した半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置１０における変形例について説明する。また以下では、図６乃至図１２を参照して変形例１乃至７について説明する。
〈変形例１〉
図６は、図１で説明した半導体装置１０において、トランジスタ１２３のソース及びドレインにバイポーラトランジスタ１４１（第５のトランジスタともいう）を接続した、半導体装置３０の構成例を示す回路図である。
ＯＳトランジスタであるトランジスタ１２３は、Ｓｉトランジスタと比較して流れる電流量が小さい。そのため、トランジスタ１２３のソース及びドレインの一方にバイポーラトランジスタ１４１のコレクタを接続し、トランジスタ１２３のソース及びドレインの他方にバイポーラトランジスタ１４１のベースを接続し、ダーリントン接続とすることで、ＯＳトランジスタであることによるゲートリーク電流の低下の利点を生かしつつ、ノードＶ＿Ｃ２の電位を制御するための電流量を大きくすることができる。ダーリントン接続されたバイポーラトランジスタ１４１は、トランジスタ１２３のオンまたはオフとあわせて電流の流れが制御される。
図６に示す構成とすることで、ノードＮｏｄｅ＿Ｍの電位によって動作が切り替わるトランジスタ１２３のオンまたはオフによって流れる電流量を増加させることできる。そのため、トランジスタ１２３をＳｉトランジスタとは別のトランジスタとすることでトランジスタ特性が損なわれる場合であっても、Ｓｉトランジスタ以上のトランジスタ特性を有するトランジスタと組み合わせることで、ノードＶ＿Ｃ２における電位の制御を高速化することができる。
〈変形例２〉
図７は、図１で説明した半導体装置１０において、トランジスタ１２３のソース及びドレインにＳｉトランジスタであるトランジスタ１４２を接続した、半導体装置４０の構成例を示す回路図である。
ＯＳトランジスタであるトランジスタ１２３は、Ｓｉトランジスタと比較して流れる電流量が小さい。そのため、図６と同様に、トランジスタ１２３のソース及びドレインの一方にＳｉトランジスタであるトランジスタ１４２のソース及びドレインの一方を接続し、トランジスタ１２３のソース及びドレインの他方にトランジスタ１４２のゲートを接続し、ダーリントン接続とする。
図７に示す構成とすることで、図６と同様の効果を得ることができる。すなわち、ノードＮｏｄｅ＿Ｍの電位によって動作が切り替わるトランジスタ１２３のオンまたはオフによって流れる電流量を増加させることできる。そのため、ノードＶ＿Ｃ２における電位の制御を高速化することができる。
〈変形例３〉
図８は、図１で説明した半導体装置１０において、ノードＶ＿Ｃ２に該ノードの電位を初期化するためのトランジスタ１４３を接続した、半導体装置５０の構成例を示す回路図である。なおトランジスタ１４３はＯＳトランジスタとして図示しているが、Ｓｉトランジスタでもよい。なお図８では、トランジスタ１４３に接続されたノードＶ＿Ｃ２を初期化するための電位として、グラウンド線の電位を与える構成を一例として示している。
トランジスタ１４３は、ゲートにリセット信号ＲＥＳＥＴが与えられ、トランジスタ１４３をオンとすることで、ノードＶ＿Ｃ２の電位を初期化することができる。ノードＶ＿Ｃ２の電位は、トランジスタ１２３がオフとならない場合、ノードＶ＿Ｃ１とノードＶ＿Ｃ２で電荷が分配された電位を保持し続けることになる。図８の構成のように、初期化するためのトランジスタを設けることで、必要なタイミングで初期化することができる。
ノードＶ＿Ｃ２の電位の初期化のタイミングは、記憶回路１１０から退避されたデータを再度記憶回路１１０に復帰させた後で行えばよい。例えば、記憶回路１１０にデータの復帰を行った後では記憶回路１２０に保持されるデータは不要のため、このタイミングでリセット信号ＲＥＳＥＴをＨレベルにし、初期化を行う構成とすればよい。
〈変形例４〉
図９は、図１で説明した半導体装置１０において、トランジスタ１２４をｐチャネル型トランジスタであるトランジスタ１２４＿ｐとし、トランジスタ１２５をｎチャネル型トランジスタとした、半導体装置６０の構成例を示す回路図である。
交互にオンまたはオフとなるよう制御するトランジスタ１２４及びトランジスタ１２５を、互いに極性の異なるトランジスタとすることで、制御信号ＲＥ又は制御信号ＲＥ＿ｂの一方を省略し、他方の信号のみを双方のゲートに与える構成とすることができる。そのため、入力する信号数の削減を図ることができる。
〈変形例５〉
図１０は、図１で説明した半導体装置１０において、トランジスタ１２１及びトランジスタ１２３のバックゲートに閾値電圧を制御するためのバックゲート信号ＯＳ＿ＢＧを与える構成とした、半導体装置７０の構成例を示す回路図である。
トランジスタ１２１及びトランジスタ１２３のバックゲートにバックゲート信号ＯＳ＿ＢＧを与えることで、閾値電圧を制御することができる。トランジスタ１２１及びトランジスタ１２３は、特に閾値電圧が変動し、オフとしている際のリーク電流が増加すると、ノードＮｏｄｅ＿Ｍに保持された電荷の保持ができなくなる恐れがある。そのため、予め閾値電圧を制御するためのバックゲート信号ＯＳ＿ＢＧを印加し、閾値電圧を制御することで、ノードＮｏｄｅ＿Ｍにおける電荷の保持を確実に行う構成とすることができる。また、トランジスタの閾値電圧を制御することで、ゲートに印加する信号の振幅電圧を削減することができるため、低消費電力化を図ることができる。
〈変形例６〉
図１１は、図１で説明した半導体装置１０において、トランジスタ１２１及びトランジスタ１２３のバックゲートに閾値電圧をプラスシフトさせるためのＬレベルの電位であるグラウンド電位を与える構成とした、半導体装置８０の構成例を示す回路図である。
図１１の構成とすることで、トランジスタ１２１及びトランジスタ１２３の閾値電圧をプラスシフト制御することができる。トランジスタの閾値電圧をプラスシフトすることで、ゲートに印加する信号のＬレベルの電位をグラウンド電位に設定した際、リーク電流を小さくすることができる。さらに図１１の構成では、バックゲート信号ＯＳ＿ＢＧを与える必要がないため、入力する信号数の削減を図ることができる。
〈変形例７〉
図１２は、図１で説明した半導体装置１０において、トランジスタ１２４及びトランジスタ１２５をＳｉトランジスタでなく、ＯＳトランジスタとした、半導体装置９０の構成例を示す回路図である。なお図１２では図示していないが、インバータ回路１２８を構成するトランジスタも同様に、ＯＳトランジスタとすることもできる。
記憶回路１２０を構成するトランジスタをすべてＯＳトランジスタとすることによって、Ｓｉトランジスタを作製するための製造工程及び製造装置を削減することができる。そのため、半導体装置の製造にかかるコストを削減することができる。
以上、本実施の形態で説明した半導体装置の構成は、適宜変形例同士を組み合わせて実施することができる。その場合、上記実施の形態１で説明した半導体装置とすることによる効果に加えて、変形例毎に説明した効果が加わり、性能に優れた半導体装置とすることができる。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの、チャネル形成領域となる半導体層に用いることのできる酸化物半導体層について説明する。
トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、又は過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。
図１３に、半導体装置の断面構造の一部を、一例として示す。なお、図１３では、上記実施の形態１で図示したトランジスタ１２１、容量素子１２２、トランジスタ１２３、トランジスタ１２５及び容量素子１２７を、例示している。
なお、図１３に示す断面図では、上記図１で図示したトランジスタ１２１、容量素子１２２、トランジスタ１２３、トランジスタ１２５及び容量素子１２７について同じ符号を付して示している。
また、図１３に示す断面図では、トランジスタ１２５が、単結晶のシリコン基板に形成され、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタ１２１及びトランジスタ１２３が、トランジスタ１２５上に形成されている場合を例示している。トランジスタ１２５は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体をチャネル形成領域となる半導体層に用いても良い。
また、図１３に示す断面図では、トランジスタ１２１及びトランジスタ１２３が、同層に設けた酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタとする構成を例示している。ほかの構成としては、トランジスタ１２１及びトランジスタ１２３を積層して別の層に設ける構成としてもよい。該構成とすることで、半導体装置の集積度をさらに向上させることができる。
図１３のようにＳｉトランジスタとＯＳトランジスタとを積層した構造の半導体装置とすることによって、半導体装置のチップ面積を縮小することができる。
図１３では、半導体基板８１０にｎチャネル型のトランジスタ１２５が形成されている。なお図１３では図示を省略しているが、トランジスタ１２５と同層には、トランジスタ１２４、インバータ回路１２８を構成するトランジスタ及び記憶回路を構成するトランジスタを設けることができる。
半導体基板８１０は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１３では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ１２５は、素子分離用絶縁膜８１２により、同層にある、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８１２の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
具体的に、トランジスタ１２５は、半導体基板８１０に形成された、ソース領域又はドレイン領域として機能する不純物領域８１４及び不純物領域８１６と、導電膜８１８と、半導体基板８１０と導電膜８１８の間に設けられたゲート絶縁膜８２０とを有する。導電膜８１８は、ゲート絶縁膜８２０を間に挟んで、不純物領域８１４と不純物領域８１６の間に形成されるチャネル形成領域と重なる。なお導電膜８１８は、ゲート電極として機能する導電膜である。
トランジスタ１２５上には、絶縁膜８２２が設けられている。絶縁膜８２２には開口部が形成されている。そして、上記開口部には、不純物領域８１４、不純物領域８１６にそれぞれ接する導電膜８２４、導電膜８２６と、導電膜８１８に接する導電膜８２８とが形成されている。また導電膜８２４、導電膜８２６及び導電膜８２８と同層には、導電膜８３２が形成されている。
導電膜８２４、導電膜８２６、導電膜８２８及び導電膜８３２上には、絶縁膜８３４が設けられている。絶縁膜８３４には開口部が形成されている。そして、上記開口部には、導電膜８２６に接する配線である導電膜８３６、及び導電膜８３２に接する導電膜８３８が形成されている。
そして、図１３では、絶縁膜８３４上にトランジスタ１２１、容量素子１２２、トランジスタ１２３及び容量素子１２７が形成されている。
トランジスタ１２１は、絶縁膜８３４上に、酸化物半導体を含む半導体層８４２と、半導体層８４２上の、ソース電極又はドレイン電極として機能する導電膜８４８及び導電膜８５０と、半導体層８４２、導電膜８４８及び導電膜８５０上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、導電膜８４８と導電膜８５０の間において半導体層８４２と重なっている、導電膜８５８と、を有する。なお導電膜８５８は、ゲート電極として機能する導電膜である。
容量素子１２２は、絶縁膜８３４上に、導電膜８４８と、導電膜８４８上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、一部が導電膜８４８と重なっている導電膜８５６と、を有する。
トランジスタ１２３は、絶縁膜８３４上に、酸化物半導体を含む半導体層８４０と、半導体層８４０上の、ソース電極又はドレイン電極として機能する導電膜８４４及び導電膜８４６と、半導体層８４０、導電膜８４４及び導電膜８４６上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、導電膜８４４と導電膜８４６の間において半導体層８４０と重なっている、一部がゲート電極として機能する導電膜８５４と、を有する。なお、導電膜８４４は、導電膜８３６に接続され、導電膜８４６は、導電膜８３８に接続されている。また、ゲート絶縁膜８５２には導電膜８４８に達する開口部が形成されている。そして開口部には、導電膜８５４が設けられている。
容量素子１２７は、絶縁膜８３４上に、導電膜８４４と、導電膜８４４上のゲート絶縁膜８５２と、ゲート絶縁膜８５２上に位置し、一部が導電膜８４４と重なっている導電膜８３０と、を有する。
また、ゲート絶縁膜８５２及び絶縁膜８６０には導電膜８５０に達する開口部が形成されている。そして開口部には、導電膜８６２が設けられている。
なお、導電膜８５８は、上記実施の形態１で説明した書き込み制御信号が与えられる配線である。また、導電膜８３２は、上記実施の形態１で説明したグラウンド電位が与えられるグラウンド線である。また、導電膜８４８及び導電膜８５４は、上記実施の形態１で説明したノードＮｏｄｅ＿Ｍに相当する配線である。また、導電膜８４４、導電膜８２６及び導電膜８３６は、上記実施の形態１で説明したノードＶ＿Ｃ２に相当する配線である。また、導電膜８６２は、上記実施の形態１で説明したノードＮｏｄｅ＿ｉｎに相当する配線である。
ゲート絶縁膜８２０及びゲート絶縁膜８５２は、一例としては、無機絶縁膜を用いればよい。無機絶縁膜としては、窒化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜等を、単層又は多層で形成することが好ましい。なおゲート絶縁膜８２０とゲート絶縁膜８５２は、異なる層に設けることで、容易に異なる膜厚とすることができる。上記実施の形態１で説明したように、本発明の一態様では、トランジスタ１２３のゲート絶縁膜８５２の膜厚は、トランジスタ１２４及びトランジスタ１２５等のゲート絶縁膜８２０の膜厚より厚く設ける構成とする。該構成とすることで、トランジスタ１２３のゲートリーク電流による電荷保持特性の低下を抑制することができるため、電荷を保持するノードにおける電荷保持特性に優れた、新規な構成の半導体装置とすることができる。
絶縁膜８２２、絶縁膜８３４、及び絶縁膜８６０は、無機絶縁膜または有機絶縁膜を、単層又は多層で形成することが好ましい。有機絶縁膜としては、ポリイミド又はアクリル等を、単層又は多層で形成することが好ましい。
半導体層８４０及び半導体層８４２は、酸化物半導体を用いることが好適である。酸化物半導体については、上記実施の形態３で説明した材料を用いればよい。
導電膜８１８、導電膜８２４、導電膜８２６、導電膜８２８、導電膜８３０、導電膜８３２、導電膜８３６、導電膜８３８、導電膜８４４、導電膜８４６、導電膜８４８、導電膜８５０、導電膜８５４、導電膜８５６、導電膜８５８、及び導電膜８６２は、一例としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を単層または積層させて用いることができる。
なお、図１３において、トランジスタ１２１及びトランジスタ１２３は、ゲート電極を半導体層の片側において少なくとも有していれば良いが、半導体層を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ１２１及びトランジスタ１２３が、半導体層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１２１及びトランジスタ１２３の閾値電圧を制御することができる。
また、半導体層８４０及び半導体層８４２は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。
本実施の形態で説明する半導体装置の構成では、上記実施の形態１で説明したように、電荷を保持するノードでの電荷保持特性向上に優れた半導体装置とすることができる。また本実施の形態の構成とすることで、素子数の増加に伴う回路面積の増加を抑制することができ、面積効率に優れた半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。
図１４（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態４の図１３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、電荷を保持するノードにおける電荷保持特性に優れた半導体装置を有する電子部品を実現することができる。該電子部品は、上記実施の形態で説明した半導体装置を含むため、データ保持特性に優れた電子部品である。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データ保持特性に優れた携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１５（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データ保持特性に優れた電子書籍が実現される。
図１５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、データ保持特性に優れたテレビジョン装置が実現される。
図１５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのためデータ保持特性に優れたスマートフォンが実現される。
図１５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、データ保持特性に優れたデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、データ保持特性に優れた電子機器が実現される。
Ｖ＿Ｃ１ ノード
Ｖ＿Ｃ２ ノード
Ｎｏｄｅ＿ｉｎ ノード
Ｎｏｄｅ＿ｏｕｔ ノード
Ｎｏｄｅ＿Ｍ ノード
Ｐ１ 期間
Ｐ２ 期間
Ｐ３ 期間
Ｐ４ 期間
ｔ１ 時刻
ｔ５ 時刻
ｔ６ 時刻
ｔ７ 時刻
ｔ９ 時刻
ｔ１１ 時刻
ｔ１４ 時刻
Ｔ１ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ９ 時刻
Ｔ１１ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
１０ 半導体装置
３０ 半導体装置
４０ 半導体装置
５０ 半導体装置
６０ 半導体装置
７０ 半導体装置
８０ 半導体装置
９０ 半導体装置
１１０ 記憶回路
１１１ スイッチ
１１２ インバータ回路
１１３ インバータ回路
１１４ スイッチ
１１５ インバータ回路
１２０ 記憶回路
１２１ トランジスタ
１２２ 容量素子
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２４＿ｐ トランジスタ
１２６ 容量素子
１２７ 容量素子
１２８ インバータ回路
１２８＿ｎ トランジスタ
１２８＿ｐ トランジスタ
１３０ セレクタ
１３１ インバータ回路
１４１ バイポーラトランジスタ
１４２ トランジスタ
１４３ トランジスタ
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
８１０ 半導体基板
８１２ 素子分離用絶縁膜
８１４ 不純物領域
８１６ 不純物領域
８１８ 導電膜
８２０ ゲート絶縁膜
８２２ 絶縁膜
８２４ 導電膜
８２６ 導電膜
８２８ 導電膜
８３０ 導電膜
８３２ 導電膜
８３４ 絶縁膜
８３６ 導電膜
８３８ 導電膜
８４０ 半導体層
８４２ 半導体層
８４４ 導電膜
８４６ 導電膜
８４８ 導電膜
８５０ 導電膜
８５２ ゲート絶縁膜
８５４ 導電膜
８５６ 導電膜
８５８ 導電膜
８６０ 絶縁膜
８６２ 導電膜
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (8)

  1. 第１のノード及び第２のノードにデータを記憶する第１の記憶回路と、
    前記データを記憶する第３のノードを有する第２の記憶回路と、を有し、
    前記第２の記憶回路は、
    前記データの書き込み時において、前記データの電位を前記第３のノードに与える第１のトランジスタと、
    ゲートに前記第３のノードに保持される電位が与えられる第２のトランジスタと、
    前記データの非読み出し時において、ソース及びドレインの一方に設けられた第１の容量素子への電荷の充電を行う第３のトランジスタと、
    前記データの読み出し時において、前記第１の容量素子に充電された電荷を第２の容量素子に分配する第４のトランジスタと、
    を有し、
    前記データの読み出し時において、前記第２のトランジスタは、前記第３のノードの電位に従って、前記第２の容量素子の保持される電位を前記データの論理が反転した電位とし、
    前記第１のトランジスタ及び前記第２のトランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いたトランジスタである半導体装置。
  2. 請求項１において、
    前記第３のトランジスタ及び前記第４のトランジスタは、シリコンをチャネル形成領域となる半導体層に用いたトランジスタである半導体装置。
  3. 請求項２において、
    前記第１のトランジスタ及び前記第２のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタとは、積層して設けられた半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１のトランジスタ及び第２のトランジスタは、バックゲート電極が設けられたトランジスタである半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記第２の容量素子に保持される電位を初期化するための電位を与えるトランジスタが、前記第２の容量素子の一方の電極に電気的に接続して設けられた半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記第１の容量素子の静電容量は、前記第２の容量素子の静電容量よりも大きい半導体装置。
  7. 請求項１乃至６のいずれか一において、
    前記第２のトランジスタのゲート絶縁膜の膜厚は、前記第３のトランジスタ及び前記第４のトランジスタのゲート絶縁膜の膜厚よりも大きい半導体装置。
  8. 請求項１乃至７のいずれか一において、
    前記半導体装置は、前記第２の容量素子に保持される電位を反転し、前記第２のノードに与えるインバータ回路を有する、半導体装置。
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