JP6525421B2 - 半導体装置 - Google Patents

Description

本発明の一態様は、半導体装置、またはその駆動方法に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。

特許文献１には酸化物半導体膜を用いたトランジスタと、単結晶シリコンを用いたトランジスタを有する半導体装置が記載されている。また酸化物半導体膜を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。

特開２０１２−２５６４００号公報

本発明の一態様は、新規な半導体装置、またはその駆動方法の提供を課題の一つとする。

また、本発明の一態様は、オフ電流の低い半導体装置、またはその駆動方法を提供することを課題の一つとする。また、本発明の一態様は、消費電力の低い半導体装置、またはその駆動方法を提供することを課題の一つとする。また、本発明の一態様は、信頼性の高い半導体装置、またはその駆動方法を提供することを課題の一つとする。また、本発明の一態様は、高速な動作が可能な半導体装置、またはその駆動方法を提供することを課題の一つとする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、セルアレイと、駆動回路と、を有し、セルアレイは、第１のセルと、第２のセルと、を有し、第１のセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、駆動回路は、第１のセル及び第２のセルと電気的に接続され、第１のトランジスタのゲートは、第１の配線と電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲート及び第１の容量素子の一方の電極と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、第１の容量素子の他方の電極は、第４の配線と電気的に接続され、第３のトランジスタのゲートは、第５の配線と電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第６の配線と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲート及び第２の容量素子の一方の電極と電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第６の配線と電気的に接続され、第４のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、第２の容量素子の他方の電極は、第７の配線と電気的に接続され、第１のトランジスタ及び第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、第６の配線は、第２の配線に供給される信号とは異なる信号を伝える機能を有する半導体装置である。

さらに、本発明の一態様にかかる半導体装置では、第２のトランジスタの極性と第４のトランジスタの極性が異なっていてもよい。

さらに、本発明の一態様にかかる半導体装置では、第４の配線は、第２のトランジスタのゲートの電位を制御するための信号を伝える機能を有し、第７の配線は、一定の電位を伝える機能を有していてもよい。

さらに、本発明の一態様にかかる半導体装置では、第１のセルから読み出したデータを第２のセルに書き込む第１の動作を行う機能と、第２のセルから読み出したデータを第１のセルに書き込む第２の動作を行う機能と、を有していてもよい。

さらに、本発明の一態様にかかる半導体装置では、第１の動作は、第１の容量素子の一方の電極の電位を、第１のトランジスタ、第２の配線、第２のトランジスタを介して、第３の配線に供給する第１のステップと、第３の配線の電位を、第４のトランジスタ、第６の配線、第３のトランジスタを介して、第２の容量素子の一方の電極に供給する第２にステップと、により行われ、第２の動作は、第２の容量素子の一方の電極の電位を、第３のトランジスタ、第６の配線、第４のトランジスタを介して、第３の配線に供給する第３のステップと、第３の配線の電位を、第２のトランジスタ、第２の配線、第１のトランジスタを介して、第１の容量素子の一方の電極に供給する第４にステップと、により行われるものであってもよい。

本発明の一態様により、新規な半導体装置、またはその駆動方法を提供することができる。

また、本発明の一態様により、オフ電流の低い半導体装置、またはその駆動方法を提供することができる。また、本発明の一態様により、消費電力の低い半導体装置、またはその駆動方法を提供することができる。また、本発明の一態様により、信頼性の高い半導体装置、またはその駆動方法を提供することができる。また、本発明の一態様により、高速な動作が可能な半導体装置、またはその駆動方法を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 タイミングチャート。 半導体装置の構成の一例を説明する回路図。 タイミングチャート。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 電子機器を説明する図。 酸化物半導体の構造の一例を説明する図。 酸化物半導体の構造の一例を説明する図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。

（実施の形態１）
本実施の形態では、本発明の一態様に係る構成の一例について説明する。

図１に、本発明の一態様にかかる半導体装置１００の構成の一例を示す。半導体装置１００は、セルアレイ１０、回路２０、回路３０を有する。

セルアレイ１０は、複数のセル１１と、複数のセル１２を有する。ここでは、ｎ行ｍ列（ｎ、ｍは自然数）のセル１１と、１行ｍ列のセル１２が設けられている例を示す。すなわち、セルアレイ１０は、ｎ×ｍ個のセル１１（セル１１［１，１］乃至［ｎ，ｍ］）と、１×ｍ個のセル１２（セル１２［１］乃至［ｍ］）を有する。セル１１、１２は、所定のデータを格納する機能を有するメモリセルとして機能する。

回路２０は、複数の配線４０（配線４０［１］乃至［ｎ］）を介してセル１１［１，１］乃至［ｎ，ｍ］と接続され、配線６０を介してセル１２［１］乃至［ｍ］と接続されている。回路２０は、複数のセル１１のうち特定の行のセル１１を選択するための信号を配線４０［１］乃至［ｎ］に供給する機能と、複数のセル１２を選択するための信号を配線６０に供給する機能と、を有する駆動回路である。以下、セル１１またはセル１２を選択するための信号を、選択信号ともいう。

なお、配線４０は、複数本の配線によって構成することができる。この場合、複数本の配線にはそれぞれ異なる信号を供給することができる。例えば、配線４０［１］を２本の配線によって構成し、セル１１［１，１］乃至［１，ｍ］がそれぞれ当該２本の配線と接続された構成することができる。この場合、２本の配線のうち一方の配線には、他方の配線に供給される信号とは異なる信号を供給することができる。また、配線６０も同様に、複数本の配線によって構成することができる。

回路３０は、複数の配線５０（配線５０［１］乃至［ｍ］）を介してセル１１［１，１］乃至［ｎ，ｍ］、およびセル１２［１］乃至［ｍ］と接続されている。回路３０は、セル１１、セル１２へのデータの書き込み、およびセル１１、セル１２からのデータの読み出しを行う機能を有する駆動回路である。具体的には、回路３０は、セル１１、セル１２に書き込むデータに対応する電位（以下、書き込み電位ともいう）を配線５０［１］乃至［ｍ］に供給する機能と、配線５０［１］乃至［ｍ］の電位からセル１１、セル１２に格納されたデータを読み出す機能を有する。また、回路３０は、配線５０［１］乃至［ｍ］のプリチャージを行う機能を有していてもよい。

なお、配線５０は、複数本の配線によって構成することができる。この場合、複数本の配線にはそれぞれ異なる信号を供給することができる。例えば、配線５０［１］を２本の配線によって構成し、セル１１［１，１］乃至［ｎ，１］およびセル１２［１］がそれぞれ当該２本の配線と接続された構成することができる。この場合、２本の配線のうち一方の配線には、他方の配線に供給される信号とは異なる信号を供給することができる。

セル１１へのデータの書き込みは、配線４０に選択信号を供給することにより特定の行のセル１１を選択し、選択された特定の行のセル１１に、回路３０から配線５０［１］乃至［ｍ］を介して書き込み電位を供給することによって行う。

ここで、配線４０［１］乃至［ｎ］はそれぞれ複数のセル１１と接続されている。そのため、例えば、上記の動作によってセル１１［１，１］においてはデータの書き換えを行い、セル１１［１，２］乃至［１，ｍ］においては既に格納されたデータを維持する場合、配線５０［１］に書き込み電位を供給する動作に加えて、セル１１［１，２］乃至［１，ｍ］に格納されたデータを読み出し、当該データに対応する書き込み電位を配線５０［２］乃至［ｍ］に供給する動作が必要となる。

具体的には、まず、配線４０［１］に選択信号を供給することにより、セル１１［１，１］乃至［１，ｍ］を選択する。そして、セル１１［１，１］と接続された配線５０［１］には、新たに書き込むデータに対応する書き込み電位を供給する。ここで、セル１１［１，２］乃至［１，ｍ］が選択された状態で、配線５０［２］乃至［ｍ］への書き込み電位の供給が行われない場合、セル１１［１，２］乃至［１，ｍ］に格納されたデータが失われてしまう場合がある。そのため、セル１１［１，２］乃至［１，ｍ］が選択された際には、セル１１［１，２］乃至［１，ｍ］に格納されたデータを読み出し、その後、当該データに対応する書き込み電位を配線５０［２］乃至［ｍ］に供給して再度セル１１［１，２］乃至［１，ｍ］にデータを格納する処理を、回路３０において行う必要がある。

このように、配線４０［１］にセル１１［１，１］乃至［１，ｍ］が接続された状態で、配線４０［１］に選択信号が供給されると、セル１１［１，１］のみならずセル１１［１，２］乃至［１，ｍ］も選択される。そのため、セル１１［１，１］においてのみデータの書き換えを行い、セル１１［１，２］乃至［１，ｍ］においてはデータの書き換えを行わない場合であっても、セル１１［１，２］乃至［１，ｍ］に格納されたデータを維持するために、回路３０において読み出し動作および書き込み動作を行う必要がある。このような動作により、書き換え速度が低下し、また、回路３０における消費電力が増大する。

また、セル１１［１，２］乃至［１，ｍ］に格納されたデータが３値以上のデータである場合、配線５０［２］乃至［ｍ］の電位（アナログ値）をデジタル値に変換することによってセル１１［１，２］乃至［１，ｍ］に格納されたデータの読み出しを行い、その後、デジタル値を再度アナログ値に変換して配線５０［２］乃至［ｍ］に供給する必要がある。そのため、２値のデータの場合と比較して、回路３０における消費電力の増大およびセル１１の書き換え速度の低下はより顕著になる。

そこで、本発明の一態様では、セル１２を用いることにより、データの書き換えを行わないセル１１においては、回路３０における読み出し動作および書き込み動作を省略する。以下、セル１１［１，１］においてはデータの書き換えを行い、セル１１［１，２］乃至［１，ｍ］においてはデータの書き換えを行わない場合の動作の一例を説明する。

まず、配線４０［１］に選択信号を供給することにより、セル１１［１，１］乃至［１，ｍ］を選択する。その後、セル１１［１，１］と接続された配線５０［１］には新たに書き込むデータに対応する書き込み電位を供給し、セル１１［１，１］のデータの書き換えを行う。一方、データの書き換えを行わないセル１１［１，２］乃至［１，ｍ］に対しては、回路３０における読み出し動作および書き込み動作を行わない。その代わりに、セル１１［１，２］乃至［１，ｍ］に格納されたデータをセル１２［２］乃至［ｍ］に転送する。その後、セル１２［２］乃至［ｍ］に転送されたデータを再度セル１１［１，２］乃至［１，ｍ］に格納する。これにより、回路３０において読み出し動作および書き込み動作を行うことなくセル１１［１，２］乃至［１，ｍ］のデータを維持することができる。よって、書き換え速度の向上および回路３０における消費電力の低減を図ることができる。また、書き込みを行うセル１１のみを選択することが可能となるため、ランダムアクセスが可能なセルアレイを構成することができる。

なお、ここではセル１１［１，１］においてデータの書き換えを行い、セル１１［１，２］乃至［１，ｍ］においてデータの書き換えを行わない例について示したが、これに限られず、セル１１［１，１］乃至［ｎ，ｍ］のうち書き換えを行うセル、書き換えを行わないセルは、自由に選択することができる。

次に、半導体装置１００の構成の一例を、図２乃至５を用いて説明する。

図２に、セル１１、セル１２の具体的な構成の一例を示す。なお、図２におけるセル１１は、図１におけるセル１１［１，１］乃至［ｎ，ｍ］のいずれかに対応し、セル１２は、図１におけるセル１２［１］乃至［ｍ］のいずれかに対応する。

セル１１は、トランジスタ１０１、トランジスタ１０２、容量素子１０３を有する。トランジスタ１０１のゲートは配線１１１と接続され、ソースまたはドレインの一方は配線１１３と接続され、ソースまたはドレインの他方はトランジスタ１０２のゲートおよび容量素子１０３の一方の電極と接続されている。トランジスタ１０２のソースまたはドレインの一方は配線１１３と接続され、ソースまたはドレインの他方は配線１１４と接続されている。容量素子１０３の他方の電極は配線１１２と接続されている。トランジスタ１０１のソースまたはドレインの他方、トランジスタ１０２のゲート、容量素子１０３の一方の電極と接続されたノードを、ノード１２０とする。

配線１１１は、トランジスタ１０１の導通状態を制御するための信号などを伝える機能を有する配線である。配線１１２は、トランジスタ１０２のゲートの電位を制御するための信号を伝える機能を有する配線であり、具体的には、異なる２つ以上の電位を伝える機能を有する配線である。配線１１３は、セル１１へのデータの書き込み、セル１１からのデータの読み出しを制御するための電位などを伝える機能を有する配線である。

セル１２は、トランジスタ２０１、トランジスタ２０２、容量素子２０３を有する。トランジスタ２０１のゲートは配線２１１と接続され、ソースまたはドレインの一方は配線２１３と接続され、ソースまたはドレインの他方はトランジスタ２０２のゲートおよび容量素子２０３の一方の電極と接続されている。トランジスタ２０２のソースまたはドレインの一方は配線２１３と接続され、ソースまたはドレインの他方は配線１１４と接続されている。容量素子２０３の他方の電極は配線２１２と接続されている。トランジスタ２０１のソースまたはドレイン他方、トランジスタ２０２のゲート、容量素子２０３の一方の電極と接続されたノードを、ノード２２０とする。

ここで、トランジスタ１０２の極性とトランジスタ２０２の極性は異なることが好ましい。また、トランジスタ１０２をｐチャネル型トランジスタとし、トランジスタ２０２をｎチャネル型トランジスタとすることがより好ましい。これにより、セルアレイ１０における書き込み動作、読み出し動作などを容易に行うことができる。

配線２１１は、トランジスタ２０１の導通状態を制御するための信号などを伝える機能を有する配線である。配線２１３は、セル１２へのデータの書き込み、セル１２からのデータの読み出しを制御するための信号などを伝える機能を有する配線である。配線２１２は、所定の電位を伝える機能を有する配線である。なお、配線２１２は、高電位電源線であってもよいし、低電位電源線（接地線など）であってもよい。また、所定の電位は、一定の電位（固定電位）であっても変動する電位であってもよく、０Ｖに限定されない。ここでは、配線２１２が低電位電源線である場合について説明する。

配線２１３は、配線１１３とは別の配線であるため、配線１１３に供給される信号とは異なる信号を伝える機能を有する。よって、配線２１３の電位は、配線１１３の電位とは異なる電位とすることができる。

また、配線１１４は、セル１１、１２へのデータの書き込み、およびセル１１、１２からのデータの読み出しを制御するための電位などを伝える機能を有する配線である。具体的には、配線１１４は、セル１１またはセル１２に書き込むデータに対応する書き込み電位を伝える機能を有する。また、配線１１４は、セル１１またはセル１２に格納されたデータに対応する電位を読み出す機能を有する。

なお、ここではトランジスタ１０１、２０１、２０２がｎチャネル型トランジスタであり、トランジスタ１０２がｐチャネル型トランジスタである例を示すが、これに限られず、トランジスタ１０１、１０２、２０１、２０２はそれぞれｎチャネル型トランジスタであってもｐチャネル型トランジスタであってもよい。

また、トランジスタ１０１、１０２、２０１、２０２において、チャネル形成領域が形成される半導体の材料は、シリコン、ゲルマニウム、シリコンゲルマニウム、酸化物半導体など様々な材料を用いることができる。

ここで、トランジスタ１０１はノード１２０の電位を保持する機能を有するため、トランジスタ１０１のオフ電流は小さいことが好ましい。トランジスタ１０１のオフ電流が小さいと、ノード１２０に保持されている電荷のトランジスタ１０１を介したリークを低減することができるため、セル１１に格納されたデータを長時間保持することができる。ここで、チャネル形成領域に、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い半導体を有するトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ１０１として用いるのに好適である。このような半導体の材料としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体などが挙げられる。チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）は、シリコンやゲルマニウムなど酸化物半導体以外の材料を用いて形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、トランジスタ１０１はＯＳトランジスタとすることが好ましい。これにより、ノード１２０に保持されている電荷のリークを効果的に抑制することができる。なお、セル１２が有するトランジスタ２０１も、トランジスタ１０１と同様にＯＳトランジスタとすることが好ましい。

また、ＯＳトランジスタは微細化により高速な動作が可能となる。従って、トランジスタ１０１、１０２、２０１、２０２にＯＳトランジスタを用いることにより、セル１１およびセル１２を、書き込み速度および読み出し速度が１０ｎｓ以下、より好ましくは５ｎｓ以下であるメモリセルとして機能させることができる。ここで、トランジスタ１０１、１０２、２０１、２０２に用いるＯＳトランジスタのチャネル長は、１００ｎｍ以下、好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下である。

また、セル１１におけるデータの書き込み速度および読み出し速度の向上のために、トランジスタ１０２には大きな電流供給能力が求められる。よって、トランジスタ１０２には、酸化物半導体以外の材料、例えばシリコン等を用いたトランジスタを用いてもよい。これにより、トランジスタ１０２の電流供給能力を向上させることができる。セル１２が有するトランジスタ２０２も、トランジスタ１０２と同様、酸化物半導体以外の材料、例えばシリコン等を用いたトランジスタとすることが好ましい。このように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタを組み合わせ、要求される機能に応じてトランジスタを使い分ける構成とすることにより、データの長期間の保持と回路の高速動作の両方を同時に実現することができる。

また、シリコン等の酸化物半導体以外の材料を用いたトランジスタは、ＯＳトランジスタと比較してｐチャネル型のトランジスタを作製することが容易である。よって、トランジスタ１０１、１０２、２０１、２０２のうち、ｐチャネル型とするトランジスタは、酸化物半導体以外の材料を用いたトランジスタとすることが好ましい。これにより、半導体装置の作製における歩留まりの向上を図ることができる。

また、図３に、ｎ×ｍ個のセル１１（セル１１［１，１］乃至［ｎ，ｍ］）と、１×ｍ個のセル１２（セル１２［１］乃至［ｍ］）を有するセルアレイ１０の構成を示す。セルアレイ１０は、複数の配線１１１（配線１１１［１］乃至［ｎ］）、複数の配線１１２（配線１１２［１］乃至［ｎ］）、配線２１１、複数の配線１１３（配線１１３［１］乃至［ｍ］）、複数の配線１１４（配線１１４［１］乃至［ｍ］）、複数の配線２１３（配線２１３［１］乃至［ｍ］）を有する。配線１１１［１］乃至［ｎ］は同じ行のセル１１で共有され、配線１１３［１］乃至［ｍ］は同じ列のセル１１で共有され、配線１１４［１］乃至［ｍ］は同じ列のセル１１、１２で共有され、配線２１１はセル１２［１］乃至［ｍ］で共有されている。

ここで、セルアレイ１０に含まれるセル１１の数はｎ×ｍ個であり、セル１２の数はｍ個であるため、セルアレイ１０においてセル１２が占める面積の割合はセル１１よりも小さい。そのため、セル１２の面積を拡大することによるセルアレイ１０の面積の増加は、セル１１の面積を拡大する場合と比較して小さい。従って、セル１２の面積をセル１１の面積よりも大きくしても、セルアレイ１０の面積の増加を抑えることができる。

セル１２の面積を大きくすることにより、セル１２が有するトランジスタ２０２のチャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ）を、セル１１が有するトランジスタ１０２のＷ／Ｌよりも大きくすることができる。これにより、トランジスタ２０２の電流供給能力を向上させ、データの転送、書き直し時における配線１１４の電位の切り替えを短期間に行うことができ、セルアレイ１０の動作速度を向上させることができる。

また、セル１２の面積を大きくすることにより、セル１２が有する容量素子２０３の面積を、セル１１が有する容量素子１０３の面積よりも大きくすることができる。すなわち、容量素子２０３の容量を、容量素子１０３の容量よりも大きくすることができる。これにより、ノード２２０の電位の変動を抑えることができ、セル１２においてセル１１に書き直すデータを正確に保持することができる。

また、セル１２の面積を大きくすることにより、セル１２が有するトランジスタ２０１のＷ／Ｌを、セル１１が有するトランジスタ１０１のＷ／Ｌよりも大きくすることができる。これにより、トランジスタ２０１の動作速度を向上させ、セル１１からセル１２へのデータの転送を高速に行うことができる。

本発明の一態様では、セル１１に格納されたデータを配線１１４に出力し、セル１２に書き込むことができる。また、セル１２に格納されたデータを配線１１４に出力し、セル１１に書き込むことができる。よって、セル１１からセル１２へのデータの転送、およびセル１２に格納されたデータのセル１１への書き直しを行うことができる。これにより、図１における回路３０において、読み出し動作および書き込み動作を行うことなくセル１１［１，２］乃至［１，ｍ］のデータを維持することができ、回路３０における消費電力の低減および書き換え速度の向上を図ることができる。

なお、図３においては、容量素子１０３の他方の電極が、トランジスタ１０２の導通状態を制御するための信号を伝える機能を有する配線１１２と接続され、容量素子２０３の他方の電極が、所定の電位を伝える機能を有する配線２１２と接続されている例を示したが、これに限られない。例えば、容量素子１０３の他方の電極と接続された配線１１２は、所定の電位を伝える機能を有する配線であってもよい（図４）。また、容量素子２０３の他方の電極と接続された配線２１２は、トランジスタ２０２の導通状態を制御するための信号を伝える機能を有する配線であってもよい（図５）。また、容量素子１０３の他方の電極が、所定の電位を伝える機能を有する配線１１２と接続され、容量素子２０３の他方の電極が、トランジスタ２０２の導通状態を制御するための信号を伝える機能を有する配線２１２と接続されていてもよい。また、図３乃至５において、トランジスタ１０２をｎチャネル型トランジスタとし、トランジスタ２０２をｐチャネル型トランジスタとしてもよい。

次に、図２に示すセルアレイ１０の具体的な動作を、図６のタイミングチャートを用いて説明する。なお、図６において、期間Ｔ１乃至Ｔ５は、セル１１へのデータの書き込みを行う期間に対応し、期間Ｔ６乃至Ｔ８は、セル１１からのデータの読み出しを行う期間に対応し、期間Ｔ９乃至Ｔ１６は、セル１１からセル１２へのデータの転送、およびセル１１へのデータの書き直しを行う期間に対応する。

＜データの書き込み＞
まず、データの書き込み期間である期間Ｔ１乃至Ｔ５について説明する。書き込み動作は大別すると、トランジスタ１０１、１０２を導通状態とするステップと、配線１１４の電位をＶ１とすることによりノード１２０の電位をＶ２とするステップと、により行われる。

まず、期間Ｔ１において、配線１１１の電位はローレベルであり、トランジスタ１０１は非導通状態である。また、配線１１３、１１４の電位はローレベルである。また、配線２１１の電位はハイレベルであり、トランジスタ２０１は導通状態である。また、配線２１３の電位はローレベルである。なお、ノード２２０は、トランジスタ２０１を介して配線２１３と導通状態であるため、ノード２２０の電位はローレベルである。また、トランジスタ２０２は非導通状態である。

次に、期間Ｔ２において、配線１１１の電位をハイレベルとし、トランジスタ１０１を導通状態とする。これにより、配線１１３の電位（ローレベルの電位）がトランジスタ１０１を介してノード１２０に供給され、トランジスタ１０２は導通状態となる。また、配線１１２の電位をローレベルとする。

次に、期間Ｔ３において、配線１１３の電位を浮遊状態とする。また、配線１１４の電位をＶ１とする。なお、電位Ｖ１はセル１１に書き込むデータである。ここで、配線１１３およびノード１２０は、トランジスタ１０２を介して配線１１４と導通状態であるため、配線１１３およびノード１２０の電位は配線１１４の電位Ｖ１に近づく。具体的には、配線１１３およびノード１２０の電位は、配線１１４の電位Ｖ１よりも低い電位であるＶ２に近づく。ここで、電位Ｖ１と電位Ｖ２の差は、トランジスタ１０２のしきい値電圧と概ね等しい。配線１１３およびノード１２０の電位がＶ２に近づくと、トランジスタ１０２のゲートとソースの間の電位差が小さくなり、トランジスタ１０２のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして、最終的に配線１１３およびノード１２０の電位がＶ２となり、トランジスタ１０２のゲートの電位がＶ２となると、トランジスタ１０２のゲートとソース間の電位差はトランジスタ１０２のしきい値電圧と概ね等しくなり、トランジスタ１０２は非導通状態となる。

このように、セル１１へのデータの書き込みは、電位Ｖ１を配線１１４に供給し、ノード１２０の電位をＶ２にまで変化させることにより行う。

なお、電位Ｖ１の大きさは自由に設定することができる。よって、セル１１には様々なデータを書き込むことができ、多値のデータの記憶を容易に行うことができる。

次に、期間Ｔ４において、配線１１１の電位をローレベルとし、トランジスタ１０１を非導通状態とする。これにより、ノード１２０の電位が保持される。なお、トランジスタ１０１をＯＳトランジスタとすると、トランジスタ１０１のオフ電流を極めて低くできるため、ノード１２０の電位を長期間にわたって保持することが可能となる。

次に、期間Ｔ５において、配線１１３、１１４の電位をローレベルとする。また、配線１１２の電位をハイレベルとし、ノード１２０の電位をハイレベルとすることにより、トランジスタ１０２を非導通状態とする。期間Ｔ５におけるセル１１は、ノード１２０の電位が異なる点を除き、期間Ｔ１と同じ状態となる。

以上の動作により、セル１１へのデータの書き込みが行われる。

＜データの読み出し＞
次に、データの読み出し期間である期間Ｔ６乃至Ｔ８について説明する。読み出し動作は大別すると、配線１１４をプリチャージするステップと、トランジスタ１０２を導通状態として配線１１４の電位をＶ１とするステップと、により行われる。

まず、期間Ｔ６において、配線１１４をハイレベルにプリチャージする。なお、配線１１４の電位は、電位Ｖ１よりも高いことが好ましい。なお、配線１１１の電位はローレベルであり、トランジスタ１０１は非導通状態である。また、配線１１２の電位はハイレベルであり、トランジスタ１０２は非導通状態である。

次に、期間Ｔ７において、配線１１４の電位を浮遊状態とする。また、配線１１２の電位をローレベルとし、ノード１２０の電位をＶ２に変化させる。この時、トランジスタ１０２は導通状態であり、トランジスタ１０２のソースとドレインの間には、トランジスタ１０２のゲートの電位（Ｖ２）と配線１１４の電位に対応した電流（Ｉｄ）が流れる。また、浮遊状態である配線１１４の電位は、配線１１３の電位（ローレベル）に近づく。そして、配線１１４の電位がＶ１まで下がり、ノード１２０の電位（Ｖ２）と配線１１４の電位の差がトランジスタ１０２のしきい値電圧以下となると、トランジスタ１０２は非導通状態となり、配線１１４の電位はＶ１に維持される。

ここで、Ｖ１はセル１１へのデータの書き込み時（期間Ｔ３）における配線１１４の電位（書き込み電位）と同じ電位である。すなわち、期間Ｔ３においてセル１１に書き込んだデータを、電位Ｖ１として配線１１４から読み出すことができる。

次に、期間Ｔ８において、配線１１３、１１４の電位をローレベルとする。また、配線１１２の電位をハイレベルとし、ノード１２０の電位をハイレベルとする。

以上の動作により、ノード１２０の電位およびトランジスタ１０２のしきい値に応じて、セル１１に格納されたデータを配線１１４の電位として読み出すことができる。これにより、複数のセル１１においてトランジスタ１０２のしきい値電圧にばらつきがあっても、読み出すデータのばらつきを抑えることができる。また、あるセル１１において、経時劣化によりトランジスタ１０２のしきい値電圧に変動が生じた場合であっても、読み出すデータのばらつきを抑えることができる。

また、上記のように、セル１１においては、書き込み時の配線１１４の電位と読み出し時の配線１１４の電位の変動が抑制できるため、セル１１に様々なデータを書き込み、正確に読み出すことができる。そのため、セル１１に多値のデータを正確に格納することができ、セル１１の集積度を上げることができる。

また、正確に書き込みが行われているかを確認するためのベリファイ動作が不要となり、半導体装置１００の高速な動作が可能となる。

＜データの転送、書き直し＞
次に、データの転送および書き直しの期間である期間Ｔ９乃至Ｔ１６について説明する。データの転送および書き直し動作は大別すると、セル１１から読み出したデータをセル１２に書き込むステップと、セル１２から読み出したデータをセル１１に書き込むステップと、により行われる。

まず、期間Ｔ９において、配線１１４をハイレベルにプリチャージする。なお、配線１１４の電位は、Ｖ１よりも高いことが好ましい。なお、配線１１１の電位はローレベルであり、トランジスタ１０１は非導通状態である。また、配線１１２の電位はハイレベルであり、トランジスタ１０２は非導通状態である。

また、期間Ｔ９において、配線２１１の電位はハイレベルであり、トランジスタ２０１は導通状態である。また、配線２１３の電位をハイレベルとする。これにより、配線２１３の電位（ハイレベルの電位）がトランジスタ２０１を介してノード２２０に供給され、トランジスタ２０２は導通状態となる。

次に、期間Ｔ１０において、配線１１４の電位を浮遊状態とする。また、配線１１２の電位をローレベルとし、ノード１２０の電位をＶ２に変化させる。この時、トランジスタ１０２は導通状態であり、トランジスタ１０２のソースとドレインの間には、トランジスタ１０２のゲートの電位（Ｖ２）と配線１１４の電位に対応した電流（Ｉｄ）が流れる。また、浮遊状態である配線１１４の電位は、配線１１３の電位（ローレベル）に近づく。そして、配線１１４の電位がＶ１まで下がり、ノード１２０の電位（Ｖ２）と配線１１４の電位の差がトランジスタ１０２のしきい値電圧以下となると、トランジスタ１０２は非導通状態となり、配線１１４の電位はＶ１に維持される。

また、期間Ｔ１０において、配線２１３の電位を浮遊状態とする。ここで、配線２１３およびノード２２０は、トランジスタ２０２を介して配線１１４と導通状態であるため、配線２１３およびノード２２０の電位は配線１１４の電位Ｖ１に近づく。具体的には、配線２１３およびノード２２０の電位は、配線１１４の電位Ｖ１よりも高い電位であるＶ３に近づく。ここで、電位Ｖ１と電位Ｖ３の差は、トランジスタ２０２の閾値電圧と概ね等しい。配線２１３およびノード２２０の電位がＶ３に近づくと、トランジスタ２０２のゲートとソースの間の電位差が小さくなり、トランジスタ２０２のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして、最終的に配線２１３およびノード２２０の電位がＶ３となり、トランジスタ２０２のゲートの電位がＶ３となると、トランジスタ２０２のゲートとソース間の電位差はトランジスタ２０２のしきい値電圧と概ね等しくなり、トランジスタ２０２は非導通状態となる。

次に、期間Ｔ１１において、配線２１１の電位をローレベルとし、トランジスタ２０１を非導通状態とする。これにより、ノード２２０の電位が保持される。なお、トランジスタ２０１をＯＳトランジスタとすると、トランジスタ２０１のオフ電流を極めて低くできるため、ノード２２０の電位を長期間にわたって保持することが可能となる。

次に、期間Ｔ１２において、配線１１４の電位をローレベルとする。なお、配線１１４の電位は、Ｖ１よりも低いことが好ましい。また、配線１１２の電位をハイレベルとし、ノード１２０の電位をハイレベルとする。また、配線２１１の電位をローレベルとし、トランジスタ２０１を非導通状態とする。また、配線２１３の電位をローレベルとする。なお、配線２１３の電位は浮遊状態としてもよい。

次に、期間Ｔ１３において、配線１１１の電位をハイレベルとし、トランジスタ１０１を導通状態とする。これにより、配線１１３の電位（ローレベルの電位）がトランジスタ１０１を介してノード１２０に供給され、トランジスタ１０２は導通状態となる。また、配線１１２の電位をローレベルとする。

次に、期間Ｔ１４において、配線１１４の電位を浮遊状態とする。また、配線２１３の電位をハイレベルとする。この時、トランジスタ２０２は導通状態であり、トランジスタ２０２のソースとドレインの間には、トランジスタ２０２のゲートの電位（Ｖ３）と配線１１４の電位に対応した電流（Ｉｄ）が流れる。また、浮遊状態である配線１１４の電位は、配線２１３の電位（ハイレベル）に近づく。そして、配線１１４の電位がＶ１まで上昇し、ノード２２０の電位（Ｖ３）と配線１１４の電位の差がトランジスタ２０２のしきい値電圧以下となると、トランジスタ２０２は非導通状態となり、配線１１４の電位はＶ１に維持される。

また、期間Ｔ１４において、配線１１３の電位を浮遊状態とする。ここで、配線１１３およびノード１２０は、トランジスタ１０２を介して配線１１４と導通状態であるため、配線１１３およびノード１２０の電位は配線１１４の電位Ｖ１に近づく。具体的には、配線１１３およびノード１２０の電位は、配線１１４の電位Ｖ１よりも低い電位であるＶ２に近づく。ここで、電位Ｖ１と電位Ｖ２の差は、トランジスタ１０２の閾値電圧と概ね等しい。配線１１３およびノード１２０の電位がＶ２に近づくと、トランジスタ１０２のゲートとソースの間の電位差が小さくなり、トランジスタ１０２のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして、最終的に配線１１３およびノード１２０の電位がＶ２となり、トランジスタ１０２のゲートの電位がＶ２となると、トランジスタ１０２のゲートとソース間の電位差はトランジスタ１０２のしきい値電圧と概ね等しくなり、トランジスタ１０２は非導通状態となる。

次に、期間Ｔ１５において、配線１１１の電位をローレベルとして、トランジスタ１０１を非導通状態とする。これにより、ノード１２０の電位が保持される。

次に、期間Ｔ１６において、配線１１３、１１４の電位をローレベルとする。また、配線２１３の電位をローレベルとする。また、配線１１２の電位をハイレベルとし、ノード１２０の電位をハイレベルとすることにより、トランジスタ１０２を非導通状態とする。また、配線２１１の電位をハイレベルとする。なお、ノード２２０は、トランジスタ２０１を介して配線２１３と導通状態であるため、ノード２２０の電位はローレベルとなる。また、トランジスタ２０２は非導通状態となる。

以上の動作により、セル１１からセル１２へのデータの転送、およびセル１２に格納されたデータのセル１１への書き直しが行われる。

本発明の一態様に係る半導体装置では、データの書き換えを行うセル１１においては、書き込み電位を供給することによりデータの書き込み動作を行い、データの書き換えを行わないセル１１においては、セル１２にデータを転送し、その後、当該転送したデータを再度セル１１に格納する書き直し動作を行う。これにより、駆動回路において読み出し動作および書き込み動作を行うことなく、データの書き換えを行わないセル１１に格納されたデータを維持することができ、駆動回路における消費電力の低減および書き換え速度の向上を図ることができる。

また、セル１１において、ノード１２０の電位およびトランジスタ１０２のしきい値に応じて、セル１１に格納されたデータを配線１１４の電位として読み出すことができる。そのため、異なるセル１１においてトランジスタ１０２のしきい値電圧にばらつきがあっても、読み出すデータのばらつきを抑えることができる。また、あるセル１１において、経時劣化によりトランジスタ１０２のしきい値電圧に変動が生じた場合であっても、読み出すデータのばらつきを抑えることができる。

また、セル１１においては、書き込み時の配線１１４の電位と読み出し時の配線１１４の電位の変動が抑制できるため、セル１１に様々なデータを書き込み、正確に読み出すことができる。そのため、セル１１に多値のデータを正確に格納することができ、セル１１の集積度を上げることができる。

また、セル１１において、正確に書き込みが行われているかを確認するためのベリファイ動作が不要となり、半導体装置１００の高速な動作が可能となる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様に係る駆動方法の一例について説明する。

図７に、セルアレイ１０の一部である、セル１１［１，１］、［１，２］、セル１２［１］、［２］を示す。セル１１［１，１］は、トランジスタ１０１［１］、トランジスタ１０２［１］、容量素子１０３［１］を有する。セル１１［１，２］は、トランジスタ１０１［２］、トランジスタ１０２［２］、容量素子１０３［２］を有する。セル１２［１］は、トランジスタ２０１［１］、トランジスタ２０２［１］、容量素子２０３［１］を有する。セル１２［２］は、トランジスタ２０１［２］、トランジスタ２０２［２］、容量素子２０３［２］を有する。なお、セル１１［１，１］、［１，２］の構成は図２におけるセル１１と同様であり、セル１２［１］、［２］の構成は図２におけるセル１２と同様であるため、各素子間の接続関係についての詳細な説明は省略する。

本発明の一態様においては、あるセル１１における新たなデータの書き込みと、別のセル１１におけるデータの転送および書き直しを同時に行うことができる。ここでは、セル１１［１，１］においては新たなデータの書き込みを行わずに、データの転送および書き直しを行い、セル１１［１，２］においては新たなデータの書き込みを行う場合の動作方法について説明する。

図７に示すセル１１［１，１］、［１，２］、セル１２［１］、［２］の具体的な動作を、図８のタイミングチャートを用いて説明する。図中のＡは、データの転送および書き直しの動作を行うセル１１［１，１］およびセル１２［１］の動作を示し、図中のＢは、データの書き込み動作を行うセル１１［１，２］およびセル１２［２］の動作を示す。なお、Ａのタイミングチャートは、図６における期間Ｔ９乃至Ｔ１６（データの転送および書き直し動作）と同様であるため、ここでは主にＢの動作について説明する。

まず、期間Ｔ２１において、配線２１１の電位はハイレベルであり、トランジスタ２０１［２］は導通状態である。また、配線２１３［２］の電位をハイレベルとする。これにより、配線２１３［２］の電位（ハイレベルの電位）がトランジスタ２０１［２］を介してノード２２０［２］に供給され、トランジスタ２０２［２］は導通状態となる。

次に、期間Ｔ２２において、配線２１３［２］の電位を浮遊状態とする。また、配線１１３［２］、配線１１４［２］の電位をＶ４とする。なお、電位Ｖ４はセル１１［１，２］に書き込むデータであり、回路３０（図１参照）から供給される書き込み電位である。また、配線１１３［２］の電位は浮遊状態としてもよい。ここで、配線２１３［２］およびノード２２０［２］は、トランジスタ２０２［２］を介して配線１１４［２］と導通状態であるため、配線２１３［２］の電位は配線１１４［２］の電位Ｖ４に近づく。具体的には、配線２１３［２］およびノード２２０［２］の電位は、配線１１４の電位Ｖ４よりも高い電位であるＶ５に近づく。ここで、電位Ｖ４と電位Ｖ５の差は、トランジスタ２０２［２］のしきい値電圧と概ね等しい。ここで、配線２１３［２］およびノード２２０［２］の電位がＶ５に近づくと、トランジスタ２０２［２］のゲートとソースの間の電位差が小さくなり、トランジスタ２０２［２］のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして、最終的に配線２１３［２］およびノード２２０［２］の電位がＶ５となり、トランジスタ２０２［２］のゲートの電位がＶ５となると、トランジスタ２０２［２］のゲートとソース間の電位差はトランジスタ２０２［２］のしきい値電圧と概ね等しくなり、トランジスタ２０２［２］は非導通状態となる。

次に、期間Ｔ２３において、配線２１１の電位をローレベルとし、トランジスタ２０１［２］を非導通状態とする。これにより、ノード２２０［２］の電位が保持される。

このように、期間Ｔ２１乃至Ｔ２３において、配線１１４［２］に供給された書き込み電位（Ｖ４）をセル１２［２］に供給し、セル１２［２］へのデータの書き込みを行う。なお、図中のＡにおいては、期間Ｔ２１乃至Ｔ２３に、セル１１［１，１］に格納されたデータのセル１２［１］への転送が行われる。

次に、期間Ｔ２４において、配線１１４［２］の電位をローレベルとする。なお、配線１１４［２］の電位は、Ｖ４よりも低いことが好ましい。また、配線２１１の電位をローレベルとし、トランジスタ２０１［２］を非導通状態とする。これにより、ノード２２０［２］の電位が保持される。また、配線２１３［２］の電位をローレベルとする。なお、配線２１３［２］の電位は浮遊状態としてもよい。

次に、期間Ｔ２５において、配線１１１［１］の電位をハイレベルとし、トランジスタ１０１［２］を導通状態とする。これにより、配線１１３［２］の電位（ローレベルの電位）がトランジスタ１０１［２］を介してノード１２０［２］に供給され、トランジスタ１０２［２］は導通状態となる。また、配線１１２［１］の電位をローレベルとする。

次に、期間Ｔ２６において、配線１１４［２］の電位を浮遊状態とする。また、配線２１３［２］の電位をハイレベルとする。この時、トランジスタ２０２［２］は導通状態であり、トランジスタ２０２［２］のソースとドレインの間には、トランジスタ２０２［２］のゲートの電位（Ｖ５）と配線１１４［２］の電位に対応した電流（Ｉｄ）が流れる。また、浮遊状態である配線１１４［２］の電位は、配線２１３［２］の電位（ハイレベル）に近づく。そして、配線１１４［２］の電位がＶ４まで上昇し、ノード２２０［２］の電位（Ｖ５）と配線１１４［２］の電位の差がトランジスタ２０２［２］のしきい値電圧以下となると、トランジスタ２０２［２］は非導通状態となり、配線１１４［２］の電位はＶ４に維持される。

また、期間Ｔ２６において、配線１１３［２］の電位を浮遊状態とする。ここで、配線１１３［２］およびノード１２０［２］は、トランジスタ１０２［２］を介して配線１１４［２］と導通状態であるため、配線１１３［２］およびノード１２０［２］の電位は配線１１４［２］の電位Ｖ４に近づく。具体的には、配線１１３［２］およびノード１２０［２］の電位は、配線１１４［２］の電位Ｖ４よりも低い電位であるＶ６に近づく。ここで、電位Ｖ４と電位Ｖ６の差は、トランジスタ１０２［２］の閾値電圧と概ね等しい。配線１１３［２］およびノード１２０［２］の電位がＶ６に近づくと、トランジスタ１０２［２］のゲートとソースの間の電位差が小さくなり、トランジスタ１０２［２］のソースとドレインの間を流れる電流（Ｉｄ）は小さくなる。そして、最終的に配線１１３［２］およびノード１２０［２］の電位がＶ６となり、トランジスタ１０２［２］のゲートの電位がＶ６となると、トランジスタ１０２［２］のゲートとソース間の電位差はトランジスタ１０２［２］のしきい値電圧と概ね等しくなり、トランジスタ１０２［２］は非導通状態となる。

次に、期間Ｔ２７において、配線１１１［１］の電位をローレベルとして、トランジスタ１０１［２］を非導通状態とする。

次に、期間Ｔ２８において、配線１１３［２］、１１４［２］の電位をローレベルとする。また、配線２１３［２］の電位をローレベルとする。また、配線１１２［１］の電位をハイレベルとし、ノード１２０［２］の電位をハイレベルとすることにより、トランジスタ１０２［２］を非導通状態とする。また、配線２１１の電位をハイレベルとする。なお、ノード２２０［２］は、トランジスタ２０１［２］を介して配線２１３［２］と導通状態であるため、ノード２２０［２］の電位はローレベルとなる。また、トランジスタ２０２［２］は非導通状態となる。

このように、期間Ｔ２４乃至Ｔ２８において、セル１２［２］に格納されたデータをセル１１［２］書き込む動作が行われる。なお、図中のＡにおいては、期間Ｔ２４乃至Ｔ２８に、セル１２［１］に格納されたデータをセル１１［１］書き込む動作が行われる。

以上の動作により、セル１１［１，１］においては、データの転送および書き直しにより格納されたデータを維持しつつ、セル１１［１，２］においては、書き込み電位を供給して新たなデータの書き込みを行うことができる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、図１における半導体装置１００のより具体的な構成の一例について説明する。

＜半導体装置の構成例＞
図９に、半導体装置１００の構成の一例を示す。半導体装置１００は、セルアレイ１０、回路３００、回路４００、回路５００を有する。回路３００は、配線１１１［１］乃至［ｎ］、または配線１１２［１］乃至［ｎ］を介して、セル１１［１，１］乃至［ｎ，ｍ］と接続されている。また、回路３００は、配線２１１を介してセル１２［１］乃至［ｍ］と接続されている。回路４００は、配線１１３［１］乃至［ｍ］を介してセル１１［１，１］乃至［ｎ，ｍ］と接続されている。また、回路４００は、配線１１４［１］乃至［ｍ］を介してセル１１［１，１］乃至［ｎ，ｍ］およびセル１２［１］乃至［ｍ］と接続されている。また、回路４００は、配線２１３［１］乃至［ｍ］を介してセル１２［１］乃至［ｍ］と接続されている。回路５００は、配線１１４［１］乃至［ｍ］を介して、セル１１［１，１］乃至［ｎ，ｍ］およびセル１２［１］乃至［ｍ］と接続されている。

セルアレイ１０は、ｎ行ｍ列のセル１１（セル１１［１，１］乃至［ｎ，ｍ］）、１行ｍ列のセル１２（セル１２［１］乃至［ｍ］）を有する。セルアレイ１０の構成は図３と同様であるため、詳細な説明は省略する。

回路３００は、トランジスタ１０１の導通状態を制御するための信号を配線１１１に供給する機能、トランジスタ２０１の導通状態を制御するための信号を配線２１１に供給する機能を有する。また、トランジスタ１０２のゲートの電位を制御するための信号を配線１１２に供給する機能を有する。半導体装置１００は回路３００を有することにより、セル１１へのデータの書き込みおよび読み出しを行毎に行うことができる。

回路４００は、配線１１３［１］乃至［ｍ］、配線１１４［１］乃至［ｍ］を特定の電位とする（プリチャージ）機能、配線１１３［１］乃至［ｍ］、配線１１４［１］乃至［ｍ］の電位を初期化する機能、配線１１３［１］乃至［ｍ］、配線１１４［１］乃至［ｍ］を浮遊状態とする機能の少なくともいずれか１以上の機能を有する回路である。半導体装置１００は回路４００を有することにより、セル１１へのデータの書き込みおよび読み出しを列毎に行うことができる。

回路５００は、アナログ値である配線１１４の電位を、デジタル値に変換して外部に出力する機能を有する回路である。回路５００は、例えばＡ／Ｄコンバータを有する回路とすることができる。半導体装置１００は回路５００を有することにより、セル１１から読み出されたデータを外部に出力することができる。

なお、回路５００は、フラッシュ型、逐次比較型、マルチスロープ型、デルタシグマ型などのＡ／Ｄコンバータを有するものとすることができる。

＜回路３００の構成例＞
図１０に、回路３００の具体的な構成の一例を示す。

回路３００は、回路３０１、回路３０２、回路３０３を有する。回路３０１は、外部から入力される信号に基づいて、配線１１１［１］乃至［ｎ］のいずれか、または配線１１２［１］乃至［ｎ］のいずれかを選択する機能を有する回路であり、例えばデコーダを有する回路とすることができる。回路３０２は、回路３０１から入力される信号および外部から入力される信号に基づいて、配線１１１［１］乃至［ｎ］、配線１１２［１］乃至［ｎ］のうち回路３０１で選択された配線に信号を供給する機能を有する制御回路である。回路３０３は、配線２１１に信号を供給する機能を有する制御回路である。

回路３０２は、配線１１１、配線１１２の本数に応じて複数設けられており（回路３０２［１］乃至［ｎ］）、１つの回路３０２は、１つの配線１１１および１つの配線１１２と接続されている。

＜回路４００の構成例＞
図１１に、回路４００の具体的な構成の一例を示す。

図１１に示す回路４００は、デコーダ４０１、ラッチ回路４０２、Ｄ／Ａコンバータ４０３、スイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６を有する。前述の各回路及びトランジスタは、列毎に設けられる。また各列のスイッチ回路４０４、トランジスタ４０５、及びトランジスタ４０６は、配線１１４と接続される。

デコーダ４０１は、配線１１４が設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路４０２にデータＤａｔａを出力する回路である。デコーダ４０１を備えることで、回路４００は、任意の列を選択して、データの書き込みを行うことができる。

なおデコーダ４０１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。

ラッチ回路４０２は、データＤａｔａを一時的に記憶する機能を備えた回路である。例えば、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って記憶したデータＤａｔａをＤ／Ａコンバータ４０３に出力するフリップフロップ回路とすることができる。ラッチ回路４０２を備えることで、回路４００は、任意のタイミングでデータの書き込みを行うことができる。

Ｄ／Ａコンバータ４０３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ４０３は、データＤａｔａのビット数が３ビットであれば、複数の電位Ｖ０乃至Ｖ７の８段階の電位のいずれかに変換してスイッチ回路４０４に出力する回路である。Ｄ／Ａコンバータ４０３を備えることで、回路４００は、セルアレイ１０に書き込むデータを、多値のデータに対応する電位とすることができる。

なおＤ／Ａコンバータ４０３から出力されるＶｄａｔａは、異なる電圧値で表されるデータである。２ビットのデータでいえば、例えば０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。

スイッチ回路４０４は、入力されたデータＶｄａｔａを配線１１４に供給する機能、及び配線１１４を電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、デコーダ４０１からの制御信号による制御により、データＶｄａｔａを配線１１４に供給し、その後アナログスイッチをオフにすることで電気的に浮遊状態とする回路である。スイッチ回路４０４を備えることで、回路４００は、データＶｄａｔａを配線１１４に供給した後、配線１１４を電気的に浮遊状態に保持することができる。

トランジスタ４０５は、プリチャージ電圧ＶＤＤを配線１１４に供給する機能、及び配線１１４を電気的に浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮによる制御でプリチャージ電圧ＶＤＤを配線１１４に供給し、その後、配線１１４を電気的に浮遊状態とするスイッチである。トランジスタ４０５を備えることで、回路４００は、プリチャージ電圧ＶＤＤを配線１１４に与えた後、配線１１４を電気的に浮遊状態に保持することができる。

トランジスタ４０６は、初期化電圧ＧＮＤを配線１１４に与える機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧ＧＮＤを配線１１４に与えるスイッチである。トランジスタ４０６を備えることで、回路４００は、初期化電圧ＧＮＤを配線１１４に与えることができる。

なお図示していないが、回路４００は、配線１１３、配線２１３にプリチャージ電圧を印加し、また配線１１３、配線２１３を電気的に浮遊状態にする機能を有する。これらの動作は配線１１４と同様に行うことができるため、配線１１４に関する記載を援用する。

＜回路５００の構成例＞
図１２に、回路５００の具体的な構成の一例を示す。

図１２に示す回路５００は、複数のコンパレータ５０１、エンコーダ５０２、ラッチ回路５０３、及びバッファ５０４を有する。これらは、列毎に設けられる。また、各列のバッファ５０４は、データＤｏｕｔを出力する。

コンパレータ５０１は、配線１１４の電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、配線１１４の電位が多値のデータのいずれに応じた電位であるかを判定する機能を備えた回路である。複数のコンパレータ５０１それぞれには、配線１１４の電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６のいずれかが与えられ、配線１１４の電位が参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６のいずれの電位の間にあるかを判定する回路である。コンパレータ５０１を備えることで、回路５００は、配線１１４の電位が、多値のデータのいずれかに対応する電位かを判定することができる。

なお、一例として図１２で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。

エンコーダ５０２は、コンパレータ５０１から出力される配線１１４の電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ５０１より出力されるハイレベル又はローレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５０２を備えることで、回路５００は、セルアレイ１０から読み出されたデータをデジタル値のデータとすることができる。

ラッチ回路５０３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ５０４に出力するフリップフロップ回路である。ラッチ回路５０３を備えることで、回路５００は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５０３は、省略することができる。

バッファ５０４は、ラッチ回路５０３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５０４を備えることで、回路５００は、デジタル信号に対するノイズを低減することができる。なおバッファ５０４は、省略することができる。

以上のように、半導体装置１００は回路３００、４００、５００を備えることにより、セル１１、１２へのデータの書き込み、セル１１、１２からのデータの読み出しなどを行うことができる。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、セル１１、１２に用いることができる具体的な構成の一例について説明する。

図２乃至５においては、セル１１、１２がそれぞれ２つのトランジスタを有する構成としているが、これに限られず、セル１１、１２は３つ以上のトランジスタを有していてもよい。セル１１、１２がそれぞれ３つのトランジスタを有する構成の一例を図１３に示す。

図１３（Ａ）に示すセル１１は、トランジスタ１０４を有する点、容量素子１０３の他方の電極が配線１１５と接続されている点において、図２、３におけるセル１１と異なる。また、図１３（Ａ）に示すセル１２は、トランジスタ２０４を有する点、容量素子２０３の他方の電極が配線２１５と接続されている点において、図２、３におけるセル１２と異なる。なお、配線１１５、２１５は、所定の電位を伝える機能を有する配線である。配線１１５、２１５は、高電位電源線であってもよいし、低電位電源線（接地線など）であってもよい。また、所定の電位は、一定の電位（固定電位）であっても変動する電位であってもよく、０Ｖに限定されない。

トランジスタ１０４のゲートは配線１１２と接続され、ソースまたはドレインの一方はトランジスタ１０２のソースまたはドレインの他方と接続され、ソースまたはドレインの他方は配線１１４と接続されている。トランジスタ２０４のゲートは配線２１２と接続され、ソースまたはドレインの一方はトランジスタ２０２のソースまたはドレインの他方と接続され、ソースまたはドレインの他方は配線１１４と接続されている。

配線１１２の電位を制御することにより、トランジスタ１０４の導通状態を制御し、配線１１３と配線１１４の導通状態を制御することができる。また、配線２１２の電位を制御することにより、トランジスタ２０４の導通状態を制御し、配線２１３と配線１１４の導通状態を制御することができる。これにより、セル１１、セル１２における書き込みや読み出しなどの動作の自由度を上げることができる。

なお、図１３（Ａ）においては、トランジスタ１０４をトランジスタ１０２と配線１１４との間に設け、トランジスタ２０４をトランジスタ２０２と配線１１４との間に設けた構成を示したが、トランジスタ１０４、２０４の位置は特に限定されず、配線、トランジスタ、容量素子間のどの位置に設けてもよい。図１３（Ｂ）に、トランジスタ１０４を配線１１３とトランジスタ１０２の間に設け、トランジスタ２０４を配線２１３とトランジスタ２０２の間に設けた例を示す。トランジスタ１０４のソースまたはドレインの一方は配線１１３と接続され、ソースまたはドレインの他方はトランジスタ１０２のソースまたはドレインの一方と接続されている。トランジスタ２０４のソースまたはドレインの一方は配線２１３と接続され、ソースまたはドレインの他方はトランジスタ２０２のソースまたはドレインの一方と接続されている。このような構成とすることにより、図１３（Ａ）に示す構成と比較して、配線１１２、２１２の電位の変動に起因して配線１１４に生じ得るノイズを抑制することができる。よって、データの書き込みや読み出しをより正確に行うことができる。

なお、セル１１、１２は、図２乃至５、図１３（Ａ）、（Ｂ）に示す構成を自由に選択することができる。また、セル１１の構成とセル１２の構成は異なっていてもよい。例えば、図２乃至５に示す２つのトランジスタを有するセル１１と、図１３（Ａ）、（Ｂ）に示す３つのトランジスタを有するセル１２を組み合わせてもよい。また、図２乃至５に示す２つのトランジスタを有するセル１２と、図１３（Ａ）、（Ｂ）に示す３つのトランジスタを有するセル１１を組み合わせてもよい。

本実施の形態は他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、セルアレイ１０に用いることができるトランジスタの構成について説明する。

＜半導体装置の断面構造の例＞
図１４に、セル１１、セル１２の構成の一例を示す。なお、図１４では、ＯＳトランジスタであるトランジスタ７０１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ（以下、Ｓｉトランジスタともいう）であるトランジスタ７０２上に形成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、セル１１、１２に適宜用いることができる。例えば、図２乃至５、図１３等に示すトランジスタ１０２、１０４、２０２、２０４をＳｉトランジスタとして、図１４におけるトランジスタ７０２のように単結晶のシリコン基板に作製し、図２乃至５、図１３等に示すトランジスタ１０１、２０１をＯＳトランジスタとして、図１４におけるトランジスタ７０１のように、単結晶のシリコン基板に作製されたトランジスタの上方に設けることができる。

トランジスタ７０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ７０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ７０１はトランジスタ７０２上に積層されていなくとも良く、トランジスタ７０１とトランジスタ７０２とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ７０２を形成する場合、当該薄膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザーを照射する等の処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ７０２が形成される半導体基板８０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１４では、単結晶シリコン基板を半導体基板８０１として用いる場合を例示している。

また、トランジスタ７０２は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１４では、トレンチ分離法を用いてトランジスタ７０２を電気的に分離する場合を例示している。具体的に、図１４では、半導体基板８０１にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域８１０により、トランジスタ７０２を素子分離させる場合を例示している。

トランジスタ７０２上には、絶縁膜８１１が設けられている。絶縁膜８１１には開口部が形成されている。そして、上記開口部には、トランジスタ７０２のソース及びドレインにそれぞれ電気的に接続されている導電膜８２５及び導電膜８２６と、トランジスタ７０２のゲートに電気的に接続されている導電膜８２７とが、形成されている。

そして、導電膜８２５は、絶縁膜８１１上に形成された導電膜８３４に電気的に接続されており、導電膜８２６は、絶縁膜８１１上に形成された導電膜８３５に電気的に接続されており、導電膜８２７は、絶縁膜８１１上に形成された導電膜８３６に電気的に接続されている。

導電膜８３４乃至導電膜８３６上には、絶縁膜８１２が形成されている。絶縁膜８１２には開口部が形成されており、上記開口部に、導電膜８３６に電気的に接続された導電膜８３７が形成されている。そして、導電膜８３７は、絶縁膜８１２上に形成された導電膜８５１に、電気的に接続されている。

また、導電膜８５１上には、絶縁膜８１３が形成されている。絶縁膜８１３には開口部が形成されており、上記開口部に、導電膜８５１に電気的に接続された導電膜８５２が形成されている。そして、導電膜８５２は、絶縁膜８１３上に形成された導電膜８５３に、電気的に接続されている。また、絶縁膜８１３上には、導電膜８４４が形成されている。

導電膜８５３及び導電膜８４４上には絶縁膜８６１が形成されている。そして、図１４では、絶縁膜８６１上にトランジスタ７０１が形成されている。

トランジスタ７０１は、絶縁膜８６１上に、酸化物半導体を含む半導体膜９０１と、半導体膜９０１上の、ソースまたはドレインとして機能する導電膜９２１及び導電膜９２２と、半導体膜９０１、導電膜９２１及び導電膜９２２上のゲート絶縁膜９６２と、ゲート絶縁膜９６２上に位置し、導電膜９２１と導電膜９２２の間において半導体膜９０１と重なっているゲート電極９３１と、を有する。なお、導電膜９２２は、絶縁膜８６１に設けられた開口部において、導電膜８５３に電気的に接続されている。

そして、トランジスタ７０１では、半導体膜９０１において、導電膜９２１に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１０が存在する。また、トランジスタ７０１では、半導体膜９０１において、導電膜９２２に重なる領域と、ゲート電極９３１に重なる領域との間に、領域９１１が存在する。領域９１０及び領域９１１に、導電膜９２１、導電膜９２２、及びゲート電極９３１をマスクとしてアルゴン、ｐ型の導電型を半導体膜９０１に付与する不純物、或いは、ｎ型の導電型を半導体膜９０１に付与する不純物を添加することで、半導体膜９０１のうちゲート電極９３１に重なる領域よりも、領域９１０及び領域９１１の抵抗率を下げることができる。

そして、トランジスタ７０１上に、絶縁膜９６３が設けられている。

なお、図１４において、トランジスタ７０１は、ゲート電極９３１を半導体膜９０１の片側において少なくとも有していれば良いが、半導体膜９０１を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ７０１が、半導体膜９０１を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１４では、トランジスタ７０１が、一のゲート電極９３１に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ７０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

＜トランジスタについて＞
次いで、ＯＳトランジスタの構成例について説明する。

図１５に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一例として示す。図１５（Ａ）には、トランジスタ９０の上面図を示す。なお、図１５（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１５（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図１５（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図１５（Ｃ）に示す。

図１５に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上において順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。

また、トランジスタ９０の、具体的な構成の別の一例を、図１６に示す。図１６（Ａ）には、トランジスタ９０の上面図を示す。なお、図１６（Ａ）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図１６（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図１６（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図１６（Ｃ）に示す。

図１６に示すように、トランジスタ９０は、絶縁膜９１上において順に積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。

なお、図１５及び図１６では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトランジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔している酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ９０の電界効果移動度が高くなる。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜９２ｂとしてＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。なお、ＣＡＡＣ−ＯＳについての詳細は後述する。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域に酸素欠損が形成され、酸化物半導体膜中に含まれる水素が該酸素欠損に入ることにより、該領域はｎ型化する。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トランジスタ９０を用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。

絶縁膜９１は、加熱により酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃｍ^３以下であることが好ましい。

絶縁膜９１は、加熱により酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

なお、図１５及び図１６に示すトランジスタ９０は、チャネル領域が形成される酸化物半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換えると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすい。しかし、図１５及び図１６に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制御することができる。このようなトランジスタ９０の構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。

また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるような電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲においてキャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。

＜酸化物半導体膜の構造＞
以下では、酸化物半導体膜の構造について説明する。なお、以下の説明において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

［ＣＡＡＣ−ＯＳ膜］
まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することが難しい。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

図１９（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１９（Ｂ）は、図１９（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。

図１９（Ｃ）は、図１９（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１９（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、３０．９°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１１．３°と少しずつ連続的に変化していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２０（Ａ）参照。）。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ^２以上、５μｍ^２以上または１０００μｍ^２以上となる結晶領域が観察される場合がある。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

［微結晶酸化物半導体膜］
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することが困難な場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認することが困難な場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図２０（Ｂ）参照。）。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。

ところで、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、さらに好ましくは９５％以上となる。ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。

一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。

成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。

ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。

図２０（Ｃ）は、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄ）のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像であり、図２０（Ｄ）は、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２０（Ｃ）と図２０（Ｄ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。

このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。

（実施の形態６）
本実施の形態では、図１４とは異なる構造を有する半導体装置の構造の一例について説明する。

図１７に、半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ７０２及びトランジスタ７０１のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７０２及びトランジスタ７０１のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ７０２のチャネル長方向とトランジスタ７０１のチャネル長方向とが、必ずしも一致していなくともよい。

なお、チャネル長方向とは、ソース（ソース電極またはソース領域）及びドレイン（ドレイン電極またはドレイン領域）間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。

また、図１７では、酸化物半導体膜にチャネル形成領域を有するトランジスタ７０１が、Ｓｉトランジスタであるトランジスタ７０２上に形成されている場合を例示している。なお、このようにＳｉトランジスタとＯＳトランジスタが積層された構成は、セル１１、１２に適宜用いることができる。例えば、図２乃至５、図１３等に示すトランジスタ１０２、１０４、２０２、２０４をＳｉトランジスタとして、図１７におけるトランジスタ７０２のように単結晶のシリコン基板に作製し、図２乃至５、図１３等に示すトランジスタ１０１、２０１をＯＳトランジスタとして、図１７におけるトランジスタ７０１のように単結晶のシリコン基板に作製されたトランジスタの上方に設けることができる。

トランジスタ７０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ７０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ７０１はトランジスタ７０２上に積層されていなくとも良く、トランジスタ７０１とトランジスタ７０２とは、同一の層に形成されていても良い。

シリコンの薄膜を用いてトランジスタ７０２を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーの照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ７０２が形成される基板１０００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１７では、単結晶シリコン基板を基板１０００として用いる場合を例示している。

また、トランジスタ７０２は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法等を用いることができる。図１７では、トレンチ分離法を用いてトランジスタ７０２を電気的に分離する場合を例示している。具体的に、図１７では、エッチング等により基板１０００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域１００１により、トランジスタ７０２を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板１０００の凸部には、トランジスタ７０２の不純物領域１００２及び不純物領域１００３と、不純物領域１００２及び不純物領域１００３に挟まれたチャネル形成領域１００４とが設けられている。さらに、トランジスタ７０２は、チャネル形成領域１００４を覆う絶縁膜１００５と、絶縁膜１００５を間に挟んでチャネル形成領域１００４と重なるゲート電極１００６とを有する。

トランジスタ７０２では、チャネル形成領域１００４における凸部の側部及び上部と、ゲート電極１００６とが絶縁膜１００５を間に挟んで重なることで、チャネル形成領域１００４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ７０２の基板上における専有面積を小さく抑えつつ、トランジスタ７０２におけるキャリアの移動量を増加させることができる。その結果、トランジスタ７０２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域１００４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域１００４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７０２のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ７０２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ７０２上には、絶縁膜１０１１が設けられている。絶縁膜１０１１には開口部が形成されている。そして、上記開口部には、不純物領域１００２、不純物領域１００３にそれぞれ電気的に接続されている導電膜１０１２、導電膜１０１３と、ゲート電極１００６に電気的に接続されている導電膜１０１４とが、形成されている。

そして、導電膜１０１２は、絶縁膜１０１１上に形成された導電膜１０１６に電気的に接続されており、導電膜１０１３は、絶縁膜１０１１上に形成された導電膜１０１７に電気的に接続されており、導電膜１０１４は、絶縁膜１０１１上に形成された導電膜１０１８に電気的に接続されている。

導電膜１０１６乃至導電膜１０１８上には、絶縁膜１０２０が設けられている。そして、絶縁膜１０２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜１０２１が設けられている。絶縁膜１０２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜１０２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。

絶縁膜１０２１上には絶縁膜１０２２が設けられており、絶縁膜１０２２上には、トランジスタ７０１が設けられている。

トランジスタ７０１は、絶縁膜１０２２上に、酸化物半導体を含む半導体膜１０３０と、半導体膜１０３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜１０３２及び導電膜１０３３と、半導体膜１０３０を覆っているゲート絶縁膜１０３１と、ゲート絶縁膜１０３１を間に挟んで半導体膜１０３０と重なるゲート電極１０３４と、を有する。なお、絶縁膜１０２０乃至絶縁膜１０２２には開口部が設けられており、導電膜１０３３は、上記開口部において導電膜１０１８に接続されている。

なお、図１７において、トランジスタ７０１は、ゲート電極１０３４を半導体膜１０３０の片側において少なくとも有していれば良いが、絶縁膜１０２２を間に挟んで半導体膜１０３０と重なるゲート電極を、さらに有していても良い。

トランジスタ７０１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図１７では、トランジスタ７０１が、一のゲート電極１０３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ７０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、図１７に示すように、トランジスタ７０１は、半導体膜１０３０が、絶縁膜１０２２上において順に積層された酸化物半導体膜１０３０ａ乃至酸化物半導体膜１０３０ｃを有する場合を例示している。ただし、本発明の一態様では、トランジスタ７０１が有する半導体膜１０３０が、単膜の金属酸化物膜で構成されていても良い。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態７）
他の実施の形態で開示された、導電膜、半導体膜、絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。

熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜、半導体膜、絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ_３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ_３）_２］_４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。

例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ_２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ_３）_３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。

例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ_２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いても良いが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いても良い。また、Ｚｎ（ＣＨ_３）_２ガスを用いても良い。

なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１８に示す。

図１８（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１８（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図１８（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図１８（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。

（明細書等の記載について）
本明細書等の記載に関して、以下に説明する。

本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先の候補が複数存在する場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。

１０ セルアレイ
１１ セル
１２ セル
２０ 回路
３０ 回路
４０ 配線
５０ 配線
６０ 配線
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
１００ 半導体装置
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１２０ ノード
２０１ トランジスタ
２０２ トランジスタ
２０３ 容量素子
２０４ トランジスタ
２１１ 配線
２１２ 配線
２１３ 配線
２１５ 配線
２２０ ノード
３００ 回路
３０１ 回路
３０２ 回路
３０３ 回路
４００ 回路
４０１ デコーダ
４０２ ラッチ回路
４０３ Ｄ／Ａコンバータ
４０４ スイッチ回路
４０５ トランジスタ
４０６ トランジスタ
５００ 回路
５０１ コンパレータ
５０２ エンコーダ
５０３ ラッチ回路
５０４ バッファ
７０１ トランジスタ
７０２ トランジスタ
８０１ 半導体基板
８１０ 素子分離領域
８１１ 絶縁膜
８１２ 絶縁膜
８１３ 絶縁膜
８２５ 導電膜
８２６ 導電膜
８２７ 導電膜
８３４ 導電膜
８３５ 導電膜
８３６ 導電膜
８３７ 導電膜
８４４ 導電膜
８５１ 導電膜
８５２ 導電膜
８５３ 導電膜
８６１ 絶縁膜
９０１ 半導体膜
９１０ 領域
９１１ 領域
９２１ 導電膜
９２２ 導電膜
９３１ ゲート電極
９６２ ゲート絶縁膜
９６３ 絶縁膜
１０００ 基板
１００１ 素子分離領域
１００２ 不純物領域
１００３ 不純物領域
１００４ チャネル形成領域
１００５ 絶縁膜
１００６ ゲート電極
１０１１ 絶縁膜
１０１２ 導電膜
１０１３ 導電膜
１０１４ 導電膜
１０１６ 導電膜
１０１７ 導電膜
１０１８ 導電膜
１０２０ 絶縁膜
１０２１ 絶縁膜
１０２２ 絶縁膜
１０３０ 半導体膜
１０３０ａ 酸化物半導体膜
１０３０ｃ 酸化物半導体膜
１０３１ ゲート絶縁膜
１０３２ 導電膜
１０３３ 導電膜
１０３４ ゲート電極
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (4)

1. セルアレイと、駆動回路と、を有し、
   前記セルアレイは、第１のセルと、第２のセルと、を有し、
   前記第１のセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
   前記第２のセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
   前記駆動回路は、前記第１のセル及び前記第２のセルと電気的に接続され、
   前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、第２の配線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲート及び前記第１の容量素子の一方の電極と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
   前記第１の容量素子の他方の電極は、第４の配線と電気的に接続され、
   前記第３のトランジスタのゲートは、第５の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、第６の配線と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのゲート及び前記第２の容量素子の一方の電極と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方は、前記第６の配線と電気的に接続され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
   前記第２の容量素子の他方の電極は、第７の配線と電気的に接続され、
   前記第１のトランジスタ及び前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有し、
   前記第６の配線は、前記第２の配線に供給される信号とは異なる信号を伝え、
   前記第４の配線は、前記第２のトランジスタのゲートの電位を制御するための信号を伝える機能を有し、
   前記第７の配線は、一定の電位を伝える機能を有する半導体装置。
2. 請求項１において、
   前記第２のトランジスタの極性と前記第４のトランジスタの極性が異なる半導体装置。
3. 請求項１又は２において、
   前記第１のセルから読み出したデータを前記第２のセルに書き込む第１の動作を行う機能と、
   前記第２のセルから読み出したデータを前記第１のセルに書き込む第２の動作を行う機能と、を有する半導体装置。
4. 請求項３において、
   前記第１の動作は、
   前記第１の容量素子の一方の電極の電位を、前記第１のトランジスタ、前記第２の配線、前記第２のトランジスタを介して、前記第３の配線に供給する第１のステップと、
   前記第３の配線の電位を、前記第４のトランジスタ、前記第６の配線、前記第３のトランジスタを介して、前記第２の容量素子の一方の電極に供給する第２にステップと、により行われ、
   前記第２の動作は、
   前記第２の容量素子の一方の電極の電位を、前記第３のトランジスタ、前記第６の配線、前記第４のトランジスタを介して、前記第３の配線に供給する第３のステップと、
   前記第３の配線の電位を、前記第２のトランジスタ、前記第２の配線、前記第１のトランジスタを介して、前記第１の容量素子の一方の電極に供給する第４にステップと、により行われる半導体装置。